FR2957161A1

FR2957161A1 - Circuit interne de tension d'alimentation d'un circuit integre

Info

Publication number: FR2957161A1
Application number: FR1000848A
Authority: FR
Inventors: Rosa Francesco La
Original assignee: STMicroelectronics Rousset SAS
Current assignee: STMicroelectronics Rousset SAS
Priority date: 2010-03-02
Filing date: 2010-03-02
Publication date: 2011-09-09
Anticipated expiration: 2030-03-02
Also published as: US20110215862A1; FR2957161B1

Abstract

L'invention concerne un procédé de génération d'une tension de consigne dans un circuit intégré, comprenant des étapes de génération d'une tension de référence (Vref) sensiblement constante, et de génération à partir de la tension de référence, d'une tension de consigne (Vc) comportant une composante égale à la plus grande de tensions de seuil de tous les transistors CMOS d'un circuit (LGC) du circuit intégré (IC1) et une composante qui peut être nulle. L'invention s'applique notamment à la fourniture d'une tension d'alimentation d'un circuit à base de transistors CMOS.

Description

i

CIRCUIT INTERNE DE TENSION D'ALIMENTATION D'UN CIRCUIT INTEGRE

La présente invention concerne un circuit interne d'alimentation d'un circuit logique notamment à base de transistors CMOS dans un intégré. De nombreux circuits réalisés dans des circuits intégrés nécessitent des tensions d'alimentation ayant des valeurs dont la précision augmente avec la densité d'intégration des circuits intégrés. Pour atteindre la précision requise, les tensions d'alimentation sont régulées à partir de signaux de consigne précis, maintenus constant pendant le fonctionnement du circuit. Un exemple classique de circuit interne d'alimentation d'un circuit intégré est représenté schématiquement sur la figure 1. La figure 1 io représente un circuit intégré IC comprenant un circuit d'alimentation interne comportant un générateur de tension de consigne RFGN et un convertisseur de tension DCVT, recevant une tension d'alimentation externe EV du circuit intégré. Le générateur RFGN fournit une tension de consigne Vc au convertisseur DCVT. Le convertisseur DCVT fournit une tension 15 d'alimentation interne IV alimentant un circuit INTC du circuit intégré, en fonction de la tension de consigne. La tension IV est généralement inférieure à la tension d'alimentation externe EV. La tension d'alimentation interne IV est générée de manière à rester aussi stable que possible malgré la présence de variations dans les 20 conditions de fonctionnement du circuit intégré, telles que la température ambiante, la tension d'alimentation externe du circuit intégré, ou la présence de dérives de fabrication du circuit intégré. Or la stabilité de la tension d'alimentation interne IV dépend notamment de celle de la tension de consigne Vc. Le générateur RFGN est donc également conçu de manière à 25 fournir une tension de consigne aussi stable que possible. Ainsi, la demande de brevet US 2005/0237104 décrit un circuit fournissant une tension de consigne qui reste aussi stable que possible malgré la présence de variations de performances du circuit intégré, dues notamment à des variations de la température ambiante et de dérives des conditions de 30 fabrication du circuit intégré.

Toutefois, malgré la mise en oeuvre de tels circuits d'alimentation, des dérives importantes peuvent être constatées dans le fonctionnement des circuits intégrés, et en particulier dans les circuits à base de transistors CMOS. Ainsi, la figure 2 représente des courbes T1, FI, S1 illustrant le fonctionnement d'un simple oscillateur en anneau réalisé à l'aide de transistors CMOS et alimenté par le circuit d'alimentation de la figure 1. Les courbes T1, FI, SI représentent les variations de la fréquence du signal fourni par l'oscillateur en fonction de la température ambiante, cette fréquence étant représentative des performances de l'oscillateur. Chacune io des courbes T1, FI, SI correspond à un modèle statistique de circuit intégré, issu de l'analyse statistique de l'impact de dérives dans les conditions de fabrication ("process corners") sur les performances des circuits intégrés. La courbe Ti correspond à un modèle de circuit intégré nominal ("typical"), c'est-à-dire ayant des caractéristiques nominales. Les 15 courbes F1 et S1 correspondent à des modèles de circuit intégré dits "rapides" ("fast") et "lents" ("slow"), situés à trois unités d'écart type de part et d'autre du modèle nominal, sachant que la distribution statistique d'un ensemble de circuits intégrés, en ce qui concerne leurs performances de fonctionnement, suit généralement une courbe de Gauss. Les courbes T1, 20 F1, SI mettent en évidence une variation importante, de 14 MHz à 198 MHz, de la fréquence du signal de sortie de l'oscillateur, lorsque la température ambiante du circuit intégré varie d'environ -40°C à environ +105°C, et lorsque les dérives de fabrication varient entre le modèle "lent" et le modèle "rapide". 25 Par ailleurs, si la tension d'alimentation d'un circuit à base de transistors est trop basse, elle risque d'être insuffisante pour atteindre la tension de seuil des transistors du circuit et leur permettre de commuter. Inversement, plus la tension d'alimentation est élevée, plus la consommation des circuits qu'elle alimente est importante. 30 Ainsi, il peut être souhaitable d'alimenter un circuit à base de transistors CMOS, de manière à maintenir ses caractéristiques de fonctionnement aussi stables que possible, même en présence d'écarts dans les performances du circuit en raison de variations des conditions de fonctionnement (température ambiante, tension d'alimentation externe, etc.) 35 et de fabrication du circuit intégré. II peut être également souhaitable d'alimenter un circuit à base de transistors CMOS de manière à ce que sa consommation électrique soit minimum sans pour autant risquer un fonctionnement incorrect du circuit en raison d'une tension d'alimentation insuffisante.

Des modes de réalisation concernent un procédé de génération d'une tension de consigne dans un circuit intégré, comprenant des étapes de génération d'une tension de référence sensiblement constante, et de génération à partir de la tension de référence, d'une tension de consigne comportant une composante égale à la plus grande de tensions de seuil de tous les transistors CMOS d'un circuit du circuit intégré et une composante qui peut être nulle. Selon un mode de réalisation, le procédé comprend des étapes de génération d'un courant de référence sensiblement constant à partir de la tension de référence, de fourniture du courant de référence généré à une entrée d'un circuit de détection comprenant un transistor CMOS à canal p et un transistor CMOS à canal n, connectés à une entrée du circuit de détection, de manière à passer à un état passant dès que la tension de consigne dépasse une tension de seuil de chacun des transistors, et de prélèvement de la tension de consigne à une entrée du circuit de détection.

Selon un mode de réalisation, le procédé comprend des étapes de génération d'un courant de référence sensiblement constant à partir de la tension de référence, de fourniture du courant de référence généré à une borne de source d'un transistor CMOS à canal p et à une borne de grille d'un transistor CMOS à canal n, une borne de drain du transistor à canal p étant connecté à une borne de drain du transistor à canal n, une borne de source du transistor à canal n et une borne de grille du transistor à canal p étant connectés à la masse, et de prélèvement de la tension de consigne la source du transistor à canal p. Selon un mode de réalisation, le procédé comprend une étape de fourniture de la tension de consigne au travers d'un interrupteur monté en parallèle avec un condensateur, l'interrupteur étant commandé pour charger et décharger cycliquement le condensateur, de manière à maintenir la tension de référence sensiblement constante pendant des phases où l'interrupteur est ouvert.

Des modes de réalisations concernent également un procédé de génération d'une tension d'alimentation interne d'un circuit logique dans un circuit intégré, comprenant des étapes consistant à : générer une tension de consigne conformément au procédé de génération d'une tension de consigne défini précédemment, et générer une tension d'alimentation interne régulée en fonction de la tension de consigne, à partir d'une tension d'alimentation externe fournie au circuit intégré. s Selon un mode de réalisation, la tension d'alimentation interne est sensiblement égale à la tension de consigne. Selon un mode de réalisation, le procédé comprend une étape d'ajustement du courant de référence généré, pour ajuster la tension de référence et ainsi la tension d'alimentation interne. lo Selon un mode de réalisation, le courant de référence est ajusté pour compenser un écart de performance du circuit intégré par rapport à des performances nominales, dû à des dérives de fabrication du circuit intégré. Selon un mode de réalisation, le courant de référence est ajusté par une résistance présentant un coefficient de température choisi pour 15 compenser un écart de performance du circuit intégré par rapport à des performances nominales, dû à des variations de température ambiante du circuit intégré. Des modes de réalisation concernent également un circuit de génération d'une tension de consigne dans un circuit intégré, configuré pour 20 mettre en oeuvre le procédé de génération d'une tension de consigne défini précédemment. Selon un mode de réalisation, le circuit comprend une source de courant générant un courant de référence sensiblement constant à partir de la tension de référence, et un circuit de détection recevant en entrée le 25 courant de référence et comprenant un transistor MOS à canal p et un transistor MOS à canal n, connectés à une entrée du circuit de détection, de manière à passer à un état passant dès que la tension de consigne dépasse une tension de seuil de chacun des transistors, la tension de consigne étant prélevée à une entrée du circuit de détection. 30 Selon un mode de réalisation, le circuit comprend une source de courant générant un courant de référence sensiblement constant à partir de la tension de référence, et un circuit de détection comportant un transistor MOS à canal n et un transistor MOS à canal p, le transistor MOS à canal p comprenant une borne de source recevant un courant de référence, une 35 borne de grille connectée à la masse, et une borne de drain connectée à une borne de drain du transistor MOS à canal n, le transistor MOS à canal n comprenant une borne de grille recevant le courant de référence et une borne de source connectée à la masse, la tension de consigne étant prélevée à la borne de source du transistor à canal p. Selon un mode de réalisation, le circuit comprend une source de courant pour générer un courant de référence, la source de courant étant ajustable pour ajuster l'intensité du courant de référence, afin d'ajuster la tension de consigne. Selon un mode de réalisation, le circuit comprend un interrupteur monté en parallèle avec un condensateur, l'interrupteur fournissant la tension de consigne, et un circuit de commande pour commander io l'interrupteur afin de charger et décharger cycliquement le condensateur, de manière à maintenir la tension de consigne sensiblement constante pendant des phases où l'interrupteur est ouvert. Des modes de réalisation concernent également un circuit d'alimentation interne d'un circuit intégré, comprenant un circuit de 15 génération d'une tension de consigne et un circuit de génération d'une tension d'alimentation interne du circuit intégré, à partir de la tension de consigne. Selon un mode de réalisation, le circuit de génération de tension de consigne est conforme au circuit défini précédemment. Des modes de réalisation concernent également un circuit intégré 20 comprenant un circuit d'alimentation interne tel que défini précédemment.

la figure 1 décrite précédemment représente schématiquement un circuit d'alimentation interne d'un circuit intégré, la figure 2 décrite précédemment représente des courbes de variation 25 d'un paramètre de fonctionnement d'un circuit dans un circuit intégré en fonction de la température ambiante, la figure 3 représente schématiquement un circuit d'alimentation interne d'un circuit intégré, selon un mode de réalisation, les figures 4 et 5 représentent schématiquement des modes de 30 réalisation d'un circuit de génération d'une tension de consigne du circuit d'alimentation interne, les figures 6A, 6B, 6C représentent des courbes de variation de la tension drain ù source dé transistors d'un circuit de détection du circuit de la figure 5, en fonction du courant drain source circulant dans ces transistors, la figure 7 représente des courbes de variation d'un courant de référence en fonction d'une tension de consigne fournie par le circuit de la figure 5, la figure 8 représente schématiquement un circuit de génération d'un 5 courant de référence du circuit du circuit de génération d'une tension de consigne, la figure 9 représente schématiquement un circuit de génération d'une d'une tension de consigne, selon un autre mode de réalisation, la figure 10 représente un exemple de circuit alimenté par le circuit io d'alimentation, la figure 11 représente des courbes de variation de la tension d'alimentation interne fournie par le circuit d'alimentation, en fonction de la température ambiante, la figure 12 représente des courbes de variation en fonction de la 15 température ambiante, d'un paramètre de fonctionnement d'un circuit alimenté par le circuit d'alimentation, la figure 13 représente des courbes de variation de la tension d'alimentation interne fournie par le circuit intégré, en fonction de la température ambiante, 20 la figure 14 représente des courbes de variation en fonction de la température ambiante, d'un paramètre de fonctionnement d'un circuit alimenté par le circuit d'alimentation. La figure 3 représente un circuit intégré ICI comprenant un circuit d'alimentation interne IVSC, un circuit de génération de tension de référence 25 VGEN, et un circuit LGC alimenté par le circuit IVSC. Le circuit IVSC reçoit une tension de référence Vref fournie par le circuit VGEN. Le circuit IVSC comprend un circuit de génération d'une tension de consigne SPGN, et un circuit de régulation de tension VREG, recevant une tension d'alimentation externe EV fournie au circuit intégré ICI. Le circuit SPGN fournit une tension 30 de consigne Vc au circuit VREG et le circuit VREG fournit une tension d'alimentation interne IV régulée en fonction de la tension de consigne Vc, pour alimenter le circuit LGC. Le circuit LGC peut comprendre des transistors de type CMOS. La tension Vref est sensiblement constante, c'est-à-dire notamment indépendante de la température ambiante du circuit 35 intégré et des conditions de fabrication de ce dernier.

Selon un mode de réalisation, le circuit SPGN est configuré pour que la tension de consigne générée varie en fonction de tensions de seuil Vtn, VTp de transistors CMOS à canal n et à canal p du circuit LGC alimenté : Vc = F(Vtp, Vtn) (1) La fonction F peut être choisie de manière à compenser au moins partiellement des variations de performances du circuit intégré ICI, par rapport à des valeurs moyennes, ces variations de performances pouvant être liées notamment à des variations de la température ambiante, et/ou de la tension d'alimentation externe EV et/ou des conditions de fabrication du io circuit intégré. La tension d'alimentation interne IV fournie par le circuit VREG peut être sensiblement proportionnelle (à 10% près) à la tension de référence Vc, mais reste indépendante de la tension d'alimentation externe EV. Ainsi, le circuit VREG peut être configuré pour que la tension IV soit égale à la 15 tension Vc ou supérieure à cette dernière, selon la vitesse de commutation et la consommation électrique souhaitées pour le circuit LGC. Dans un mode de réalisation, la tension d'alimentation interne IV est sensiblement égale (à 10% près) à la tension de référence Vc. Le circuit SPGN peut alors être configuré pour que la tension Vc générée soit minimum, mais supérieure aux 20 tensions de seuil Vtp, Vtn. La figure 4 représente un mode de réalisation du circuit SPGN de génération de la tension de consigne. Le circuit SPGN comprend deux sources de courant CS1, CS2, et un circuit de détection DTC. Le circuit de DTC comprend un transistor CMOS à canal p P1, un transistor CMOS à 25 canal n MI, un multiplexeur MUX et un comparateur CP1. Les sources de courant CS1, CS2 reçoivent la tension d'alimentation externe EV et fournissent chacune un courant de référence Irefl, Iref2. La source de courant CS1 est connectée à la source et au substrat du transistor PI dont la grille et le drain sont connectés à la masse. La source de courant CS2 est 30 connectée au drain et à la grille du transistor M1 dont la source et le substrat sont connectés à la masse. Ainsi, les transistors P1 et M1 sont chacun montés en diode entre la source de courant CS1, CS2 et la masse. La source du transistor P1 connectée à la source de courant CS1 fournit une tension de consigne VcI qui est appliquée à une entrée du multiplexeur 35 MUX et du comparateur CP1. Le drain du transistor MI connecté à la source de courant CS2 fournit une tension de consigne Vc2 qui est appliquée à une autre entrée du multiplexeur MUX et du comparateur CP1. Le multiplexeur MUX fournit la tension de consigne Vc égale à la plus grande des deux tensions VcI, Vc2. Or chaque tension VcI, Vc2 comporte une composante égale à la tension de seuil Vtp, Vtn correspondante et une composante Vol, Vo2 dépendant des courants Irefl, Iref2. De cette manière, la tension Vc comprend une composante égale à la plus grande des tensions de seuils Vtp, Vtn des transistors PI, MI et une composante Vo dépendant du courant Irefl ou Iref2 : io Vc = MAX(Vtp, Vtn) + Vo(Irefl , Iref2) (2) avec Vo(Irefl , Iref2) MAX(Vol (Irefl ), Vo2(Iref2)) Comme la tension de référence Vc est générée par un circuit comprenant à la fois un transistor MOS à canal p (transistor PI) et un transistor MOS à canal n (transistor MI), la tension de référence Vc est 15 générée en tenant compte de l'influence de la température ambiante et des conditions de fabrication, sur l'un et l'autre de ces deux types de transistors. Comme les transistors PI, MI appartiennent au circuit intégré ICI, ils sont fabriqués dans les mêmes conditions que les transistors du circuit LGC. Ainsi, les tensions de seuil Vtp, Vtn des transistors Pl, MI sont identiques à 20 celles des transistors du circuit logique LGC. II en résulte que si les transistors PI et MI présentent des tensions de seuil Vtp, Vtn plus faibles que celles des transistors d'un circuit intégré "nominal" (ayant des performances comparables au modèle statistique nominal), la tension Vc générée sera plus faible que dans un circuit intégré "nominal". La tension 25 d'alimentation IV générée à partir de la tension Vc sera également inférieure à celle générée dans un circuit intégré "nominal". Inversement, si les transistors PI et MI présentent des tensions de seuil plus élevées que celles des transistors d'un circuit intégré "nominal", la tension Vc générée sera plus élevée que dans un circuit intégré "nominal". La tension 30 d'alimentation IV générée à partir de la tension Vc sera également supérieure à celle générée dans un circuit intégré "nominal". L'effet de variations de performances dues à des dérives de fabrication se trouve ainsi au moins en partie compensé. II est à noter que la tension d'alimentation externe n'a pas d'influence sur le fonctionnement du circuit SPGN, puisque 35 celui-ci est contrôlé par un générateur de courant. La tension de consigne Vc fournie ne dépend donc que du courant de référence généré et des caractéristiques des transistors (qui varient en fonction de la température et de leurs conditions de fabrication). Les transistors PI et MI sont soumis comme les transistors des circuits logiques LGC du circuit intégré ICI à la température ambiante. Ces paramètres influent sur leur tension de seuil Vtp, Vtn. Or la tension de seuil des transistors de type CMOS diminue lorsque la température augmente. II en résulte que la tension Vc diminue également, ce qui entraîne une diminution de la tension d'alimentation IV. L'effet de l'augmentation de la lo température ambiante sur les circuits logiques LGC du circuit intégré alimentés par la tension d'alimentation IV, se trouve ainsi également au moins en partie compensé. La tension Vc et donc la tension d'alimentation IV sont ainsi générées de manière à compenser au moins en partie des variations de performances 15 du circuit intégré, par rapport à des valeurs moyennes, ces variations de performance étant dues à des variations de la température ambiante ou des conditions de fabrication du circuit intégré. La figure 5 représente un autre mode de réalisation du circuit de génération de la tension de consigne. Sur la figure 5, le circuit SPGN1 de 20 génération de la tension de consigne Vc comprend une source de courant CS et un circuit de détection DTC1 comportant un transistor CMOS à canal p P2 et un transistor CMOS à canal n M2. Le circuit DTC1 reçoit en un noeud NI un courant Iref généré par la source CS. La source et le substrat du transistor P2, ainsi que la grille du transistor M2 sont connectés au noeud 25 NI. Le drain du transistor P2 est connecté au drain du transistor M2. La grille du transistor P2 ainsi que le substrat et la source du transistor M2 sont connectés à la masse. La tension de consigne Vc est prélevée au noeud NI. Les figures 6A, 6B, 6C représentent des courbes Cn1, Cn2, Cn3 de variation du courant drain - source I traversant le transistor M2 en fonction 30 fonction de leur tension drain - source Vds, et des courbes Cpt, Cp2, Cp3 de variation du courant source û drain Id traversant le transistor P2, en fonction de la tension Vc û Vds, Vds étant leur tension drain - source. Les figures 6A, 6B, 6C montrent que le circuit SPGN1 de la figure 5 atteint un point de fonctionnement situé à l'intersection des courbes CnI et Cpt, Cn2 35 et Cp2, Cn3 et Cp3, c'est-à-dire lorsque la tension Vds du transistor M2 2957161 i0 atteint une tension Vdn, la tension Vds du transistor P2 atteint une tension Vdp, pour un courant I égal au courant Iref fourni par la source CS. La tension de consigne Vc est alors égale à la somme des tensions Vdn et Vdp. Lorsque le point de fonctionnement est atteint la tension grille ù source Vgs 5 du transistor M2 est égale à Vc, et la tension grille ù source du transistor P2 est égale à ùVc. La figure 6A illustre le cas où le transistor M2 présente une tension de seuil Vtn plus élevée que celle Vtp du transistor P2. Le point de fonctionnement (Vdn, Iref) se trouve alors dans la zone de fonctionnement io linéaire du transistor M2 et la zone de fonctionnement en saturation du transistor P2. La figure 6B illustre le cas où le transistor M2 présente une tension de seuil Vtn plus faible que celle Vtp du transistor P2. Le point de fonctionnement (Vdn, Iref) se trouve alors dans la zone de fonctionnement 15 linéaire du transistor P2 et la zone de fonctionnement en saturation du transistor M2. La figure 6C illustre le cas où les transistors M2 et P2 présentent des tensions de seuil Vtn et Vtp sensiblement identiques. Le point de fonctionnement (Vdn, Iref) se trouve alors dans une même zone de 20 fonctionnement, linéaire ou en saturation, des transistors P2 et M2, selon la valeur du courant Iref (zone de fonctionnement en saturation dans l'exemple de la figure 6C). Compte tenu du mode d'interconnexion des transistors P2, M2, la tension de consigne Vc atteint une valeur constante non nulle dès que les 25 deux transistors sont passants simultanément. Or les transistors P2 et M2 sont interconnectés de manière à ce que la tension entre la grille et la source de chacun des transistors P2 et M2 soit fixée à la tension Vc qui est par ailleurs égale à la somme des tensions Vdn, Vdp entre la source et de drain des transistors P2 et M2. Chacun des transistors P2, M2 est passant dès 30 que la tension entre sa grille et sa source est supérieure à sa tension de seuil Vtp, Vtn. Cette condition est donc réalisée lorsque la tension Vc atteint la tension de seuil Vtp, Vtn la plus élevée des deux transistors P2, M2. Les transistors P2 et M2 sont ainsi interconnectés de manière à se comporter comme une diode unique ayant une tension de seuil égale à la tension de 35 seuil la plus élevée des tensions de seuil Vtp, Vtn des transistors P2, M2. La tension de consigne Vc comporte donc une composante égale à la plus grande des deux tensions de seuil Vtp, Vtn et une composante Vo dépendant du courant Iref : Vc = MAX(Vtp, Vtn) + Vo(Iref) (2) En effet, lorsque l'on augmente le courant Iref, les courbes Cnl et Cpt (ou Cn2, Cp2 ou Cn3, Cp3) se déplacent vers des valeurs de courant I supérieures, de sorte que le courant Iref corresponde toujours au point d'intersection des courbes Cnl et Cpt (ou Cn2, Cp2 ou Cn3, Cp3). Si la tension d'alimentation IV générée par le circuit de régulation VREG est sensiblement égale à la tension Vc, et si la tension de consigne Vc est minimum (égale à MAX(Vtp, Vtn) + Vo, la tension Vo étant très faible ù par exemple au plus égale à 10% de la tension Vc), la tension IV générée est minimum tout en étant suffisante pour garantir un fonctionnement correct d'un circuit à base de transistors CMOS alimenté par la tension IV.

La figure 7 représente des courbes de variation d'une caractéristique courant-tension du circuit SPGN1, mesurée à -40, +25 et +105°C dans des circuits intégrés conformes aux modèles "nominal", "rapide" et "lent". Les courbes F11, F12, F13 ont été obtenues avec un circuit intégré conforme au modèle "rapide" porté à une température ambiante, respectivement de +105°C, +25°C et -40°C. Les courbes T11, T12, T13 ont été obtenues avec un circuit intégré conforme au modèle "nominal" porté à une température ambiante, respectivement de +105°C, +25°C et -40°C. Les courbes S11, S12, S13 ont été obtenues avec un circuit intégré conforme à un modèle "lent" porté à une température ambiante, respectivement de +105°C, +25°C et -40°C. Tant que la tension Vc au noeud NI n'a pas atteint pas une valeur supérieure aux tensions de seuil Vtp, Vtn (entre 0.5 et 0.7 V sur la figure 6), les deux transistors P2, M2 ne sont pas passants. La tension Vc au noeud NI augmente ensuite jusqu'à ce que le courant traversant les transistors P2 et M2 atteigne le courant de référence Iref. Lorsque le courant Iref est fixé à une valeur comprise entre 1 et 15 pA, la tension Vc générée varie d'environ 0.1 V pour chaque modèle "nominal", "rapide" et "lent" de circuit intégré, lorsque la température ambiante varie entre -40 et +105°C. La tension Vc générée varie également d'environ 0.05 V à température constante, lorsque le courant Iref est fixé à une valeur comprise entre 1 et 15 pA, et lorsque que l'on passe du modèle "nominal", au modèle "rapide" ou "lent". Il peut être également constaté que la tension Vc augmente sensiblement linéairement en fonction du courant Iref lorsque la tension Vc est supérieure aux tensions de seuil Vtp, Vtn.

La figure 8 représente un mode de réalisation de la source de courant CS (ou bien CS1, CS2). La source de courant CS comprend deux transistors MOS à canal p P3, P4, un comparateur CP et une résistance RI. La source et le substrat des transistors P3, P4 reçoivent la tension d'alimentation EV. Le drain du transistor P3 est connecté au noeud NI. Le drain du transistor io P4 est connecté en un noeud N2 à la résistance RI qui est connectée à la masse. Le noeud N2 est connecté à une entrée directe du comparateur CR Une sortie du comparateur CP est connectée à la grille de chacun des transistors P3, P4. Une entrée inverseuse du comparateur CP reçoit la tension de référence Vref fournie par le générateur de tension VGEN. Le 15 comparateur CP est alimenté par la tension d'alimentation EV. Le comparateur CP permet de maintenir le noeud N2 à la tension Vref. Un courant égal à Vref/R circule donc au noeud N2, R étant la valeur de la résistance RI. Les deux transistors P3, P4 fonctionnent en miroir de courant. Les courants aux noeuds NI et N2 sont donc identiques. II en 20 résulte que le courant Iref au noeud NI est aussi égal à Vref/R. Le générateur VGEN peut être un circuit de référence de bande interdite (bandgap reference circuit). Un tel circuit est présent dans la plupart des circuits intégrés pour fournir une tension de référence sensiblement constante. Un exemple de réalisation d'un tel circuit est décrit dans le brevet 25 US 7 633 334. La résistance RI peut être ajustable de manière à pouvoir ajuster la valeur du courant Iref. Le courant Iref peut ainsi être augmenté en diminuant la valeur de la résistance R1, ce qui permet d'augmenter la tension Vc et donc la tension d'alimentation interne IV. Inversement, la tension IV peut être 3o diminuée en augmentant la valeur de la résistance RI, ce qui réduit le courant Iref et donc la tension Vc. La vitesse à laquelle fonctionne le circuit LGC alimenté par le circuit d'alimentation IVSC augmente au détriment de la consommation électrique du circuit. Si l'on souhaite limiter la consommation électrique du circuit LGC, le courant Iref peut être diminué en augmentant la 35 valeur R de la résistance RI.

Pour être ajustable, la résistance R1 peut comprendre classiquement plusieurs résistances en série, et un interrupteur monté en parallèle sur chaque résistance, chacun des interrupteurs étant commandé par une cellule d'un registre comprenant plus cellules.

La figure 9 représente un générateur de tension de référence SPGN2, selon un autre mode de réalisation. Le générateur SPGN2 diffère du générateur SPGN ou SPGN1 en ce qu'il comprend un interrupteur 11 interposé entre le noeud NI et la sortie de la tension de consigne Vc du générateur SPGN2, et un condensateur Cl connecté entre cette sortie et la masse. Un circuit de commande CMD commande l'interrupteur 11 pour qu'il commute périodiquement de manière à charger le condensateur Cl pendant les périodes où l'interrupteur est fermé, et laisser le condensateur Cl se décharger pendant les périodes où l'interrupteur est ouvert. La durée des périodes où l'interrupteur 11 est ouvert et fermé, et la capacité du condensateur Cl sont adaptées pour permettre au condensateur Cl de maintenir la tension Vc sensiblement constante (à 10% près) lorsque l'interrupteur 11 est ouvert. Le circuit SPGN (ou SPGN1) peut être également mis hors tension juste après l'ouverture de l'interrupteur I1, et mis sous tension juste avant la fermeture de ce dernier. Ces dispositions permettent de réduire la consommation électrique statique du circuit intégré ICI, en particulier si le circuit VREG appelle peu de courant par son entrée recevant la tension de consigne Vc. La figure 10 représente un exemple de circuit logique LGC alimenté par la tension d'alimentation interne IV. Le circuit logique LGC comprend un oscillateur en anneau à trois inverseurs en série comportant une sortie rebouclée sur une entrée d'un premier des inverseurs. Chaque inverseur est réalisé classiquement à l'aide d'un transistor CMOS à canal p Pl 1, P12, PI 3 et d'un transistor CMOS à canal n M11, M12, M13. La source et le substrat de chaque transistor Pl 1, P12, P13 reçoivent la tension d'alimentation IV. La source et le substrat de chaque transistor MI1, M12, M13 sont connectés à la masse. Les drains des transistors M11, P11 d'un premier inverseur sont connectés chacun aux grilles des transistors M12, P12 d'un second inverseur. Les drains des transistors M12, P12 du second inverseur sont connectés chacun aux grilles des transistors M13, P13 d'un troisième inverseur. Les drains des transistors M13, P13 du troisième inverseur sont connectés chacun à une sortie S de l'oscillateur et aux grilles des transistors M11, P11 du premier inverseur. Les figures 11 à 14 représentent des courbes illustrant le fonctionnement d'un circuit intégré dont un circuit interne est alimenté par le circuit d'alimentation IVSC comportant le générateur de tension de référence RFGN1, RFGN2 ou RFGN3. La figure 11 représente des courbes T2, F2, S2 de variation de la tension d'alimentation IV en fonction de la température ambiante, lorsque le courant de référence Iref est fixé à environ 1 pA. Chacune des courbes T2, F2, S2 correspond à un modèle statistique de circuit intégré résultant de l'analyse statistique de l'impact de dérives des conditions de fabrication ("process corners") sur les performances des circuits intégrés. Les courbes T2, F2 et S2 correspondent respecteivement aux modèles de circuit intégré nominal ("typical"), "rapide" et "lent". Les courbes T2, F2, S2 font apparaître que la tension d'alimentation IV varie entre environ 0.87 V et 0.62 V, lorsque la température ambiante du circuit intégré varie entre environ -40°C et +105°C, et lorsque les dérives de fabrication varient entre le modèle "lent" et le modèle "rapide". Il peut être également observé que la courbe S2 correspondant au modèle "lent" se trouve au dessus de la courbe F2 correspondant au modèle "rapide" et que la tension IV diminue lorsque la température ambiante augmente. II peut en être déduit que le circuit d'alimentation interne décrit précédemment, et en particulier le circuit RFGN1 ou RFGN2, effectue automatiquement une compensation à la fois en température et des dérives de fabrication. La figure 12 représente des courbes T3, F3, S3 de variation en fonction de la température ambiante, de la fréquence du signal de sortie d'un circuit tel que l'oscillateur de la figure 10, recevant la tension d'alimentation IV, lorsque le courant de référence Iref est fixé à environ 1 pA. La fréquence de sortie de l'oscillateur est représentative des vitesses de commutation des transistors dépendant des tensions de seuil Vtn, Vtp des transistors CMOS de l'oscillateur, et donc des performances du circuit intégré ICI. La courbe T3, F3 et S3 correspondent respectivement aux modèles de circuit intégré "nominal" ("typical"), "rapide" et "lent". Les courbes T3, F3, S3 font apparaître que la fréquence du signal de sortie de l'oscillateur augmente à partir d'environ 32 MHz pour atteindre environ 38 MHz, lorsque la température ambiante du circuit intégré passe d'environ -40°C à environ +105°C, et lorsque les dérives de fabrication varient entre le modèle "lent" et le modèle "rapide". Cette amplitude de variation de fréquence (environ 6 MHz, soit environ 18% par rapport à une valeur moyenne de 33 MHz) apparaît nettement réduite par rapport à celle (environ 184 MHz, soit environ 263% par rapport à une valeur moyenne de 70 MHz) qui peut être observée sur les courbes Ti, FI, SI de la figure 2. Cette réduction de l'amplitude de variation observée révèle l'effet de compensation automatique réalisé par le circuit RFGN1 ou RFGN2 pour obtenir des performances de fonctionnement du circuit intégré variant dans des proportions sensiblement réduites. io La figure 13 représente des courbes T4, F4, S4 de variation de la tension d'alimentation IV en fonction de la température ambiante, lorsque le courant de référence Iref est fixé à environ 5 pA. Les courbes T4, F4 et S4 correspondent respectivement aux modèles de circuit intégré nominal ("typical"), "rapide" et "lent". Les courbes T4, F4, S4 font apparaître que la 15 tension d'alimentation IV diminue à partir d'environ 0.99 V jusqu'à atteindre environ 0.78 V, lorsque la température ambiante du circuit intégré passe d'environ -40°C à environ +105°C, et lorsque les dérives de fabrication varient entre le modèle "lent" et le modèle "rapide". Ici encore, il peut être observé que la courbe S4 correspondant au modèle "lent" se trouve au 20 dessus de la courbe F4 correspondant au modèle "rapide", et dans les courbes T4, F4 et S4, la tension IV diminue lorsque la température ambiante augmente. Une compensation automatique des dérives de fabrication et en température peut donc être également observée lorsque le courant Iref est fixé à une autre valeur.

25 La figure 14 représente des courbes T5, F5, S5 de variation de la fréquence du signal de sortie d'un circuit tel que l'oscillateur de la figure 10, recevant la tension d'alimentation IV, en fonction de la température ambiante, lorsque le courant de référence Iref est fixé à environ 5 IJA. La courbe T5 correspond au modèle de circuit intégré nominal ("typical"). Les 30 courbes F5 et S5 correspondent aux modèles de circuit intégré "rapide" et "lent". Les courbes T5, F5, S5 font apparaître que la fréquence du signal de sortie de l'oscillateur augmente à partir d'environ 124 MHz jusqu'à atteindre environ 156 MHz, lorsque la température ambiante du circuit intégré passe d'environ -40°C à environ +105°C, et lorsque les dérives de fabrication 35 varient entre le modèle "lent" et le modèle "rapide". Cette variation de fréquence apparaît également nettement réduite (environ 32 MHz, soit environ 24% par rapport à une valeur moyenne de 135 MHz) par rapport à celle (environ 263%) constatée sur les courbes T1, F1, SI de la figure 2. II est à noter que contrairement à l'art antérieur, le circuit d'alimentation IVSC selon les modes de réalisation décrits en référence aux figures 3 à 5, 8 et 9, ne vise pas à fournir une tension de référence constante, mais une tension de référence qui varie de manière à compenser au moins partiellement des variations de performances du circuit intégré par rapport à des valeurs moyennes, de manière à obtenir des performances variant dans des proportions sensiblement réduites, de l'ordre de quelques dizaines de pourcents par rapport à une valeur moyenne, au lieu de une à plusieurs fois la valeur moyenne, lorsque la température ambiante et la tension d'alimentation varie dans des plages de fonctionnement normales du circuit intégré, et lorsque le circuit intégré peut varier entre le modèle "rapide" et le modèle "lent". Il est à noter que l'utilisation d'une résistance ajustable pour ajuster la valeur du courant Iref peut permettre de compenser un écart de performance du circuit intégré par rapport à des performances nominales. Ainsi, par un ajustement de la valeur de la résistance RI, par exemple à l'issue d'une phase de test de fabrication, il est possible de ramener les courbes F3, S3, F5 et S5 au niveau des courbes nominales T3 et T5. De cette manière, les variations de fréquence de signal de sortie constatées sur les figures 12 et 14 peuvent être ramenées respectivement à 12% et 16%. Par ailleurs, la résistance RI peut également présenter un coefficient de température positif de manière à ce que le courant Iref augmente lorsque la température ambiante diminue. De cette manière, la variation de la vitesse du circuit peut être davantage compensée lorsque la température ambiante varie. Ainsi, en choisissant une résistance R1 ayant un coefficient de température positif de valeur adéquate, il est possible de redresser les courbes F3, S3, T3, F5, S5, T5 de manière à ce que la fréquence de sortie de l'oscillateur soit sensiblement indépendante de la température ambiante. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée aux circuits d'alimentation précédemment décrits. D'autres circuits que les circuits SPGN, SPGN1 décrits, peuvent être utilisés pour générer une tension de consigne qui soit au minimum égale à la plus grande des tensions de seuils Vtp, Vtn de transistors CMOS d'un circuit intégré, ces tensions de seuil étant liées notamment à la température ambiante et aux conditions de fabrication du circuit intégré. Par ailleurs, la présente invention ne s'applique pas nécessairement à la génération d'une tension d'alimentation interne dans un circuit intégré, mais peut s'appliquer à tout circuit nécessitant une tension dont la valeur doit être adaptée pour compenser des écarts de performances du circuit intégré. io

Claims

REVENDICATIONS1. Procédé de génération d'une tension de consigne dans un circuit intégré, caractérisé en ce qu'il comprend des étapes de génération d'une tension de référence (Vref) sensiblement constante, et de génération à partir de la tension de référence, d'une tension de consigne (Vc) comportant une composante égale à la plus grande de tensions de seuil de tous les transistors CMOS d'un circuit (LGC) du circuit intégré (ICI) et une composante qui peut être nulle. io
2. Procédé selon la revendication 1, comprenant des étapes de génération d'un courant de référence (Iref) sensiblement constant à partir de la tension de référence (Vref), de fourniture du courant de référence généré à une entrée (Ni) d'un circuit de détection (DTC, DTC1) comprenant un transistor CMOS à canal p (P1, P2) et un transistor CMOS à canal n (M1, 15 M2), connectés à une entrée du circuit de détection, de manière à passer à un état passant dès que la tension de consigne (Vc) dépasse une tension de seuil de chacun des transistors, et de prélèvement de la tension de consigne à une entrée du circuit de détection. 20
3. Procédé selon la revendication 1 ou 2, comprenant des étapes de génération d'un courant de référence (Iref) sensiblement constant à partir de la tension de référence (Vref), de fourniture du courant de référence généré à une borne de source d'un transistor CMOS à canal p (P2) et à une borne de grille d'un transistor CMOS à canal n (M2), une borne de drain du 25 transistor à canal p étant connecté à une borne de drain du transistor à canal n, une borne de source du transistor à canal n et une borne de grille du transistor à canal p étant connectés à la masse, et de prélèvement de la tension de consigne (Vc) à la source du transistor à canal p. 30
4. Procédé selon l'une des revendications 1 à 3, comprenant une étape de fourniture de la tension de consigne (Vc) au travers d'un interrupteur (I1) monté en parallèle avec un condensateur (Cl), l'interrupteur étant commandé pour charger et décharger cycliquement le condensateur, isde manière à maintenir la tension de référence sensiblement constante pendant des phases où l'interrupteur est ouvert.
5. Procédé de génération d'une tension d'alimentation interne d'un 5 circuit logique (LGC) dans un circuit intégré (ICI), caractérisé en ce qu'il comprend des étapes consistant à : générer une tension de consigne (Vc) conformément à l'une des revendications 1 à 4, et générer une tension d'alimentation interne (IV) régulée en fonction de lo la tension de consigne, à partir d'une tension d'alimentation externe (EV) fournie au circuit intégré (ICI).
6. Procédé selon la revendication 5, dans lequel la tension d'alimentation interne (IV) est sensiblement égale à la tension de consigne 15 (Vc).
7. Procédé selon l'une des revendications 5 et 6, comprenant une étape d'ajustement du courant de référence généré (Iref), pour ajuster la tension de référence (Vc) et ainsi la tension d'alimentation interne (IV).
8. Procédé selon la revendication 7, dans lequel le courant de référence (Iref) est ajusté pour compenser un écart de performance du circuit intégré par rapport à des performances nominales, dû à des dérives de fabrication du circuit intégré (ICI). 25
9. Procédé selon la revendication 7 ou 8, dans lequel le courant de référence (Iref) est ajusté par une résistance (RI) présentant un coefficient de température choisi pour compenser un écart de performance du circuit intégré par rapport à des performances nominales, dû à des variations de 30 température ambiante du circuit intégré (ICI).
10. Circuit de génération d'une tension de consigne dans un circuit intégré (ICI), caractérisé en ce qu'il est configuré pour mettre en oeuvre le procédé 35 selon l'une des revendications 1 à 4. 20
11. Circuit de génération selon la revendication 10, comprenant une source de courant (CS) générant un courant de référence (Iref) sensiblement constant à partir de la tension de référence (Vref), et un circuit de détection (DTC, DTC1) recevant en entrée le courant de référence et comprenant un transistor MOS à canal p (P1, P2) et un transistor MOS à canal n (MI, M2), connectés à une entrée du circuit de détection, de manière à passer à un état passant dès que la tension de consigne (Vc) dépasse une tension de seuil de chacun des transistors, la tension de consigne étant prélevée à une io entrée du circuit de détection.
12. Circuit de génération selon l'une des revendications 10 et 11, comprenant une source de courant (CS) générant un courant de référence (Iref) sensiblement constant à partir de la tension de référence (Vref), et un 15 circuit de détection (DTC1) comportant un transistor MOS à canal n (M2) et un transistor MOS à canal p (P2), le transistor MOS à canal p comprenant une borne de source recevant un courant de référence (Iref), une borne de grille connectée à la masse, et une borne de drain connectée à une borne de drain du transistor MOS à canal n, le transistor MOS à canal n comprenant 20 une borne de grille recevant le courant de référence et une borne de source connectée à la masse, la tension de consigne étant prélevée à la borne de source du transistor à canal p.
13. Circuit de génération selon l'une des revendications 10 à 12, 25 comprenant une source de courant (CS) pour générer un courant de référence (Iref), la source de courant étant ajustable pour ajuster l'intensité du courant de référence, afin d'ajuster la tension de consigne (Vc).
14. Circuit de génération selon l'une des revendications 10 à 13, 30 comprenant un interrupteur (I1) monté en parallèle avec un condensateur (Cl), l'interrupteur fournissant la tension de consigne (Vc), et un circuit de commande (CMD) pour commander l'interrupteur afin de charger et décharger cycliquement le condensateur, de manière à maintenir la tension de consigne sensiblement constante pendant des phases où l'interrupteur 35 est ouvert.
15. Circuit d'alimentation interne d'un circuit intégré, comprenant un circuit de génération d'une tension de consigne (Vc) et un circuit de génération (DCVT) d'une tension d'alimentation interne (IV) du circuit intégré, à partir de la tension de consigne, caractérisé en ce que le circuit de génération de tension de consigne (SPGN, SPGN1, SPGN2) est conforme à l'une des revendications 10 à 14.
16. Circuit intégré, caractérisé en ce qu'il comprend un circuit io d'alimentation interne selon la revendication 15.