FR2880190A1 - Structure amelioree de transistor sur film mince semi-conducteur - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 210
- 239000000463 material Substances 0.000 title claims description 141
- 238000004377 microelectronic Methods 0.000 title claims description 39
- 238000000034 method Methods 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 239000003989 dielectric material Substances 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000000284 resting effect Effects 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 241000375392 Tana Species 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- -1 or Si Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
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Abstract
au plan principal du substrat (100).
Description
(n)
STRUCTURE AMELIOREE DE TRANSISTOR SUR FILM MINCE
SEMI-CONDUCTEUR
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un dispositif microélectronique et en particulier une structure de transistor améliorée, par exemple en technologie CMOS (CMOS pour complementary metal-oxide semiconductor ou semi-conducteur à oxyde de métal complémentaire), dans laquelle des blocs semi-conducteurs à flancs inclinés susceptibles de servir de région de source ou de région de drain, sont séparés par une ouverture à embouchure élargie dans laquelle est réalisée une grille. Ces blocs reposent sur une fine couche semi- conductrice, par exemple la couche supérieure d'un substrat de type semi- conducteur sur isolant, dans laquelle est formée un canal au fond de ladite ouverture.
L'invention peut s'appliquer à la formation de transistors améliorés en termes de consommation et de rapidité. Elle peut permettre notamment la formation de transistors à forme de grille et à résistances d'accès entre source et canal et/ou entre drain et canal améliorées, ainsi que la formation de canaux de transistors sur film semi-conducteur mince de très faible dimension.
L'invention concerne également un procédé de réalisation d'un tel dispositif microélectronique.
Dans le but d'améliorer les performances des transistors, et en particulier des transistors MOS ou CMOS, il est connu de former ces derniers sur un film semi-conducteur mince ou ultramince par exemple d'épaisseur inférieure à 20 nanomètres ou inférieure à 10 manomètres, afin notamment d'obtenir un contrôle électrostatique amélioré du canal de conduction par la grille, et de réduire les effets dits de canal court . Un inconvénient lié à la formation de transistors sur film semiconducteur mince ou ultramince, en particulier sur isolant, est que ces transistors comportent généralement, en particulier dans une région située sous les espaceurs ( spacers selon la terminologie anglo-saxonne ), une résistance d'accès entre le canal et la région source ou entre la région de drain et le canal relativement élevées.
Le document Double Raised Source/Drain transistor with 50 nm gate length on 17 nm UTF-SOI for 1,1 um2 Embedded SRAM technology, C. B. Oh, IEDM 2003, p 31-34 propose une structure de transistor sur film semi-conducteur mince, dotée d'une amélioration, vis-à-vis du problème des résistance d'accès évoqué ci-dessus.
Une telle structure de transistor est illustrée sur la figure 1 et comprend tout d'abord un substrat 2 de type SOI (SOI pour silicon on insulator ou silicium sur isolant ) doté en surface d'une première couche semi-conductrice 4 à base de silicium, dans laquelle est formée un canal 6 de transistor. Une grille 8 reposant sur un diélectrique 10 de grille réalisée sur la première couche semi- conductrice 4, est entourée de part et d'autre de premières zones isolantes d'espacements 12 ou de premiers espaceurs ( spacers selon la terminologie anglo-saxonne) formés sur les flancs de la grille 8 et reposant sur la première couche semi-conductrice 4. La grille 10 ainsi que le canal 6, sont abaissées par rapport à des régions de source 14 et de drain 16 du transistor 1. Ces régions de source 14 et de drain 16 ont été réalisées dans une deuxième couche semi-conductrice 18 à base de silicium, formée après la grille 10 par reprise d'épitaxie sur la première couche semi-conductrice 4. Des seconds espaceurs 20 conçus autour des premiers espaceurs 12, après croissance de la deuxième couche semi-conductrice 18, reposent quant à eux sur une épaisseur de cette deuxième couche semi-conductrice 18. La base de ces seconds espaceurs 20 est ainsi surélevée par rapport à celle des premiers espaceurs 12, de manière à former sous ces seconds espaceurs 20, une première zone d'accès 22 entre la région de source 14 et le canal 10, ainsi qu'une deuxième zone d'accès 24 entre la région de drain 16 et le canal 10, chacune plus épaisse que la première couche semi-conductrice 4 dans laquelle figure le canal 10. Ces zones 20 et 22 permettent de diminuer les résistances d'accès entre le région de source et le canal d'une part et entre la région de drain et le canal d'autre part.
La mise en uvre d'une telle architecture est cependant délicate, dans la mesure où elle implique notamment de réaliser des étapes de reprise d'épitaxie sélective sur film ultramince, par exemple à base de silicium et d'épaisseur inférieure à 10 nanomètres, pour former la deuxième couche semi-conductrice 18 ainsi que de dopage de cette deuxième couche semi-conductrice 18, le tout après avoir formé la grille 8.
Une telle épitaxie peut poser des problèmes notamment d'agglomération du film ultra-mince et de manque d'homogénéité de l'épaisseur de la couche épitaxiée. Une telle étape de dopage est quant à elle délicate à réaliser, dans la mesure où, la première couche semi- conductrice ayant une faible épaisseur, le risque de rendre cette couche amorphe par le dopage est important.
Il se pose le problème de trouver une nouvelle structure de transistor sur film semi- conducteur mince, dans laquelle les résistances d'accès entre régions de source et canal et entre région de drain et canal sont spécifiquement optimisées, ainsi qu'un procédé amélioré de réalisation d'une telle structure.
EXPOSÉ DE L'INVENTION La présente invention a pour but de proposer un dispositif microélectronique comprenant un ou plusieurs transistors réalisés sur un film semi-conducteur d'épaisseur faible ou très faible, par exemple inférieure à 20 nanomètres ou à 10 nanomètres.
Ces transistors sont dotés d'une structure leur conférant des performances améliorées en termes de vitesse et de consommation, en particulier en termes de résistance d'accès entre les régions de source et de drain et le canal, ainsi qu'en termes de résistance de grille.
Pour atteindre ces buts, la présente invention concerne un dispositif microélectronique comprenant.
un substrat recouvert d'au moins une première couche semi- conductrice à base d'un premier matériau semi-conducteur dans laquelle est formée au moins un canal d'un transistor et sur laquelle repose au moins une grille dudit transistor, - au moins un premier bloc et au moins un deuxième bloc en un deuxième matériau semi-conducteur formés de part et d'autre de la grille et reposant chacun sur la première couche semi- conductrice, le premier bloc et le deuxième bloc étant dotés respectivement d'au moins un premier flanc incliné et d'au moins un deuxième flanc incliné situés en regard de la grille, les flancs inclinés réalisant un angle non nul avec une normale au plan principal du substrat ou de la première couche semi-conductrice.
Le dispositif microélectronique peut également comprendre en outre au moins une région de source dudit transistor formée au moins partiellement dans le premier bloc semi-conducteur et au moins une région de drain dudit transistor formée au moins partiellement dans le deuxième bloc semi-conducteur.
La distance minimale ou dimension critique entre les flancs inclinés du premier et du deuxième bloc semi-conducteur, peut être inférieure aux dimensions critiques obtenues habituellement à l'aide de procédés de photolithographie.
Les flancs inclinés dudit premier bloc et dudit deuxième bloc, peuvent réaliser avec la première couche semi-conductrice, une ouverture en forme de biseau comportant un fond dévoilant le premier matériau semiconducteur et une embouchure plus large que le fond ou ayant une dimension critique supérieure à celle du fond.
Par dimension critique, on entendra tout au long de la présente description, la dimension minimale d'une zone ou d'un bloc gravé d'une couche mince ou d'un empilement de couches minces, mesurée dans un plan parallèle au plan principal de cette couche mince ou de cet empilement de couches minces, ou bien la dimension minimale, d'une zone ou d'un bloc issu d'une couche mince ou d'un empilement de couches minces, mesurée dans un plan parallèle au plan principal de cette couche mince ou de cet empilement de couches minces.
Selon un mode de réalisation particulier du dispositif, le premier matériau semi-conducteur et le deuxième matériau semi-conducteur peuvent être différents.
Le premier matériau semi-conducteur peut être choisi pour ses propriétés électriques, et peut être un matériau dans lequel la mobilité de porteurs de charge est bonne même lorsque l'épaisseur du matériau est mince ou ultra mince, par exemple inférieure à 10 nanomètres. Le premier matériau semi-conducteur peut être par exemple du SiGe ou du Ge, ou du Si contraint, par exemple en tension.
Le deuxième matériau semi--conducteur peut être un matériau facile à modeler. Le deuxième matériau semi-conducteur peut être par exemple à base de Si ou de SiGe.
Ledit premier flanc et ledit deuxième flanc peuvent réaliser un angle a non nul par rapport au plan principal du substrat ou de la première couche semi-conductrice.
Selon un mode de réalisation particulier l'angle a peut être de 54, 72 . Ainsi, ledit premier flanc et ledit deuxième flanc peuvent être parallèles au plan cristallographique (111) du deuxième matériau semi- conducteur.
La grille peut être formée d'un bloc doté d'une base situé en regard de la première couche semi-conductrice et parallèle au plan principal de cette dernière ou à un plan principal du substrat et d'un sommet à l'opposé de la base, dcnt la dimension critique ou côte minimale est supérieure à la dimension critique ou côte minimale de la base.
La grille peut être dotée d'au moins un premier flanc latéral joignant le sommet et la base du bloc de grille et d'au moins un deuxième flanc latéral opposé au premier flanc et réalisant un angle non nul avec le premier flanc. Ainsi l'invention, prévoit des transistors à formes de grilles optimisées, pour permette une densité d'intégration importante. De telles formes de grilles peuvent également permettre de diminuer la résistance d'accès entre la grille et le contact de grille et d'améliorer la vitesse de commutation du ou des transistors possédant de telles grilles.
Selon une variante de mise en oeuvre du dispositif microélectronique, le premier flanc latéral et le deuxième flanc latéral de la grille peuvent avoir une forme courbe. Cette forme courbe peut éventuellement suivre la forme d'espaceurs isolants prévus pour les transistors.
Ainsi, le dispositif microélectronique peut comprendre en outre: au moins une première zone isolante ou un premier espaceur isolant, situé entre le premier flanc incliné dudit premier bloc semi-conducteur et le diélectrique de grille, et au moins une deuxième zone isolante ou un deuxième espaceur isolant, situé entre le deuxième flanc incliné dudit deuxième bloc semi-conducteur et le diélectrique de grille.
L'invention met également en oeuvre un procédé de réalisation d'un dispositif microélectronique comportant les étapes consistant à: a) fournir un substrat recouvert d'au moins une première couche semiconductrice à base d'un premier matériau semi-conducteur, dans laquelle au moins un canal de transistor est susceptible d'être formée, et d'au moins une deuxième couche semi-conductrice sur la première couche semiconductrice, à base d'un deuxième matériau semi-conducteur, b) réaliser dans le deuxième matériau semi-conducteur une ouverture en forme de biseau dotée d'un fond dévoilant le premier matériau semi-conducteur et d'une embouchure de dimension critique supérieure à la dimension critique du fond, c) réaliser au moins une grille sur la première couche semiconductrice dans l'ouverture en forme de biseau.
L'ouverture en forme de biseau peut séparer au moins un premier bloc semi-conducteur dans lequel au moins une région de drain est susceptible d'être formée et au moins un deuxième bloc semi-conducteur dans lequel au moins une région de source est susceptible d'être formée. Le premier bloc et le deuxième bloc peuvent être dotés respectivement d'au moins un premier flanc incliné et d'au moins un deuxième flanc incliné en regard l'un de l'autre et de la grille, le premier flanc incliné et le deuxième flanc incliné réalisant un angle non nul par rapport à une normale à un plan principal de la première couche semi- conductrice. Ainsi, le procédé suivant l'invention peut permettre la formation de régions de source et de drains à forme améliorée, et également la formation de canaux de transistors de longueur inférieure aux dimensions critiques que l'on obtient habituellement par photolithographie.
Selon une mise en oeuvre particulière du procédé, les parois de l'ouverture en forme de biseau peuvent réaliser un angle voisin de 54,72 avec un plan parallèle au plan principal du substrat ou être parallèles au plan cristallographique (111) du deuxième matériau semi-conducteur.
Le procédé peut comprendre en outre, préalablement à l'étape b): une étape de dopage du deuxième matériau semi-conducteur. Cette étape de dopage lorsqu'elle est effectuée en début de procédé peut permettre d'éviter de rendre amorphe le premier matériau semi-conducteur, ou d'avoir recours à la formation d'une grille de remplacement.
Après dopage du deuxième matériau semi- conducteur, une étape de siliciuration de la deuxième couche semi-conductrice pour compléter la formation de régions de drain et de régions de source de transistors.
Le procédé peut comprendre, entre l'étape a) et l'étape b) . - le dépôt d'une couche isolante sur le deuxième matériau semi-conducteur, -la formation d'un trou dans la dite couche isolante, la gravure du deuxième matériau semi-conducteur à travers le trou pour former l'ouverture en forme de biseau dans le prolongement du trou.
Quant à l'étape de formation de la grille, cette dernière peut être réalisée avec une base située en regard de la première couche semiconductrice et un sommet, à l'opposé de la base, ayant une dimension critique supérieure à la dimension critique de la base.
Le procédé peut comprendre en outre la réalisation d'espaceurs, préalablement à l'étape c) de formation de la grille.
Selon une possibilité de mise en ouvre du procédé, dans lequel l'ouverture en forme de biseau est dotée de parois inclinées selon un angle normal par rapport à un parallèle au plan principal du substrat, et dans lequel la deuxième couche semi-conductrice a une épaisseur comprendre.
la formation des espaceurs peut e2, une étape de dépôt d'au moins une épaisseur e3 de matériau diélectrique dans l'ouverture en forme de biseau, de sorte que e3 est choisie en vue d'une gravure pour être sensiblement égale à : (e2 tan( a)) , une étape de gravure du matériau diélectrique.
Selon une autre possibilité, les espaceurs peuvent être réalisés, par au moins une oxydation du deuxième matériau semi-conducteur, ou par oxydation préférentielle du deuxième matériau semi-conducteur vis-à-vis du premier matériau, dans l'ouverture en forme de biseau.
Le premier matériau semi-conducteur et le deuxième matériau semiconducteur peuvent être différents. Cela peut permettre par exemple d'utiliser la couche semi-conductrice à base du premier matériau semiconducteur comme couche d'arrêt lors de la réalisation de l'ouverture en forme de biseau, et d'obtenir un canal de transistor réalisé dans un film semi-conducteur d'épaisseur à la fois faible ou très faible, et contrôlée de manière précise.
Selon une mise en oeuvre particulière du procédé, le premier matériau semi-conducteur peut être un matériau semi-conducteur conservant de bonnes propriétés électriques, même à faible épaisseur, tel que par exemple du SiGe ou du Ge, ou du Si contraint.
Selon une possibilité de mise en oeuvre du procédé, le deuxième matériau semi-conducteur peut être un matériau que l'on peut modeler aisément, par exemple du Si.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: - la figure 1, déjà décrite, représente un 10 exemple de dispositif microélectronique selon l'art connu; - les figures 2 et 3 illustrent un exemple de dispositif microélectronique selon l'invention; - les figures 4A-4G illustrent un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention; - les figures 5A-5B représentent une variante de procédé de réalisation d'un dispositif microélectronique suivant l'invention; Des parties identiques, similaires, ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif microélectronique suivant l'invention va à présent être décrit en liaison avec les figures 2 et 3.
La figure 2 représente un substrat de type semi-conducteur sur isolant formé d'un support 100 à base d'un matériau semi-conducteur, par exemple du silicium, recouvert d'une couche isolante 104, par exemple à base de SiO2, elle-même recouverte par une première couche semi- conductrice, à base d'un premier matériau semi-conducteur 108, tel que par exemple du Ge, ou du SiGe, ou du Si, ou du GaAs, ou du InP. La première couche semi-conductrice 108 peut avoir une épaisseur comprise entre 1 nanomètres et 30 nanomètres, par exemple de l'ordre de 10 nanomètres.
Des zones ou blocs semi-conducteurs 113 et 114, à base d'un deuxième matériau semi-conducteur 112, recouvrent la face supérieure de la première couche semi-conductrice. Le deuxième matériau semi-conducteur 112 peut être différent du premier matériau semi-conducteur 108 et choisi, par exemple, parmi l'un des matériaux suivants: Si, SiGe, Ge, GaAs, InP.
Les blocs semi-conducteurs 113 et 114 sont également dotés de flancs inclinés et comprennent notamment respectivement au moins un premier flanc 115 incliné et au moins un deuxième flanc 116 incliné situé en regard du premier flanc 115. Chacun des flancs 115 et 116 réalise un angle non nul avec une normale au plan principal du substrat 100 ou au plan principal de la couche 108, ou un angle a différent de 90 avec un plan parallèle au plan principal du substrat 100 ou au plan principal de la couche 108 (le plan principal du substrat 100 étant un plan appartenant à ce dernier et parallèle au plan [O; i; k] d'un repère orthogonal [O; i; j; k] défini sur la figure 2) . L'angle a entre chacun des flancs 115 et 116 et le plan principal du substrat 100, peut être tel que: 0 < a < 90 , et de préférence compris entre 20 < a < 70 .
Selon une mise en oeuvre particulière, chacun des flancs 115 et 116 peut réaliser un angle a avec le plan principal du substrat 100, de l'ordre de 54,72 ou avoir une direction parallèle au plan cristallin (111) du deuxième matériau semi-conducteur 112.
Les flancs 115 et 116 inclinés, forment avec la face supérieure de la couche à base du premier matériau semi-conducteur 108, une ouverture 117 élargie, en forme de biseau, dont le fond 118 a une dimension critique ou un côte minimale inférieure à celle de son embouchure 119.
Comme illustré sur la figure 3, le dispositif microélectronique suivant l'invention peut être par exemple réalisé en technologie CMOS (CMOS pour complementary metal-oxide semiconductor ou semi- conducteur à oxyde de métal complémentaire ) et comprendre au moins un transistor Tl, doté d'un canal 110, formé dans le premier matériau semi- conducteur 108, en regard du fond de l'ouverture en forme de biseau. Le canal 110 peut avoir une longueur L (mesurée dans une direction parallèle au vecteur i d'un repère orthogonal [O; i; j; k] défini sur la figure 3) égale ou sensiblement égale à la dimension critique du fond de l'ouverture en forme de biseau, ou de la longueur minimale séparant les blocs semi-conducteurs 113 et 114. La longueur du canal L peut être inférieure aux dimensions critiques que l'on peut obtenir par un procédé classique de photolithographie et par exemple comprise entre 1 et 20 nanomètres, par exemple de l'ordre de 10 nanomètres.
Les blocs semi-conducteurs 113 et 114 peuvent quant à eux être dopés de sorte qu'ils appartiennent à, ou forment, respectivement, une région de drain et une région de source du transistor T1. Les blocs 113 et 114 peuvent par exemple être dopés N, et appartenir ou former respectivement une région de drain et une région de source d'un transistor Tl, de type NMOS. Selon un autre exemple, les blocs 113 et 114 peuvent être dopés P et appartenir à, ou former, respectivement, une région de drain et une région de source d'un transistor T1 de type PMOS.
Les régions de drain et de source du transistor T1 peuvent éventuellement se prolonger jusque dans le premier matériau semi- conducteur 108. Ainsi, des régions de la couche à base du premier matériau semi-conducteur 108, situées dans le prolongement dans une direction orthogonale au plan principal du substrat 100 (parallèle au vecteur j du repère orthogonal [O; i; j; k]) des blocs semi-conducteurs 113 et 114, peuvent être éventuellement également dopées.
Les blocs semi-conducteurs 113 et 114 sont également recouverts d'un matériau isolant. Sur une face supérieure et parallèle à un plan principal du substrat 100, de chacun des blocs semi--conducteurs 113 et 114, repose notamment un matériau isolant, par exemple à base d'oxyde de silicium de type HTO (HTO pour High Temperature Oxide ou oxyde haute température ) d'une couche isolante 120. La couche isolante 120 est ajourée et dotée notamment d'au moins un trou, dans le prolongement de l'ouverture en forme de biseau. Ce trou peut avoir des parois orthogonales au plan principal du substrat 100 (le plan principal du substrat 100 étant un plan appartenant à ce dernier et parallèle au plan [O;i;k] défini sur la figure 4). Les parois du trou, et les parois de l'ouverture en forme de biseau, réalisent un angle différent de 180 , et par exemple de l'ordre de 145 . Ainsi, les flancs inclinés 115 et 116 des blocs semi-conducteurs 113 et 114, et des pans notés 123 et 124 de la couche isolante 120, réalisent un angle différent de 180 .
Le trou et l'ouverture en forme de biseau située dans son prolongement, forment un orifice, dans lequel figure une grille 130 du transistor Tl. La grille 130 repose sur une région de la première couche semi-conductrice située au fond de l'ouverture en forme de biseau, entre les blocs semi-conducteurs 113 et 114.
Cette grille 130 est formée d'un bloc à base de matériau 134 de grille, par exemple à base d'un un semi-conducteur tel que le polysilicium ou le polysiliciure de germanium, ou d'un métal tel que le molybdène ou le TiN, ou le TaN. Le bloc de matériau de grille 134 comporte une face inférieure ou une base 135 située en regard du premier matériau semi-conducteur 108, et de largeur ou dimension critique dl, ainsi qu'un face supérieure ou un sommet 136 opposé à la base 135, de largeur ou dimension critique d2 supérieure à dl. La dimension critique ou côte minimale dl de la base 135, peut être par exemple de l'ordre de 10 nanomètres, ou comprise entre 5 nm et 100 nm, tandis que la dimension critique ou côte minimale d2 du sommet 136, peut être par exemple de l'ordre de 30 nanomètres, ou comprise entre 15 nm et 300 nm (les dimensions critiques dl et d2 étant définies chacune dans une direction parallèle au vecteur 1 du repère orthogonal [0; 1; j; k]) . Le bloc de matériau 134 de grille 130 est également doté de flancs latéraux 137 et 138 opposés, joignant la base 135 et le sommet 136, et réalisant entre eux au moins un angle /3 non nul. Les flancs latéraux 137 et 138 du bloc de matériau 134 de grille peuvent par ailleurs (comme illustré sur la figure 3) avoir chacun une forme courbe, et donner à la grille 130 une allure ou une forme évasée.
Selon une mise en oeuvre particulière de la grille 130, la dimension critique dl de la base 135 peut être éventuellement très inférieure à la dimension critique d2 du sommet 136, par exemple de sorte que d2 > 2*dl ou/et par exemple de sorte que, du sommet 136 vers la base 135, la grille 130 réalise une forme pointue.
La base 135 et les flancs latéraux 137 et 138, du bloc de matériau 134 de grille sont par ailleurs enrobés par une couche à base de diélectrique 132 de grille, par exemple du SiO2 ou un matériau de constante diélectrique élevée ( high-k selon la terminologie anglo- saxonne) tel que du HfO2, ou du ZrO2, ou du Al2O3, ou du ZrO2.
Des zones isolantes d'espacement 140 communément appelées espaceurs ( spacers selon la terminologie anglo-saxonne) peuvent être également réalisés autour de la grille 130.
Les espaceurs 140 peuvent être formés tout d'abord d'une épaisseur, qui peut être fine et conforme, à base d'un premier matériau diélectrique 142, par exemple du SiO2, reposant sur les flancs 115 et 116 inclinés des zones semi-conductrices 113 et 114 et éventuellement sur les pans 123 et 124 de la couche isolante 120. Les espaceurs 140 peuvent également comprendre des blocs à base d'un deuxième matériau diélectrique 144, situé entre le premier matériau diélectrique 142 et le diélectrique 132 de grille. Selon le procédé de gravure utilisé, les blocs à base du deuxième matériau diélectrique 144 peuvent éventuellement avoir une forme bombée, qui épouse la forme évasée de la grille 130.
Dans l'architecture de transistor Tl qui vient d'être décrite, le premier matériau semi-conducteur 108 dans lequel le canal 110 est formé a une épaisseur fine, ce qui permet notamment de réduire les effets de canal court. L'épaisseur du matériau semi-conducteur 108 située sous la grille 130 est par ailleurs contrôlée ou ajustée de manière précise.
En ce qui concerne, la distance séparant les régions de drain et de source du transistor, du fait de l'inclinaison des flancs 117 et 118 des blocs semi-conducteurs, cette distance peut être inférieure aux dimensions critiques, entre région de drain et région de source, que l'on obtient habituellement à l'aide de procédés de photolithographie classiques. De même, la base 135 de la grille 130, a une côte minimale ou dimension critique inférieure aux dimensions critiques obtenues habituellement par photolithographie.
De par l'inclinaison des flancs 117 et 118 des blocs semi- conducteurs 113 et 114, des régions 160 et 162 respectivement d'accès entre la région de drain et le canal et entre la région de source et le canal, situées sous les espaceurs 140, ont une forme pointue améliorée, qui confère à la structure de transistor T1 des résistance d'accès entre canal et drain et entre canal et source, réduite par rapport à celles des structures de l'art antérieur.
De par la forme de la grille 130, dont la base 135 a une dimension critique dl inférieure à celle d2 de son sommet 136, la résistance d'accès entre grille 130 et canal est également améliorée. Ceci peut permettre de donner au transistor T1r une vitesse de commutation accrue.
Un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, du type de celui qui vient d'être décrit, va à présent être donné en liaison avec les figures 4A-4G.
Le matériau de départ de ce procédé peut être un substrat de type semi-conducteur sur isolant, formé d'un support 200 semi-conducteur, parexemple à base de silicium, recouvert d'une couche isolante 204, par exemple à base de SiO2, elle-même recouverte d'une première couche semiconductrice, d'épaisseur fine et contrôlée, par exemple comprise entre 5 et 10 nanomètres et à base d'un premier matériau semi-conducteur 208, par exemple du Ge, ou du SiGe, ou du Si, ou du InP, ou du GaAs.
Dans le premier matériau semi-conducteur 208 est destiné à être formé au moins un canal de transistor.
Une deuxième couche semi-conductrice, d'épaisseur e2, par exemple comprise entre 10 et 50 nanomètres, ou par exemple de l'ordre de 15 nanomètres à base d'un deuxième matériau semi-conducteur 212, est ensuite formée sur le premier matériau semi-conducteur 208. Le deuxième matériau semi-conducteur 212 peut être différent du premier matériau semi- conducteur 208 et choisi par parmi l'un des matériaux suivant: Ge, SiGe, Si, InP, GaAs. Le deuxième matériau semi-conducteur 212 peut être éventuellement formé par report ou collage sur le support 200, en même temps que le premier matériau semi-conducteur 208, ou à l'aide, par exemple, d'une épitaxie (Figure 4A).
Dans le cadre notamment de la formation de zones actives de transistors, et en particulier de la réalisation de régions drains et de régions de sources de transistors, une ou plusieurs étapes de dopage(s) du deuxième matériau semi-conducteur 212, peut ou peuvent être effectuée(s), par exemple par implantation ou par diffusion.
Selon un premier exemple, le dopage peut être effectué par implantation de régions situées en surface ou dans la partie supérieure de la couche à base du deuxième matériau semi-conducteur 212 afin de réaliser au moins région de source 213 et au moins une région de drain 214 dans cette dernière.
Selon un deuxième exemple, un dopage de toute l'épaisseur de la couche à base du deuxième matériau semi-conducteur 212 peut être réalisée (les régions 213 et 214 étant délimitées par des traits discontinus sur la Figure 4B). Dans le deuxième cas, le dopage peut être réalisé de sorte que les espèces dopantes ne se diffusent pas ou se diffusent peu dans le premier matériau semi-conducteur 208. Pour cela, un dopage insitu, réalisé lors d'une étape de formation par épitaxie du deuxième matériau semi-conducteur 212 peut être effectuée. Pour limiter le dopage du premier matériau semi-conducteur 208, on peut également réaliser des profils d'implantation dans le deuxième matériau semi-conducteur 212.
Le dopage du deuxième matériau semi-conducteur 212 peut être spécifiquement réalisé en début de procédé, afin d'éviter de rendre amorphe le premier matériau semi-conducteur 208 ou d'avoir à former une grille de remplacement.
Le dispositif microélectronique, que l'on souhaite réaliser peut être destiné à comporter des composants en technologie CMOS. Dans ce cas, au moins une étape de dopage de type N du deuxième matériau semi- conducteur 212, peut être effectuée, par exemple au travers d'un masquage (non représenté sur la figure 4B), afin de former des régions de source et des régions de drains de transistors NMOS dans des zones prédéterminées de ce matériau. Au moins une autre étape de dopage de type P, par exemple au travers d'un autre masquage (non représenté sur la figure 4B), peut être également prévue dans le cadre de la réalisation des régions de drains et de sources de transistors PMOS.
Pour qu'une gravure ultérieure de la couche à base du deuxième matériau semi-conducteur 212, soit possible, la concentration d'impuretés chargées introduites lors du dopage, peut être choisie inférieure à un seuil prédéterminé, par exemple de l'ordre 1019 cm-3.
Afin de compléter la formation des régions de drains et de sources de transistors, une étape de siliciuration de ces dernières peut ensuite être réalisée. Cette siliciuration peut être effectuée par dépôt d'un matériau tel que par exemple du Ni ou du Ti ou du Co sur le deuxième matériau semi-conducteur 212 sur le dessus des régions de source et de drain.
Ensuite, afin de délimiter des zones actives et isoler entre elles ces zones actives, on réalise dans la couche à base du deuxième semiconducteur 212 et dans la couche à base du premier semi-conducteur 208, des zones d'isolation (non représentées) à l'aide d'un procédé classique d'isolation par exemple de type STI (STI pour Shallow Trench Isolation ou tranchées d'isolation profondes), ou de type LOCOS (LOCOS pour local oxidation of silicon ou oxydation locale du silicium), ou en réalisant des zones d'isolations de type MESA.
On réalise ensuite sur l'ensemble, le dépôt d'une couche 220 à base d'un matériau isolant, par exemple un oxyde de silicium HTO (HTO pour High Temperature Oxide ou oxyde haute température), d'épaisseur qui peut être comprise par exemple entre 10 nanomètres et 100 nanomètres, par exemple de l'ordre 30 nanomètres.
Puis, par exemple à l'aide d'un procédé de photolithographie, on forme des trous 221 dans la couche isolante 220, dévoilant le deuxième matériau semi-conducteur 212. Les trous 221, peuvent être dotés de parois 223 et 224 orthogonales au plan principal du substrat 200 et avoir une côte minimale ou dimension critique notée Lt, comprise par exemple entre 20 nanomètres et 40 nanomètres, par exemple de l'ordre de 30 nanomètres (le plan principal du substrat et la dimension critique Lt étant respectivement définis sur la Figure 4C, par un plan appartenant au substrat 100 et parallèle à un plan [0; i; k] d'un repère orthogonal [O; i; j; k 1, et par une dimension mesurée dans une direction parallèle à un vecteur i du repère [O;i; j;k]) Une gravure anisotrope du deuxième matériau semi-conducteur 212, est ensuite effectuée dans le prolongement des trous 221, de manière à réaliser des ouvertures 225 dont le fond 230 dévoile le premier matériau semi-conducteur 208, et à former des blocs semi-conducteurs 226 et 227 séparés par les ouvertures 225. La couche à base du premier matériau semi-conducteur 208 peut servir de couche d'arrêt lors de cette étape de gravure. La gravure du deuxième matériau semi-conducteur 212 est par ailleurs effectuée de sorte que les ouvertures 225 comportent une embouchure (non référencée), ayant une dimension critique ou une côte minimale Lt plus élevée que la dimension critique ou la côte minimale Lc de leur fond 230.
Les parois 223 et 224 des trous 221 réalisent un angle différent de 180 avec celles des ouvertures 225. Ainsi, les blocs semi-conducteurs 226 et 227 comportent respectivement au moins un premier flanc 228 et au moins un deuxième flanc 229 formant un angle différent de 180 avec les parois 223 et 224 des trous 221.
Les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 sont situés en regard l'un de l'autre et réalisent chacun un angle d'inclinaison a avec un plan parallèle au plan principal du substrat ou avec la face supérieure de la couche à base du premier matériau semi- conducteur 208, tel que: 0 < a < 90 , de préférence tel que a est compris entre 20 et 70 .
Du fait de l'inclinaison des flancs 228 et 229, par rapport au fond 230 des ouvertures 225, ces dernières ont une forme dite en biseau .
Selon un mise en oeuvre particulière du procédé, la gravure du deuxième matériau semi-conducteur 212 peut être réalisée selon la direction du plan cristallin (111), de sorte que l'angle e est sensiblement égal à 54,73 . Dans le cas, par exemple, où le deuxième matériau semi-conducteur 212 est à base de silicium et le premier matériau semi-conducteur 208 est à base de germanium ou d'un alliage de silicium et de germanium, les ouvertures 225 en forme de biseau peuvent être réalisées au moyen d'une gravure chimique, par exemple à l'aide de TMAH (TMAH pour Tétra-Méthyl Ammonium Hydroxyle).
En ce qui concerne le fond 230 des ouvertures 225, la dimension critique Lc de ce fond 230 ou la distance minimale Lc séparant les flancs 228 et 229 des blocs semi-conducteurs 226 et 227, peut être inférieure aux côtes ou dimensions critiques minimales que l'on peut obtenir à l'aide d'un procédé classique de photolithographie (la dimension critique Lc étant définie sur la figure 4D, par une dimension mesurée dans une direction parallèle au vecteur i du repère [O;1;j;k]). La dimension critique Lc du fond 230 des ouvertures 225 peut être modulée en fonction notamment 20 de l'épaisseur e2 du deuxième matériau semi-conducteur 212 et être telle que: Lc Lt-2*e2/tan(e).
La dimension critique Lc des ouvertures 225 peut être comprise entre 2 nanomètres et 20 nanomètres, ou être par exemple de l'ordre de 10 nanomètres.
D'un point de vue fonctionnel, les blocs semi-conducteurs 226 et 227 pourront former respectivement, ou être compris respectivement dans, une région de source et une région de drain d'un transistor. Ces régions de source et de drains pourront, suivant la manière dont les couches semiconductrices 208 et 212 ont été dopées, se prolonger éventuellement dans des régions de la couche semi-conductrice 208 situées en regard des blocs semi-conducteurs 226 et 227.
L'emplacement d'un canal 232 du transistor, est quant à lui prévu dans une région du premier matériau semi-conducteur 208, située en regard du fond 230 des ouvertures 225. Ce canal 232 peut avoir une longueur sensiblement égale à la dimension critique Lc séparant les flancs 228 et 229 des blocs semi-conducteurs 226 et 227.
Le fond 230 de chacune des ouvertures 225 réalisées dans le deuxième matériau semi-conducteur 212, délimite par ailleurs un emplacement pour une grille destinée à être formée ultérieurement sur le premier matériau semi-conducteur 208.
Après avoir délimité un emplacement de grille de transistor, on peut réaliser des zones isolantes d'espacement ou espaceurs 244 (spacers selon la terminologie anglo-saxonne), notamment pour éviter de former des capacités parasites entre la région de source et la future grille et/ou entre la région de drain et la future grille.
Selon une possibilité de mise en uvre de ces espaceurs 244, on réalise tout d'abord le dépôt conforme d'une fine couche, d'épaisseur de l'ordre de plusieurs nanomètres, par exemple de l'ordre de 3 nanomètres, à base d'un premier matériau diélectrique 240, par exemple un oxyde de silicium HTO, de manière à recouvrir la face supérieure de la couche isolante 220, ainsi que les parois des trous 221 et des ouvertures 225, et le fond 230 de ces dernières.
Ensuite, on effectue le dépôt d'une couche à base d'un deuxième matériau diélectrique 242, par exemple du Si3N4, sur le premier matériau diélectrique 240. Ce dépôt peut, être conforme et d'épaisseur notée e3, choisie en fonction de l'angle d'inclinaison des parois des ouvertures 225 en forme de biseau (Figure 4E).
Selon un mode de réalisation particulier des espaceurs 244, afin que ces derniers, une fois formés, recouvrent, de préférence entièrement, les flancs 228 et 229 des blocs semi-conducteurs 226 et 227, sans être en contact, ou de manière à avoir une très faible zone de contact avec le premier matériau semi-conducteur 208, l'épaisseur e3 du deuxième matériau diélectrique 242 est choisie de façon à être proche, ou sensiblement égale, ou égale, à e2/tana (avec e2 l'épaisseur de la couche à base du deuxième matériau semi-conducteur 212 et a l'angle d'inclinaison des flancs 228 et 229 par rapport à la couche 208).
Dans le cas, par exemple, où le deuxième matériau semi-conducteur 212 a une épaisseur e2 de l'ordre de 15 nanomètres, l'épaisseur e3 de la couche à base du deuxième matériau diélectrique 242 peut être par exemple de l'ordre de 10 nanomètres.
Une étape de gravure anisotrope du deuxième matériau diélectrique 242, par exemple par gravure sèche, par exemple une gravure plasma anisotrope, est ensuite effectuée. Cette gravure peut être réalisée à l'aide d'un procédé RIE (RIE pour Reactive Ion Etching ou gravure ionique réactive ), de manière à retirer le deuxième matériau diélectrique 242 du dessus de la couche isolante 220, et du fond 230 des ouvertures 225 en forme de biseau.
Suivant une première condition, la gravure du deuxième matériau diélectrique 242 peut être réalisée, de manière à ce que les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 ne soient pas dévoilés ou que le deuxième matériau diélectrique 242 soit conservé contre les flancs inclinés 228 et 229.
Suivant une deuxième condition, la gravure du deuxième matériau diélectrique 242 peut être également réalisée, de manière à ce que le fond de l'ouverture en forme de biseau soit dévoilé ou que le deuxième matériau diélectrique 242 ne soit pas conservé au fond de cette ouverture.
La première et la deuxième condition peuvent être suivies notamment, grâce au choix de l'épaisseur e3 e2/tana du deuxième matériau diélectrique.
Pour compléter la formation des espaceurs 244, une gravure du premier matériau diélectrique 240, peut être ensuite effectuée, de manière à retirer ce matériau du fond 230 des ouvertures 225 en forme de biseau.
Cette gravure peut être, par exemple une gravure humide à l'aide d'acide fluorhydrique (HF), sélective à la fois vis-à-vis du deuxième matériau diélectrique 242 et du premier matériau semi-conducteur 208.
Après gravure du deuxième matériau diélectrique et du premier matériau diélectrique, le trou et l'ouverture en forme de biseau,, ont des parois recouvertes de matériau diélectrique, qui forment un orifice 246 évasé.
Les espaceurs 244 réalisés contre les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 peuvent avoir une forme bombée. Ainsi, l'orifice 246 évasé peut avoir des parois à forme courbe.
Les orifices 246 sont également dotés d'une embouchure 247 de dimension critique proche de la dimension critique Lt et d'un fond 248 de dimension critique inférieure à celle de l'embouchure 247 et proche de la dimension critique Lc (Figure 4F).
Après formation des espaceurs 244, et préalablement à la formation d'une grille 250 une étape de nettoyage du fond 248 des orifices 246, peut être réalisée par exemple à l'aide d'acide fluorhydrique.
Ensuite, on effectue un dépôt conforme d'un matériau diélectrique 252 de grille, par exemple à base de SiO2, ou d'un matériau de constante diélectrique élevée ( high-k selon la terminologie anglo-saxonne), tel que du HfO2r ou du ZrO2, ou du Al2O3, ou du La2O3, sur les parois et au fond 248 des orifices 246.
Un autre dépôt est ensuite réalisé afin de remplir les orifices 246 d'un matériau 254 de grille, par exemple à base d'un semi-conducteur que le polysilicium ou le poly-SiGe ou d'un matériau métallique tel que du TiN ou tel qu'un métal réfractaire.
Le dépôt du matériau de grille 254, peut être éventuellement réalisé de sorte que ce matériau 254 dépasse de l'embouchure 247 des orifices 246 et recouvre la face supérieure de la couche isolante 220.
Dans ce cas, une étape de planarisation mécano-chimique (CMP pour Chemical Mechanical Planarisation ) peut être effectuée afin de ne conserver le matériau de grille 254 que jusqu'au niveau de l'embouchure 247 des orifices 246.
Des contacts pour les régions de source et de drains, et éventuellement pour la grille 250, peuvent être ensuite réalisés par dépôt d'une couche isolante sur l'ensemble puis formation par photolithographie et gravure de trous, en regard des régions de source, de drain, et éventuellement pour la grille 250, des étapes d'implantation à travers les trous, éventuellement de siliciuration, puis de dépôt d'un matériau conducteur peuvent ensuite être effectuées.
Selon une variante de l'exemple de procédé exposé ci-dessus, la formation des espaceurs 234 décrite en liaison avec les figures 4E-4F, peut être réalisée après formation des ouvertures 225 dans le deuxième matériau semi-conducteur 212, par une oxydation du premier et du deuxième matériau semi-conducteur. On forme ainsi une couche d'oxyde 260, notamment sur les flancs inclinés des blocs semi-conducteurs 226 et 227 (Figure 5A). Dans le cas, notamment où le deuxième matériau semi- conducteur 212 est à base de Si, et le premier matériau semi-conducteur 208 est à base de SiGe ou de Ge, l'oxydation peut être une oxydation p_éférentielle du deuxième matériau semi-conducteur 208 vis-à-vis du premier matériau semi-conducteur 212. Dans ce cas, l'oxyde formé sur la couche à base du premier matériau semi-conducteur 208 est très volatile et retiré à l'aide d'un nettoyage approprié (Figure 5B).
Selon une autre variante de l'exemple de procédé décrit précédemment, la formation des zones de sources et de drains et notamment l'étape de siliciuration décrite précédemment en liaison avec la figure 4B, peut être réalisée après la formation de la grille 230.
Pour cela, la couche isolante 220 recouvrant le deuxième matériau semi-conducteur 212 et entourant les espaceurs 120, peut être retirée, de manière à dévoiler le deuxième matériau semi-conducteur 212. Une couche à base de Ni peut être alors déposée sur des parties dévoilées du deuxième matériau semi-conducteur 212 afin d'effectuer cette siliciuration.
Le procédé qui vient d'être décrit, permet de ne dévoiler le premier matériau semi-conducteur 208, que lors de la réalisation de la grille. Ainsi, au cours du procédé, le premier matériau semi-conducteur 208 peut être protégé par le deuxième matériau semi-conducteur 212 de solutions de nettoyages utilisés lors d'éventuelles étapes de siliciuration de régions de source et de drain, et de réalisation de contacts de sources et de drain.
Le premier matériau semi-conducteur 208 étant protégé ou encapsulé par le second matériau 212, lors d'une éventuelle siliciuration, seul le matériau 212 est siliciuré. Dans un cas ou l'activation du dopage est plus difficile à réaliser dans le premier matériau 208 que dans le second matériau 212, la couche à base du second matériau 212 une fois dopée et activée peut servir de couche de conduction pour les régions de sources et de drain.
Claims (22)
1. Dispositif microélectronique comprenant.
- un substrat (100) recouvert d'au moins une première couche semiconductrice à base d'un premier matériau semi-conducteur (108) dans laquelle est formée au moins un canal (110) d'un transistor (Tl) et sur laquelle repose au moins une grille (130) dudit transistor (Tl), - au moins un premier bloc (113) et au moins un deuxième bloc (114) en un deuxième matériau semi-conducteur (112) formés de part et d'autre de la grille (130) et reposant sur la première couche semi-conductrice, le premier bloc (113) et le deuxième bloc (114) étant dotés respectivement d'au moins un premier flanc incliné (115) et d'au moins un deuxième flanc incliné (116) situés en regard de la grille, les flancs inclinés réalisant un angle non nul avec une normale (n) au plan principal du substrat (100).
2. Dispositif microélectronique selon la revendication 1, les flancs inclinés (115,116) dudit premier bloc (113) et dudit deuxième bloc (114), réalisant avec la première couche semi-conductrice, une ouverture en forme de biseau dotée d'un fond dévoilant le premier matériau semi- conducteur (108) et d'une embouchure, l'embouchure étant plus large que le fond.
3. Dispositif microélectronique selon l'une des revendications 1 ou 2, dans lequel la grille (130) est formée d'un bloc doté d'une base (135) situé en regard de la première couche semi-conductrice et d'un sommet (136) à l'opposé de la base (135), la base (135) ayant une dimension critique (dl) inférieure à la dimension critique (d2) du sommet (136).
4. Dispositif microélectronique selon l'une des revendications 1 à 3, dans lequel la grille (130) est dotée d'au moins un premier flanc latéral (137) joignant le sommet (136) et la base (135) du bloc de grille (130) et d'au moins un deuxième flanc latéral (138) opposé au premier, le premier flanc (137) latéral et le deuxième flanc (138) latéral réalisant entre eux au moins un angle (/3) non nul.
5. Dispositif microélectronique selon la revendication 4, le premier flanc latéral (137) et le deuxième flanc latéral (138) ayant une forme courbe.
6. Dispositif microélectronique selon l'une des revendications 1 à 5, comprenant en outre: au moins une région de source dudit transistor formée au moins partiellement dans le premier bloc semi-conducteur (113) et au moins une région de drain du transistor formée au moins partiellement dans le deuxième bloc semi-conducteur (114).
7. Dispositif microélectronique selon l'une des revendications 1 à 6, le premier matériau semi-conducteur et le deuxième matériau semi- conducteur étant différents.
8. Dispositif microélectronique selon l'une des revendications 1 à 7, le premier matériau semi-conducteur étant à base de SiGe ou de Ge, le deuxième matériau semi-conducteur étant à base de Si.
9. Dispositif microélectronique selon l'une des revendications 1 à 8, dans lequel la grille est enrobée dans un matériau diélectrique (132) de grille, comprenant en outre: au moins une première zone isolante située entre le premier flanc (115) incliné dudit premier bloc semi- conducteur (113) et le diélectrique (132) de grille, et au moins une deuxième zone isolante entre le deuxième flanc (116) incliné dudit deuxième bloc semi-conducteur (114) et le diélectrique (132) de grille.
10. Dispositif microélectronique selon l'une des revendications 1 à 9, ledit premier flanc (115) et ledit deuxième flanc (116) réalisant un angle (a) voisin de 54,72 avec un plan parallèle au plan principal du substrat (100) ou étant parallèles au plan cristallographique (111)' du deuxième matériau semi-conducteur (112).
11. Procédé de réalisation d'un dispositif microélectronique comportant les étapes consistant à: a) fournir un substrat recouvert d'au moins une première couche semi-conductrice à base d'un premier matériau semi-conducteur (208) dans laquelle au moins un canal de transistor est susceptible d'être formée et sur cette première couche semi-conductrice d'au moins une deuxième couche semi-conductrice à base d'un deuxième matériau semi-conducteur, b) réaliser dans le deuxième matériau semiconducteur une ouverture (225) en forme de biseau dotée d'un fond (230) dévoilant le premier matériau semi-conducteur (208) et d'une embouchure (Lt) de dimension critique supérieure à la dimension critique (LC) du fond, c) réaliser au moins une grille (250) sur la première couche semiconductrice dans l'ouverture (225) en forme de biseau.
12. Procédé de réalisation d'un dispositif microélectronique selon la revendication 11, l'ouverture (225) en forme de biseau séparant au moins un premier bloc semi-conducteur (226) dans lequel au moins une région de drain est susceptible d'être formée et au moins un deuxième bloc semi-conducteur (227) dans lequel au moins une région de source est susceptible d'être formée, le premier bloc (226) et le deuxième bloc (227) ayant respectivement au moins un premier flanc incliné (228) et au moins un deuxième flanc incliné (229) en regard l'un de l'autre et de la grille (250), le premier flanc incliné et le deuxième flanc incliné réalisant un angle non nul par rapport à une normale (n)) plan principal de la première couche semi-conductrice.
13. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendication 11 ou 12, les parois de l'ouverture (225) en forme de biseau réalisant un angle (a) voisin de 54,72 avec un plan parallèle au plan principal du substrat (200) ou étant parallèles au plan cristallographique (111)' du deuxième matériau semi-conducteur (212),.
14. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 11 à 13, comprenant en outre, préalablement à l'étape b): une étape de dopage du deuxième matériau semi- conducteur (212).
15. Procédé de réalisation d'un dispositif microélectronique selon la revendication 14, comprenant en outre, après dopage du deuxième matériau semi-conducteur (212) : une étape de siliciuration de la deuxième couche semi-conductrice.
16. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 11 à 15, comprenant, entre l'étape a) et l'étape b) . le dépôt d'une couche isolante (220) sur le deuxième matériau semi-conducteur (212), - la formation d'un trou (221) dans la dite couche isolante (220), la gravure du deuxième matériau semi- conducteur (212) à travers le trou (221) pour former l'ouverture (225) en forme de biseau dans le prolongement du trou (221).
17. Procédé de réalisation d'un dispositif 30 microélectronique selon l'une des revendications 12 à 16, dans lequel la grille (250) est dotée d'une base située en regard de la première couche semi-conductrice et d'un sommet à l'opposé de la base, la base ayant une dimension critique inférieure à la dimension critique du sommet.
18. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 11 à 17, comprenant en outre: une étape de réalisation d'espaceurs (244), préalablement à l'étape c) de formation de la grille (250).
19. Procédé de réalisation d'un dispositif microélectronique selon la revendication 18, dans lequel l'ouverture en forme de biseau est dotée de parois inclinées selon un angle a par rapport à un parallèle au plan principal du substrat, et dans lequel la deuxième couche semi- conductrice a une épaisseur e2, la formation des espaceurs (244) comprenant: une étape de dépôt d'au moins une épaisseur e3 de l'ordre ou sensiblement égale à (e2 tan(a)) de matériau diélectrique (242) dans l'ouverture en forme de biseau, - une étape de gravure du matériau diélectrique (242),
20. Procédé de réalisation d'un dispositif microélectronique selon la revendication 18, les espaceurs (244) étant réalisés par au moins une oxydation du deuxième matériau semi-conducteur (212) dans l'ouverture (225) en forme de biseau.
B 15198.3 ALP 2880190
21. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 11 à 20, le premier matériau semi-conducteur (208) et le deuxième matériau semi-conducteur (212) étant différents.
22. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 11 à 21, le premier matériau semi- conducteur (208) étant à base de SiGe ou de Ge, le deuxième matériau semi- conducteur (212) étant à base de Si.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0453233A FR2880190B1 (fr) | 2004-12-24 | 2004-12-24 | Structure amelioree de transistor sur film mince semi-conducteur |
| PCT/FR2005/051119 WO2006070154A1 (fr) | 2004-12-24 | 2005-12-20 | Structure amelioree de transistor sur film mince semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0453233A FR2880190B1 (fr) | 2004-12-24 | 2004-12-24 | Structure amelioree de transistor sur film mince semi-conducteur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2880190A1 true FR2880190A1 (fr) | 2006-06-30 |
| FR2880190B1 FR2880190B1 (fr) | 2007-03-09 |
Family
ID=34954820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0453233A Expired - Fee Related FR2880190B1 (fr) | 2004-12-24 | 2004-12-24 | Structure amelioree de transistor sur film mince semi-conducteur |
Country Status (2)
| Country | Link |
|---|---|
| FR (1) | FR2880190B1 (fr) |
| WO (1) | WO2006070154A1 (fr) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2008076306A1 (fr) * | 2006-12-15 | 2008-06-26 | Advanced Micro Devices, Inc. | Transistor à contrainte augmentée et procédés de fabrication |
| WO2009023081A1 (fr) * | 2007-08-15 | 2009-02-19 | Advanced Micro Devices, Inc. | Transistors mos pour une intégration soi mince, et procédés de fabrication de ceux-ci |
| FR3011119A1 (fr) * | 2013-09-23 | 2015-03-27 | Commissariat Energie Atomique | Procede de realisation d'un transistor |
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2004
- 2004-12-24 FR FR0453233A patent/FR2880190B1/fr not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2006070154A1 (fr) | 2006-07-06 |
| FR2880190B1 (fr) | 2007-03-09 |
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