FR2823010A1 - Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor - Google Patents
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- 238000000034 method Methods 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000000284 resting effect Effects 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 64
- 230000015572 biosynthetic process Effects 0.000 claims description 34
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 23
- 238000000407 epitaxy Methods 0.000 claims description 16
- 239000002344 surface layer Substances 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 101001126414 Homo sapiens Proteolipid protein 2 Proteins 0.000 claims description 6
- 101001129122 Mannheimia haemolytica Outer membrane lipoprotein 2 Proteins 0.000 claims description 6
- 101000642171 Odontomachus monticola U-poneritoxin(01)-Om2a Proteins 0.000 claims description 6
- 102100030486 Proteolipid protein 2 Human genes 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 229910000927 Ge alloy Inorganic materials 0.000 claims 1
- 229910000676 Si alloy Inorganic materials 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 101000982010 Homo sapiens Myelin proteolipid protein Proteins 0.000 description 2
- 101001129124 Mannheimia haemolytica Outer membrane lipoprotein 1 Proteins 0.000 description 2
- 102100026784 Myelin proteolipid protein Human genes 0.000 description 2
- 101000761187 Odontomachus monticola U-poneritoxin(01)-Om1a Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 101000658425 Odontomachus monticola U-poneritoxin(01)-Om4a Proteins 0.000 description 1
- 101000844073 Odontomachus monticola U-poneritoxin(01)-Om5a Proteins 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- NGVDGCNFYWLIFO-UHFFFAOYSA-N pyridoxal 5'-phosphate Chemical compound CC1=NC=C(COP(O)(O)=O)C(C=O)=C1O NGVDGCNFYWLIFO-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
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Abstract
Le transistor vertical à grille isolée comporte sur un substrat semiconducteur, un pilier vertical incorporant à son sommet l'une des régions de source et de drain, une couche de diélectrique de grille située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille. L'autre des régions de source et de drain s'étendant en partie basse du pilier PIL et la grille isolée comporte une partie externe isolée 15 s'appuyant sur les flancs du pilier, et une partie interne isolée 14 située à l'intérieur du pilier entre les régions de source et de drain. La partie interne isolée est séparée latéralement de la partie externe isolée par deux régions semiconductrices de liaison PL1, PL2 s'étendant entre les régions de source et de drain, et formant deux piliers très fins.
Description
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Procédé de fabrication d'un transistor vertical à grille isolée à quadruple canal de conduction, et circuit intégré comportant un tel transistor. L'invention concerne les circuits intégrés, et plus particulièrement les transistors verticaux à grille isolée.
L'invention s'applique notamment mais non exclusivement aux circuits de logiques rapides ainsi qu'aux circuits radiofréquences. Plus généralement, l'invention trouve une application dans les technologies inférieures à 0,07 jn, m.
Le transistor vertical est un dispositif permettant de contourner les limites du transistor MOS dit"plan" ("planar"), de longueur inférieure à 0,1 pm. Son corps de conduction est constitué d'un pilier de silicium isolé et enrobé par une grille. Il présente ainsi deux interfaces de conduction. De ce fait, le courant Ion ainsi que la transconductance par unité de largeur sont multiplés par deux. Pour des piliers de silicium suffisamment fins, de l'ordre de 50 nm, on assiste à un phénomène de couplage entre les grilles permetttant de réduire les effets des canaux courts. Ceci permet aussi de diminuer le dopage du pilier, ce qui est particulièrement favorable du point de vue du courant Ion. D'autre part, la conduction sur plusieurs interfaces, alliée au couplage des grilles, permet de s'affranchir du besoin de réaliser des oxydes de grilles ultrafins, ou bien des diélectriques à forte permittivité.
Par ailleurs, le transistor vertical est un support technologique particulièrement bien adapté à la réalisation d'une architecture à grille enrobante avec des dimensions ultra courtes. En effet, la longueur du canal n'est pas fixée dans le cas du transistor vertical par la résolution de la photolithographie. On peut ainsi réaliser des canaux avec des dimensions très petites en utilisant un équipement de photolithographie standard. Par ailleurs, enrober un pilier de silicium saillant par une grille est largement plus simple qu'enrober un film de silicium mince enterré dans un substrat.
On connaît de nombreux procédés de fabrication d'un transistor vertical à grille isolée. Parmi ces procédés, la technique de formation du pilier de silicium diffère. Dans une première approche, le pilier de
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silicium est gravé de façon anisotrope à partir d'une couche de silicium épitaxiée à partir du substrat isolé.
Dans une seconde approche, plus sophistiquée, la croissance du pilier est obtenue par une épitaxie débordante dans une fenêtre ouverte dans une couche de diélectrique.
La première approche est largement inspirée des étapes du procédé classique de réalisation d'un transistor planar. En particulier, la formation du pilier par gravure rappelle la gravure de la grille du transistor planar. Après formation du pilier, celui-ci est dopé, quoi qu'il puisse être dopé éventuellement pendant l'épitaxie ou avant la gravure. Les régions de source et de drain sont implantées de façon autoalignée par rapport au pilier. La source peut aussi être implantée avant l'épitaxie, auquel cas elle est dite"continue" (les zones de source de part et d'autre du pilier se rejoignent). L'oxyde de grille est ensuite formé sur les flancs du pilier de silicium. La grille est polysilicium est ensuite déposée, dopée puis gravée.
Une telle approche, simple à mettre en oeuvre, permet le développement d'une filière CMOS à partir de transistors verticaux à moindre coût.
Dans la seconde approche, le pilier épitaxié est planarisé par polissage mécano-chimique. L'intérêt de cette seconde approche est de laisser au pied du pilier un diélectrique épais diminuant la capacité de recouvrement sur la source.
L'épaisseur du pilier de silicium dépend, quelle que soit l'approche envisagée, de la résolution de la photolithographie qui est utilisée soit pour graver directement le pilier, soit pour ouvrir la fenêtre dans la couche diélectrique. Aussi, actuellement, on ne peut pas espérer réaliser des piliers très fins (c'est-à-dire plus fins que 50 nm) avec une photolithographie classique, ce qui limite par conséquent l'efficacité du phénomène de couplage entre les grilles.
Par ailleurs, dans un transistor vertical, la profondeur des jonctions est égale à l'épaisseur du pilier de silicium. Et, pour un pilier relativement épais, la profondeur de jonction peut alors être très grande devant la longueur du canal, ce qui est extrêmement défavorable en terme de contrôle des effets de canaux courts.
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L'invention vise à apporter une solution à ces problèmes. L'invention a pour but de décorréler l'épaisseur du pilier du transistor vertical, de la résolution photolithographique, c'est-à-dire de définir l'épaisseur du canal indépendamment de la résolution photolithographique.
L'invention a également pour but de proposer un transistor vertical à quatre canaux de conduction.
Un but de l'invention réside encore dans le fait de réduire la profondeur des zones d'extension de source et de drain, indépendamment de la profondeur des jonctions.
Ainsi, selon un mode de mise en oeuvre, il est prévu d'intercaler une couche d'un alliage de silicium-germanium dans l'empilement du pilier, de réaliser une reprise d'épitaxie silicium autour de ce pilier, puis de vider le coeur du pilier qui est en alliage de silicium-germanium, par une gravure sélective par rapport au silicium et à une couche d'oxyde. On dispose alors de deux zones semiconductrices (dites de"liaison") très minces que l'on peut isoler et enrober d'une grille. De plus, on peut faire diffuser les régions de source et de drain dans ces zones semiconductrices très minces, ce qui réalise alors des zones d'extension très peu profondes. Le dispositif final présente alors quatre canaux de conduction fonctionnant sur ces deux zones semiconductrices de liaison, qui sont entièrement appauvris.
Il convient de noter également que l'invention s'applique quelle que soit l'approche utilisée pour la formation du pilier, c'est-à-dire par gravure anisotrope ou bien par croissance épitaxiale dans une fenêtre ouverte dans un bloc diélectrique.
Plus généralement, l'invention propose un procédé de fabrication d'un transistor vertical à grille isolée, comprenant une formation d'un pilier vertical semiconducteur sur un substrat semiconducteur, et la formation d'une grille semiconductrice diélectriquement isolée s'appuyant sur les flancs du pilier et sur la surface supérieure du substrat.
Selon une caractéristique générale de l'invention, la formation du pilier comporte la formation d'un pilier primaire semiconducteur s'appuyant sur le substrat, et la formation d'une cavité dans le pilier
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primaire.
Par ailleurs, la formation de la grille isolée comporte en outre le tapissage des parois internes de la cavité par un matériau diélectrique isolant et le remplissage de la cavité ainsi isolée par le matériau de grille, de façon à former entre la partie de la grille isolée située dans la cavité et la partie de la grille isolée s'appuyant sur les flancs du pilier, deux régions semiconductrices de liaison s'étendant entre les régions de source et de drain du transistor. Comme indiqué ci-avant, ces deux régions semiconductrices de liaison vont supporter les quatre canaux de conduction.
Selon un mode de mise en oeuvre de l'invention, la formation du pilier primaire comprend : - la formation d'un empilement comportant une première couche d'un premier matériau semiconducteur, par exemple du silicium, une deuxième couche d'un deuxième matériau semiconducteur sélectivement éliminable par rapport au premier matériau, par exemple un alliage de silicium-germanium (éventuellement un alliage de silicium-germanium-
carbone), et une troisième couche formée du premier matériau, - la formation sur l'empilement d'un couche superficielle semiconductrice formée du premier matériau (c'est cette couche superficielle qui définira l'épaisseur des régions semiconductrices de liaison), et - une gravure sélective de la deuxième couche de l'empilement de façon à former ladite cavité.
carbone), et une troisième couche formée du premier matériau, - la formation sur l'empilement d'un couche superficielle semiconductrice formée du premier matériau (c'est cette couche superficielle qui définira l'épaisseur des régions semiconductrices de liaison), et - une gravure sélective de la deuxième couche de l'empilement de façon à former ladite cavité.
Comme indiqué plus haut, l'invention est compatible avec une réalisation du pilier par gravure anisotrope ou bien par croissance épitaxiale dans une fenêtre diélectrique.
Plus précisément, selon cette dernière approche, la formation de l'empilement peut s'effectuer par épitaxie sélective à l'intérieur d'une fenêtre ménagée dans un bloc diélectrique reposant sur la surface supérieure du substrat, ladite fenêtre débouchant sur la surface supérieure du substrat. La formation de la couche superficielle semiconductrice comporte alors le retrait du bloc diélectrique et une épitaxie sélective de la couche superficielle sur ledit empilement.
Selon une autre variante de l'invention, la formation de
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l'empilement du pilier primaire comporte une épitaxie des trois couches sur la surface supérieure du substrat, puis une gravure anisotrope de ces couches épitaxiées. La formation de la couche superficielle semiconductrice comporte alors également une épitaxie sélective de ladite couche superficielle sur ledit empilement ainsi formé.
Selon un mode de mise en oeuvre de l'invention, la formation de la grille isolée comporte une formation d'une couche isolante externe sur le pilier primaire et d'une couche isolante interne sur les parois internes de la cavité, le dépôt d'un matériau de grille sur la couche isolante externe et dans la cavité tapissée de la couche isolante interne, et une gravure anisotrope du matériau de grille.
L'épaisseur de la couche superficielle peut être de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres.
Le procédé comporte avantageusement un recuit d'activation des dopants des régions de source et de drain conduisant par exodiffusion à la formation des zones d'extension de source et de drain dans une partie des régions semiconductrices de liaison.
L'invention a également pour objet un circuit intégré comprenant un transistor vertical à grille isolée comportant sur un substrat semiconducteur, un pilier vertical incorporant à son sommet l'une des régions de source et de drain, une couche de diélectrique de grille située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille.
Selon une caractéristique générale de l'invention, l'autre des régions de source et de drain s'étend en partie basse du pilier et la grille isolée comporte une partie externe isolée s'appuyant sur les flancs du pilier, et une partie interne isolée située à l'intérieur du pilier entre les régions de source et de drain. La partie interne isolée est séparée latéralement de la partie externe isolée par deux régions semiconductrices de liaison s'étendant entre les régions de source et de drain. L'épaisseur de chaque région semiconductrice de liaison peut être de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres.
Selon un mode de réalisation de l'invention, chaque région semiconductrice de liaison incorpore des zones d'extension de source et de drain.
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D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 21 illustrent les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention, aboutissant à un mode de réalisation d'un transistor selon l'invention.
Sur la figure 1, la référence 1 désigne un substrat semiconducteur, par exemple en silicium, comportant des zones d'isolation latérale STI, du type"tranchée peu profonde" ("Shallow Trench Isolation"en langue anglaise). La zone d'isolation latérale STI délimite une zone active de substrat dans et sur laquelle sera réalisé le futur transistor vertical.
A ce stade du procédé, des caissons d'isolation sont également implantés dans le substrat 1. Ils ne sont pas représentés sur la figure 1 à des fins de simplification.
Le substrat 1 est ensuite implanté par forte dose 2 (figure 2). Le type de dopant est celui souhaité pour la source. Cette implantation 2 permet de réaliser la partie de la source qui sera située dans le substrat.
Cette implantation est également classiquement suivie d'un recuit.
Puis, un bloc diélectrique formé d'une couche d'oxyde 3, par exemple du dioxyde de silicium, et d'une couche de nitrure de silicium 4, est ensuite formé par dépôt (figure 3).
Le bloc diélectrique formé du bicouche 3 et 4 est ensuite ouvert par gravure anisotrope avec arrêt sur le substrat 1 (figure 4), de façon à ménager dans ce bloc diélectrique une fenêtre 5 débouchant sur la surface supérieure du substrat.
On fait croître ensuite (figure 5) par épitaxie sélective, une première couche 6 de silicium dans la fenêtre 5.
Puis, comme illustré sur la figure 6, on réalise une implantation 7 à forte dose à travers la fenêtre 5 de façon à doper cette couche 6 qui formera la partie de la source S située en partie basse du futur pilier du transistor vertical. Là encore, classiquement, cette implantation 7 est suivie d'un recuit.
Il convient de noter que l'on aurait pu éventuellement doper la
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couche 6 in situ à l'étape précédente illustrée sur la figure 5.
Puis, comme illustré sur la figure 7, une deuxième couche 8 formée d'un alliage de silicium-germanium est épitaxiée sélectivement dans la fenêtre 5 sur la première couche 6. Le pourcentage de germanium dans la couche 8 peut être compris entre 15 et 40%. On peut également ajouter un faible pourcentage de carbone, ce qui ne nuit pas à la sélectivité de gravure du matériau par rapport au silicium, mais qui permet une meilleure continuité de maille entre le silicium et l'alliage de siliciumgermanium.
Puis, une troisième couche 9 de silicium, débordante, est épitaxiée sélectivement sur la couche de silicium-germanium 8 (figure 8).
On procède ensuite (figure 9) à une implantation 10 de dopants à forte dose de façon à doper la couche 9 et réaliser ainsi la région de drain du transistor. Il convient de noter ici que la diffusion des dopants du drain vers la couche 8 de silicium-germanium ne constitue pas un problème car, comme on le verra plus en détail ci-après, cette couche de siliciumgermanium sera retirée ultérieurement.
Sur la figure 10, on a procédé à un aplanissement du sommet de la couche 9, par exemple par un polissage mécano-chimique. Ceci étant, cette étape d'aplanissement est tout à fait optionnelle, les étapes suivantes du procédé pouvant également s'accomoder d'un pilier non-aplani.
A l'étape suivante (figure 11), la couche de nitrure de silicium du bloc diélectrique est retirée, par exemple par une attaque chimique classique. On obtient alors un empilement PLP1 comportant la première couche 6, la deuxième couche 8 et la troisième couche aplanie 90.
Puis, on enchaîne (figure 12) avec une reprise d'épitaxie silicium, sélective par rapport à la couche d'oxyde 3. En d'autres termes, on forme sur cet empilement PLP1 par épitaxie sélective, une couche superficielle de silicium 11, de façon à obtenir un pilier primaire PLP2. Il convient de noter ici que l'épaisseur de la couche épitaxiée 11 va définir l'épaisseur des futures régions semiconductrices de liaison au sein desquelles vont se situer les canaux de conduction du futur transistor vertical. En conséquence, l'homme du métier remarquera que l'épaisseur des deux régions de canal du transistor n'est pas fixée par une résolution de photolithographie mais par une étape d'épitaxie, ce qui permet d'obtenir
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des épaisseurs très fines, typiquement de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres, voire moins.
Puis, le canal du futur transistor, c'est-à-dire les flancs de la couche superficielle de silicium 11, est implanté par une implantation tiltée 12 sous faible dose et forte énergie. On ne craint pas à cet égard de compenser les régions de source et de drain dont la concentration de dopants est supérieure de deux ordres de grandeur à celle du canal.
Il convient également de noter que l'épaisseur de la couche d'oxyde piédestale 3, est ajustée de telle sorte qu'elle ne soit pas intégralement consommée par le nettoyage d'interfaces et les gravures successives. A titre indicatif, on choisira une épaisseur de l'ordre de 20 nanomètres.
A ce stade du procédé, le pilier primaire est constitué d'un enrobage de silicium autour d'un coeur en silicium-germanium. Les étapes suivantes vont consister à vider le coeur 8 du pilier PLP2. A cet égard, il est prévu d'ouvrir le pilier primaire PLP2 sur l'une de ses extrémités pour accéder à la couche (coeur) 8 en silicium-germanium. Ceci est possible en utilisant par exemple un masquage MSQ protégeant le pilier PLP2 sur sa longueur et n'exposant qu'une de ses extrémités EX1 à la gravure (figure 14).
Puis, comme illustré sur la figure 15, on procède alors à une gravure sélective GR1. Cette gravure est sélective vis-à-vis du silicium et vis-à-vis de l'oxyde de silicium 3.
Une telle gravure sélective peut être effectuée soit au moyen d'une chimie oxydante bien connue (telle qu'une solution 40 ml HNO3 à 70% + 20 ml H202 + 5 ml HF 0,5%), soit au moyen d'une gravure plasma isotrope.
On réalise ainsi, comme illustré sur la vue en coupe de la figure 16, une cavité centrale CV. Le pilier PLP4 obtenu après cette gravure, comporte donc une région supérieure de drain 90, une région inférieure de source 6 et deux régions semiconductrices de liaison PLI et PL2, très fines, formant en fait deux piliers ultrafins.
Puis, on forme, par exemple par croissance thermique dans un four, une couche isolante externe 12 (par exemple en dioxyde de silicium) sur la surface externe du pilier PLP4 et sur la couche d'oxyde piédestale 3,
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ainsi qu'une couche isolante interne 13 qui tapisse les parois internes de la cavité CV (figure 17).
L'étape suivante consiste à déposer de façon classique et connue en soi, sur le pilier PLP5 de la figure 17, une couche 14 d'un matériau de grille. Cette couche remplit par ailleurs l'intérieur de la cavité CV. La grille peut à cet égard être dopée in situ pendant son dépôt.
Puis, après avoir disposé un masque MSQ1 sur le matériau de grille au-dessus de la région d'isolement latéral STI, de façon à permettre la réalisation ultérieure d'un contact de grille, on procède à une gravure anisotrope du matériau de grille de façon à former la région définitive de grille comportant une partie externe 15 s'appuyant par l'intermédiaire des couches d'oxyde 12 et 3, sur les flancs externes du pilier, et une partie interne 14 isolée des régions de source et de drain ainsi que des futures régions de canal par la couche isolante interne 13.
On procède ensuite (figure 20) à un recuit d'activation des dopants des régions de source et de drain ainsi que ceux de la grille. Par exodiffusion, des zones d'extension de source et de drain LDD, faiblement dopées, sont formées dans chacune des régions semiconductrices de liaison PLI et PL2.
Il n'y a donc plus de problème de jonction profonde.
Par ailleurs, il convient de noter que dans le cas où l'on aurait utilisé une grille métallique, le recuit des dopants des régions de source et de drain peut être effectué plus tôt dans le procédé, par exemple après l'implantation tiltée des canaux.
Le transistor selon l'invention, tel qu'illustré sur la figure 20, comporte donc sur un substrat semiconducteur 1 un pilier vertical PIL incorporant à son sommet une région de drain D. Le transistor comporte par ailleurs un couche de diélectrique de grille 12 située sur les flancs du pilier et sur la surface supérieure du substrat. La région de source S s'étend en partie basse du pilier, et également ici dans le substrat 1. La grille isolée comporte une partie externe isolée 15 s'appuyant sur les flancs du pilier PL, et une partie interne isolée 14 située à l'intérieur du pilier entre les régions de source et de drain. Enfin, la partie interne isolée 14 est séparée latéralement de la partie externe isolée 15 par deux régions semiconductrices de liaison PLI et PL2 s'étendant entre les régions de
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source et de drain.
La partie haute de la figure 21 est une vue de dessus de la structure de la figure 20, sur laquelle ont été en outre représentés les contacts de source, de drain et de grille.
La partie basse de la figure 21 est une coupe réalisée au niveau de la partie interne isolée 14 de la grille.
Le transistor présente quatre canaux de conduction fonctionnant sur les deux régions semiconductrices de liaison PLI et PL2. Dans chaque région PLI ou PL2, les deux canaux de conduction sont respectivement situés le long de la couche isolante externe 12 et le long de la couche isolante interne 13.
Par ailleurs, l'utilisation de régions PLI et PL2 très fines autorise également l'intégration d'une grille unique dite"mid-gap", par exemple métallique ou formée de germanium dopé P+. Dans le cas d'une grille métallique, les régions de source et de drain peuvent être aisément siliciurées. On rappelle ici qu'une grille"mid-gap"est formée d'un matériau dont le niveau de Fermi coïncide à peu près avec le niveau de Fermi intrinsèque du silicium.
Par ailleurs, les avantages d'un tel transistor sont considérables.
En effet, on atteint le mode de fonctionnement double grille entièrement appauvri, qui est le mode le plus favorable quant au contrôle des effets des canaux courts, grâce à la formation des régions semiconductrices PLI et PL2 très mince.
Par ailleurs, le fait de réaliser ces deux régions semiconductrices de liaison PLI et PL2 en parallèle, a pour conséquence de quadrupler le courant Ion au lieu de simplement le doubler dans la configuration classique d'un transistor vertical.
L'invention permet également de réaliser simultanément des zones d'extension de source et de drain très fines, par simple diffusion et de diminuer ainsi sensiblement les résistances série car la source et le drain restent des régions larges par rapport aux régions PLI et PL2.
A cet égard, l'élargissement du drain permet une prise de contact particulièrement aisée, ce qui n'aurait pas été le cas si l'ensemble du pilier avait été aminci.
Enfin, il convient de noter que la présente invention est tout à
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fait compatible avec le procédé décrit dans la demande de brevet déposée le même jour au nom du demandeur et ayant pour titre"Procédé de fabrication d'un transistor vertical à grille isolée à faible recouvrement de la grille sur la source et sur le drain, et circuit intégré comportant un tel transistor". Plus précisément, les capacités de recouvrement grille/source et grille/drain peuvent être considérablement réduites en réalisant des cavités diélectriques dans les espaceurs 15 de la grille externe, ces cavités diélectriques étant respectivement situées en regard des régions de source et de drain. Dans ce cas, la grille externe 15 comporte une première région s'appuyant sur la couche de diélectrique de grille 12, une deuxième région située en regard des régions de source et de drain et séparée de ces régions de source et de drain par des cavités diélectriques. La première région est par exemple formée d'un alliage de silicium-germanium et la deuxième région est formée de silicium.
D'un point de vue procédé de fabrication, une telle variante comporte, en ce qui concerne la formation de la région externe de la grille isolée, le dépôt sur la couche 12 d'un empilement semiconducteur comportant par exemple un alliage de silicium-germanium surmonté par exemple de silicium, puis la gravure anisotrope de façon à former les espaceurs de grille s'appuyant sur les flancs du pilier, et enfin une gravure sélective partielle du silicium-germanium par rapport au silicium de façon à former les cavités.
Ces cavités sont ensuite remplies, par oxydation ou dépôt, d'un matériau diélectrique, par exemple du dioxyde de silicium.
L'invention n'est pas limitée aux modes de réalisation et de mise en oeuvre qui viennent d'être décrits mais en embrasse toutes les variantes. Ainsi, alors que l'on a décrit ici la réalisation de l'empilement du pilier primaire par épitaxie sélective dans une fenêtre d'un bloc diélectrique, on pourra réaliser ce pilier par gravure d'un empilement épitaxié sur le substrat.
Claims (12)
1. Procédé de fabrication d'un transistor vertical à grille isolée, comprenant une formation d'un pilier vertical semiconducteur sur un substrat semiconducteur, et la formation d'une grille semiconductrice diélectriquement isolée s'appuyant sur les flancs du pilier et sur la surface supérieure du substrat, caractérisé par le fait que la formation du pilier (PIL) comporte la formation d'un pilier primaire semiconducteur (PLP2) s'appuyant sur le substrat, et la formation d'une cavité (CV) dans le pilier primaire, et par le fait que la formation de la grille isolée comporte en outre le tapissage des parois internes de la cavité par un matériau diélectrique isolant (13) et le remplissage de la cavité ainsi isolée par le matériau de grille (14), de façon à former entre la partie de la grille isolée située dans la cavité et la partie de la grille isolée s'appuyant sur les flancs du pilier, deux régions semiconductrices de liaison (PLI, PL2) s'étendant entre les régions de source et de drain du transistor.
2. Procédé selon la revendication 1, caractérisé par le fait que la formation du pilier primaire (PLP2) comprend la formation d'un empilement comportant une première couche (6) d'un premier matériau semiconducteur, une deuxième couche (8) d'un deuxième matériau semiconducteur sélectivement éliminable par rapport au premier matériau, et une troisième couche (90) formée du premier matériau, la formation sur l'empilement d'une couche superficielle semiconductrice (11) formée du premier matériau, et par le fait qu'on grave sélectivement la deuxième couche de l'empilement de façon à former ladite cavité.
3. Procédé selon la revendication 2, caractérisé par le fait que la formation de l'empilement s'effectue par épitaxie sélective à l'intérieur d'une fenêtre (5) ménagée dans un bloc diélectrique (3,4) reposant sur la surface supérieure du substrat, ladite fenêtre débouchant sur la surface supérieure du substrat, et par le fait que la formation de la couche superficielle semiconductrice (11) comporte le retrait du bloc diélectrique et une épitaxie sélective de ladite couche superficielle sur ledit empilement.
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4. Procédé selon la revendication 2, caractérisé par le fait que la formation de l'empilement du pilier primaire comporte une épitaxie desdites trois couches sur la surface supérieure du substrat puis une gravure anisotrope de ces couches épitaxiées, et par le fait que la formation de la couche superficielle semiconductrice comporte une épitaxie sélective de ladite couche superficielle sur ledit empilement ainsi formé.
5. Procédé selon l'une des revendications 2 à 4, caractérisé par le fait que le premier matériau est du silicium, et par le fait que le deuxième matériau est un alliage de silicium et de germanium.
6. Procédé selon l'une des revendications 2 à 5, caractérisé par le fait que la formation de la grille isolée comporte une formation d'une couche isolante externe (12) sur le pilier primaire et d'une couche isolante interne (13) sur les parois internes de la cavité, le dépôt d'un matériau de grille sur la couche isolante externe et dans la cavité tapissée de la couche isolant interne, et une gravure anisotrope du matériau de grille.
7. Procédé selon l'une des revendications 2 à 6, caractérisé par le fait que l'épaisseur de la couche superficielle est de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres.
8. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'il comprend un recuit d'activation des dopants des régions de source et de drain conduisant par exodiffusion à la formation des zones d'extension de source et de drain dans une partie des régions semiconductrices de liaison.
9. Circuit intégré comprenant un transistor vertical à grille isolée comportant sur un substrat semiconducteur, un pilier vertical incorporant à son sommet l'une des régions de source et de drain, une couche de diélectrique de grille située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille, caractérisé par le fait que l'autre des régions de source et de drain s'étendant en partie basse du pilier (PIL) et la grille isolée comporte une partie externe isolée (15) s'appuyant sur les flancs du pilier, et une partie interne isolée (14) située à l'intérieur du pilier entre les régions de source et de drain, et par le fait que le partie interne isolée est séparée latéralement de la partie externe isolée par deux
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régions semiconductrices de liaison (PLI, PL2) s'étendant entre les régions de source et de drain.
10. Circuit intégré selon la revendication 9, caractérisé par le fait que l'épaisseur de chaque région semiconductrice de liaison est de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres.
11. Circuit intégré selon la revendication 9 ou 10, caractérisé par le fait que chaque région semiconductrice de liaison incorpore des zones d'extension de source et de drain (LDD).
12. Circuit intégré selon l'une des revendications 9 à 11, caractérisé par le fait que la partie externe (15) de la grille isolée comporte des cavités diélectriques respectivement situées en regard des régions de source et de drain.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104437A FR2823010B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| US10/114,672 US6746923B2 (en) | 2001-04-02 | 2002-04-02 | Method of fabricating a vertical quadruple conduction channel insulated gate transistor |
| US10/852,057 US7078764B2 (en) | 2001-04-02 | 2004-05-24 | Method of fabricating a vertical quadruple conduction channel insulated gate transistor, and integrated circuit including this kind of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104437A FR2823010B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2823010A1 true FR2823010A1 (fr) | 2002-10-04 |
| FR2823010B1 FR2823010B1 (fr) | 2003-08-15 |
Family
ID=8861828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0104437A Expired - Fee Related FR2823010B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6746923B2 (fr) |
| FR (1) | FR2823010B1 (fr) |
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| FR2823010B1 (fr) | 2003-08-15 |
| US6746923B2 (en) | 2004-06-08 |
| US7078764B2 (en) | 2006-07-18 |
| US20040266112A1 (en) | 2004-12-30 |
| US20020163027A1 (en) | 2002-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20091231 |