FR2771209A1 - Dispositif de memoire a semiconducteur synchrone avec periode de latence programmable - Google Patents
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Abstract
L'invention concerne un dispositif de mémoire à semiconducteur synchrone qui commande de manière adaptative les points de front actifs et inactifs de signaux de sélection de colonne en fonction de périodes de latence CAS. Un contrôleur de cadencement de CSL (200) génère des premier et second signaux de commande de CSL synchronisés avec un signal d'horloge interne (PCLK). Les premier et second signaux de commande de CSL sont respectivement utilisés pour commander les points de front actif et inactif d'un signal de sélection de colonne (CSL). Les premier et second signaux de commande sont davantage retardés d'une période temporelle prédéterminée lorsqu'un signal d'état de latence est activé que lorsqu'un autre signal d'état de latence est activé. Un décodeur de colonne principal (140) génère le signal de sélection de colonne en réponse à un signal d'adresse de colonne provenant d'un prédécodeur de colonne (130) et en réponse à des premier et second signaux de commande (CSLE, CSLD).
Description
DOMAINE DE L'INVENTION
La présente invention concerne des dispositifs de mémoire à semiconducteur synchrones qui fonctionnent en synchronisation avec un signal d'horloge appliqué de façon externe et plus particulièrement, des dispositifs de mémoire vive synchrones avec une opération de
latence multiple.
ARRIÈRE-PLAN DE L'INVENTION
Une performance plus importante est présentement demandée à des dispositifs de mémoire à semiconducteur tels que des mémoires vives dynamiques (DRAM) et des mémoires vives statiques (SRAM) par des processeurs utilisés pour des systèmes de PC et de station de travail à puissance élevée ainsi que par des sous-systèmes de cache et graphiques et que par un équipement de communication haute vitesse. Une classe des architectures de mémoires rapides qui augmente rapidement est constituée par la mémoire synchrone. Le fait de rendre synchrone une mémoire la place sous la commande d'une horloge système. Des "états d'attente" pendant lesquels un processeur tel qu'une unité centrale de traitement ou CPU doit attendre la sortie de données depuis la mémoire peuvent être réduits ou éliminés. Dans un système avec une mémoire synchrone, des adresses d'entrée peuvent être verrouillées dans la mémoire, ce qui libère un processeur pour réaliser d'autres tâches jusqu'à ce que des données soient disponibles après un nombre connu de cycles. Bien que la vitesse intrinsèque de la mémoire n'augmente pas du fait de l'addition d'une interface synchrone, la vitesse effective dans le système augmente puisque le processeur n'attend plus que la mémoire fonctionne. Une autre avancée de la mémoire synchrone est constituée par sa capacité à émettre par salves
des données de façon synchrone à un débit de données haute vitesse.
Par conséquent, de nombreuses versions de mémoires synchrones
sont en train d'être développées rapidement.
En outre, les mémoires synchrones en viennent à présenter des caractéristiques programmables telles qu'une période de latence de synchronisation d'adresse de colonne (CAS) programmable. Le terme "latence CAS" se réfère à un intervalle temporel depuis un point de front actif du signal CAS jusqu'à un point temporel o une sortie est générée en réponse au signal CAS. Par exemple, pour une latence CAS de deux cycles d'horloge, dans un cycle d'horloge qui est retardé d'un cycle d'horloge après une entrée de commande de lecture, des données sont émises en sortie, et pour une latence CAS de trois cycles d'horloge, dans un cycle d'horloge qui est retardé de deux cycles d'horloge après une entrée de commande de lecture, des données sont émises en sortie. Par conséquent, la latence CAS détermine a quel cycle d'horloge les données seront disponibles après qu'une commande de lecture/écriture est initiée, indépendamment de la fréquence horloge. En fonction de la fréquence, les données peuvent être rendues disponibles sur un tampon de sortie en un point jusqu'à un cycle d'horloge inférieur à la latence CAS. Des latences CAS programmables de un, deux ou trois cycles d'horloge son typiques. De façon générale, une latence CAS de 1 est programmée pour des fréquences d'horloge inférieures a 33 MHz, une latence CAS de 2 est programmée pour des fréquences d'horloge s'inscrivant dans la plage de 34 à 67 MHz et une latence CAS de 3 est programmée pour des
fréquences d'horloge s'inscrivant dans la plage de 68 à 100 MHz ou au-
delà. Par report à la figure 1, un dispositif de mémoire synchrone classique pouvrant utiliser différents modes de fonctionnement à latence CAS est représenté sous forme de schéma fonctionnel. La mémoire synchrone inclut un réseau de cellules de mémoire 10, un registre de mode 11, un tampon d'adresse de colonne 12, un prédécodeur de colonne 13, un décodeur de colonne principal 14, un circuit d'amplificateur de détection de bloc (BLSA) et de porte d'entrée/sortie (1/O) 15, un tampon de validation d'écriture 16, des générateurs d'horloge interne 17 à 19, un contrôleur de cadencement de CSL 20, un circuit d'amplificateur de détection d'1/O (IOSA) 21 et un tampon de
sortie de données 22.
Le réseau de cellules de mémoire 10 est constitué par une pluralité de cellules de mémoire agencées selon des rangées et des colonnes. Le registre de mode 11 stocke les données permettant de commander les divers modes de fonctionnement de la mémoire synchrone. Le registre 11 peut être programmé après une mise en route et avant un fonctionnement normal. En outre, le registre 11 peut être modifié pendant le fonctionnement. Le "cycle d'établissement de registre de mode" peut se produire tandis qu'un signal de sélection de puce CS, un signal de synchronisation d'adresse de rangée RAS, un signal de synchronisation d'adresse de colonne CAS et un signal de validation d'écriture WE sont maintenus à un niveau bas et tandis que lI'information de mode valide est présente sur les lignes d'adresse pour être écrite dans le registre 11. Dans un mode de fonctionnement, le registre 11 génère un signal d'état de latence CLi (i = 1, 2 ou 3) qui représente une latence CAS de 1, 2 ou trois cycles d'horloge, conformément à la période de latence CAS programmée. Une adresse de colonne CA est appliquée sur le prédécodeur de colonne 13 par l'intermédiaire du tampon d'adresse de colonne 12 et est décodée par le décodeur 13. En utilisant une adresse de colonne décodée DAC provenant du prédécodeur 13, un décodeur de colonne principal 14 génère un signal de sélection de colonne CSL permettant de sélectionner une colonne du réseau de cellules de mémoire 10. Le signal de sélection de colonne CSL est appliqué sur le circuit d'amplificateur de détection de bloc et de porte I/O 15 et par conséquent, des données détectées sont émises en sortie sur un bus de données DIO. Une horloge externe CLK est appliquée sur le générateur d'horloge interne 17. Le générateur d'horloge interne 17 génère un signal d'horloge interne PCLK synchronisé sur le signal impulsionnel d'horloge externe CLK. Le tampon de validation d'écriture 16 génère un signal d'état d'écriture PWR synchronisé avec le signal impulsionnel d'horloge interne PCLK en réponse à un signal de validation d'écriture WE appliqué de façon externe. Le générateur d'horloge interne 18 reçoit le signal d'état de latence CLi provenant du registre de mode 11 et le signal d'état d'écriture PWR et génère un signal impulsionnel d'horloge interne FRP synchronisé avec le signal impulsionnel d'horloge interne PCLK. Le générateur d'horloge interne 19 génère un signal impulsionnel d'horloge interne CLKDQ en synchronisation avec le signal impulsionnel d'horloge externe CLK. Le contrôleur de cadencement de CSL 20 reçoit le signal impulsionnel d'horloge interne PCLK et génère deux signaux de commande CSLE et CSLD afin de commander des points de front actif et inactif du signal de sélection de colonne CSL. Les signaux de commande CSLE et CSLD sont bien entendu synchronisés avec le signal impulsionnel d'horloge interne PCLK. Le circuit d'amplificateur de détection d'l/O 21 détecte et amplifie les données sur le bus de données DIO. Après son opération de détection, I'amplificateur 21 verrouille les données détectées en réponse au signal impulsionnel d'horloge interne FRP et applique les données verrouillées sur le bus de données DO. Le tampon de sortie de données 22 verrouille les données sur le bus de données DO en synchronisation avec le signal impulsionnel d'horloge interne CLKDQ. Les données verrouillées sont émises en sortie sur une
connexion de sortie de données DOUT.
Les figures 2 et 3 représentent des constructions de circuit classiques présentées à titre d'exemple du décodeur de colonne principal 14 et du contrôleur de cadencement de CSL 20 de la figure 1 et les figures 4 et 5 sont des diagrammes temporels permettant de décrire des fonctionnements du dispositif de mémoire synchrone classique. Par report tout d'abord à la figure 3, le contrôleur de cadencement de CSL 20 est constitué par une pluralité d'inverseurs qui jouent le rôle de moyen de retard pour retarder le signal impulsionnel d'horloge interne PCLK. Le contrôleur de cadencement de CSL 20 génère des signaux de commande CSLE et CSLD en retardant le signal d'horloge interne PCLK. Les signaux CSLE et CSLD sont utilisés pour respectivement commander les points de front actif et inactif du signal de sélection de colonne CSL. On peut voir que les signaux CSLE et CSLD présentent des périodes de temps de retard différentes mais que chaque signal CSLE ou CSLD présente une période de temps de retard constante indépendamment d'une commande de lecture/écriture et d'une période de latence CAS. Par report à la figure 2, le décodeur de colonne principal 14 inclut une porte logique NON-OU 1, un inverseur 2, des MOSFET à canal P 3 et 4, un MOSFET à canal N 5 et un dispositif de verrouillage 8 constitué par des inverseurs couplés en croix 6 et 7. Les MOSFET 3, 4 et 5 ont leurs voies de conduction de courant couplées en série entre une tension d'alimentation VDD et la tension de masse VSS. Une borne d'entrée de la porte logique NON-OU 1 reçoit le signal de commande CSLE qui provient du contrôleur de cadencement de CSL 20 et la seconde borne d'entrée reçoit l'adresse de colonne DCA qui provient du prédécodeur de colonne 13. La porte logique 1 applique son signal de sortie sur les bornes de grille des MOSFET 3 et 5. Le signal CSLD est appliqué par l'intermédiaire de l'inverseur 2 sur la borne de grille du MOSFET 4. Le dispositif de verrouillage 8 est couplé à la jonction des MOSFET 4 et 5 et il émet en sortie le signal de sélection de colonne
CSL.
Par report à la figure 4, dans chaque cycle d'horloge du signal d'horloge externe CLK, l'impulsion du signal CSLD est suivie par celle du signal CSLE. Par exemple, dans le cycle d'horloge CLK0 du signal d'horloge externe CLK, compte tenu de l'entrée du signal d'adresse de colonne A0 et d'une commande d'écriture (c'est-à-dire un niveau bas WE), une impulsion d'horloge de niveau haut du signal PCLK qui est synchronisée avec le front croissant du signal d'horloge CLK est produite par le générateur d'horloge interne 17. Selon des périodes de temps de retard différentes, une impulsion de niveau haut du signal CSLD et une impulsion de niveau bas du signal CSLE sont alors produites en synchronisation avec l'impulsion du signal PCLK dans l'ordre. Tandis que les signaux CSLD et CSLE sont inactifs, le MOSFET 3 est rendu passant et les MOSFET 4 et 5 sont rendus bloqués du fait
que le signal DAC (A0) reste au niveau bas actif pendant tout le cycle.
Tandis que le MOSFET 3 est passant, si le signal CSLD passe au niveau haut actif, alors le MOSFET 4 passe à l'état passant et un signal
de niveau logique bas est verrouillé par le dispositif de verrouillage 8.
En tant que résultat, le signal CSL qui provient du décodeur principal 14 reste au niveau logique bas. Ensuite, si le signal CSLE passe au niveau bas actif après que le signal CSLD est devenu inactive, alors le MOSFET 5 passe à l'état passant de telle sorte que le dispositif de verrouillage 8 verrouille le signal CSL d'un niveau logique haut. Ainsi, le décodeur de colonne principal 14 émet en sortie un signal CSL de niveau haut 42. Sur la figure 4, les signaux CSL de niveau haut 42, 44 et 46 correspondent respectivement aux signaux d'adresse A0, A1 et A2. Comme on peut le voir, lors des cycles de lecture qui suivent OK1 à CK3, les points de front actif et inactif du signal CSL sont également
commandés par les signaux CSLE et CSLD.
La figure 5 présente un schéma de cadencement pour le cas o la latence CAS est de trois cycles d'horloge. Par report à la figure 5, dans le cycle d'horloge CK3 qui est retardé de deux cycles d'horloge après le cycle d'horloge CK1 du signal d'horloge externe CLK pour synchroniser une entrée de commande de lecture (par exemple un signal WE de niveau haut), des première données sont émises en sortie via une connexion de sortie de données DOUT. Par conséquent, un processeur tel qu'une unité centrale de traitement ou CPU peut rechercher les données dans le cycle d'horloge CK4 du signal d'horloge CLK. Comme on peut le voir sur la figure, des signaux impulsionnels FRP et CLKDQ sont respectivement utilisés pour verrouiller des données dans les cycles d'horloge CK2 et CK3. Pour la latence CAS de 2, le signal FRP doit être généré et pour la latence CAS de 3, les deux signaux FRP et CLKDQ doivent être générés. Par conséquent, si l'on considère les plages de fréquences d'horloge (environ 34 à 100 MHz) pour des latences CAS de 2 et 3, le cadencement du signal FRP doit être déterminé de manière appropriée. C'est-à-dire que les points de front actif et inactif du signal FRP doivent être déterminés de telle sorte que pour les deux latences CAS de 2 et 3, des première données D1 puissent être verrouillées par le signal FRP dans le cycle d'horloge CK2 qui fait suite au cycle d'horloge CK1 pour synchroniser une entrée
de commande de lecture.
Cependant, dans le cas o la latence CAS est de trois cycles et o la fréquence d'horloge est très élevée (par exemple d'environ 100 MHz ou plus), le problème consistant en ce que des données invalides D2 peuvent apparaître sur le bus DIO à l'avance (c'est-à-dire que l'arrivée des données D2 est plus tôt que celle de l'opération de latence CAS de 2 d'un temps AT1) peut se produire tandis que le signal FRP reste actif (c'est-à-dire pendant le cycle d'horloge CK3). C'est pourquoi les points de front actif et inactif du signal CSL sont déterminés par les signaux CSLE et CSLD (ces signaux sont synchronisés avec le signal d'horloge CLK) indépendamment de la période de la latence CAS et ne sont pas autorisés à rendre le signal FRP plus rapide librement. Dans un tel cas, les données invalides D2 sont par conséquent verrouillées par l'amplificateur de détection d'l/O 21 et sont émises en sortie via le tampon de sortie de données 22 sur la connexion DOUT pendant le cycle d'horloge CK3 même si les données valides D1 doivent être émises en sortie pendant le cycle, ce qui génère les défaillances de
lecture de données.
Afin de résoudre ce problème, un signal FRP plus rapide est nécessaire mais il n'est pas aisé de rendre le signal FRP plus rapide puisqu'il devient activé dans le cycle CK2 juste après le cycle CK1 du signal d'horloge CLK pour la synchronisation d'une entrée de commande de lecture et que son cadencement est sensiblement
commandé par le signal d'horloge CLK.
Une autre approche du problème mentionné ci-avant consiste à retarder le point de front actif du signal CSL seulement pour des opérations de lecture avec la latence CAS de 3. Conformément à cette approche cependant, se pose un autre problème consistant en ce qu'une opération de lecture haute vitesse avec la latence CAS de 2 n'est pas garantie du fait que les première données devraient être émises en sortie dans le cycle CK2 juste après le cycle CK1 pour la synchronisation d'une entrée de commande de lecture. Par conséquent, il est irrationnel de retarder le cadencement du signal CSA seulement
pour la latence CAS de 3.
RESUMÉ DE L'INVENTION
Par conséquent, un objet de la présente invention consiste à proposer un dispositif de mémoire à semiconducteur synchrone qui permette d'empêcher la défaillance de lecture de données lors d'une opération de lecture avec une latence CAS de 3 ou plus et qui permette également de garantir une opération de lecture de données haute
vitesse avec une latence CAS de 2 ou 1.
Afin d'atteindre l'objet mentionné ci-avant, selon un aspect de la présente invention, on propose un dispositif de mémoire à semiconducteur synchrone qui commande de manière adaptative les points de front actifs et inactifs de signaux de sélection de colonne en fonction de périodes de latence CAS. Un registre de mode génère un signal d'état de latence lorsqu'une latence CAS est égale ou supérieure à un nombre prédéterminé de cycles d'impulsion d'horloge externe. Un décodeur de colonne principal génère un signal de sélection de colonne CSL en décodant un signal d'adresse de colonne provenant d'un prédécodeur de colonne en synchronisation avec le signal impulsionnel d'horloge externe. Un contrôleur de cadencement de CSL commande des points de front actif et inactif du signal de sélection de
colonne CSL en réponse au signal d'état de latence.
Selon un mode de réalisation de la présente invention, un registre de mode est prévu pour générer un premier signal d'état de latence qui devient activé seulement lorsqu'une latence CAS est inférieure à un nombre prédéterminé de cycles d'impulsion horloge externe et un second signal d'état de latence qui devient activé seulement lorsqu'une latence CAS est égale ou supérieure au nombre prédéterminé, pendant une opération de lecture. De préférence, le premier signal d'état de latence devient activé lorsqu'une latence CAS est inférieure à 3 cycles d'horloge et le second signal d'état de latence devient activé lorsqu'une latence CAS est égale ou supérieure à 3 cycles d'horloge. Un générateur d'horloge interne reçoit un signal impulsionnel d'horloge appliqué de façon externe et génère un signal impulsionnel d'horloge interne qui est synchronisé avec le signal d'horloge externe. Un tampon de validation d'écriture génère un signal d'état d'écriture synchronisé avec le signal impulsionnel d'horloge interne en réponse à un signal de validation d'écriture appliqué de façon externe. Le signal d'état d'écriture devient activé en association avec le signal de validation d'écriture externe pendant une opération d'écriture. Un contrôleur de cadencement de CSL génère des premier et second signaux de commande synchronisés avec le signal d'horloge interne en réponse au second signal d'état de latence et au signal d'état d'écriture. Les premier et second signaux de commande sont respectivement utilisés pour commander les points de front actif et inactif d'un signal de sélection de colonne CSL. Les premier et second signaux de commande sont davantage retardés d'une période temporelle prédéterminée lorsque le second signal d'état de latence est activé que lorsque le premier signal d'état de latence est activé. Un décodeur de colonne principal génère le signal de sélection de cotonne CSL en réponse à un signal d'adresse de colonne provenant d'un prédécodeur de colonne et à des premier et second signaux de commande. Comme il ressort de ce qui précède, le dispositif de mémoire synchrone de l'invention empêche des défaillances de lecture de données dues à une variation des périodes de latence CAS en commandant de manière adaptative les points de front actifs et inactifs de signaux de sélection de colonne en fonction des périodes de la
latence CAS.
Les caractéristiques et avantages mentionnés ci-avant de l'invention seront davantage pleinement décrits ci-après par report aux
dessins annexés.
BRÈVE DESCRIPTION DES DESSINS
Pour assurer une meilleure compréhension de l'invention et de la façon dont ses modes de réalisation peuvent être mis en oeuvre, référence sera maintenant faite à titre d'exemple aux dessins schématiques annexés parmi lesquels: la figure 1 est un schéma fonctionnel qui représente un dispositif de mémoire synchrone classique selon l'art antérieur; la figure 2 est un schéma de circuit détaillé du décodeur de colonne principal représenté sur la figure 1; la figure 3 est un schéma de circuit détaillé du contrôleur de cadencement de CSL représenté sur la figure 1; les figures 4 et 5 sont des diagrammes temporels permettant de décrire des opérations du dispositif de mémoire synchrone classique; la figure 6 est un schéma fonctionnel qui représente un mode de réalisation préféré d'un nouveau dispositif de mémoire synchrone selon la présente invention; la figure 7 est un schéma de circuit détaillé d'un mode de réalisation du tampon de validation d'écriture représenté sur la figure 6; la figure 8 est un schéma de circuit détaillé d'un mode de réalisation du contrôleur de cadencement de CSL représenté sur la figure 6; la figure 9 est un schéma de circuit détaillé d'un mode de réalisation du décodeur de colonne principal représenté sur la figure 6; et les figures 10 et 11 sont des diagrammes temporels permettant de décrire des opérations du dispositif de mémoire synchrone selon la
présente invention.
DESCRIPTION DETAILLÉE DES MODES DE RÉALISATION
PRÉFÉRÉS
La présente invention sera maintenant décrite de manière davantage complète ci-après par référence aux dessins annexés sur lesquels des modes de réalisation préférés de l'invention sont représentés et des circuits bien connus sont représentés sous forme de schéma fonctionnel afin de ne pas obscurcir la présente invention. La présente invention peut cependant être mise en oeuvre selon de nombreuses formes différentes et elle ne doit pas être considérée comme étant limitée aux modes de réalisation présentés ici; en lieu et place, ces modes de réalisation sont proposés de telle sorte que la 1 1
présente description soit exhaustive et complète et ils reflètent
pleinement le cadre de l'invention pour l'homme de l'art. Des index de référence identiques se réfèrent à des éléments identiques dans
l'ensemble de la description.
Par report a la figure 6, un mode de réalisation préféré d'un nouveau dispositif de mémoire synchrone selon la présente invention qui peut utiliser des modes de fonctionnement à latence CAS différents est représenté. La mémoire synchrone inclut un réseau de cellules de mémoire 100, un registre de mode 110, un tampon d'adresse de colonne 120, un prédécodeur de colonne 130, un décodeur de colonne principal 140, un circuit d'amplificateur de détection de bloc (BLSA) et de porte d'entrée/sortie (I/O) 150, un tampon de validation d'écriture , des générateurs d'horloge interne 170, 180 et 190, un contrôleur de cadencement de CSL 200, un amplificateur de détection d'l/O
(IOSA) 210 et un tampon de sortie de données 220.
Le réseau de cellules de mémoire 100 est constitué par une pluralité de mémoires vives dynamiques (DRAM), de mémoires vives statiques (SRAM) ou de cellules de mémoire non volatiles susceptibles d'une lecture et d'une écriture agencées selon des rangées et des colonnes. Le registre de mode 110 stocke les données pour commander les divers modes de fonctionnement de la mémoire synchrone. Il programme la latence CAS, le mode d'adressage, la longueur de salve, le mode test et diverses options spécifiques du vendeur afin de rendre la mémoire synchrone utile pour une certaine variété d'applications différentes. Le registre de mode 110 est
programmé après la mise en route et avant un fonctionnement normal.
En outre, le registre de mode 110 peut être modifié pendant le fonctionnement. Le "cycle d'établissement de registre de mode" est initié par un front croissant d'horloge qui survient tandis qu'un signal de sélection de puce CS, un signal de synchronisation d'adresse de rangée RAS, un signal de synchronisation d'adresse de colonne CAS et un signal de validation d'écriture WE sont au niveau bas et tandis que l'information de mode valide à écrire dans le registre 110 est présente sur les lignes d'adresse. Dans un mode de fonctionnement, le registre de mode 110 génère deux signaux d'état de latence CLx et CLy. Le signal d'état de latence CLx devient activé seulement lorsqu'une latence CAS est inférieure à un nombre prédéterminé de cycles d'horloge externe (par exemple 3 cycles d'horloge) tandis que le signal d'état de latence CLy devient activé seulement lorsqu'une latence CAS est égale ou supérieure aux cycles d'horloge (c'est-à-dire trois cycles),
pendant une opération de lecture.
Une adresse de colonne CA est appliquée sur le prédécodeur de colonne 130 par l'intermédiaire du tampon d'adresse de colonne 120 et est décodée par le décodeur 130. En utilisant une adresse de colonne décodée DAC provenant du prédécodeur 130, le décodeur de colonne principal 140 génère un signal de sélection de colonne CSL
pour sélectionner une colonne du réseau de cellules de mémoire 100.
Le signal de sélection de colonne CSL est appliqué sur le circuit d'amplificateur de détection de bloc et de porte I/O 150 et par conséquent, des données détectées sont émises en sortie sur un bus de données DIO par l'intermédiaire du signal CSL. Une horloge externe CLK est appliquée sur le générateur d'horloge interne 170. Le générateur d'horloge interne 170 génère un signal d'horloge interne PCLK synchronisé sur le signal impulsionnel d'horloge externe CLK. Le tampon de validation d'écriture 160 génère un signal d'état d'écriture PWR synchronisé avec le signal impulsionnel d'horloge interne PCLK en réponse à un signal de validation d'écriture appliqué de façon externe WE. Le générateur d'horloge interne 180 reçoit les signaux d'état de latence CLx et CLy provenant du registre de mode 110 et le signal d'état d'écriture PWR et génère un signal impulsionnel d'horloge
interne FRP synchronisé avec le signal impulsionnel d'horloge PCLK.
Le générateur d'horloge interne 190 génère un signal impulsionnel d'horloge interne CLKDQ en synchronisation avec le signal
impulsionnel d'horloge externe CLK.
Le contrôleur de cadencement de CSL 200 reçoit le signal d'état de latence CLy qui provient du registre de mode 110, le signal d'état d'écriture PWR qui provient du tampon de validation d'écriture 160 et le signal impulsionnel d'horloge PCLK qui provient du générateur d'horloge interne 170. Le contrôleur 200 génère deux signaux de commande CSLE et CSLD afin de commander des points de front actif et inactif du signal de sélection de colonne CSL. Les signaux de commande CSLE et CSLD sont bien entendu synchronisés avec le signal impulsionnel d'horloge interne PCLK. Les signaux de commande CSLE et CSLD sont davantage retardés d'une période temporelle prédéterminée lorsque le signal d'état de latence CLy est activé que lorsque le signal d'état de latence CLx est active, comme il sera décrit en détail ultérieurement. Sous la commande de ces signaux de commande CSLE et CSLD, le décodeur de colonne principal 140 génère un signal de sélection de colonne CSL dont les points de front actif et inactif sont modifiés en fonction des périodes de la latence CAS en décodant un signal d'adresse de colonne DAC provenant du
prédécodeur de colonne 130 dont la description détaillée afférente sera
présentée ci-après.
L'amplificateur de détection d'l/O 210 détecte et amplifie les données sur le bus de données DIO. Après une opération de détection, l'amplificateur 210 verrouille les données détectées en réponse à un signal impulsionnel d'horloge interne FRP qui provient du générateur d'horloge 180. Les données verrouillées sont appliquées sur un bus de données DO. Le tampon de sortie de données 220 verrouille les données sur le bus de données DO en synchronisation avec le signal impulsionnel d'horloge interne CLKDQ. Les données verrouillées sont
émises en sortie sur une connexion de sortie de données DOUT.
La figure 7 représente un mode de réalisation du tampon de validation d'écriture 160. Par report à la figure 7, le tampon 160 inclut un comparateur 162 qui est constitué par un amplificateur différentiel, des inverseurs IV1, IV2 et IV3, des portes de transmission TG1 et TG2 qui jouent le rôle de commutateurs et des dispositifs de verrouillage 164, 166 dont chacun est constitué par une paire d'inverseurs couplés
en croix IV4 et IV5 ou IV6 et IV7.
Lorsque le niveau de tension du signal de validation d'écriture WEinférieur à celui du signal de référence VREF, c'est-à-dire lors d'une opération d'écriture, un noeud A est maintenu au niveau haut. À l'opposé, lorsque le niveau de tension du signal de validation d'écriture WE est supérieur a celui du signal de référence VREF, c'est-à-dire lors
d'une opération de lecture, le noeud A est maintenu au niveau bas.
Dans le cas o le signal impulsionnel d'horloge PLK qui provient du générateur d'horloge interne 170 passe au niveau bas, la porte de transmission TG1 est alors rendue passante mais la porte de transmission TG2 est alors rendue bloquée de telle sorte que le niveau de tension du noeud A est transféré sur le dispositif de verrouillage 164 par l'intermédiaire des inverseurs IV1 et IV2 qui jouent le rôle de moyen de retard. Lorsque le signal impulsionnel d'horloge PLK passe au niveau haut, alors la porte TG1 devient bloquée mais la porte TG2 devient passante de telle sorte que le signal de sortie du dispositif de verrouillage 164 est transféré sur le dispositif de verrouillage 166. Le signal de sortie du dispositif de verrouillage 166 en tant que signal d'état d'écriture PWR est appliqué sur le générateur d'horloge interne et sur le contrôleur de cadencement de CSL 200. Pareillement, le signal d'état d'écriture PWR est généré en synchronisation avec le
signal PCL qui provient du générateur d'horloge interne 170.
Par report à la figure 8, un mode réalisation du contrôleur de cadencement de CSL 200 est représenté. Le contrôleur 200 génère des signaux de commande CSLE et CSLD synchronisés avec le signal d'horloge PCLK en réponse au signal d'état de latence CLy et au signal d'état d'écriture PWR. Les signaux de commande CSLE et CSLD sont davantage retardés d'une période temporelle prédéterminée AT2 lorsque le signal d'état de latence CLy est activé que lorsque le signal d'état de latence CLx est activé. Le contrôleur de cadencement de CSL inclut des circuits de retard 201 à 204. Le circuit 201 qui est constitué par des inverseurs IV8 à IV1l1 retarde le signal impulsionnel d'horloge interne PCLK d'un premier temps de retard prédéterminé. Le
circuit logique de retard variable 204 inclut des portes logiques NON-
ET G1 à G4 et des inverseurs IV12 à IV14. Le circuit logique de retard 204 applique soit un second temps de retard prédéterminé sur une voie de signal PCS3, soit un troisième temps de retard prédéterminé sur une voie de signal PCS2 sur une sortie PCLKD du circuit de retard 201 en réponse aux signaux d'état CLy et PWR et il génère un signal de sortie PCLKDD avec soit le second temps de retard, soit le troisième temps de retard. Le troisième temps de retard est plus long que le second temps de retard d'une période temporelle AT2. Plus spécifiquement, lors d'une opération de lecture au cours de laquelle le signal PWR reste au niveau haut, si le signal CLy est au niveau bas, alors les niveaux de tension sur les voies de signal PCS1 et PCS2 passent au niveau haut. La sortie PCLKD du circuit de retard 201 est par conséquent transférée via les portes logiques NON-ET G2 et G3 sur le circuit de retard 202. À la différence de cela, si le signal CLy est au niveau haut, alors le niveau de tension sur la voie PCS1 est bas et celui de la voie PCS3 est haut. Par conséquent, la sortie PCLKD du circuit de retard 201 est transférée sur le circuit de retard 202 via la porte logique NON-ET G3, les inverseurs IV13 et IV14 ainsi que la porte logique NON-ET G4, selon cet ordre. Le circuit de retard 202 qui est constitué par les inverseurs IV15 a IV19 génère le premier signal de commande CSLE en appliquant un quatrième temps de retard
prédéterminé sur un signal de sortie PCLKDD du circuit de retard 204.
Le circuit 203 qui est constitué par les inverseurs IV20 et IV21 génère le second signal de commande CSLD en appliquant un cinquième temps de retard prédéterminé sur le signal de sortie PCLKDD du circuit
de retard 204.
La figure 9 est un schéma de circuit détaillé du décodeur de colonne principal 140. Par report à la figure 9, le décodeur de colonne principal 140 inclut une porte logique NON-OU G5, un inverseur IV22, des MOSFET à canal P MP1 et MP2, un MOSFET à canal N MN1 et un dispositif de verrouillage 141 constitué par des inverseurs couplés en croix IV23 et IV24. Les MOSFET MP1, MP2 et MN1 ont leurs voies de conduction de courant couplées en série entre une tension d'alimentation VDD et la tension de masse VSS. Une borne d'entrée de la porte logique NON-OU G5 reçoit le signal de commande CSLE provenant du contrôleur de cadencement de CSL 200 et son autre borne d'entrée reçoit l'adresse de colonne DCA provenant du prédécodeur de colonne 130. La porte logique NON-OU G5 applique
son signal de sortie sur les bornes de grille des MOSFET MP1 et MN1.
Le signal CSLD est appliqué par l'intermédiaire de l'inverseur IV22 sur la borne de grille du MOSFET MP2. Le dispositif de verrouillage 141 est couplé à la jonction des MOSFET MP2 et MN1 et il émet en sortie le signal de sélection de colonne CSL. Les figures 10 et 11 sont des schémas de cadencement permettant de décrire des opérations du dispositif de mémoire
synchrone selon la présente invention.
Par report à la figure 10, dans chaque cycle d'horloge du signal d'horloge externe CLK, I'impulsion du signal CSLD est suivie par celle du signal CSLE. Par exemple, dans le cycle d'horloge CK0 du signal d'horloge externe CLK, moyennant l'entrée d'un signal d'adresse de colonne A0 et d'une commande d'écriture (c'est-à-dire WE de niveau bas), une impulsion d'horloge de niveau haut du signal PCLK qui est synchronisée avec le front croissant du signal d'horloge CLK est produite par le générateur d'horloge interne 170. Moyennant des périodes de temps de retard différentes, une impulsion de niveau haut du signal CSLD et une impulsion de niveau bas du signal CSLE sont alors produites en synchronisation avec l'impulsion du signal PCLK selon cet ordre. Tandis que les signaux CSLD et CSLE sont inactifs, le MOSFET MP1 est rendu passant et les MOSFET MP2 et MN1 sont rendus bloqués du fait que le signal DAC (A0) reste au niveau bas actif pendant la totalité du cycle. Tandis que le MOSFET MP1 est dans l'état passant, si le signal CSLD passe au niveau haut actif, alors le MOSFET MP2 devient passant et un signal de niveau logique bas est verrouillé par le dispositif de verrouillage 141. En tant que résultat, le signal CSL qui provient du décodeur principal 140 reste à un niveau logique bas. Ensuite, si le signal CSLE passe au niveau bas actif après que le signal CSLD est devenu inactif, alors le MOSFT MN1 est rendu passant de telle sorte que le dispositif de verrouillage 141 verrouille le signal CSL d'un niveau logique haut. Ainsi, le décodeur de colonne principal 140 émet en sortie un signal CSL de niveau haut 82. À cet instant, tandis que le signal PWR est au niveau haut, dans le cas o le signal CLy est au niveau bas (c'est-à-dire lorsqu'une latence CAS est inférieure à trois cycles d'horloge), alors la sortie PCLKD du circuit de retard 201 est transférée via les portes logiques NON-ET G2 et G3 sur le circuit de retard 202. À l'opposé, si le signal CLy est au niveau haut (c'est-à- dire lorsqu'une latence CAS est égale ou supérieure à trois cycles), alors la sortie PCLKD du circuit de retard 201 est transférée sur le circuit de retard 202 via la porte logique NON-ET G3, les inverseurs IV13 et IV14 et la porte logique NON-ET G4. Ainsi, les signaux de commande CSLE et CSLD sont davantage retardés de la période temporelle AT2 lorsque la latence CAS vaut 3 ou plus que lorsque la latence CAS vaut 1 ou 2. En tant que résultat, des points de front actif et inactif du signal de sélection de colonne CSL sont retardés de la période temporelle AT2. Sur la figure 10, les signaux CSL de niveau haut 82, 84 et 86 correspondent respectivement aux signaux d'adresse A0, A1 et A2 et les signaux CSL de niveau haut 88, 90 et 92
correspondent respectivement aux signaux d'adresse A0, A1 et A2.
Comme on peut le voir, lors des cycles de lecture qui suivent CK1 à CK3, les points de front actif et inactif du signal CSL sont commandés
par les signaux CSLE et CSLD.
La figure 11 représente un schéma de cadencement pour le cas o la latence CAS est de trois cycles d'horloge. Par report à la figure 11, bien que le signal impulsionnel FRP pour verrouiller les données dans le cycle d'horloge CK2 du signal d'horloge CLK soit généré en considération d'une opération de lecture haute vitesse avec une latence CAS de 2, des données D2 sont appliquées sur le bus de données DIO après l'écoulement d'une période temporelle AT3 depuis le point de front décroissant du signal FRP du fait que le point de front actif du signal de sélection de colonne CSL est retardé de la période temporelle de retard AT2 dans le cycle d'horloge CK2. Par conséquent, en garantissant une opération de lecture haute vitesse avec une latence CAS de 2, la défaillance de lecture de données lors d'une opération de lecture avec une latence CAS de 3 (ou plus) peut être empêchée en commandant de façon variable des points de front actif et
inactif du signal CSL en fonction des périodes de latence CAS.
Bien que des modes de réalisation présentement préférés de la présente invention aient été décrits en détail ci-avant, il doit être clairement compris que de nombreuses variantes et/ou modifications qui peuvent apparaître à l'homme de l'art tomberont toujours dans le cadre et l'esprit de la présente invention telle que définie dans les
revendications annexées. Par exemple, bien que le signal d'état de
latence CLy devienne activé lorsqu'une latence CAS vaut 3 et que le circuit logique de retard variable représenté sur la figure 8 soit constitué seulement par des portes logiques NON-ET et des inverseurs, il apparaîtra aisément à l'homme de l'art que d'autres latences CAS et d'autres configurations de circuit peuvent être utilisées pour obtenir les mêmes résultats ou des résultats similaires. Le cadre des
revendications qui suivent doit par conséquent être étendu à
l'interprétation la plus large de manière à englober toutes ces
modifications et tous ces agencements similaires.
Claims (11)
1. Dispositif de mémoire à semiconducteur synchrone fonctionnant en synchronisation avec un signal impulsionnel d'horloge externe (CLK), caractérisé en ce qu'il comprend: un moyen pour générer un signal d'état (CLx, CLy) qui devient activé lorsqu'une latence de synchronisation d'adresse de colonne (CAS) est égale ou supérieure à un nombre prédéterminé de cycles d'horloge externe (CLK); un moyen (140, 200) pour générer un signal de sélection de colonne (CSL) en décodant un signal d'adresse de colonne (DCA) synchronisé avec le signal d'horloge externe; et un moyen pour commander de façon variable des points de front actif et inactif du signal de sélection de colonne (CSL) en réponse
au signal d'état.
2. Dispositif de mémoire selon la revendication 1, caractérisé en ce que le signal d'état devient activé lorsqu'une latence CAS est
égale ou supérieure à trois cycles d'horloge.
3. Dispositif de mémoire selon la revendication 2, caractérisé en ce que le moyen (200) pour commander le signal de sélection de colonne retarde les points de front actif et inactif du signal de sélection de colonne (CSL) d'une période temporelle prédéterminée lorsque le
signal de commande est activé.
4. Dispositif de mémoire selon la revendication 1, caractérisé en ce que le dispositif de mémoire est un dispositif de mémoire vive
dynamique (DRAM).
5. Dispositif de mémoire à semiconducteur synchrone fonctionnant en synchronisation avec un signal impulsionnel d'horloge externe (CLK), caractérisé en ce qu'il comprend: un moyen (110) pour générer un premier signal d'état (CLx) qui devient activé lorsqu'une latence de synchronisation d'adresse de colonne (CAS) est égale ou supérieure à un nombre prédéterminé de cycles d'horloge externe; un moyen pour générer un signal impulsionnel d'horloge interne (PCLK) synchronisé avec le signal d'horloge externe (CLK); un moyen (110) pour générer un second signal d'état (CLy) synchronisé avec le signal d'horloge interne (PCLK) en réponse a un signal de validation d'écriture appliqué de façon externe, le second signal d'état étant activé pendant une opération d'écriture; un moyen (200) pour générer des premier et second signaux de commande (CSLE, CSLD) synchronisés avec le signal d'horloge interne (PCLK) en réponse aux premier et second signaux d'état (CLx, CLy); et un moyen (140) pour générer un signal de sélection de colonne (CSL) en décodant un signal d'adresse de colonne (DCA), le moyen de génération de signal de sélection de colonne faisant varier des points de front actif et inactif du signal de sélection de colonne en réponse aux
premier et second signaux de commande (CSLE, CSLD).
6. Dispositif de mémoire selon la revendication 5, caractérisé en ce que le moyen de génération de signal de sélection de colonne (140) retarde les points de front actif et inactif du signal de sélection de colonne (CSL) d'une période temporelle prédéterminée lorsqu'une
latence CAS est égale ou supérieure à trois cycles d'horloge.
7. Dispositif de mémoire à semiconducteur synchrone fonctionnant en synchronisation avec un signal impulsionnel d'horloge externe (CLK), caractérisé en ce qu'il comprend: un moyen (110) pour générer un premier signal d'état (CLx) qui devient activé seulement lorsqu'une latence de synchronisation d'adresse de colonne (CAS) est inférieure à un nombre prédéterminé de cycles d'horloge externe et un second signal d'état (CLy) qui devient activé seulement lorsqu'une latence CAS est égale ou supérieure au nombre prédéterminé, pendant une opération de lecture; un moyen (170) pour générer un signal impulsionnel d'horloge interne (PCLK) synchronisé avec le signal d'horloge externe (CLK); un moyen pour générer un troisième signal d'état synchronisé avec le signal d'horloge interne (PCLK) en réponse à un signal de validation d'écriture (WE) appliqué de façon externe, le troisième signal d'état devenant activé pendant une opération d'écriture un moyen (200) pour générer des premier et second signaux de commande (CSLE, CSLD) synchronisés avec le signal d'horloge interne en réponse aux second et troisième signaux d'état, les premier et second signaux de commande étant davantage retardés d'une période temporelle prédéterminée lorsque le second signal d'état est activé que lorsque le premier signal d'état est activé; et un moyen (140) pour générer un signal de sélection de colonne (CSL) en réponse à un signal d'adresse de colonne (DCA) et aux premier et second signaux de commande (CSLE, CSLD) de telle sorte que des points de front actif et inactif du signal de sélection de colonne
(CSL) soient modifiés en fonction des périodes de latence CAS.
8. Dispositif de mémoire selon la revendication 7, caractérisé en ce que le premier signal d'état (CLx) devient activé lorsqu'une latence CAS est inférieure à trois cycles d'horloge et le second signal d'état (CLy) devient activé lorsqu'une latence CAS est égale ou
supérieure à trois cycles d'horloge.
9. Dispositif de mémoire selon la revendication 8, caractérisé en ce que le dispositif de mémoire est un dispositif de mémoire vive
dynamique (DRAM).
10. Dispositif de mémoire selon la revendication 7, caractérisé en ce que le moyen de génération de signal de commande (200) comprend: un premier moyen de retard (IV8 à IVl1) pour appliquer un premier temps de retard au signal d'horloge interne (PCLK); un second moyen de retard (IV13, IV14) pour appliquer soit un second temps de retard, soit un troisième temps de retard à une sortie du premier moyen de retard (IV8 à IV1l1) en réponse aux second et troisième signaux d'état, les second et troisième temps de retard étant différents l'un de l'autre; un troisième moyen de retard (IV15 à IV19) pour appliquer un quatrième temps de retard à un signal de sortie du second moyen de retard (IV13 à IV14) et pour générer le premier signal de commande (CSLE); et un quatrième moyen de retard (IV20, IV21) pour appliquer un cinquième temps de retard au signal de sortie du second moyen de
retard (IV13, IV14) et pour générer le second signal de commande (CSLD).
11. Dispositif de mémoire selon la revendication 10, caractérisé en ce que le second moyen de retard (IV13, IV14)
comprend une pluralité de portes logiques NON-ET et une pluralité d'inverseurs.
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