FR2700226A1 - Système de modulation par codage en treillis. - Google Patents
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Abstract
Codeur à convolution comprenant un premier addi- tionneur (340) pour délivrer un premier bit de sortie par une addition modulo-deux d'un bit d'entrée présent et d'un bit d'entrée retardé deux fois d'un étage supérieur, d'un bit d'entrée présent et d'un bit d'entrée retardé une fois d'un étage inférieur, parmi des bits de sortie à 3 bits; un second additionneur (350) pour délivrer un second bit de sortie par une addition modulo-deux d'un bit d'entrée retardé une fois et d'un bit d'entrée retardé deux fois de l'étage supérieur et d'un bit d'entrée présent de l'étage inférieur; et un troisième additionneur (360) pour délivrer un troisième bit de sortie par une addition modulo-deux d'un bit d'entrée présent de l'étage supérieur et d'un bit d'entrée retardé une fois de l'étage inférieur. Système de modulation par codage en treillis comprenant un codeur (210) pour recevoir et coder des données; un circuit d'établissement de correspondances (220) pour entrer le bit non codé restant et le bit codé par le codeur et les convertir en un bit prédéterminé; un modulateur (230) pour moduler le signal de bit délivré par le circuit d'établissement de correspondances; et un contrôleur (240) pour commander le codeur et le circuit d'établissement de correspondances. Par conséquent, les circuits sont simplifiés et leur intégration est aisée, tandis que la vitesse est améliorée.
Description
Système de modulation par codage en treillis.
La présente invention a trait à un système de
modulation par codage en treillis (TCM), et plus particu-
lièrement à un dispositif qui génère un signal codé pouvant corriger des erreurs produites durant un enregistrement et une reproduction magnétiques d'un signal et convertit le signal codé en données numériques ayant l'amplitude
et la phase correspondantes.
Un système TCM antérieur est décrit dans "Trellis-coded Modulation with Redundant Signal Sets, Part I: Introduction" par Gottfried Ungerboeck (IEEE
Communications Magazine, Février 1987, pages 5 à 21).
La Figure 1 est un schéma synoptique d'un codeur pour un code TCM à huit états non linéaire possédant un ensemble de 32 signaux croisés Le codeur est constitué par une source de données 110, un codeur à convolution , un sélecteur de sous-ensemble 130, un sélecteur de
point de signal 140 et un modulateur 150.
Sur la Figure 1, le codeur à convolution 120
délivre des données à 3 bits 103 en ajoutant un bit redon-
dant à des données à 2 bits 102 parmi les données transmi-
ses depuis la source de données 110 Les données à 3 bits
délivrées 103 sélectionnent un sous-ensemble dans l'ensem-
ble de 32 signaux croisés représenté sur la Figure 2,
parmi huit sous-ensembles qui sont partagés selon le procé-
dé Ungerboeck, et délivrent le sous-ensemble sélectionné au sélecteur de points de signal 140 A cet instant, le sous-ensemble comprend quatre points de signal Le point de signal à transmettre par une donnée 101 à 2 bits non codés est sélectionné dans le sous-ensemble et est transmis au modulateur 150 Les sorties du sélecteur de point de signal 140 sont redisposées en désignant une amplitude
et une phase pour chaque symbole par le partage déterminé.
Les valeurs des points de signal redisposés sont converties
en des valeurs de niveau par le modulateur 150 et trans-
mises à des canaux sur une porteuse Dans le procédé de codage utilisant une modulation TCM, si la largeur de bande est limitée du fait que les données d'entrée sont codées pour rendre maximale la distance euclidienne entre des symboles sur un espace de signal, un gain de codage supérieur à celui d'un système de correction d'erreur de l'art antérieur peut être obtenu sans accroître la
largeur de bande.
Cependant, puisque les processus de sélection
d'un sous-ensemble dans l'ensemble de signaux et de sélec-
tion d'un point de signal dans le sous-ensemble sont sépa-
rés l'un de l'autre, le mode de réalisation et l'intégra-
tion d'un tel circuit demandent à être perfectionnés.
Un des buts de la présente invention est de proposer un codeur à convolution possédant un nouveau
polynôme générateur.
Un autre but de la présente invention est de proposer un système de modulation par codage en treillis
utilisant le codeur à convolution.
Un autre but de la présente invention est de proposer un système de modulation par codage en treillis
qui simplifie la réalisation et l'intégration du circuit.
Afin d'atteindre ces buts, le codeur à convolu-
tion selon la présente invention comporte: des premiers moyens d'addition pour délivrer un premier bit de sortie parmi des données de sortie à trois bits par une somme modulo-deux d'un bit d'entrée présent d'un étage supérieur et d'un bit d'entrée retardé deux fois de l'étage supérieur, un bit d'entrée présent d'un étage inférieur et un bit d'entrée retardé une fois de l'étage inférieur; des seconds moyens d'addition pour délivrer un second bit de sortie par une somme modulo-deux d'un bit d'entrée retardé une fois et d'un bit d'entrée retardé deux fois de l'étage supérieur et d'un bit d'entrée présent de l'étage inférieur; et des troisièmes moyens d'addition pour délivrer un troisième bit de sortie par une somme modulodeux d'un présent bit d'entrée d'un étage supérieur et d'un bit
d'entrée retardé une fois de l'étage inférieur.
Egalement, le codeur à convolution comporte: des premiers moyens d'addition pour délivrer un premier bit de sortie parmi des données de sortie à 3 bits par une somme modulo-deux d'un présent bit d'entrée d'un étage supérieur et d'un bit d'entrée retardé deux fois d'un étage inférieur et d'un bit d'entrée présent d'un étage inférieur; des seconds moyens d'addition pour délivrer un second bit de sortie par une somme modulo-deux d'un bit d'entrée retardé une fois de l'étage supérieur et d'un bit d'entrée présent de l'étage inférieur; et des troisièmes moyens d'addition pour délivrer un troisième bit de sortie par une somme modulo-deux d'un bit d'entrée présent et d'un bit d'entrée retardé une fois de l'étage supérieur, d'un bit d'entrée retardé une fois de l'étage inférieur et d'un bit d'entrée retardé
deux fois de l'étage inférieur.
Pour atteindre les autres buts, le système de
modulation par codage en treillis selon la présente inven-
tion comporte: des moyens de codage pour entrer des données et coder les données d'entrée; des moyens d'établissement de correspondances pour entrer le bit non codé restant et le bit codé par
les moyens de codage et les convertir en un bit prédétermi-
né; des moyens de modulation pour moduler le signal
de bit délivré par les moyens d'établissement de correspon-
dances; et des moyens de commande pour commander les moyens
de codage et les moyens d'établissement de correspondances.
La Figure 1 est un schéma synoptique d'un système de modulation par codage en treillis classique; la Figure 2 est un ensemble de signaux du système de modulation par codage en treillis classique représenté sur la Figure 1; la Figure 3 est un schéma synoptique d'un système de modulation par codage en treillis selon la présente invention; la Figure 4 est un schéma synoptique d'un mode de réalisation du codeur à convolution représenté sur la Figure 3; la Figure 5 est un tableau d'états selon le codeur à convolution représenté sur la Figure 4; la Figure 6 est un schéma synoptique d'un autre
mode de réalisation du codeur à convolution selon la pré-
sente invention; la Figure 7 est un tableau d'états selon le codeur à convolution représenté sur la Figure 6; la Figure 8 est un schéma synoptique d'un mode de réalisation du circuit d'établissement préalable de correspondances représenté sur la Figure 3; la Figure 9 est un ensemble de signaux du circuit d'établissement préalable de correspondances représenté sur la Figure 8; la Figure 10 est un tableau de sortie des bits
de points de signal selon le circuit d'établissement préa-
lable de correspondances représenté sur la Figure 9; la Figure 11 est un schéma synoptique d'un autre mode de réalisation du circuit d'établissement préalable de correspondances représenté sur la Figure 3;
la Figure 12 est un ensemble de signaux du cir-
cuit d'établissement préalable de correspondances repré-
senté sur la Figure 11; la Figure 13 est un tableau représentant la sortie du point de signal selon l'ensemble de signaux représenté sur la Figure 12; la Figure 14 est un schéma synoptique d'un autre mode de réalisation du circuit d'établissement préalable de correspondances représente sur la Figure 3;
la Figure 15 est un ensemble de signaux du cir-
cuit d'établissement préalable de correspondances repré-
senté sur la Figure 14; et la Figure 16 est un tableau représentant la sortie du point de signal selon l'ensemble de signaux
représenté sur la Figure 15.
Le codeur a convolution et le système de modula-
tion par codage en treillis (TCM) selon la présente inven-
tion sera décrit en référence aux dessins annexés.
La Figure 3, qui est un schéma synoptique d'un système TCM selon la présente invention, représente un
codeur à convolution 210, un circuit de commande de syn-
chronisation 240, un circuit d'établissement préalable
de correspondances 220 et un modulateur 230.
Sur la Figure 3, le codeur à convolution à huit états et à taux de codage 2/3 210 délivre le symbole à 3 bits 205 en ajoutant un bit redondant à des données à 2 bits 202 parmi les données transmises depuis la source de données 110 Ici, le codeur à convolution 210 est conçu
sous deux formes en adoptant un nouveau polynôme généra-
teur Le circuit d'établissement préalable de correspon-
dances 220 reçoit le signal à deux bits non codé 201 et le signal de sortie à 3 bits 205 du codeur à convolution 210 et délivre des valeurs numériques des deux composantes
pour les points de signal correspondant aux entrées respec-
tives, c'est-à-dire, les valeurs d'une composante en phase (I) et d'une composante en quadrature de phase (Q) Le modulateur 230 reçoit et module les signaux de sortie
206 et 207 du circuit d'établissement préalable de corres-
pondances 220 Le circuit de commande de synchronisation 240 commande le fonctionnement du codeur à convolution
210 et du circuit d'établissement préalable de correspon-
dances 220 selon un signal de synchronisation du système
adopté Ceci est pour effectuer les opérations en distin-
guant les données valides et les données de synchronisation
lorsqu'un signal de synchronisation est généré.
La présente invention sera à présent décrite
en détail.
Les points de signal de sortie possèdent des amplitudes et des phases différentes selon les symboles de bit respectifs des axes en phase (I) et en quadrature de phase (Q) Le circuit d'établissement préalable de correspondances 220 peut être conçu différemment selon les types d'ensemble de signaux Trois types sont présentés
dans la présente invention et trois types de circuit d'éta-
blissement préalable de correspondances sont conçus en conséquence Egalement, le codeur à convolution à huit états à taux de codage 2/3 210 utilisé dans la présente invention est un codeur à convolution non linéaire adoptant un nouveau polynôme générateur Ici, deux types de codeur
à convolution sont proposés.
Afin d'éliminer un calcul inutile et de réduire la configuration du circuit, la présente invention utilise un seul circuit de combinaison logique, c'est-à-dire le circuit d'établissement préalable de correspondances 220 de la Figure 3, au lieu de deux circuits de sélection et 140, et délivre directement les valeurs de points
de signal ayant les amplitude et phase correspondantes.
Egalement, lors de la conception du codeur à convolution 210, un code satisfaisant classique n'est
pas utilisé, mais un nouveau polynôme générateur est pro-
duit Les performances du nouveau polynôme générateur ont été vérifiées et adoptées Le polynôme générateur est conçu pour un codeur à convolution non linéaire dont le taux de codage est 2 à 3 et qui est évalué en fonction de la présence de caractéristiques telles que la distance de Hamming minimum, l'aptitude à la correction d'erreur, la transmission d'erreur catastrophique, etc Ici, les caractéristiques de transmission d'erreur catastrophique provoquent une erreur affectant le signal de sortie d'un
codeur indéfiniment, et les codes sans cette caractéristi-
que sont appelés codes satisfaisants.
La présente invention propose deux types de codeurs à convolution comme représenté sur les Figures
4 et 6.
Les polynômes générateurs pour le codeur de
la Figure 4 sont les suivants.
G( 1) = ( 1 O 1)2 G( 2) = ( 1 1 0)2
2 2
G( 1) = (O 1 1)2 G( 2) = ( 1 O 0)2
3 3
G( 1) = ( 1 O 0)2 G( 2)3 = (O 1 0)2
Les polynômes générateurs pour le codeur de
la Figure 6 sont les suivants.
1 1
G( 1) = ( 1 O 0)2 G( 2) = ( 1 O 1)2
G( 1)2 = (O 1 0)2 G( 2)2 = ( 1 O 0)2
3 3
G( 1) = ( 1 1 0)2 G( 2) = (O 1 1)2
Les tableaux de transition d'états pour ces
deux codeurs sont représentés sur les Figures 5 à 7, res-
pectivement Les codeurs à convolution respectifs sont constitués par trois éléments de mémoire et un type de liaison modulo-deux selon les polynômes générateurs Le circuit d'établissement préalable de correspondances est constitué à partir d'un ensemble de 32 signaux et trois types d'ensembles sont également sélectionnés Les trois types d'ensembles sont décrits sur les Figures 9, 12 et
, respectivement Les partages d'ensembles sont effec-
tués selon le procédé Ungerboeck dans l'ensemble de 32 signaux et la séquence de correspondances de points de signal est telle qu'une possibilité de correction d'erreur devient élevée, étant donné les caractéristiques de la
carte de correspondance en treillis pour le codeur classi-
que En d'autres termes, eu égard à la caractéristique du codeur à convolution, puisque les valeurs de sortie générées lors de la transmission de l'état courant à l'état
suivant sont largement divisées en deux groupes de symbo-
les, la probabilité est faible de délivrer les valeurs de sortie de l'autre groupe Par conséquent, la distance euclidienne minimum est négligeable, mais la distance entre symboles maximum doit être maintenue à l'intérieur de chaque groupe La séquence de points de signal est
conçue sur cette base et trois types de structure d'ensem-
bles de signaux et de tableaux de sortie de signaux selon celles-ci sont décrites sur les Figures 9, 10, 12, 13, 15 et 16 Le circuit de combinaison logique d'un circuit d'établissement préalable de correspondances est simplifié en utilisant une carte de Karnaugh en fonction d'un tableau de sortie de signaux et est constitué par un petit nombre
de portes logiques Les signaux de sortie du circuit d'éta-
blissement préalable de correspondances sont divisés en composantes en phase et en composantes en quadrature de phase de points de signal, et les symboles numériques
sont ensuite délivrés.
Le modulateur 230 convertit les symboles numéri-
ques délivrés par le circuit d'établissement préalable de correspondances en niveaux de signaux et les émet sur une onde porteuse Egalement, puisque la présente invention
a trait à un codeur applicable à un dispositif d'enregis-
trement et de reproduction magnétiques pour un magnétoscope 1 O
numérique utilisant le procédé TCM, étant donné les carac-
téristiques du système de magnétoscopes numériques, il
est nécessaire de traiter séparément les symboles de don-
nées valides d'entrée et les signaux de synchronisation qui sont des signaux en marge des symboles valides Par conséquent, un circuit de commande de synchronisation 240 est ajouté, qui détermine le fonctionnement du codeur a convolution et du circuit d'établissement préalable
de correspondances conformément au signal de synchronisa-
tion.
La Figure 4 est un schéma synoptique d'un mode de réalisation du codeur à convolution représenté sur
la Figure 3.
Sur la Figure 4, le codeur à convolution comprend trois éléments de mémoire 310, 320 et 330 (Ml, M 2 et M 3) et une addition modulo-deux reliée à ceux-ci, conformément
aux polynômes générateurs Pour délivrer des données d'en-
trée à deux bits 301 et 302 en tant que données de sortie 306, 307 et 308, le codeur à convolution comprend: une
mémoire 310 pour mémoriser et délivrer des données d'en-
trée 301; une mémoire 330 pour mémoriser et délivrer des données d'entrée 302; une mémoire 320 pour mémoriser et délivrer le signal de sortie 303 de la mémoire 310; un additionneur modulo-deux 340 pour additionner le signal de sortie 304 de la mémoire 320, les signaux de sortie des données d'entrée 301 et 302 et le signal de sortie de la mémoire 330 et délivrer les données de sortie 306; un additionneur modulo-deux 350 pour additionner le signal de sortie 304 de la mémoire 320, le signal de sortie 303 de la mémoire 310 et les données d'entrée 302 et délivrer un signal de sortie 307; un additionneur modulo- deux 360 pour additionner les données d'entrée 301 et le signal de sortie 305 de la mémoire 330 et délivrer un signal 1 1 de sortie 308 Parmi les signaux de sortie à 3 bits, un premier bit de sortie 306 est une valeur additionnée à la somme modulo-deux d'un présent bit d'entrée 302 et d'un bit d'entrée retardé deux fois d'un étage supérieur, c'est-à-dire un bit 304 avant deux impulsions d'horloge du système et un bit d'entrée présent restant 302 et un bit d'entrée retardé une fois 305 d'un étage inférieur,
c'est-à-dire un bit d'entrée avant une horloge du système.
Un second bit de sortie 307 est également une valeur addi-
tionnée modulo-deux d'un bit d'entrée retardé une fois 303 et d'un bit d'entrée retardé deux fois 304 d'un étage supérieur et d'un bit d'entrée présent 302 d'un étage inférieur Un troisième bit de sortie 308 est une valeur additionnée modulo-deux d'un bit d'entrée présent 301 d'un étage supérieur et d'un bit d'entrée retardé une
fois 305 d'un étage inférieur.
La Figure 5 est un tableau d'états selon le
codeur à convolution représenté sur la Figure 4.
Les signaux ont des caractéristiques de trans-
mission d'erreur non catastrophiques, et les distances
de Hamming des signaux sont trois ou plus.
La Figure 6 est un schéma synoptique d'un autre mode de réalisation du codeur à convolution représenté
sur la Figure 3.
Sur la Figure 6, le codeur à convolution est
constitué d'une structure articulée par une somme modulo-
deux selon les trois éléments de mémoire 410, 420 et 430 (Ml, M 2 et M 3) et les polynômes générateurs Pour délivrer des données d'entrée à deux bits 401 et 402 en tant que données de sortie 406, 407 et 408, le codeur à convolution comprend: une mémoire 410 pour mémoriser et délivrer une donnée d'entrée 401; une mémoire 420 pour mémoriser et délivrer une donnée d'entrée 402; une mémoire 430 pour mémoriser et délivrer le signal de sortie 404 de la mémoire 420; un additionneur modulo-deux 440 pour os additionner les signaux de sortie des données d'entrée 401 et 402 et le signal de sortie 405 de la mémoire 430 et délivrer les données de sortie 406; un additionneur modulo-deux 450 pour additionner le signal de sortie 403 de la mémoire 410 et les données d'entrée 401 et délivrer un signal de sortie 407; un additionneur modulo-deux 406 pour additionner les données d'entrée 402 et les signaux de sortie 403, 404 et 405 des mémoires 410, 420 et 430 et délivrer un signal de sortie 408 Parmi les signaux de sortie à 3 bits, un premier bit de sortie 406 est une valeur additionnée modulo-deux d'un bit d'entrée présent 401 d'un étage supérieur et d'un bit d'entrée présent 402 et d'un bit d'entrée retardé deux fois 405 d'un étage inférieur, c'est-à-dire, un bit d'entrée avant deux impulsions d'horloge du système Un second bit 407 est également une valeur additionnée modulo-deux d'un bit d'entrée retardé une fois 403 d'un étage supérieur
et d'un bit d'entrée présent 402 d'un étage inférieur.
Un troisième bit 408 est une valeur additionnée modulo-
deux d'un bit d'entrée présent 401 et d'un bit d'entrée retardé une fois 403 d'un étage supérieur et d'un bit d'entrée retardé une fois 404 et d'un bit d'entrée deux
fois 405 d'un étage inférieur.
La Figure 7 est un tableau d'états selon le
codeur à convolution représenté sur la Figure 6.
Les signaux ont des caractéristiques de trans-
mission d'erreur non catastrophique et la distance de
Hamming est trois ou plus.
Les codeurs à convolution respectifs sont cons-
titués de structures articulées par une somme modulo-deux
selon trois éléments de mémoire et les polynômes généra-
teurs. La Figure 8 est un schéma synoptique d'un mode de réalisation du circuit d'établissement préalable de correspondances représenté sur la Figure 3 Sur la Figure 8, des données non codées à deux bits 201 et un signal de sortie à 3 bits 202 du codeur à convolution 210 sont
appliqués et un signal de sortie à 8 bits est délivré.
La Figure 9 est un graphique représentant les composantes de phase I et de phase Q de la Figure 8 Sur la Figure 9, les composantes de phase I et de phase Q
du signal introduit par l'intermédiaire d'un circuit d'éta-
blissement préalable de correspondances sont représentées.
La Figure 10 représente les données de sortie des composantes de phase I et de phase Q pour les données
d'entrée d'un circuit d'établissement préalable de corres-
pondances représenté sur la Figure 8.
La Figure 11 représente un autre mode de réali-
sation du circuit d'établissement préalable de correspon-
dances représenté sur la Figure 3 Le circuit d'établisse-
ment préalable de correspondances représenté sur la Figure 11 applique des données non codées à deux bits 201 et les données de sortie à 3 bits 202 du codeur à convolution et délivre des données de composantes de phase I et de phase Q. La Figure 12 est un graphique représentant les données de composantes de phase I et de phase Q de données
de sortie à 6 bits pour des données d'entrée à 5 bits.
La Figure 13 est un tableau représentant la relation entre des données d'entrée et des données de
circuit d'établissement préalable de correspondances repré-
senté sur la Figure 11 C'est-à-dire qu'il représente les données d'entrée de 32 signaux et les données de sortie
en correspondance avec eux.
La Figure 14 représente un autre type du circuit d'établissement préalable de correspondances représenté sur la Figure 3 Sur la Figure 14, le nombre de bits des données d'entrée et de sortie du circuit d'établissement préalable de correspondances sont les mêmes que ceux du circuit d'établissement préalable de correspondances sur la Figure 8, mais les données de sortie pour les données
d'entrée sont différentes.
La Figure 15 est un graphique représentant des données de composantes de phase I et de phase Q pour des données d'entrée du circuit d'établissement préalable
de correspondances représenté sur la Figure 14.
La Figure 16 est un tableau représentant la relation entre des données d'entrée et des données de
sortie du circuit d'établissement préalable de correspon-
dances représenté sur la Figure 14 C'est-à-dire qu'il représente des données de sortie en corrélation avec les
données d'entrée.
Puisque le circuit d'établissement préalable de correspondances selon la présente invention est un circuit logique de combinaison conçu en fonction du tableau
de sortie de points de signal, chaque circuit d'établisse-
ment préalable de correspondances est conçu séparément pour chaque groupe de signaux Egalement, les signaux
de sortie peuvent être différents selon les types de con-
figurations, même si les trois circuits d'établissement préalable de correspondances ont tous les mêmes groupes de 32 signaux Selon la présente invention, les circuits d'établissement préalable de correspondances des Figures 8 et 14 délivrent des symboles à 4 bits et le circuit d'établissement préalable de correspondances de la Figure
11 délivre des symboles à 3 bits.
Le système de modulation par codage en treillis
est en outre caractérisé en ce que lesdits moyens d'éta-
blissement de correspondances satisfont au tableau d'en-
trée/sortie suivant pour entrer des données non codées à 2 bits et des données codées à 3 bits et délivrer des
données à 8 bits.
données d'entrée l 1 1 l 1 1 1 1 1 0 O O 1 10 0 1 0 1 ll 1 O O 1 1 O 1 0 1 1 1 1 0 O O o i O 0 1 1 données de sortie
O 1 00
0 1 01
0 10 1
O I O O
0 1 0 1
O O I O
0 101 0 11
001 '1
011 1 1 000 - - L Le système de modulation par codage en treillis
selon l'invention est en outre caractérisé en ce que les-
dits moyens d'établissement de correspondances satisfont au tableau d'entrée/sortie suivant pour entrer des données non codées à 2 bits et des données codées à 3 bits et
délivrer des données à 8 bits.
données d'entrée données de sortie
00000 0000 0011
00001 0000 1000
0101 0011
00011 0101 1000
0011 0010
00101 00 1 O 1 1 1
1000 0010
00111 1000 0111
01000 0011 0000
01001 0011 0 1 O 1
01010 1000 0000
01011 1000 O 1 O 1
01100 0000 0001
01101 0000 0110
0111 O 0101 0001
01111 0101 0110
1 0000 0001 0010
10001 0001 O 1 1 1
1 00 I 0 0110 0010
10011 0110 01 1 1
0010 0001
0101 0010 0 1 1 1
10110 011 1 0001
1011 0111 011011
11000 0010 0011
11001 0010 1000
I 10 ( 10 0111 0011
11011 0111 1000
I 1 100 0001 0000
I 1101 0001 0101
*1 11 10 0110 000
I Il' I 0110 0101 il =: Le système de modulation par codage en treillis
selon l'invention est en outre caractérisé en ce que les-
dits moyens d'établissement de correspondances comportent
des moyens satisfaisants au tableau d'entrée/sortie sui-
vant pour entrer des données non codées à 2 bits et des
données codées à 3 bits et délivrer des données à 6 bits.
données d'entrée données de sortie
00000 001 110
00001 001 001
1 10 001
00011 100 100
110 101
00 1 O 1 001 101
001 0 100 010
00 1 1 001 000
01000 001 010
01001 100 000
01010 100 101
01011 110 010
01 100 000 101
01101 101 O 1
01110 010 010
011 1 101 000
10000 000 100
1000 1 010 001
10010 010 110
10011 O l 100
10100 001 1 00
010101 100 001
1011 O 100 110
I I1 110 100
11000 000 010
I 101 010 10 000
1 1010 010 101
11011 101 010
1 1 10 O 000 001
I 101 001
II O 101 110
11 1 010 100
ir 1 9 Par conséquent, des symboles à 5 bits appliqués au circuit d'établissement préalable de correspondances
constitué par un circuit logique de combinaison sont déli-
vrés en tant que valeurs de points de signal correspondants selon le tableau de sortie de points de signal Les signaux de sortie en phase et en quadrature de phase sont appliqués
à un modulateur et convertis en valeurs de niveau de si-
gnaux respectifs Les valeurs de niveau de signaux sont
chargées sur des ondes porteuses et transmises par l'inter-
médiaire d'un canal A cet instant, une onde sinusoïdale et une onde cosinusoldale à 5,7 M Hz sont utilisées en
tant qu'ondes porteuses Les valeurs de niveau des compo-
santes en phase et en quadrature de phase sont chargées
sur l'onde cosinusoidale et sur l'onde sinusoïdale, respec-
tivement, sont modulées et transmises.
Dans le système TCM selon la présente invention, un signal d'entrée est codé pour établir une correspondance de sorte que la distance euclidienne entre des symboles est maximale sur un espace d'enregistrement magnétique numérique lorsque les données d'entrée sont converties
en un point de signal d'un ensemble de signaux spécifique.
Par conséquent, le système TCM permet un gain de codage supérieur à un système de correction d'erreur de l'art
antérieur qui utilise la distance de Hamming, sans augmen-
ter la largeur de bande Egalement, puisque les circuits du système TCM peuvent être réduits, l'intégration des circuits est aisée De plus, puisque des éléments de mémoi-
re ne sont pas utilisés pour localiser des points de si-
gnal, la vitesse de traitement est également considérable-
ment améliorée.
- 1 Système de modulation par codage en treillis caractérisé en ce qu'il comporte:
des moyens de codage ( 210) pour entrer des don-
nées et coder les données d'entrée; des moyens d'établissement de correspondances ( 220) pour entrer le bit non codé restant et le bit codé par lesdits moyens de codage et les convertir en un bit prédéterminé; des moyens de modulation ( 230) pour moduler
le signal de bit délivré par lesdits moyens d'établisse-
ment de correspondances; et des moyens de commande ( 240) pour commander lesdits moyens de codage et lesdits moyens d'établissement
de correspondances.
v Système de modulation par codage en treillis selon la revendication 1, caractérisé en ce que lesdits moyens de codage comportent:
des premiers moyens d'addition ( 340) pour déli-
vrer un premier bit de sortie parmi des bits de sortie à 3 bits par une addition modulo-deux d'un bit d'entrée présent et d'un bit d'entrée retardé deux fois d'un étage supérieur, d'un bit d'entrée présent restant et d'un bit d'entrée retardé une fois d'un étage inférieur; des seconds moyens d'addition ( 350) pour délivrer un second bit de sortie par une addition modulo-deux d'un bit d'entrée retardé une fois et d'un bit d'entrée retardé
deux fois de l'étage supérieur et d'un bit d'entrée pré-
sent de l'étage inférieur; et des troisièmes moyens d'addition ( 360) pour délivrer un troisième bit de sortie par une addition
_ 21 -
modulo-deux d'un bit d'un bit d'entrée présent de l'étage supérieur et d'un bit d'entrée retardé une fois de l'étage inférieur. 3 Système de modulation par codage en treillis selon la revendication 1, caractérisé en ce que lesdits moyens de codage comportent:
des premiers moyens d'addition ( 440) pour déli-
vrer un premier bit de sortie parmi des bits de sortie à 3 bits par une addition modulo-deux d'un bit d'entrée présent d'un étage supérieur et d'un bit d'entrée retardé deux fois d'un étage inférieur d'un bit d'entrée présent restant d'un étage inférieur; des seconds moyens d'addition ( 450) pour délivrer un second bit de sortie par une addition modulo-deux d'un bit d'entrée retardé une fois de l'étage supérieur et d'un bit d'entrée présent de l'étage inférieur; et des troisièmes moyens d'addition ( 460) pour délivrer un troisième bit de sortie par une addition modulo-deux d'un bit d'entrée présent et d'un bit d'entrée retardé une fois de l'étage supérieur, d'un bit d'entrée
retardé une fois de l'entrée inférieure, et d'un bit d'en-
trée retardé deux fois de l'étage inférieur.
4 Système de modulation par codage en treillis selon la revendication 1, caractérisé en ce que lesdits moyens d'établissement de correspondances satisfont au tableau d'entrée/sortie suivant pour entrer des données non codées à 2 bits et des données codées à 3 bits et
délivrer des données à 8 bits.
22 - données d'entrée données de sortie O O O O o O O o o I I I I I I l l O O I 1 0-1 1 c 1 c 1 ( l 1 1 1 l I O 1 1 0 I 1 1 Il l O 1 l 1 I 1 I 1 ) 01 )1 1 II Ol O 101 00 10
0 O 10
00 10 00 10 001 I l O O O
01 1 1
011 11
000 1
0 1 0 1
O 1 00
O 1 00
I 000 Système de modulation par codage en treillis selon la revendication 1, caractérise en ce que lesdits moyens d'établissement de correspondance satisfont au tableau d'entrée/sortie suivant pour entrer des données 23 non codées à 2 bits et délivrer des données à des données codées à 3 bits et
8 bits.
données d'entrée O ( 0 l O 1 0 1- I O i O 1 l 1 1 l 1 l Il IIL Il Il 1 1
0 () ()
00 1 0 1 1 1 1 1 0 1 0 I O( 1 1 1 0 O ( O I ( 01 1 I O( 1 1 10 1 1 1 O O ( 00 1 0 1 ( 01 t 1 00 I I ( 1 1 1 données de sortie
0-1 O 1
O I 1 O I
1 000 1 00 10
0 1 11
00 10 oo 1 1
01 O I
0 1 0 1
011 1
00 1 O
000 1
O 1 1 1
000 1 o 1 o 1 i 24 - 6 Système de modulation par codage en treillis selon la revendication 1, caractérisé en ce que lesdits moyens d'établissement de correspondances comportent des moyens satisfaisants au tableau d'entrée/sortie suivant pour entrer des données non codées à 2 bits et des données
codées à 3 bits et délivrer des données à 6 bits.
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