FR2664080A1 - Circuit de pilotage d'ecriture ayant des moyens de precharge. - Google Patents
Circuit de pilotage d'ecriture ayant des moyens de precharge. Download PDFInfo
- Publication number
- FR2664080A1 FR2664080A1 FR9011215A FR9011215A FR2664080A1 FR 2664080 A1 FR2664080 A1 FR 2664080A1 FR 9011215 A FR9011215 A FR 9011215A FR 9011215 A FR9011215 A FR 9011215A FR 2664080 A1 FR2664080 A1 FR 2664080A1
- Authority
- FR
- France
- Prior art keywords
- signal
- data
- dlb
- inverted
- data input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
- Polymerisation Methods In General (AREA)
Abstract
Le circuit de pilotage d'écriture de dispositif de mémoire à semiconducteur comprend des moyens d'entrée de données (3) comprenant une partie d'entrée de données non inversées (4) et une partie d'entrée de données inversées (5) pour transmettre en formant circuit tampon un signal de données reçu en entrée (DIN) et un signal de données inversé (DINB), en réponse à un signal de validation d'écriture (WE); des moyens générateurs d'impulsions (6) produisant un premier signal impulsionnel de commande (WN) produit en réponse à une transition de niveau du signal d'entrée de données (DIN) ou du signal d'entrée de donnée inversé (DINB), et un deuxième signal impulsionnel de commande à phase inversée (WP) dérivé du premier signal impulsionnel de commande (WN) en réponse à un signal de validation d'écriture inversé (WEB); des moyens de transmission (7) pour transmettre les données inversées (DATAB) et non inversées (DATA) qui ont été transmises par des circuits formant tampon à une paire de lignes de données (DL, DLB) en réponse au premier signal impulsionnel de commande (WN); et des moyens de précharge (8) pour précharger la paire de lignes de données (DL, DLB) en réponse au deuxième signal impulsionnel de commande (WP).
Description
1 2664080
CIRCUIT DE PILOTAGE D'ECRITURE AYANT DES
MOYENS DE PRECHARGE
La présente invention concerne un composant mémoire à semiconducteur et notamment un circuit de pilotage d'écriture de dispositif de mémoire à
semiconducteur, ayant un moyen de précharge.
Dans le domaine des mémoires à semiconducteur, il y a un besoin accru de vitesse de fonctionnement élevée associé à l'augmentation de densité d'intégration des dispositifs de mémoire à semiconducteur, et l'augmentation de la vitesse de fonctionnement des mémoires à semiconducteur s'est accompagné d'une augmentation du bruit dans -ces circuits. Un procédé proposé pour augmenter la vitesse de fonctionnement des composants mémoire à semiconducteur est la détection de transition d'adresse, dans laquelle les signaux d'horloge ne sont pas fournis de l'extérieur et sont produits de manière interne par détection des changements des signaux d'adresse ou de commande Plus précisément, puisque le fonctionnement de la mémoire en lecture ou en écriture a lieu après précharge des lignes de données avec une tension prédéterminée pour le fonctionnement en lecture ou en écriture en utilisant une impulsion interne, la
vitesse de fonctionnement peut être augmentée.
Toutefois, lorsque l'on précharge les lignes de données, les intervalles de temps nécessaires pour charger les lignes de la tension de la masse Vss à la tension d'alimentation Vcc sont longs, et du bruit est produit à l'intérieur de la puce de mémoire pendant la précharge des lignes de données qui ont une grande excursion de tension, ce qui influe défavorablement sur
le fonctionnement du dispositif de mémoire.
Pour résoudre le problème décrit ci-dessus, un procédé pour réduire l'excursion du signal des lignes de données a été proposé et décrit à la page 1214 de "IEEE Journal of Solid-State Circuits", vol. 24, n 5, octobre 1989 Ce procédé est efficace dans le cas de l'exécution d'une opération de lecture continue, mais n'est pas satisfaisant en ce qui concerne la vitesse de fonctionnement et la réduction du bruit lorsqu'une opération de lecture est effectuée après une opération d'écriture Plus précisément, puisqu'un circuit de pilotage d'écriture fournit aux lignes de données respectives la tension de la masse Vss et la tension d'alimentation Vcc, ou la tension de la masse et la tension d'alimentation moins la tension de seuil du transistor NMOS (Vcc Vtn) pendant l'exécution de l'opération d'écriture, de longs intervalles de temps sont nécessaires pour précharger la ligne de données à la tension d'alimentation Vcc ou à la tension d'alimentation moins la tension de seuil du transistor NMOS (Vcc Vtn) nécessaire lorsque la ligne de données est préchargée pour effectuer une opération de lecture
après une opération d'écriture, ce qui crée du bruit.
Pour expliquer ce type de procédé classique en détail, on considère notamment la figure 1, sur laquelle un autre circuit de pilotage d'écriture classique de mémoire vive statique, ou mémoire SRAM,
est représenté.
Le circuit de pilotage d'écriture est relié à une paire de bornes d'entrée de données DL et DLB reliées à une cellule de mémoire MC par l'intermédiaire des portes d'entrée/sortie l OG Le circuit de pilotage d'écriture comprend un circuit de pilotage à données non inversées 1 qui n'inverse pas le signal d'entrée de donnée DIN appliqué aux bornes d'entrée de données en provenance de l'extérieur en réponse au signal de validation d'écriture WE, et un circuit de pilotage à données inversées qui inverse le signal d'entrée de
3 2664080
données DIN en réponse au signal de validation
d'écriture WE.
Le circuit de pilotage à données non inversées 1 comprend une porte ET (NAND) NANDI fournissant un signal A en inversant le signal d'entrée de données DIN en réponse au signal de validation d'écriture WE, une porte ET NAND 2 et un inverseur INV 2 fournissant un signal B en réinversant le signal d'entrée 1 DINB qui a été obtenu en inversant le signal d'entrée de donnée DIN au moyen d'un inverseur INV 1, un transistor d'excursion haute MN 1 dont la grille reçoit le signal 1 et dont le drain est relié à la ligne de données non inversées DL, et un transistor d'excursion basse MN 2 dont la grille reçoit le signal B et dont le
drain est relié à la ligne de données non inversées-DL.
Le circuit de pilotage à données inversées 2 comprend une porte ET NAND 3 fournissant un signal C en inversant le signal de données d'entrée inversées DINB en réponse au signal de validation d'écriture WE, et une porte ET NAND 4 et un inverseur INV 3 fournissant un signal D en réinversant le signal d'entrée de données en réponse au signal de validation d'écriture WE, un transistor d'excursion haute MN 3 dont la grille reçoit le signal C et dont le drain est relié à la ligne de données inversées DLB, et un transistor d'excursion basse MN 4 dont la grille reçoit le signal D et dont le
drain est relié à la ligne de données inversées DLB.
Le fonctionnement du circuit de pilotage d'écriture classique représenté sur la figure 1 est expliqué ci-après en relation avec la figure 2 Lors de l'écriture d'une donnée dans la cellule de mémoire MC, lorsque le signal de validation d'écriture WE passe au niveau haut et que le signal d'entrée de données DIN passe du niveau haut au niveau bas, un signal d'entrée de donnée inversée DINB passant du niveau haut au niveau bas est fourni l'inverseur INVI Le signal d'entrée de données non inversées DIN avec le signal de validation d'écriture WE produisant le signal inversé A par l'intermédiaire de la porte ET NAND 1, et le signal d'entrée de données inversées DINB avec le signal de validation d'écriture WE produisent le signal réinversé B par l'intermédiaire de la porte ET NAND 2 et de l'inverseur INV 2 Ici, les signaux A et B passent de l'état bas à l'état haut Le signal A bloque le transistor d'excursion haute MN 1, et le signal B débloque le transistor d'excursion basse MN 2, ce qui met la ligne de données non inversées DL dans un état correspondant à la tension de la masse Vss, en produisant l'excursion basse Et le signal d'entrée de données inversées DINB avec le signal de validation d'écriture WE produisent le signal C par l'intermédiaire de la porte ET NAND 3, et le signal d'entrée de données non inversées DIN avec le signal de validation d'écriture WE produisent un signal non inversé D par l'intermédiaire de la porte ET NAND 4 et de l'inverseur INV 3 Ici, les signaux C et D passent du niveau haut au niveau bas Le signal C débloque le transistor d'excursion haute MN 3, et le signal D bloque le transistor d'excursion basse MN 4, ce qui met la ligne de données inversées DLB dans un état correspondant à la tension d'alimentation Vcc en
produisant l'excursion haute.
Lorsque le signal de validation d'écriture WE passe au niveau bas pour qu'une opération de lecture
soit effectuée après l'opération d'écriture décrite ci-
dessus, le signal A reste au niveau haut, le signal B passe du niveau haut au niveau bas, le signal C passe du niveau bas au niveau haut, et le signal D reste au niveau bas, ce qui a pour conséquence que les transistors M Nl, MN 2, MN 3 et MN 4 sont tous bloqués et que le circuit de pilotage d'écriture et la paire de
lignes de données sont électriquement séparés.
Lorsque les circuits préchargent la paire de lignes de données pour lire la donnée contenue dans la cellule de mémoire, puisqu'une ligne de la paire de lignes de données est mise à la tension d'alimentation Vcc et que l'autre ligne est mise à la tension de la masse Vss, un long intervalle de temps est nécessaire pour précharger ces lignes de données, et du bruit est produit lors de la précharge des lignes de données qui ont une grande excursion de tension, ce qui influe défavorablement sur le fonctionnement du dispositif de mémoire. Le but de l'invention est, par conséquent, de fournir un circuit de pilotage d'écriture amélioré qui augmente la vitesse d'exécution d'une opération de lecture faisant suite à une opération d'écriture en préchargeant les lignes de données après que la donnée est écrite dans la cellule de mémoire pendant
l'exécution de cette opération d'écriture.
L'invention a également pour but de fournir un circuit d'attaque d'écriture dans lequel l'excursion des lignes de données est réduite, ce qui a pour résultat une réduction du bruit lors du préchargement des lignes de données pour exécuter l'opération de lecture subséquente, en préchargeant les lignes de données à la valeur Vcc Vtn après que la donnée est écrite dans la cellule de mémoire pendant l'exécution
de l'opération d'écriture.
Ces buts sont atteints par un circuit de pilotage d'écriture selon l'invention, caractérisé en ce qu'il comprend: des moyens d'entrée de données pour réinverser ou inverser une donnée introduite en réponse à un signal de validation d'écriture; des moyens générateurs d'impulsions pour produire un premier signal impulsionnel de commande produit par la détection de changement d'état de la donnée non inversée et la détection de changement d'état de la donnée inversée, et un deuxième signal impulsionnel de commande obtenu en inversant la phase
6 2664080
du premier signal impulsionnel de commande en réponse au signal de validation d'écriture inversé; des moyens de transmission pour transmettre des données à une paire de lignes de données, respectivement, en réponse au premier signal impulsionnel de commande; et des moyens de précharge pour précharger la paire de lignes de données en
réponse au deuxième signal impulsionnel de commande.
Une forme de réalisation préférée de l'invention est décrite ci-après en relation avec les dessins annexés, dans lesquels: la figure 1 est un schéma de principe d'un circuit de pilotage d'écriture de l'art antérieur, la figure 2 est un chronogramme illustrant
le fonctionnement du dispositif de la figure 1, -
la figure 3 est un schéma de principe d'une forme de réalisation de l'invention, et la figure 4 est un chronogramme illustrant
le fonctionnement du dispositif de la figure 3.
Considérant la figure 3, on voit qu'un circuit de pilotage d'écriture selon l'invention comprend des moyens d'entrée de données 3, des moyens générateurs d'impulsions 6, des moyens de transmission 7, et des moyens de précharge 8, et est monté entre une borne d'entrée à laquelle est appliqué un signal de données provenant de l'extérieur et une paire de lignes de données internes reliées à une cellule de mémoire
pour mémoriser le signal de données.
Les moyens d'entrée de données 3 comprennent une partie d'entrée de données non inversées 4 et une partie d'entrée de données inversées 5 La partie d'entrée de données non inversées 4 se compose d'un inverseur INV 4 fournissant en sortie le signal d'entrée de données inversé DINB après avoir inversé le signal d'entrée de données DIN, une porte ET NAND 5 fournissant un signal de données D après avoir inversé le signal d'entrée de données DINB en réponse à un signal de validation d'écriture WE, et des inverseurs INV 5 et INV 6 fournissant un signal de données transmis par circuit tampon DATA après avoir reçu en entrée un signal de donnée D La partie d'entrée de données inversées 5 se compose d'une porte ET NAND 6 fournissant un signal de données inversé DB après avoir inversé le signal d'entrée de données en réponse au signal de validation d'écriture WE, et des inverseurs INV 7 INV 8 fournissant un signal de données inversé DATAB transmis par des circuits formant tampons après avoir reçu un
signal de données inversé DB.
Les moyens générateurs d'impulsions 6 comprennent un premier circuit à retard inverseur I Dl fournissant un signal de données retardé inversé DH après avoir inversé et retardé le signal de donnée-non inversé D, un premier détecteur composé d'une porte NI (NOR) NORI qui détecte une transition descendante d'un signal de donnée DIN après avoir reçu le signal de donnée non inversé D et le signal de donnée retardé inversé DH, et fournit un signal impulsionnel OH ayant une largeur d'impulsion prédéterminée correspondant au temps de retard, un deuxième circuit à retard inverseur ID 2 fournissant un signal de donnée retardé inversé DBH après avoir inversé et retardé le signal de donnée inversé DB, un deuxième détecteur composé d'une porte NI NOR 2 qui détecte une transition ascendante du signal de donnée DIN après avoir reçu le signal de donnée inversé DB et le signal de donnée retardé inversé DBH, et fournit un signal impulsionnel OL ayant une largeur d'impulsion prédéterminée correspondant au temps de retard, une porte NI NOR 3 et un inverseur INV 9 fournissant un premier signal impulsionnel de commande WN après avoir reçu les signaux impulsionnels OL et OH, et une porte NI NOR 4 fournissant un deuxième signal impulsionnel de commande WP après avoir reçu les signaux impulsionnels OL et OH et un signal de
validation d'écriture inversée WEB.
8 2664080
Les moyens de transmission 7 comprennent des transistors NMOS MN 5 et MN 6 dont les grilles reçoivent un premier signal impulsionnel de commande WN qui est le signal de sortie de l'inverseur INV 9 et dont les drains sont reliés aux sorties des inverseurs INV 6 et INV 8, respectivement, et dont les sources sont reliées à une paire de lignes de données DL et DLB, respectivement. Les moyens de précharge 8 comprennent trois transistors NMOS MN 7, MN 8 et MN 9, les transistors MN 7 et MN 8 étant prévus pour précharger et le transistor MN 9 pour égaliser Les grilles respectives des transistors MN 7, MN 8 et MN 9 reçoivent le deuxième signal impulsionnel de commande WP qui est le signal de sortie de la porte NI NOR 4, et la source du transistor MN 7 et le drain du transistor MN 9 sont reliés à la ligne de données non inversées DL Les sources des transistors MN 8 et MN 9 sont reliées à la ligne de données inversées DLB, et les drains des transistors
MN 7 et MN 8 reçoivent la tension d'alimentation Vcc.
Le fonctionnement du circuit représenté sur la figure 3 est décrit ciaprès en relation avec le
chronogramme de la figure 4.
Pour écrire une donnée dans la cellule de mémoire, lorsque le signal de validation d'écriture WE passe au niveau haut et que le signal d'entrée de donnée DIN passe du niveau haut au niveau bas, le signal d'entrée de donnée inversée DINB passe du niveau bas au niveau haut à la sortie de l'inverseur INV 4 Le signal d'entrée de donnée inversée DINB est inversé par la porte ET NAND 5 et fournit alors le signal D passant du niveau haut au niveau bas Le signal d'entrée de donnée DIN est inversé par la porte ET NAND 6 et fournit alors un signal DB passant de l'état bas à l'état haut Le signal D est transmis par les inverseurs INV 5 et INV 6 formant circuits tampons et fournit alors un signal de donnée non inversée DATA passant du niveau haut au niveau bas Le signal DB est transmis par les inverseurs INV 7 et INV 8 formant circuits tampons et fournit alors un signal de donnée inversée DATAB passant du niveau bas au niveau haut En outre, le signal D est inversé par le premier circuit à retard inverseur IDI et retardé d'un temps tp et fournit ensuite un signal DH passant du niveau bas au niveau haut Le signal DB est inversé par le deuxième circuit à retard inverseur ID 2 et retardé d'un temps tp et fournit ensuite un signal DBH qui passe du niveau haut au niveau bas Ici, le temps de retard tp est choisi suffisamment long pour pouvoir écrire une donnée dans la cellule de mémoire par le premier circuit à retard inverseur I Dl et le deuxième circuit à retard
inverseur ID 2.
Les signaux D et DH sont appliqués à la porte NI NOR 1 pour détecter une transition descendante du signal D et une transition ascendante du signal DH et produire un signal impulsionnel positif OH ayant une largeur d'impulsion égale au temps de retard tp, et lorsque le signal D passe du niveau bas au niveau haut, la porte NI NOR 1 fournit un signal au niveau bas Les signaux DB et DBH sont appliqués à une porte NI NOR 2 pour détecter une transition descendante du signal DB et une transition ascendante du signal DBH et fournir un signal impulsionnel positif ayant une largeur d'impulsion égale au temps de retard tp, et la porte NI NOR 2 fournit un signal OL au niveau bas lorsque le signal DB passe du niveau bas au niveau haut Ainsi, le premier circuit à retard inverseur ID 1 et la porte NI NORI, ainsi que le deuxième circuit à retard inverseur ID 2 et la porte NI NOR 2 servent à détecter la transition du niveau haut au niveau bas des signaux D
et DB, respectivement.
La porte NI NOR 3 et l'inverseur INV 9 fournissent un premier signal impulsionnel de commande positif WN ayant une largeur d'impulsion égale au temps de retard tp après avoir reçu les signaux OL et OH Par ailleurs, une porte NI NOR 4 fournit un deuxième signal impulsionnel de commande, négatif à phase inversée WP à partir du premier signal impulsionnel de commande WN après avoir reçu les signaux OL et OH et le signal de validation d'écriture inversé WEB à niveau bas Lorsque le premier signal impulsionnel de commande WN passe du niveau bas au niveau haut, les transistors MN 5 et MN 6 sont débloqués et alors un signal de donnée DATA à niveau bas est transmis à la ligne de données non inversées DL, et un signal de donnée inversée DATAB à niveau haut est transmis à la ligne de données inversées DLB Ici, le signal de donnée inversé à niveau haut est transmis en valeur réduite Vcc Vtn par le transistor MN 5, et la largeur d'impulsion du premier signal impulsionnel de commande WN fixe le temps de transmission de la donnée Ensuite, lorsque le premier signal impulsionnel de commande WN passe du niveau haut au niveau bas, les transistors MN 5 et MN 6 sont bloqués et alors la paire de signaux DATA et DATAB, d'une part, et la paire de lignes de données DL et DLB sont séparées électriquement Lorsque le deuxième signal impulsionnel de commande WP passe de l'état haut à l'état bas, les transistors de précharge MN 7 et MN 8 et le transistor d'égalisation MN 9 sont bloqués et alors les moyens de précharge MN 7, MN 8 et MN 9, et la paire de lignes de données DL et DLB sont séparés électriquement Après que la paire de données DATA et DATAB a été transmise à la paire de lignes de données DL et DLB, lorsque le deuxième signal impulsionnel de commande WP passe du niveau bas au niveau haut, le transistor d'égalisation MN 9 est débloqué et la paire de lignes de données DL et DLB est égalisée à un potentiel équivalent et les transistors de précharge MN 7 et MN 8 sont débloqués et ensuite la paire de lignes de données est préchargée à la tension Vcc Vtn Le circuit de pilotage d'écriture selon il l'invention sépare électriquement la paire de lignes de données DL et DLB des moyens d'entrée de données 3 après que la paire de données DATA et DATAB a été écrite dans la cellule de mémoire, et ensuite charge la paire de lignes de données DL et DLB à la tension Vcc Vtn, même si le signal d'entrée de donnée a changé ou si seul le signal de validation d'écriture inversé WEB passe du niveau haut au niveau bas sans qu'il y ait de
changement du signal d'entrée de donnée DIN.
Lors de la lecture de donnée contenue dans la cellule de mémoire, après précharge de la paire de lignes de données DL et DLB, lorsque le signal de validation d'écriture WE passe à l'état bas, le signal de validation d'écriture inversé WEN passe à l'état haut, ce qui blqoue les moyens de transmission MN 5 et MN 6, ainsi que les moyens de précharge MN 7, MN 8 et MN 9, et alors la paire de lignes de données DL et DLB est séparée électriquement du circuit de pilotage d'écriture De plus, lors de la précharge des lignes de données, la précharge est effectuée non pas à partir de Vss, mais de Vcc Vtn, de sorte que le temps de précharge est réduit, la vitesse de fonctionnement est augmentée et l'excursion de tension des lignes de données est réduite, ce qui réduit le bruit qui peut donner lieu à un défaut de fonctionnement à l'intérieur
de la puce.
Ainsi, le circuit d'attaque d'écriture selon l'invention, lors de l'exécution d'une opération d'écriture, précharge une paire de lignes de données après avoir écrit la donnée dans la cellule de mémoire, de sorte que lorsqu'une opération de lecture subséquente et effectuée, il peut augmenter la vitesse de fonctionnement de la mémoire et réduire le bruit produit pendant la précharge des lignes de données grâce à la réduction de l'excursion de tension des
lignes de données.
12 2664080
Claims (9)
1 Circuit de pilotage d'écriture de composant mémoire à semiconducteur, caractérisé en ce qu'il comprend: des moyens d'entrée de données ( 3) comprenant une partie d'entrée de données non inversées ( 4) et une partie d'entrée de données inversées ( 5) pour transmettre en formant circuit tampon un signal de données (DIN) appliqué en entrée et un signal de données inversées (DINB) en réponse à un signal de validation d'écriture (WE), des moyens générateurs d'impulsions ( 6) pour produire un premier signal impulsionnel de commande (WN) produit en réponse à une transition de niveau du signal d'entrée de données (DIN) ou du signal d'entrée de données inversées (DINB) et un deuxième signal impulsionnel de commande à phase inversée (WP) dérivé du premier signal impulsionnel de commande (WN), en réponse à un signal de validation d'écriture inversé
(WEB),
des moyens de transmission ( 7) pour transmettre les données inversée (DATAB) et non inversée (DATA) qui ont été transmises par des circuits formant tampons à une paire de lignes de données (DL, DLB) en réponse au premier signal impulsionnel de commande (WN), et des moyens de précharge ( 8) pour précharger la paire de lignes de données (DL, DLB) en réponse au
deuxième signal impulsionnel de commande (WP).
2 Circuit de pilotage d'écriture selon la revendication 1, caractérisé en ce que les moyens de transmission ( 7) séparent électriquement la paire de lignes de données (DL, DLB) des moyens d'entrée de données ( 3) immédiatement après avoir transmis le signal d'entrée de données (DIN) à la paire de lignes de données (DL, DLB) sous l'action du premier signal
impulsionnel de commande (WN).
3 Circuit de pilotage d'écriture selon la revendication 1, caractérisé en ce que les moyens de précharge ( 8) égalisent et préchargent la paire de lignes de données (DL, DLB) immédiatement après avoir transmis le signal d'entrée de données (DIN) à la paire de lignes de données (DL, DLB) sous l'action du
deuxième signal impulsionnel de commande (WP).
4 Circuit de pilotage d'écriture selon la revendication 2, caractérisé en ce que les moyens de transmission ( 7) séparent électriquement les moyens d'entrée de données ( 3) de la paire de lignes de données (DL, DLB) immédiatement après avoir transmis le signal d'entrée de donnée (DIN) à la paire de lignes de données (DL, DLB) lorsque le signal d'entrée de donnée (DIN) présente une transition du niveau ou que le signal de validation d'écriture (WE) passe du niveau bas au niveau haut sans que le signal d'entrée de
données (DIN) change.
Circuit de pilotage d'écriture selon la revendication 3, caractérisé en ce que les moyens de précharge ( 8) préchargent la paire de lignes de données (DL, DLB) après avoir transmis le signal d'entrée de données (DIN) à la paire de lignes de données (DL, DLB) lorsque le signal d'entrée de donnée (DIN) présente une transition de niveau ou que le signal de validation d'écriture (WE) passe du niveau bas au niveau haut sans
que le signal d'entrée de données (DIN) change.
6 Circuit de pilotage d'écriture selon la revendication 5, caractérisé en ce que les moyens générateurs d'impulsions ( 6) comprennent: un premier détecteur (NO Rl) pour détecter une transition descendante du signal d'entrée de données (DIN), un deuxième détecteur (NOR 2) pour détecter une transition ascendante du signal d'entrée de données
(DIN),
une première porte NI (NOR 3) et un inverseur (INV 9) pour produire le premier signal impulsionnel de commande (WN) après avoir combiné les signaux de sortie des premier et deuxième détecteurs (NOR 1, NOR 2), et une deuxième porte NI (NOR 4) pour produire le deuxième signal impulsionnel de commande (WP) après avoir répondu au signal de validation d'écriture inversé (WEB) et combiné les signaux de sortie (OH,-OL)
des premier et deuxième détecteurs (NOR 1, NOR 2).
7 Circuit de pilotage d'écriture selon la revendication 6, caractérisé en ce que les premier et deuxième détecteurs (NOR 1, NOR 2), respectivement, comportent des moyens de retard inverseurs (ID 1, ID 2) et une porte NI (NOR 1, NOR 2), et produisent un signal de détection (OH, OL) ayant une largeur d'impulsion prédéterminée à partir de la transition de niveau du
signal d'entrée de données (DIN).
8 Circuit de pilotage d'écriture selon la revendication 7, caractérisé en ce que la largeur d'impulsion prédéterminée est fixée pour correspondre à un temps suffisant pour effectuer complètement la transmission d'une donnée à la paire de lignes de
données (DL, DLB).
9 Circuit de pilotage d'écriture selon la revendication 8, caractérisé en ce que les moyens de transmission ( 7) comprennent des moyens d'entrée de données et deux transistors NMOS respectivement montés entre la paire de lignes de données (DL, DLB) et les moyens d'entrée de données, les grilles respectives des transistors NMOS recevant le premier signal
impulsionnel de commande (WN).
Circuit de pilotage d'écriture selon la revendication 9, caractérisé en ce que les moyens de précharge ( 8) comprennent: un premier transistor NMOS (MN 7) dont la grille reçoit le deuxième signal impulsionnel de commande (WP), le drain reçoit une tension d'alimentation Vcc, et la source est reliée à la ligne de données non inversées (DL), un deuxième transistor NMOS (MN 8) dont la grille reçoit le deuxième signal impulsionnel de commande (WP), le drain reçoit la tension d'alimentation (Vcc), et la source est reliée à la ligne de données inversées (DLB), et un troisième transistor NMOS (MN 9) dont la grille reçoit le deuxième signal impulsionnel de commande (WP), le drain est relié à la ligne de données non inversées (DL), et la source est reliée à la ligne
de données inversées (DLB).
11 Circuit de pilotage d'écriture selon la revendication 10, caractérisé en ce que les moyens de transmission ( 7) et les moyens de précharge ( 8) sont rendus inopérants lorsqu'une opération de lecture est effectuée.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900009877A KR920010345B1 (ko) | 1990-06-30 | 1990-06-30 | 선충전수단을 구비한 라이트 드라이버(write driver) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2664080A1 true FR2664080A1 (fr) | 1992-01-03 |
| FR2664080B1 FR2664080B1 (fr) | 1993-12-10 |
Family
ID=19300736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9011215A Expired - Lifetime FR2664080B1 (fr) | 1990-06-30 | 1990-09-11 | Circuit de pilotage d'ecriture ayant des moyens de precharge. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5121356A (fr) |
| JP (1) | JPH0713876B2 (fr) |
| KR (1) | KR920010345B1 (fr) |
| DE (1) | DE4027535A1 (fr) |
| FR (1) | FR2664080B1 (fr) |
| GB (1) | GB2245730B (fr) |
| IT (1) | IT1243713B (fr) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| FR2665972B1 (fr) * | 1990-08-17 | 1992-10-16 | Sgs Thomson Microelectronics | Circuit de precharge de lecture pour memoire en circuit integre. |
| US5305268A (en) * | 1990-12-13 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column equilibrate on change of data during a write cycle |
| KR960000600B1 (ko) * | 1992-12-31 | 1996-01-09 | 현대전자산업주식회사 | 펄스 쓰기 드라이버 회로 |
| US5546338A (en) * | 1994-08-26 | 1996-08-13 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of differential data lines |
| US5453951A (en) * | 1994-08-26 | 1995-09-26 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of complementary data lines following write cycle in memory circuits |
| JP2684524B2 (ja) * | 1994-09-19 | 1997-12-03 | 正志 吉岡 | 浮沈分離機 |
| US5504711A (en) * | 1994-09-30 | 1996-04-02 | Lu; Hsindao | Bit lines write circuit for SRAM memories |
| KR0127216B1 (ko) * | 1994-11-24 | 1998-04-02 | 문정환 | 반도체 메모리장치 |
| KR970029803A (ko) * | 1995-11-03 | 1997-06-26 | 김광호 | 반도체 메모리장치의 프리차지 회로 |
| US5907250A (en) * | 1997-05-16 | 1999-05-25 | International Business Machines Corporation | Transition detector with timer |
| US6014281A (en) * | 1997-12-04 | 2000-01-11 | International Business Machines Corporation | Using a read element and a read/write coupling path to detect write-safe conditions |
| US6201653B1 (en) | 1998-06-12 | 2001-03-13 | International Business Machines Corporation | By-pass write drivers for high-performance data recording |
| JP2002074957A (ja) * | 2000-08-24 | 2002-03-15 | Fujitsu Ltd | 半導体記憶装置、及びその制御方法 |
| DE10146185B4 (de) * | 2001-09-19 | 2006-11-02 | Infineon Technologies Ag | Verfahren zum Betrieb eines Halbleiterspeichers und Halbleiterspeicher |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS592997B2 (ja) * | 1980-05-22 | 1984-01-21 | 富士通株式会社 | スタテイツクメモリ |
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPS6254891A (ja) * | 1985-09-03 | 1987-03-10 | Sony Corp | ライトリカバリ回路 |
| US4689771A (en) * | 1986-03-03 | 1987-08-25 | Motorola, Inc. | Memory with improved write mode to read mode transition |
| NL8602450A (nl) * | 1986-09-29 | 1988-04-18 | Philips Nv | Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit. |
| JPS63225994A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| KR900004635B1 (ko) * | 1987-06-27 | 1990-06-30 | 삼성반도체통신 주식회사 | 반도체 메모리장치의 충전 및 등화회로 |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1990
- 1990-06-30 KR KR1019900009877A patent/KR920010345B1/ko not_active IP Right Cessation
- 1990-08-15 GB GB9017913A patent/GB2245730B/en not_active Expired - Fee Related
- 1990-08-29 JP JP22950290A patent/JPH0713876B2/ja not_active Expired - Lifetime
- 1990-08-31 DE DE4027535A patent/DE4027535A1/de active Granted
- 1990-08-31 IT IT02135190A patent/IT1243713B/it active IP Right Grant
- 1990-09-06 US US07/578,768 patent/US5121356A/en not_active Expired - Lifetime
- 1990-09-11 FR FR9011215A patent/FR2664080B1/fr not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| IT9021351A0 (it) | 1990-08-31 |
| US5121356A (en) | 1992-06-09 |
| JPH0461692A (ja) | 1992-02-27 |
| GB2245730A (en) | 1992-01-08 |
| IT1243713B (it) | 1994-06-21 |
| JPH0713876B2 (ja) | 1995-02-15 |
| KR920001517A (ko) | 1992-01-30 |
| GB9017913D0 (en) | 1990-09-26 |
| GB2245730B (en) | 1994-08-10 |
| KR920010345B1 (ko) | 1992-11-27 |
| DE4027535A1 (de) | 1992-01-09 |
| IT9021351A1 (it) | 1992-03-02 |
| DE4027535C2 (fr) | 1992-07-16 |
| FR2664080B1 (fr) | 1993-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2664080A1 (fr) | Circuit de pilotage d'ecriture ayant des moyens de precharge. | |
| EP0624878B1 (fr) | Circuit intégré à semi-conducteurs | |
| FR2716999A1 (fr) | Dispositif de mémoire synchrome à semi-conducteur ayant une fonction de précharge automatique. | |
| EP0918333A2 (fr) | Système de transmission de signal utilisant la méthode PRD, circuit de réception pour être utilisé dans ce système de transmission de signal, et dispositif de mémoire à semiconducteurs à laquelle ce système de transmission de signal est appliquée | |
| US7518947B2 (en) | Self-timed memory having common timing control circuit and method therefor | |
| JP3825188B2 (ja) | 半導体装置及びプリチャージ方法 | |
| US10446218B2 (en) | Apparatuses and methods for configurable command and data input circuits forsemiconductor memories | |
| US5841719A (en) | Data latching circuit for read-out operations of data from memory device | |
| US6212117B1 (en) | Duplicate bitline self-time technique for reliable memory operation | |
| WO2001082304A1 (fr) | Dispositif de stockage a semi-conducteur | |
| EP0306392B1 (fr) | Circuit de détection de transitions d'adresses | |
| US5576641A (en) | Output buffer | |
| JP4379641B2 (ja) | データ読み出し回路 | |
| US7995411B2 (en) | Sensing and latching circuit for memory arrays | |
| JP2828963B2 (ja) | 半導体メモリ装置のデータ出力制御回路 | |
| US6496443B2 (en) | Data buffer control circuits, integrated circuit memory devices and methods of operation thereof using read cycle initiated data buffer clock signals | |
| FR2647581A1 (fr) | Circuit pour l'ajustement d'un niveau de tension de sortie de donnees dans un dispositif de memoire a semiconducteurs | |
| US5886947A (en) | Semiconductor memory device with shared data input/output line | |
| US5247482A (en) | Semiconductor memory device with high speed write operation | |
| US5828239A (en) | Sense amplifier circuit with minimized clock skew effect | |
| FR2676854A1 (fr) | Procede pour precharger des lignes d'entree/sortie d'un dispositif de memoire. | |
| FR2607955A1 (fr) | Dispositif d'autosynchronisation des circuits de sortie d'une memoire | |
| FR2683934A1 (fr) | Circuit pour augmenter la vitesse de fonctionnement d'un dispositif de memoire a semi-conducteur. | |
| KR100625818B1 (ko) | 글로벌 데이터 버스 래치 | |
| KR100373350B1 (ko) | 저전력 내장형 에스램 |