FR2594614A1 - Systeme de commutation de communications - Google Patents

Abstract

Le système permet d'acheminer des signaux de voix et de données et des signaux de message entre une pluralité de circuits périphériques dans un ou plusieurs sous-systèmes périphériques BAIE 1, ..., BAIE N et une unité de commande principale. Chaque sous-système comprend une matrice de commutation périphérique 21 commandée par un processeur 13, 29 pour commuter les signaux de voix et de données entre des circuits périphériques prédéterminés et la matrice de commutation de circuit. Les signaux de voix, de données et de message sont transmis par une matrice de commutation de circuit 5 de l'unité principale sur des canaux temporels prédéterminés. Les signaux de message sont transmis par un circuit de commande de communication 7 associé à l'unité principale et à chacun des sous-systèmes selon un protocole de liaison de données orienté par bit. Les signaux de message sont transmis de façon asynchrone durant un ou plusieurs canaux temporels alloués prédéterminés de la matrice 5. Le protocole de liaison de données garantit la transmission sans erreur d'une pluralité de signaux de message. (CF DESSIN DANS BOPI)

Description

La présente invention concerne des systèmes de commutation de

communications en général et, en particulier, un système pour commuter et acheminer des signaux numériques de voix, de données et de message entre une pluralité de périphériques et une unité. de commande principale. On a utilisé, jusqu'ici, des systèmes de commutation, tels que des autocommutateurs privés, pour acheminer des signaux de voix et de données entre des périphériques locaux et distants, tels que des postes d'abonnés, des terminaux et des postes de données, et pour engendrer et recevoir des signaux de message ou de supervision dans les périphériques. En pratique, des signaux de message sont transmis entre les périphériques et un ou plusieurs circuits de commande d'un autocommutateur privé pour indiquer des évènements en temps réel tels que le décrochage ou le déclenchement de sonnerie d'un poste d'abonné, etc. Entre les périphériques et les autocommutateurs privés sont généralement prévus des circuits périphériques spéciaux qui comportent

souvent des convertisseurs analogique-numérique et numérique-

analogique pour numériser des signaux vocaux en signaux modulés par

impulsions codées (MIC).

Diverses conventions ou normes ont été adoptées par les constructeurs d'autocommutateurs privés pour faciliter la commutation et la messagerie de signaux numériques de voix et de données. Une telle convention a été développée par les Compagnies Bell System, et elle est connue dans la technique sous le nom de porteur T1. Selon cette convention, les signaux numériques sont arrangés en "trames" composées de 24 canaux de signaux MIC et de signaux de données. Chaque canal est formé d'un signal de données ou d'un signal MIC de 8 bits, et le débit de transmission est d'environ 1,544 Mbit/s. Ainsi, une "trame" de signaux numériques comprend 193 bits arrangés en 24 canaux

de 8 bits et un bit de trame ou de synchronisation.

Les signaux de message sont transmis entre un circuit de commande principal de l'autocommutateur privé et un périphérique en remplaçant le bit de poids le plus faible d'un signal de voix MIC émis sur un canal prédéterminé par un bit de commande. Les signaux MIC sont reçus par l'autocommutateur privé ou le périphérique et les bits de commande sont extraits de signaux MIC successifs et assemblés ou reconstitués pour former des signaux de message numérique qui sont appliqués & un ou plusieurs circuits de commande pour mettre en oeuvre des événements en temps réel, tels que la génération d'une tonalité d'invitation à numéroter vers une ligne décrochée, etc. La convention de porteur T1 présente comme inconvénient que du bruit aléatoire est injecté dans le signal de voix MIC du fait que le bit de poids le plus faible de ce dernier est remplacé par un bit de commande. De plus, bien qu'on puisse se servir d'un canal de voix MIC pour émettre un bit de commande, un canal portant des données ne peut être utilisé à cette fin car, en pratique, il en résulterait une détérioration du signal de données et une perte de l'intégrité des données. Un autre inconvénient de cette convention est que les signaux de message ne peuvent être transmis indépendamment des signaux de voix

MIC car les bits de commande sont incorporés dans les signaux MIC.

Dans un autre système connu, décrit dans le brevet français n 2 548 506, on utilise des circuits séparés pour commuter des signaux de voix et de données, d'une part, et des signaux de message, d'autre part. Dans ce brevet, on utilise des circuits de commutation digitaux principaux et périphériques ou des commutateurs pour transmettre et acheminer des signaux de voix MIC et de données entre divers périphériques, et un commutateur de message séparé pour transmettre des signaux de message entre un circuit de commande principal et un ou

plusieurs processeurs de commande de périphériques.

En utilisant un commutateur spécifique dans ce brevet pour transmettre les signaux, on surmonte l'inconvénient que présente la convention de porteur T1 dans laquelle du bruit aléatoire est injecté dans le signal de voix. De plus, le commutateur de message spécifique est capable de transmettre un grand nombre de signaux de message en peu de temps dans les périodes o le trafic de signaux de message est élevé, comme pendant une initialisation ou un démarrage de système, etc. Cependant, des circuits et un câblage supplémentaires importants étaient nécessaires pour réaliser le commutateur de message

spécifique. On a trouvé que de tels circuits et câblages supplé-

mentaires n'étaient pas souhaitables parce qu'ils étaient chers et

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qu'ils occupaient beaucoup de place en cartes de circuit. De plus, le circuit de commande principal et les processeurs de commande périphériques devaient réaliser des sous-programmes de contr8le d'erreur sur les signaux de message reçus et produire pour chacun, en réponse, des accusés de réception. Ces opérations diminuent sensiblement les performances du système car elles nécessitent la mise

en oeuvre d'un nombre important de cycles de processeur.

Un autre circuit connu est décrit US A 4 322 843 intitulé "Dispositif de communication d'information de commande pour un système de commutation temporelle". Dans ce brevet, est décrit un système de commutation temporelle dans lequel on utilise des processeurs de commande distribués pour échanger des messages de commande et compléter des trajets de parole entre des abonnés. Chaque message de commande comprend une partie adresse définissant la destination du

message de commande et il est transmis à un commutateur spatio-

temporel durant des canaux d'intervalle de temps prédéterminés sur une paire associée de lignes entrantes et sortantes temporellement

multiplexées reliées au processeur de commande distribué corres-

pondant. Les représentations de la parole sont transmises sur la même paire de lignes que le message de commande. Une unité de commande centrale et une pluralité d'unités de commande périphériques échangent

des messages de commande en utilisant des canaux sélectés tempo-

rellement multiplexés, le reste des canaux étant utilisés pour porter les signaux de voix. Chaque message de commande comprend une pluralité de mots de commande et chaque canal de commande peut transmettre un

mot par trame.

Dans le brevet US A 4 322 843, un canal donné est défini en tant que canal de commande pour une paire unique de lignes de multiplex temporels. Par exemple, si le canal 1 est prévu comme canal de

commande sur une paire prédéterminée de lignes multiplexées temporel-

lement, aucune autre paire de lignes multiplexées temporellement n'utilisera le canal 1 comme canal de commande. Durant chaque intervalle de temps ayant la m&me désignation numérique que le canal de commande prédéterminé défini, une unité de commutation de multiplex temporels principale reçoit le message de commande porté par le canal de commande prédéterminé et l'applique par la ligne temporellement

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multiplexée sortante (par rapport à l'unité de commande périphérique) à une porte de sortie spécifique de l'unité de commutation reliée à une entrée d'une unité de distribution de commande principale. De façon similaire, durant le même intervalle de temps, l'unité de commutation multiplexée temporellement relie une sortie de l'unité de distribution de commande principale à une porte d'entrée spécifique prédéterminée correspondante de l'unité de commutation multiplexée temporellement pour transmettre un autre message de commande à l'autre paire de lignes multiplexées temporellement pour réception par l'unité de commande périphérique. L'unité de distribution de commande détermine la destination propre du message de commande reçu et retransmet ce dernier à la porte d'entrée sus-mentionnée de l'unité de commutation multiplexée temporellement par un canal ayant la même désignation numérique que le canal de commande associé à l'unité de

destination.

Comme à chaque unité de commande périphérique, est associé un canal de commande unique, le nombre d'unités de commande périphériques est limité au nombre de canaux par trame, limitant ainsi la

possibilité d'extension du système.

Selon la présente invention, il est prévu un système de communication pour commuter des signaux de voix MIC et des signaux de données au moyen d'une matrice de commutation, pour raccorder une pluralité de périphériques reliés à des sous-systèmes périphériques, et aussi pour prévoir l'émission et la réception de signaux de message sur un ou plusieurs canaux alloués de la matrice de commutation. Selon l'exemple de réalisation préféré de la présente invention, les canaux sont alloués dynamiquement pour s'adapter aux diverses valeurs du trafic des signaux de message. Les canaux alloués sont multiplexés par l'intermédiaire de la matrice de commutation pour établir une répartition temporelle des mêmes canaux de messagerie pour chaque sous-système périphérique, contrairement au système décrit dans le brevet US A 4 322 843 o chaque unité de commande périphérique comporte un canal de messagerie spécifique. Le multiplexage temporel des canaux alloués permet une extension simple du nombre de sous-systèmes périphériques reliés au système. Donc, le nombre de sous-systèmes reliables au système n'est pas limité au nombre de canaux dans une trame, contrairement au système décrit dans le brevet

américain déjà cité.

Les signaux de message sont transmis selon un protocole qui comprend des caractéristiques de détection d'erreur et de synchro- nisation pour garantir la transmission sans erreur des signaux de message, afin de surmonter les inconvénients du dispositif décrit dans le brevet N 2 548 506 qui demandait un temps de traitement important pour mettre en oeuvre des programmes de contr8le d'erreur. De plus, selon le protocole utilisé dans la présente invention, une pluralité de signaux de message peut être concaténée dans un paquet de message unique, nécessitant un accusé de réception unique de l'unité de commande principale ou du processeur, en diminuant ainsi le temps consommé pour les multiples accusés de réception nécessaires dans le

dispositif du brevet français mentionné ci-dessus.

Etant donné l'allocation de canaux de commutation entiers pour la transmission de signaux de message, la présente invention surmonte les inconvénients de la convention de porteur T1 connue selon laquelle on devait remplacer les bits MIC par des bits de signaux de message, d'o résultait du bruit supplémentaire. Ainsi, selon la présente invention, on n'a besoin ni de circuits ni de câblages supplémentaires pour réaliser un commutateur de message spécifique, comme dans le

dispositif décrit dans le brevet français mentionné ci-dessus.

De plus, comme, dans l'exemple de réalisation préféré, le nombre de canaux par trame alloués à la transmission de signaux de message peut varier dynamiquement sous la commande du processeur, la présente invention permet de transmettre effectivement un grand nombre de signaux de message par trame durant les périodes de trafic élevé de signaux de message, telles qu'une initialisation ou une mise en route du système, etc. D'une manière générale, l'invention concerne un système de communication comprenant une unité de commande principale pour commander une commutation de multiplex temporels de signaux de voix et de données, un ou plusieurs sous-systèmes périphériques pour émettre vers une pluralité de périphériques qui leur sont reliés les signaux de voix et de données, ou les en recevoir, sur des canaux à intervalles de temps prédéterminés, et une matrice de commutation reliée à l'unité de commande principale et aux sous-systèmes

périphériques, pour réaliser une commutation de multiplex spatio-

temporels des signaux de voix et de données entre les sous-systèmes, sous la commande de l'unité de commande principale. Selon l'invention, il y a encore une ou plusieurs unités de commande de communication reliées à un ou plusieurs sous-systèmes périphériques sur la matrice de commutation pour émettre des signaux de message de couche de réseau vers les soussystèmes, et les en recevoir, et, en réponse, émettre des signaux de message de couche de liaison vers la matrice de commutation, et les en recevoir, sur d'autres canaux à intervalle de temps prédéterminés. D'autres unités de commande de communication sont reliées à l'unité de commande principale et à la matrice de commutation pour émettre et recevoir les signaux de message de couche de liaison reçus et émis par une ou plusieurs unités de commande périphériques par l'intermédiaire de la matrice de commutation, et, en réponse, émettre les signaux de message de couche de réseau vers l'unité de commande principale, et les en recevoir, et chaque unité de commande de communication comporte un circuit pour détecter les erreurs dans la transmission des signaux de message et, en réponse, faire retransmettre les signaux de message, afin de réaliser une émission et une réception de signaux de message sans erreur simultanément à l'émission et à la réception de signaux de voix et de données. Plus particulièrement, l'invention concerne en un système de message qu'on utilise dans un système de communication comprenant une

unité de commande centrale, un ou plusieurs sous-systèmes péri-

phériques, et une matrice de commutation pour réaliser une commutation de multiplex spatio-temporels des canaux temporels portant des signaux de voix et de données numériques entre les sous-systèmes périphériques sous le contr8le de l'unité de commande principale. Le système comprend une ou plusieurs unités de commande de communication reliées à un ou plusieurs sous-systèmes périphériques et à la matrice de commutation, pour émettre des signaux de message de couche de réseau vers des sous-systèmes, et les en recevoir, et, en réponse, émettre des signaux de message de couche de réseau vers la matrice de

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commutation, et les en recevoir, sur des canaux à intervalles de temps prédéterminés. L'invention comporte, de préférence, une autre unité de commande de communication reliée à l'unité de commande principale et à la matrice de commutation, pour émettre et recevoir les signaux de message de couche de liaison reçus et émis par la ou les unités de commande de communication par l'intermédiaire de la matrice de commutation, et, en réponse, émettre des signaux de message de couche de réseau vers l'unité de commande centrale, et les en recevoir, et un circuit relié à chacune des unités de commande de communication pour détecter les erreurs dans la transmission des signaux de message et, en réponse, faire retransmettre les signaux de message, afin de réaliser une émission et une réception de signaux de message sans erreur, simultanément à l'émission et à la réception de signaux de

voix et de données.

On considère qu'un homme de métier à qui s'adresse cette

description connait les concepts de commutation et de téléphonie

numériques, la programmation des microprocesseurs, la structure et le fonctionnement de périphériques tels que des jonctions analogiques, des circuits de ligne analogiques, des jonctions numériques, des générateurs et des récepteurs de tonalité, des circuits de lancement enregistré, etc., qui communiquent par des circuits périphériques avec les sous-systèmes périphériques. Il est prévu que les termes "commutateur de circuit" et "commutateur périphérique" désignent des appareils qui commutent une pluralité de lignes portant des canaux temporels de signaux numériques à d'autres lignes de même type ou de types différents. Le terme "signal de message" désigne un signal de

commande, ou encore de supervision ou d'instruction.

On comprendra mieux l'invention à la lecture de la description

détaillé ci-dessous, faite en relation avec les desssins joints, parmi lesquels: la Fig. 1 est un bloc-diagramme de l'invention dans sa forme la plus large, la Fig. 2 est un bloc-diagramme schématique d'une partie d'une matrice de commutation dans un exemple de réalisation préféré de la présente invention, les Figs. 3A et 3B sont des blocs-diagrammes d'une partie de matrice de commutation périphérique dans l'exemple de réalisation préféré, les Figs. 4A et 4B sont des blocs-diagrammes de l'élément de commutation de base utilisé dans la présente invention, la Fig. 5 est un diagramme schématique d'un conducteur/récepteur équilibré et d'un circuit de commutation périphérique selon l'exemple de réalisation préféré de l'invention, la Fig. 6 est un diagramme schématique d'un microprocesseur ADM, DRAM, d'une unité de commande de communication et d'un circuit d'allocation de canal d'un sous-système périphérique selon l'exemple de réalisation préféré, et la Fig. 7 est un diagramme schématique du microprocesseur ADM, DRAM, de l'unité de commande de communication et du circuit d'allocation de canal de l'unité de commande principale selon

l'exemple de réalisation préféré.

A la Fig. 1, un processeur de commande principal 1 est relié par l'intermédiaire d'un bus de commande 3 à une matrice de commutation de circuit 5, un circuit de commande de communication 7, un circuit de

commande ADM 9 et une mémoire dynamique à accès aléatoire DRAM 11.

En pratique, le processeur 1 comprend un microprocesseur et un circuit de commande et de décodage associé, décrits plus en détail dans la suite, en relation avec la Fig. 7. La matrice de commutation de circuit 5 comporte généralement une pluralité de commutateurs à points de croisement numériques pour mettre en oeuvre des commutations spatio-temporelles de signaux numériques entre leurs liaisons d'entrée et de sortie respectives, comme on l'expliquera plus en détail dans la

suite, en se référant aux Figs. 2, 4A et 4B.

La matrice de commutation de circuit 5 est aussi reliée au circuit de commande de communication 7 qui, sous la commande du processeur 1, convertit des signaux de message de couche de réseau reçus de la mémoire DRAM 11 par l'intermédiaire du circuit DMAC 9 en signaux de message de couche de liaison de données qui sont émis, au moyen de la matrice 5, sur un ou plusieurs de ses canaux alloués dynamiquement, vers un ou plusieurs sous-systèmes périphériques prédéterminés, portant les références BAIE 1,.

, BAIE N, décrits..DTD: 9 4 6 1 4

plus en détail dans la suite. De plus, le circuit de commande 7 convertit des signaux de message de couche de liaison de données reçus des soussystèmes, par l'intermédiaire de la matrice 5, en signaux de message de couche de réseau pour les mémoriser dans la mémoire DRAM 11 par l'intermédiaire du circuit 9, sous la commande du processeur 1, comme on le décrira en détail dans la suite. Les signaux de message de couche de réseau et de liaison de données concernent les seconde et troisième couches inférieures de ce qui est apparu dans la technique

comme le modèle de protocole de communication OSI (système conver-

sationnel entre réseaux) établi par l'Organisation Internationale de Normalisation ISO. Le modèle de référence ISO pour le système conversationnel entre réseaux est une architecture à sept couches pour l'interconnexion de systèmes provenant de divers fabricants et de conceptions différentes. Alors que jusqu'à ce jour, le modèle de référence s'est d'abord appliqué dans le domaine des réseaux locaux,

selon la présente invention, il s'applique aux systèmes de télé-

communications. Les sous-systèmes périphériques BAIE 1,..., BAIE N) sont reliés à la matrice 5 par l'intermédiaire de liaisons spécifiques de commutation de circuit. Par exemple, le sous-système BAIE 1 comprend un processeur de commande périphérique 13 relié par l'intermédiaire d'un bus de commande 15 à une pluralité de circuits périphériques 17 à 19, à un commutateur de circuit périphérique 21, à une unité de commande de communication 23, à une unité de commande ADM 25 et à une

mémoire DRAM 27.

Le commutateur périphérique 21 est relié par l'intermédiaire de liaisons spécifiques de commutation de circuit prédéterminées à la matrice 5, et il comporte, de plus, un nombre prédéterminé de liaisons

bidirectionnelles reliées aux circuits périphériques 17 à 19.

Selon la présente invention, le nombre de liaisons entre les circuits périphériques 17 à 19 et le commutateur périphérique 21 est plus grand que le nombre de liaisons reliant le commutateur périphérique 21 à la matrice 5. Ainsi, alors que la matrice 5 réalise une fonction de matrice locale, le commutateur périphérique 21 réalise, en pratique, une fonction d'allocation ou de concentration de canaux pour relier des circuits périphériques prédéterminés aux

liaisons spécifiques reliées à la matrice 5.

Une autre pluralité de sous-systèmes périphériques, tels que BAIE N, sont généralement reliés, par l'intermédiaire de liaisons spécifiques, à la matrice 5. Par exemple, BAIE N comprend un processeur de commande périphérique 29 relié par l'intermédiaire d'un bus de commande 31 à des circuits périphériques 33 à 35, et à un commutateur périphérique 37, un convertisseur 39, une unité de

commande ADM 41 et une mémoire DRAM 43.

Chacune des unités de commande 23 et 39 se partage une liaison

spécifique avec le commutateur périphérique correspondant 21 et 37.

Donc, des signaux de message sont reçus directement par les unités de

commande 23 et 39 sans passer d'abord dans le commutateur corres-

pondant 21 ou 37.

Des périphériques tels que des postes de données et des postes d'abonnés, etc., sont généralement reliés aux circuits périphériques 17 à 19, ou 33 à 35,. par l'intermédiaire de lignes téléphoniques équilibrées, pour transmettre des signaux de voix, de données et d'état de ligne. Comme on l'a expliqué ci-dessus, les circuits périphériques 17 à 19, ou 33 à 35, comprennent généralement des circuits pour convertir des signaux vocaux analogiques en signaux numériques MIC et vice-versa, et des circuits d'état de ligne pour détecter des signaux d'état et engendrer, en réponse, des signaux de commande sur le bus de commande 15, ou 31. Le processeur 13, ou 29,

détecte les signaux de commande engendrés par les circuits péri-

phériques, indiquant des évènements en temps réel comme le décrochage, le déclenchement de sonnerie, etc. Dans le but d'expliquer le fonctionnement, on va décrire un scénario dans lequel un périphérique, tel qu'un poste de données, relié au circuit périphérique 17, (BAIE 1),- décroche et émet des signaux de données (tels que des signaux de courrier électronique) vers un autre poste de données relié au circuit périphérique 33

(BAIE-N).

D'abord, un signal d'état de décrochage est engendré par le poste de données, suivi par des signaux d'invitation à numéroter (ou signaux de signalisation à fréquences vocales, DTMF) qui sont détectés

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il dans un circuit d'état de ligne du circuit périphérique 17. Le circuit périphérique 17 engendre un premier signal de commande qui est appliqué au processeur 13 par l'intermédiaire du bus de commande 15 en

réponse à la réception des signaux d'état et d'invitation à numéroter.

Ensuite, un signal de message est formaté dans la mémoire DRAM 27 sous la commande du processeur 13. La mise en format de message dans la mémoire 27 est réalisée suivant la couche de réseau du modèle de référence ISO. L'unité de commande de communication 23 commence alors à émettre des signaux de drapeau vers la matrice 5. La matrice 5 scrute les liaisons MIC pour détecter de tels signaux de drapeau sous la commande du processeur 1, comme on le décrira plus en détail dans la suite. A la détection du signal de drapeau, la matrice 5 établit une liaison entre les circuits de commande 7 et 23 et envoie un signal de drapeau d'ordre d'avancer au circuit de commande 23. A la réception de ce signal, le circuit de commande 23 commence à recevoir les signaux de message de couche de réseau de la mémoire DRAM 27 par l'intermédiaire de l'unité de commande ADM 25 et les convertit en signaux de message de couche de liaison de données qui sont émis durant des canaux prédéterminés alloués dynamiquement au circuit de

commande 7 par l'intermédiaire de la matrice 5.

Dans un exemple de réalisation préféré, les signaux de message de liaison de données sont formatés dans les circuits de commande 7 et 23,..., 39 selon une variante du protocole de Procédure de Commande de Liaison de Haut Niveau (HDLC), mais on pourrait, en variante, les formater selon n'importe quel protocole de liaison de données orientée en bit, tel que le protocole X.25 recommandé par le CCITT. Une

description utile du protocole HDLC se trouve dans un article intitulé

"ISO High-Level Data Link Control (HDLC), publié en septembre 1982 par Datapro Research Corporation. Une caractéristique du protocole de liaison de données est qu'une fois que les signaux de message ont été émis à partir de la couche de réseau (c'est-à-dire la mémoire DRAM 27) vers la couche de liaison (c'est-à-dire les circuits de commande 23 et 7), l'émission et la réception par le processeur 1 est garantie. Le protocole de liaison présente un certain nombre de caractéristiques, comme la séquence de contr8le de trame, le numérotage de paquet et les temporisations de réémission pour assurer la réémission de signaux de message entre les circuits de commande 17 et 23 jusqu'au moment o le signal sera correctement reçu, sans nécessiter de service

supplémentaire du processeur 13 ou du processeur 1.

Le circuit de commande de communication 7 reçoit le signal de message de couche de liaison de la matrice 5 et le reconvertit en un signal de couche de réseau, pour le mémoriser en parallèle dans la mémoire DRAM 11, par l'intermédiaire de l'unité de commande 9. Le processeur 1 lit alors le signal de message mémorisé dans la mémoire 11 et, en réponse, engendre un signal de commande sur le bus de commande 3 pour faire établir par la matrice 5 un trajet de transmission entre les circuits périphériques 17 et 33. Généralement, le processeur 1 envoie aussi un signal de message d'accusé de réception par l'intermédiaire du circuit de commande 7 et de la matrice 5 au processeur 13 pour accuser réception du signal de

message.

Comme on l'a expliqué ci-dessus, une pluralité de tels signaux de message peut être concaténée en un paquet de message de couche de liaison unique pour être transmis au processeur 1 par l'intermédiaire du circuit de commande 7, en nécessitant seulement un simple accusé de réception des messages qui ont été reçus. On surmonte ainsi l'inconvénient du système décrit dans le brevet FR-A-2 548 506, dans lequel des signaux de message individuels devaient être transmis par l'intermédiaire du circuit de commutation de message, chaque signal

nécessitant un signal d'accusé de réception à la réception.

Selon le système T1 connu sus-mentionné, il fallait un temps considérable pour émettre un signal de message car un seul bit pouvait être émis par octet de voix MIC émis. Dans le présent système, au contraire, des canaux MIC sont dynamiquement alloués pour émettre des signaux de message de telle façon que les valeurs de trafic de signaux de voix, de données et de message soient commandées dynamiquement,

comme on le décrira plus en détail dans la suite. Les signaux de données reçus à partir du périphérique (c'est-à-

dire du poste de données) par l'intermédiaire du circuit périphérique 17 sont émis au moyen du commutateur périphérique 21 et de la matrice 5 vers le commutateur périphérique 37, et de là, au circuit

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périphérique 33, pour être affichés sur un écran ou mémorisés dans une mémoire du périphérique qui peut être un poste de données relié au

circuit 33.

En variante, si le périphérique relié au circuit 33 est occupé, ou si la mémoire qui lui est associée est pleine, les signaux de données susmentionnés (par exemple du courrier électronique) peuvent être mémorisés dans une mémoire non volatile tel qu'un minidisque

associé au processeur de commande périphérique 29.

A la mise sous tension ou au démarrage du système, il faut généralement transférer des signaux de données, tels que des signaux de données du système de fonctionnement, du processeur de commande principal 1 vers un ou plusieurs sous-systèmes périphériques (BAIE 1,..., BAIE N). Selon la présente invention, les signaux de données mémorisés dans la mémoire DRAM 11 sont transférés en bloc, sur des canaux alloués dynamiquement, aux circuits de commande 23 et 39, sans passer par les commutateurs périphériques 21 et 37 qui, généralement, sont dans des états indéfinis avant la mise sous tension

ou la réinitialisation du système.

Un bloc-diagramme schématique de la matrice de commutation de circuit 5 est illustré à la Fig. 2. Comme on l'a expliqué ci-dessus,

la matrice 5 réalise des connexions à points de croisement spatio-

temporelles pour relier différents circuits périphériques auquels ont été assignés des canaux MIC prédéterminés, par l'intermédiaire des commutateurs périphériques 21 ou 37. Dans l'exemple de réalisation préféré, la matrice 5 comprend des circuits de commutation à points de croisement spacio-temporels numériques de la Société Mitel, (circuits DX en abrégé) qui permettent de commuter en spatio-temporel au moins huit liaisons d'entrée à 32 canaux vers huit liaisons de sortie à 32 canaux. Une matrice carrée 4X4 de circuits DX est formée. Elle a quatre bornes d'entrée à 8 liaisons et quatre bornes de sortie à 8 liaisons. La matrice établit donc 32 liaisons bidirectionnelles pour réaliser de la commutation de données et de voix MIC ainsi que de la messagerie et du transfert de données en bloc MIC, comme on l'a

expliqué ci-dessus à propos de la Fig. 1.

Les circuits DX de la Société Mitel sont bien connus et on peut

en trouver une description complète dans le brevet canadien

n 1 171 946 délivré le 31 juillet 1984.

Selon l'exemple de réalisation préféré illustré à la Fig. 2, des circuits DX DX1, DX2, DX3,..., DX16 (portant les références 5A, 5B, C,..., 5P, respectivement) sont reliés aux liaisons d'entrée et de sortie respectives par l'intermédiaire des bornes d'entrée et de sortie sus- mentionnées. Par exemple, le circuit DX1 (5A) a ses 8 liaisons d'entrée reliées aux bornes LIOA à LI7A et ses 8 liaisons de sortie reliées à ses bornes LOOA à LO7A. Les autres circuits DX 5B à P sont reliés d'une manière similaire à des liaisons d'entrée et de

sortie respectives.

Dans un prototype satisfaisant de l'invention, dix sous-systèmes périphériques étaient reliés au tableau de commande principal bien que pour expliquer le fonctionnement de l'invention, seulement deux soussystèmes, BAIE 1 et BAIE N, ont été décrits en relation avec la

Fig. 1.

Dans le prototype satisfaisant de l'invention, un processeur externe sous la forme d'un processeur de signal numérique était également relié à la matrice 5 pour réaliser des mises en conférence de tonalité, pour engendrer des tonalités DTMF et pour détecter des tonalités de progression d'appel. Ce processeur externe ne fait pas partie de la présente invention mais son fonctionnement et sa connexion à la matrice 5 sont bien connus de l'homme de métier. Le tableau 1 illustre des connexions de liaison entre la matrice 5 et les dix sous-systèmes périphériques sus-mentionnés de l'exemple de

réalisation préféré.

Aux Figs. 3A et 3B, le commutateur périphérique 21 de la Fig. 1 comprend deux circuits DX 45 et 47. Les bornes d'entrée SIO des circuits 45 et 47 sont respectivement reliées aux bornes de sortie LO4A et LO6A de la matrice 5. L'entrée SIO du circuit DX 47 est également reliée au circuit de commande 23. Les bornes d'entrée SI1 des circuits 45 et 47 sont toutes deux reliées à la borne de sortie LO5A de la matrice 5. Ainsi, la liaison reliée à la borne L05A de la matrice 5 est partagée entre les deux circuits 45 et 47 et la liaison LO6A de la matrice 5 est partagée entre le circuit 47 et le circuit de

commande 23.

Selon l'exemple de réalisation préféré, une liaison porte 32 canaux par trame. Ainsi, 15 canaux sont appliqués à la borne d'entrée SI1 du circuit 45 et les 15 autres canaux sont appliqués & la borne

d'entrée SI1 du circuit 47.

TABLEAU 1

Liaison (entrée) LIOA

LI1-3A

LI4-6A

LI7A LIO-lB

LI2-4B

LI5-7B

LIO-2C

LI3-SC

LI6-7C

LIOD

LI1-3D

LI4-5D

LI6-7D

La d'entrée Liaison (sortie) Connexion du circuit de commande de communication 7 du processeur externe MIC de BAIE 1 MIC de BAIE 2 MIC de BAIE 2 de BAIE 3 de BAIE 4 MIC de MIC de MIC de MIC de MIC de MIC de MIC de

BAIE 5

BAIE 6

BAIE 7

BAIE 7

BAIE 8

BAIE 9

BAIE 10

borne de sortie SOO du LI4A de la matrice 5. La LOOA LOl-3A

L04-6A

L07A LOO-lB

L02-4B

L05-7B

LO0O-2C

L03-5C

L06-7C

LOOD

LO1-3D

L04-5D

L06-7D

Connexion au circuit de commande de communication 7 au processeur externe

MIC à BAIE 1

MIC à BAIE 2

MIC à BAIE 2

MIC à BAIE 3

MIC à BAIE 4

MIC à BAIE 5

MIC à BAIE 6

MIC à BAIE 7

MIC à BAIE 7

MIC à BAIE 8

MIC à BAIE 9

MIC à BAIE 10

circuit 45 est reliée à la borne borne de sortie SOO du circuit 47 est reliée à la borne d'entrée LI6A de la matrice 5, et à la sortie du circuit de commande 23 qui est mise à l'état haute impédance quand elle ne transmet pas. La liaison reliée à la borne d'entrée LISA de la matrice 5 est partagée entre les bornes de sortie S01 des circuits 45 et 47. La Fig. 3A montre quatre circuits périphériques 17, 51, 53 et 19. En pratique, à chaque circuit périphérique sont reliées une pluralité de lignes téléphoniques équilibrées constituées de fils de pointe et de nuque destinés à recevoir des signaux de voix et de données provenant de périphériques tels que des postes d'abonnées, des postes de données et des terminaux de données. Selon l'exemple de réalisation préféré, 24 lignes équilibrées sont reliées à chacun des circuits périphériques 17, 51, 53 et 19. Comme on l'a expliqué ci-dessus, des signaux de voix reçus des lignes équilibrées sont convertis en signaux MIC au moyen d'un circuit de conversion analogique-numérique dans le circuit périphérique. Les signaux de voix MIC sont alors appliqués au circuit 45 qui les transmet à la matrice , comme on l'a expliqué ci-dessus à propos de la Fig. 1. Entre chacun des circuits périphériques 17 à 53 et le circuit 45, il y a une liaison et demi. Une liaison est partagée entre les sorties de demi-liaisons de 17 et 51 et une autre liaison est partagée entre 53 et 19. De même, six bornes de liaison de sortie S02 à S07 sont reliées de la même manière aux bornes d'entrée respectives des circuits périphériques 17, 51, 53 et 19. Donc, il y a un total de 12 liaisons entre le circuit 45 et les circuits périphériques 17, 51, 53

et 19, constituées de 6 liaisons d'entrée et de 6 liaisons de sortie.

A la Fig. 3B, on n'a pas montré les liaisons individuelles entre le circuit 47 et les quatre circuits périphériques 57 afin de

simplifier la description, alors qu'elles sont reliées d'une manière

identique à celles représentées à la Fig. 3A. Les quatres circuits périphériques sont représentés par un seul bloc 57. D'autres lignes équilibrées 97 à 672 sont reliées aux bornes respectives des circuits

périphériques 57.

Les circuits 45 et 47 sont configurés de façon à relier des liaisons entrantes et sortantes prédéterminées, et des canaux de celles-ci entre la matrice 5 et des circuits périphériques prédéterminés 17, 51, 53, 19 et 57, en réponse à la réception de

signaux de commande provenant du processeur 13, Fig. 1.

Les circuits 45 et 47 sont représentatifs de la connexion des circuits périphériques à la matrice 5 dans chacun des sous-systèmes supplémentaires qui, dans l'exemple de réalisation préféré, sont au

nombre de 10.

Comme on l'a expliqué ci-dessus, le commutateur spatio-temporel de base utilisé dans la présente invention est de préférence un circuit DX de la Société Mitel. Ce circuit est entièrement décrit dans

le brevet déjà mentionné auquel le lecteur peut se référer.

La Fig. 4A illustre le circuit interne de l'un des circuits DX, tel que le circuit 5A de la Fig. 2. Une pluralité de lignes d'entrée portant des signaux d'entrée multiplexés temporellement, en pratique 8 lignes SIO à SI7, sont reliées à un manipulateur de données d'entrée, représenté en deux parties 10lA et 10lB. Les données émises par chaque ligne d'entrée sont reçues en format série, la séquence temporelle de données étant divisée en trames, chaque trame étant divisée en 32 canaux, et chaque canal formant un mot de données de 8 bits. Dans les manipulateurs lOlA et 0llB, les signaux d'entrée sont convertis en parallèle. Les séquences résultantes de signaux sont appliquées par une liaison parallèle à 8 bits entre chaque manipulateur et l'entrée de données D des deux parties correspondantes 102A et 102B d'une mémoire de données qu'on appellera mémoire 102 dans la suite. Le rythme de la mémorisation de ces données dans les mémoires 102A et 102B est commandé par des circuits logiques de commande 103A et 103B, eux-mêmes commandés par une paire de fils SDMW et' une horloge C244, les deux portant des formes d'onde de synchronisation engendrées dans un générateur de forme d'onde de synchronisation 118, Fig. 4B. Les parties de mémoire pourraient naturellement être combinées, comme pourraient l'être les parties de manipulateur de données d'entrée et les circuits logiques de commande d'écriture. Dans l'exemple décrit, la mémoire de données est organisée en 256X8 bits pour mémoriser une trame de chacune des 8 lignes d'entrée, dont chacune transmet selon un

débit de données série de 2,048 MHz.

Le port de sortie Q de la mémoire de données 102 est relié, par l'intermédiaire d'une liaison parallèle de 8 bits, au moyen de circuits décrits plus loin, à un manipulateur de données de sortie 104, qui établit une conversion parallèle-série. Le manipulateur 104 fonctionne sous la commande des signaux d'horloge d'entrée et de sortie et des signaux de synchronisation de commande de sortie

appliqués à ses ports I/P CLK, O/P CLK et O/P LD, respectivement.

Huit fils de sortie de bit parallèles 105 sont reliés à un nombre correspondant d'amplificateurs à trois états 106 dont les sorties sont reliées à un groupe de 8 fils de sortie SOO à S07 portant

chacun des signaux de sortie multiplexés temporellement.

Une mémoire de connexion de 256X11 bits organisée en une partie à 8 bits 107A et une partie à 3 bits 107B a ses bornes d'entrée de données parallèles à 8 bits D reliées par l'intermédiaire de la ligne CD(7-0) à un interface de commande 117, Fig. 4B, pour établir une source de données qui, en pratique, est reliée, par un circuit, au microprocesseur 1 (ou 13, ou 39). Les entrées d'adresse parallèles AD à 8 bits de la mémoire de connexion 107A, 107B sont reliées à la sortie d'un multiplexeur 2/1 108 qui a deux entrées parallèles à 8 bits. L'une des entrées est divisée en deux groupes, l'un pour recevoir des adresses sur 5 lignes parallèles A(40) et l'autre pour recevoir des adresses sur 3 lignes parallèles CAR(2-0), reliés au microprocesseur 1, au processeur 13 ou 39, etc., par l'intermédiaire de l'interface de commande 117. L'autre entrée parallèle à 8 bits est

reliée à'une source de forme d'onde de synchronisation par l'inter-

médiaire des fils CMRAC(7-0). Des circuits logiques de commande d'écriture 109A et 109B ont leurs sorties reliées aux fils d'écriture W des parties de mémoire de connexion respectives 107A et 107B, et reçoivent des signaux de synchronisation entrant par des fils CCMLBW,

SCR/N et C244.

Les 8 et 3 fils de sortie parallèles provenant respectivement des sorties Q des parties de mémoire de connexion 107A et 107B sont reliés aux entrées de données d'une paire de registres de données de mémoire de connexion correspondants 110A et 110B. Les fils de sortie des parties de mémoire de connexion 107A et 107B sont également

9 4 6 1 4

reliées aux entrées CMD(7-O) et CMD(10-8) de l'interface de commande 117, Fig. 4B, qui est relié au microprocesseur 1, au processeur 13 ou 39, etc. Les fils de sortie Q des parties de mémoire de données 102A et 102B sont reliés aux entrées DMD(7-0) de l'interface de commande 117 qui est relié au microprocesseur 1, au processeur 13 ou 39, etc. Une sortie à 8 bits du registre de données de mémoire de connexion 110A est appliquée aux entrées à 8 bits parallèles correspondantes de multiplexeurs 110 et 111. La seconde entrée à 8 bits du multiplexeur 110 est reliée à la sortie de la mémoire de données (à laquelle on donne la référence 102 dans la suite) , et sa sortie parallèle est reliée à l'entrée du manipulateur de données de sortie du convertisseur série-parallèle 104. Sept des 8 bits de sortie parallèles du multiplexeur 111 sont appliquées à l'entrée d'adresse AD de la mémoire de données 102, alors que le huitième bit est appliqué à l'entrée d'activation de sortie 0/E de 102A et, par l'intermédiaire d'un inverseur 119, à l'entrée d'activation 0/E de 102B. Une seconde entrée parallèle à 8 bits du multiplexeur 111 est reliée à la sortie d'adresse A(4-0) et à la sortie d'adresse de mémoire CAR(2-0) de l'interface de commande 117. De plus, une troisième entrée parallèle à 7 bits est reliée au générateur de forme d'onde de synchronisation 118

par l'intermédiaire des fils DMWAC(6-0).

Les bits de sortie 8 à 10 du registre de données de mémoire de connexion 110B sont appliqués à une entrée parallèle à 3 bits CMDRIO d'une porte OU 112. Une seconde entrée de la porte OU 112 est reliée à un fil CAR7 provenant de l'interface de commande 117. La sortie de la porte OU 112 est reliée au port de sélection d'entrée du multiplexeur , afin que chacune des deux entrées du multiplexeur puisse être sélectée. Les fils de sortie provenant de la partie 110B du registre de données de mémoire de connexion transmettant les bits 8 et 9 sont reliés à l'entrée d'un registre de resynchronisation 113. Les bits passent ensuite dans un circuit logique 120, d'o un fil de sortie à

un seul bit est relié à l'entrée du convertisseur série-parallèle 114.

Le fil de sortie du bit 9 du registre de resynchronisation 113, de référence XC, est rendu disponible pour la commande d'un circuit externe, non montré. Les fils CAR6 et CAR5 provenant de l'interface de

commande 117 sont reliés au circuit logique 120.

Les bits série du fil de sortie du registre de données de mémoire de connexion 110B sont convertis en format parallèle dans le convertisseur série-parallèle 114, et sont appliqués sous forme parallèle de 8 bits de la sortie Q du convertisseur 114 à un registre de commande d'amplificateur de sortie 115. Les fils de sortie CDC(7-0) du registre 115, qui transmettent des signaux de commande de l'amplificateur de sortie, sont reliés aux entrées correspondantes d'un circuit logique de commande d'activation de sortie 116, avec un fil d'entrée d'activation de conducteur de sortie ODE, qui peut provenir du circuit externe pour, à partir de ce dernier, imposer à l'amplificateur de sortie à trois états un état particulier. Les fils de sortie du circuit logique de commande d'activation de sortie 116 sont reliés aux entrées de commande des amplificateurs de sortie à

trois états 106.

Le circuit d'interface de commande de microprocesseur 117, Fig. 4B, fait communiquer le circuit décrit ci-dessus avec le microprocesseur 1, le processeur 13 ou 39 par l'intermédiaire de fils E, R/;, MR, CE, de fils de bus d'adresse A(5-0) et de fils de bus de données D(7-0) compris dans le bus de commande 3 à la Fig. 1 (ou les

bus de commande 15 ou 31, dans le cas d'un sous-système périphérique).

Les entrées de l'interface de commande 117 sont les huit fils de données de lecture de mémoire de données DMD(7-0) et les onze fils de données de lecture de mémoire de connexion CMD(7-0) et CMD(10-8). Les sorties de l'interface de commande 117 sont les fils individuels d'activation d'écriture haut et bas de la mémoire de connexion de commande CCMLBW et CCHBW, 5 fils de bits d'adresse A(4-0), les fils de bits de registre d'adresse de commande CAR(2-0), les fils de bits de registre d'adresse de commande CAR(7-5) pour spécifier des adresses de données et de connexion, et 8 fils CD(7-0) spécifiant des données

d'entrée de mémoire de connexion.

En fonctionnement, des signaux d'entrée sont reçus sur les fils SIO à SI7 et sont convertis de série en parallèle dans les parties 101A et 101B du convertisseur série-parallèle du manipulateur de

9 4614

données d'entrée. Les données parallèles sont alors enregistrées dans une mémoire de parole correspondant à la mémoire de données 102. Une mémoire d'adresse, consistant en la mémoire de connexion 107, emmagasine les adresses de mots de données qui doivent être lus et transmis au convertisseur parallèle-série, correspondant au mani- pulateur de données 104, d'o ils sont appliqués directement aux

lignes de sortie S00 à S07.

Donc, le circuit réalise la combinaison de commutation

temporelle et de commutation spatiale comme on l'a expliqué ci-dessus.

Le microprocesseur 1 (ou processeur 13 ou 29) a accès en lecture à la mémoire de données 102 et accès en lecture et en écriture à la mémoire de connexion 107. Par conséquent; puisque la mémoire de données 102 emmagasine une trame de mots de 8 bits reçus sur les 8 liaisons d'entrée série, l'une quelconque de ces données peut être lue par le microprocesseur 1 (ou processeur 13 ou 29) par l'intermédiaire du bus de commande. Ceci est réalisé par la sortie de la mémoire de données 102 qui est connectée, au moyen des fils de sortie DMD(7-0), à l'entrée de l'interface de commande 117. Donc, tous les signaux de données émis sur les lignes d'entrée MIC peuvent être lus par le

microprocesseur 1.

Le microprocesseur 1 (ou processeur 13 ou 29) écrit dans la mémoire de connexion 107, par l'intermédiaire des fils de données CD(7-0), à des adresses spécifiées sur les fils A(4-0) et CAR(2-0) qui

sont reliés au multiplexeur 108, et en lit le contenu par l'inter-

médiaire des fils CMD(7-0) qui relient la sortie de la mémoire de connexion 107A aux entrées correspondantes de l'interface de commande 117. Le microprocesseur 1 (ou processeur 13 ou 29) peut également écrire directement sur les fils de sortie S00-S07 de la manière suivante. Des signaux de la mémoire de connexion sont temporairement mémorisés dans les portions de registre de données lOA et 110B. Les 8 bits de sortie de poids le plus élevé du registre de données 110OA de la mémoire de connexion, (CMDR(7-0)), sont appliqués à l'un des ports d'entrée parallèles du multiplexeur 110, alors que les bits de sortie

de la mémoire de données 102 sont appliqués à l'autre port d'entrée.

Puisque le bit 10 du registre de données 110B, associé au bit sur le fil CAR7 du microprocesseur 1 (ou processeur 13 ou 29), commande celui des deux groupes d'entrées du multiplexeur 110 qui en sort vers le manipulateur de données de sortie 104 et vers les fils de sortie MIC, il est clair que le microprocesseur 1 (ou processeur 13 ou 29) peut substituer ses propres signaux sur les fils de sortie au lieu des mots

MIC provenant de la mémoire de données 102.

Comme on l'a noté plus tôt, quand de tels signaux sont mémorisés dans la mémoire de données 102 à partir d'une matrice de commutation similaire précédente, ces signaux peuvent être lus par l'intermédiaire des fils DMD(7-0) reliant directement la sortie de la mémoire de données 102 et le microprocesseur 1 (ou processeur 13 ou 29) par l'intermédiaire de l'interface de commande 117. La communication

contr8leur-contr8leur est donc facilitée.

Les signaux mémorisés dans la mémoire de données 102 sont normalement destinés aux liaisons de sortie MIC et aux intervalles de temps par des adresses spécifiées par des signaux mémorisés dans la mémoire de connexion 107A, et qui sont introduits dans le multiplexeur 111 par l'intermédiaire du registre de données 110A de la mémoire de connexion et les 8 fils de bit parallèles CMDR(7-0). De plus, le microprocesseur 1 (ou processeur 13 ou 29) peut faire sortir des mots de substitution spécifiques de la mémoire de données 102, par l'intermédiaire des fils d'adresse de mémoire CAR(2-O)et A(4-0) qui entrent dans le multiplexeur 111. Une troisième source de signaux pour le multiplexeur 111 est le fil de signal de synchronisation DMWAC(6-0) qui vient d'un générateur de forme d'onde de synchronisation 118,

Fig. 4B.

Le microprocesseur 1 (ou processeur 13 ou 29) écrit des mots de 11 bits (bits 0 à 10) dans les parties 107A et 107B de la mémoire de connexion, à des adresses spécifiées sur les fils CAR(2-O) et A(4-0) et à des temps spécifiés par les circuits logiques de commande d'écriture 109A et 109B qui engendrent des signaux de commande d'écriture et les délivrent à la mémoire associée. Le bit 10 de la mémoire de connexion est utilisé pour sélecter ou bien la mémoire de données, ou bien les bits 7-0 de la mémoire de connexion en tant que

source de mots de 8 bits à envoyer sur les liaisons de sortie série.

En fonction de l'état du bit 10, les bits 7-0 ou bien forment le mot à émettre par l'intermédiaire des fils CMDR(7-0) et du multiplexeur 110 à la sortie du manipulateur de données, ou bien sélectent l'un des 256 mots de 8 bits mémorisés dans la mémoire de données pour être transmis aux liaisons de sortie correspondantes durant le temps de canal correspondant. Comme on l'a décrit plus t8t, le bit 10 passe dans la porte OU 112, qui modifie l'état du multiplexeur 110, définissant la

source particulière de données qu'on laisse passer vers le mani-

pulateur de données de sortie 104.

Le bit 9 de la mémoire de connexion est utilisé pour commander un circuit externe. Ce bit est reçu de la partie de registre de données 110B de la mémoire de connexion, est corrigé en phase dans le registre de resynchronisation 113 avec le signal de synchronisation d'horloge C488 et est rendu disponible sur le fil XC pour commander un

circuit externe, non montré.

* Le bit 8 passe de la partie de registre de données 110B de la

mémoire de connexion par l'intermédiaire du registre de resyn-

chronisation 113 et d'un circuit logique 120, à un convertisseur sérieparallèle 114, des bits séquentiels étant convertis par le convertisseur série-parallèle 114 en forme parallèle de 8 bits, et

mémorisés dans le registre de commande d'amplificateur de sortie 115.

Le signal de sortie est appliqué au circuit logique de commande d'activation de sortie 116, et, de là, aux portes des amplificateurs de sortie à trois états 106. Les états d'impédance d'émission et de sortie des amplificateurs à trois états des liaisons de sortie

correspondantes sont ainsi spécifiés.

Quand le bit 10 est 0, les bits 7-0 de la mémoire de connexion spécifient quel mot de la mémoire de données doit être envoyé sur la liaison de sortie série qui correspond à l'emplacement de mémoire de connexion, durant le temps de canal qui correspond à l'emplacement de mémoire de connexion. Donc, quand le bit 10 est 0, les bits 7-0 sont un signal d'adresse qui est appliqué par le fil CMDR(7-0), par l'intermédiaire du multiplexeur 111, à l'entrée AD de la mémoire de

données 102.

Quand le bit 10 est 1, les bits 7-0 de la mémoire de connexion constituent le mot de données qui doit être envoyé sur la liaison de sortie série qui correspond à l'emplacement de mémoire de connexion, pendant le temps de canal qui correspond à l'emplacement de mémoire de connexion. Ce mot passe dans le-multiplexeur 110, comme on l'a décrit

plus t8t.

Le microprocesseur 1 (ou processeur 13 ou 29) lit ainsi les liaisons d'entrée série dans la mémoire de données sans interpréter la synchronisation de trame, de canal et de bit, ni la conversion sérieparallèle. En écrivant dans la mémoire de connexion, le microprocesseur 1 (ou processeur 13 ou 29) peut transmettre des mots de données par l'intermédiaire des liaisons de sortie série, de sorte que la synchronisation et la conversion parallèle-série sont

commandées automatiquement.

Le circuit DX peut commuter des signaux entre des canaux entrants et sortants sur l'une quelconque des lignes entrantes et sortantes, et peut aussi émettre des données vers le microprocesseur 1 (ou processeur 13 ou 29), ou en recevoir, et émettre les données vers l'une quelconque des lignes de sortie ou des canaux temporels prédéterminés. De plus, le microprocesseur 1 ( ou processeur 13 ou 29)

peut commander les trajets de commutation à l'intérieur du circuit DX.

Le circuit DX peut aussi commander un autre dispositif externe, ou lui

envoyer des données. Un circuit DX a été intégré dans une puce unique.

L'une des améliorations apportées par la présente invention est la facilité à transmettre des données par l'intermédiaire des circuits DX

selon divers moyens.

A la Fig. 5, des récepteurs équilibrés 201 et 203 reçoivent des signaux de la matrice 5 sur les liaisons LO4A, L05A et LO6A. Une liaison supplémentaire SPARE est prévue pour la connexion à une autre liaison de la matrice 5. Des signaux de synchronisation FP et C244 sont reçus d'un bus de commande et de synchronisation sur le plan arrière, non montré, et sont engendrés sur la carte de commande principale comme on l'expliquera plus en détail dans la suite, en relation avec la Fig. 7. Une autre liaison d'entrée est prévue sur le récepteur 203, mais n'est pas reliée. Les signaux reçus du plan arrière sont, de préférence, des signaux différentiels équilibrés, et ils arrivent aux entrées inverseuses et noninverseuses des récepteurs 201 et 203. Des résistors de maintien R sont reliés aux entrées pu non-inverseuses des récepteurs 201 et 203 et à une source d'alimentation de +5 volts. Les-récepteurs 201 et 203 convertissent les signaux reçus en signaux non-équilibrés appliqués aux circuits DX et 47, comme on l'a expliqué ci-dessus en relation avec les

Figs. 3A et 3B.

En particulier, une première sortie du récepteur 201 est reliée à l'entrée SIO du circuit DX 45, une seconde entrée du récepteur 201 est reliée à l'entrée SIO0 du circuit DX 47 et à une borne HDLCRX pour émission vers l'unité de commande 23. Une troisième sortie du récepteur 201 est reliée aux entrées SI1 des circuits DX 45 et 47. Les première et deuxième sorties du récepteur 203, émettant respectivement les signaux d'impulsion de trameFP et d'horloge C244, sont reliées aux entrées de commande des circuits DX 45 et 47 et, de plus, au circuit logique de transmission de canal, comme on l'expliquera plus

en détail ci-dessous, à propos de la Fig. 6.

La sortie SOO du circuit DX 45 est reliée à l'amplificateur de sortie équilibré 205 relié à la liaison LI4A de la matrice 5. La sortie SOO du circuit DX 47 est reliée à une seconde entrée de l'amplificateur 205, auquel une borne HDLCDX est aussi reliée, comme on l'expliquera plus en détail à propos de la Fig. 6. Une troisième entrée de l'amplificateur 205 est reliée aux sorties S01 des circuits DX 45 et 47. Une quatrième entrée de l'amplificateur 205 est non reliée à gauche et prévue en réserve pour installer une extension future. Les sorties S02 à S07 du circuit DX 45 sont respectivement

reliées aux entrées Col à C06 d'un circuit tampon bidirectionnel 207.

Les sorties S02 à S07 du circuit DX 47 sont reliées aux entrées C07 à C012 du circuit 207. Les sorties CI1 à CI6 du circuit tampon 207 sont respectivement reliées aux entrées SI2 à SI7 du circuit DX 45 et ses sorties CI7 à CI12 aux entrées SI2 à SI7 du circuit DX 47. Les entrées d'adresse AO à A5 des circuits DX 45 et 47 sont reliées au bus d'adresse du microprocesseur, comme on l'expliquera dans la suite à propos de la Fig. 6, et les bornes de données DO à D7 des circuit DX et 47 sont reliées à un bus de données dont on parlera également à

propos de la Fig. 6.

Pour des raisons de commodité, le circuit tampon 207 représenté est formé d'un circuit tampon bidirectionnel unique avec 24 bornes d'entrée et 24 bornes de sortie, mais, en variante, il peut comprendre un nombre quelconque de circuits tampon bidirectionnels (par exemple 3) ayant un nombre prédéterminé d'entrées et de sorties (par

exemple 8).

Dans le diagramme schématique de sous-système périphérique de la Fig. 6, un microprocesseur 13 a ses entrées d'adresse A0 à A19 reliées à un bus d'adresse 301. Les entrées DO à.D7 du microprocesseur 300 sont reliées à un bus de données 303, et les entrées de commande du microprocesseur 13 sont reliées à un bus de commande 305. Les lignes d'adresse AO à A5 du bus 301 sont reliées aux entrées d'adresse d'interfaces de commande (tels que l'interface 117 dont on a parlé ci-dessus à propos de la Fig. 4B) des circuits DX 45 et 47, Fig. 5. De même, le bus de données 303 est relié aux entrées de données des interfaces de commande et les signaux FP, C244, E, R/r, MR et CE du bus de commande 305 sont également reliés à d'autres entrées des

interfaces de commande.

Dans un exemple de réalisation satisfaisant, le microprocesseur est un microprocesseur à huit bits, modèle Motorola MC68008 rythmé à

8,192 MHz.

La mémoire DRAM 27, mentionnée en relation avec la Fig. 1, est reliée aux bus de données, d'adresse et de commande et c'est, de préférence, une mémoire de 64 K-octets qui, dans l'exemple de réalisation satisfaisant, comporte 8 puces DRAM de 64 K-bits. Les puces sont disposées dans des modules enfichables sur une carte de circuit périphérique et précâblées pour loger 9 adresses multiplexées, afin de permettre le remplacement par des puces DRAM de 256 K-bits pour une extension de mémoire future éventuelle. La production de signaux de sélection de rangée et de sélection de colonne est réalisée

d'une manière connue.

Un circuit de décodage d'activation 307 a trois entrées A, B et

C reliées aux lignes d'adresse A14, A15 et A16 du bus d'adresse 301.

De plus, les entrées d'activation négatives Gl et G2A du décodeur 307 sont reliées respectivement à la sortie de la porte NI 309 et à la ligne A17 du bus d'adresse 301. Les entrées de la porte NI 309 sont reliées aux lignes d'adresse A18 et A19. Une entrée d'activation G2B du décodeur 307 est reliée, par l'intermédiaire d'un résistor de maintien Pu, à une source de tension de +5 volts de niveau logique haut. D'abord, les quatrième et sixième sorties du décodeur 307 ne sont pas connectées. Sa seconde sortie est reliée à une première entrée d'une porte NON-ET 311, et sa troisième sortie est reliée à une entrée CS de sélection de puce de l'unité de commande DMA 25, mentionnée ci-dessus à propos de la Fig. 1. L'unité de commande 25 est encore reliée au processeur 13 par l'intermédiaire des bus d'adresse

301, de données 303 et de commande 305.

L'unité de commande 25 a des bornes de requête ADM et d'accusé de réception reliées par des circuits à l'unité de commande de communication 23 qui, comme on l'a expliqué ci-dessus, est une unité HDLC. En particulier, la borne de requête ADM de canal 1 (REQ1) est reliée à une sortie RXDA de l'unité de commande 23, la borne de requête ADM de canal 2 (REQ2) est reliée à une borne de vidage de tampon d'émission TXBE de l'unité de commande 23 et les sorties d'accusé de réception des canaux ADM 1 et 2, ACK1 et ACK2, sont reliées aux seconde et troisième entrées de la porte NON-ET 311 dont la sortie est reliée à une entrée d'activation de puce CE de l'unité de commande 23. La borne de requête de canal 0, REQO, et la borne

d'accusé de réception ACKO ne sont pas connectées.

Dans l'exemple de réalisation préféré de l'invention, l'unité de commande 23 est un circuit de commande HDLC Motorola, modèle 68652-2 rythmé à 2, 048 MHz et l'unité de commande 25 est un circuit de

commande ADM Intel, modèle 8257-5, également rythmé à 2,048 MHz.

Un circuit décodeur d'activation 315 a ses entrées A, B, C et D reliées respectivement aux lignes A1, A2, A3 et AO du bus d'adresse 301. Son entrée d'activation G est reliée à la cinquième sortie du décodeur 307, et ses sorties QO à Q4 ne sont pas connectées. Ses sorties QS, Q6 et Q7 sont respectivement reliées aux entrées de passage en émission TXE, de passage en réception RXE et de passage en

mode maintenance MM de l'unité de commande 23.

L'entrée série RXSI de l'unité de commande 23 transmet le signal HDLCRX provenant du récepteur 201, Fig. 5. La sortie série d'émission TXSO de l'unité 23 est reliée, par l'intermédiaire d'une porte à trois états 317, à la borne HDLCDX du conducteur équilibré 205. Comme on l'a expliqué cidessus, la borne HDLCTX doit être mise à l'état de haute impédance si l'unité 23 n'est pas en train d'émettre des données valides, car la liaison LISA de la matrice 5 est également partagée

avec la sortie SOO du circuit 47.

Un registre parallèle, de la capacité d'un canal, à trois bits et trois entrées, est relié aux lignes DO, D1 et D2 du bus de données 303. Les sorties QO, Q1 et Q2 du registre 319 sont respectivement

reliées aux premières entrées de portes NON-ET 321, 323 et 325.

Une bascule 327 a son entrée J reliée à la source de + 5 volts, son entrée K reliée à la sortie FP du récepteur 203 et son entrée d'horloge reliée à la sortie C244 du récepteur 203. Une sortie Q de la bascule 327 est reliée aux entrées d'horloge de compteurs en cascade 329 et 331. La sortie de débordement CO du compteur 329 est reliée à l'entrée d'activation P du compteur 331. La sortie Q4 du compteur 329 est reliée à la première entrée d'une porte NI 333 et la sortie Q1 du compteur 331 est reliée à une seconde entrée de la porte NI 333. Les sorties Q2, Q3 et Q4 du compteur 331 sont respectivement reliées aux

secondes entrées des portes NON-ET 325, 323 et 321.

Les sorties de la porte NI 333 et des portes NON-ET 321, 323 et 325 sont respectivement reliées aux quatres entrées d'une porte NON-ET 335. La sortie de la porte NON-ET 335 est reliée à une entrée d'activation à trois états de la porte 317 et à une première entrée d'une porte NI 337. Une seconde entrée de la porte NI 337 est reliée à

la sortie Q de la bascule 327.

Une sortie de la porte NI 337 est reliée à une entrée D d'une bascule 339 et à l'entrée d'horloge d'émission TXC de l'unité de commande 23. L'entrée d'horloge de la bascule 339 est reliée à la sortie C244 du récepteur 203 et la sortie Q de la bascule 339 est reliée à l'entrée d'horloge de réception RXC de l'unité de commande 23. Ainsi, le signal d'horloge de réception appliqué à l'entrée RXC de l'unité de commande 23 est décalé temporellement d'un cycle d'horloge par rapport au signal d'horloge d'émission appliqué à l'entrée d'émission TXC. Le signal d'horloge de réception est décalé pour des raisons de synchronisation du système et il en résulte que l'unité de commande 23 a les caractéristiques de synchronisation d'un circuit DX,

facilitant donc l'interfaçage direct en avant avec la matrice 5.

La sortie d'état de réception RXSA et la sortie de données reçues RXDA de l'unité de commande 23 sont respectivement reliées aux première et seconde entrées d'un circuit codeur de priorité 341 dont

la sortie est reliée à une entrée d'interruption INT du processeur 13.

De plus, la sortie TXBE de l'unité de commande 23 est reliée à une

autre entrée du circuit 341.

En fonctionnement, un mot de données prédéterminé de trois bits est chargé dans le registre 319 pour faire engendrer des paquets de signaux d'horloge d'émission et de réception aux entrées TXC et RXC, respectivement, de l'unité de commande 23, de façon à réaliser l'émission et la réception de signaux de message durant des canaux temporels prédéterminés. La sortie Q de la bascule 327 produit un signal à 488 kHz qui est appliqué à la porte OU 337 et aux compteurs 329 et 331. En réponse, la sortie Q4 du compteur 329 produit un signal à 7,8 kHz. Les sorties Q1, Q2, Q3 et Q4 du compteur 331 transmettent des signaux d'horloge de 16, 32, 64 et 128 kHz qui sont appliqués à la porte NI 333 et aux portes NON-ET 325, 323 et 321. Ces signaux d'horloge sont filtrés au moyen des portes NON-ET respectives 321, 323 et 325, en fonction de divers signaux logiques apparaissant aux sorties QO, Q1 et Q2 du registre 319. En particulier, en se référant au tableau 2 ci-dessous, l'allocation de canal de signaux de message et, par conséquent, le débit d'émission/réception de signaux de message sont donnés pour diverses valeurs de DO, D1 et D2 appliquées

au registre 319.

TABLEAU 2

DO D1 D2 Canaux alloués Débit d'émission/réception 1 1 1 0 64 K-bits O 2 1 O, 16 128 K-bits O O 1 O, 8, 16, 24 256 K-bits O O O O, 4, 8, 12, 16, 20, 24, 28 512 K-bits A la Fig. 7, le processeur de commande principal 1 est relié à l'unité de commande ADM 9 par l'intermédiaire des lignes d'adresse A1-A7 du bus d'adresse 400, et aussi par l'intermédiaire du bus de commande 401. De plus, une borne de requlte d'interruption IRQ est reliée à une entrée d'interruption INT du microprocesseur 1. Les bornes DTACK du microprocesseur 1 et de l'unité de commande ADM 9 sont également reliées l'une à l'autre. Les lignes d'adresse A8 à A23 du bus d'adresse 400 sont reliées à une bascule tampon 402. Les bornes de

données DO à D15 du microprocesseur 1 sont reliées, par l'inter-

médiaire d'un bus de données 403, à une bascule tampon 404. Les sorties des bascules 402 et 404 sont reliées à des entrées multiplexées A8/DO à A23/D15 de l'unité de commande ADM 9. Les lignes de sortie de commande de bascule CTRL de l'unité de commande 9 sont reliées aux entrées de commande des bascules 402 et 404 pour effectuer

le multiplexage des lignes d'adresse et de données.

Le processeur de commande principal 1 est relié à la mémoire DRAM 11 par l'intermédiaire du bus de données 403, du bus d'adresse 400 et du bus de commande 401, et à des circuits DX individuels de la matrice 5 par l'intermédiaire d'interfaces de commande correspondants, non montrés, pour lire et écrire directement dans les circuits DX par

l'intermédiaire des bus d'adresse, de données et de commande.

Le circuit de commande de communication 7 a ses entrées de commande CTRL reliées au bus de commande 401, et ses entrées de données DO à D15 reliées au bus de données 403. De plus, un certain nombre de signaux de synchronisation sont transmis entre l'unité de commande 9 et le circuit de commande 7. En particulier, un signal de requête ADM de canal 2 est engendré par une sortie RXDA de mise en état de réception de données HDLC du circuit de commande 7, inversé dans un inverseur 402 et appliqué à l'entrée REQ2 de l'unité de commande 9. La borne de vidage de tampon d'émission TXBE du circuit de commande 7 est reliée, par l'intermédiaire d'un inverseur 403, à l'entrée PCL3 de l'unité de commande 9. La sortie de mise en état de réception RXSA du circuit de commande 7 est reliée par l'intermédiaire d'un inverseur 404 à l'entrée PCL2 de l'unité de commande 9. La sortie DONE et la sortie ACK3 d'accusé de réception de canal de l'unité de

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commande 9 sont connectées par l'intermédiaire d'une porte OU 405 et d'un inverseur 406, à l'une des entrées de commande du circuit de

commande 7.

Les lignes d'adresse AO à A2 du bus d'adresse 400 sont reliées à une entrée d'un décodeur 407 délivrant d'autre signaux de commande et d'activation au circuit de commande 7. En particulier, la sortie QO du décodeur 407 est reliée à une entrée de mise en état de réception RXEN du circuit de commande 7, et sa sortie Q1 est reliée à une entrée de mise en état d'émission TXEN du circuit de commande 7. La sortie Q2 du décodeur 407 porte un signal noté START TX qui est appliqué à une première entrée d'une porte OU 408 dont la seconde entrée est reliée à la sortie de l'inverseur 403, et dont la sortie est reliée à l'entrée de requête ADM de canal 3, REQ3, de l'unité de commande 9. La sortie Q3 du décodeur 407 est reliée à l'entrée mode maintenance MM du circuit de commande 7 et sa sortie Q4 est reliée à un circuit de sélection de canal de l'unité de commande principale, comme on le

décrira en détail dans la suite.

Un circuit de synchronisation produit le signal d'impulsion de trame susmentionné FP et le signal d'horloge C244, pour synchroniser la transmission de données MIC entre l'unité de commande principale et les sous-systèmes périphériques. Un oscillateur 410, réglé de préférence à 16, 384 MHz, commande l'entrée d'horloge d'un compteur 412 pour produire des fréquences d'horloge sous-multiples. En variante, le compteur 412 peut être formé d'une série de compteurs en cascade

reliés d'une manière bien connue.

La sortie C244 du compteur 412 est reliée à un amplificateur d'émission équilibré, non montré, pour émettre vers les sous-systèmes périphériques par l'intermédiaire d'une connexion sur plan arrière, de façon à synchroniser les sous-systèmes et l'unité de commande principale. La sortie C488 du compteur 412 est reliée à l'entrée d'horloge d'une bascule 414. Les sorties de compteur C926, C1952 et C3904 sont reliées à trois entrées d'une porte NON-ET 416 dont la sortie est reliée à un inverseur 418. Les sorties de compteur C926, C1952 et C3904 sont encore reliées à trois entrées d'une porte NON-ET 420, et les sorties de compteur C7808, C15625, C31250, C62500 et C125000 sont reliées à d'autres entrées de la porte NON-ET 420. La sortie C125000 est également reliée à une première entrée d'une porte NI 422 dont une seconde entrée est reliée à la sortie Q4 du décodeur 407 qui produit un signal d'allocation de canal 128/-4 comme on le

décrira en détail dans la suite.

La sortie de la porte NON-ET 420 est reliée à un inverseur 424 et à une première entrée d'une porte NI 426. La sortie de l'inverseur 424 est reliée à la première entrée d'une porte NON-ET 428 dont la seconde entrée est reliée à la sortie C125000 du compteur 412. La sortie de la porte NONET 428 est reliée à une première entrée d'une porte OU 430 dont une seconde entrée est reliée à la sortie C488 du compteur 412. La sortie de la porte OU 430 transmet le signal

d'impulsion de trame FP sus-mentionné.

La sortie de la porte NI 422 est reliée à une seconde entrée de la porte NI 426 dont la sortie est reliée à l'entrée J de la bascule 414. La sortie de l'inverseur 418 est reliée à l'entrée K de la

bascule 414.

La sortie inversée de la porte NON-ET 416 produit un signal logique qui a un niveau haut durant le premier bit (c'est-à-dire le bit O) de l'un quelconque des 32 canaux temporels de 8 bits. La sortie de la porte NONET 420 produit un signal logique de niveau haut, excepté durant le premier bit des seizième et trente-deuxième canaux temporels. La sortie de la porte NI 422 produit un signal logique de niveau bas si un signal logique de niveau haut est appliqué à sa seconde entrée, à partir de la sortie Q4 du décodeur 407, et alterne entre des niveaux hauts et bas pour chaque demi-trame (c'est-à-dire 16 canaux) si un signal logique de niveau bas y est appliqué à partir de la sortie Q4 du décodeur 407. La sortie de la porte NON-ET 420 est au

niveau haut excepté pendant le premier bit des seizième et trente-

deuxième canaux. Donc, la sortie Q de la bascule 414 est à un niveau logique bas, excepté pendant les canaux 16 et 32 si la sortie Q4 du décodeur 407 est à un niveau logique haut, et elle est à un niveau

logique haut pendant seulement le trente-deuxième canal temporel.

La sortie Q de la bascule 414 est reliée à la première entrée d'une porte NON-ET 432 dont la seconde entrée est reliée à la source de signal d'horloge C488, c'est-à-dire au compteur 412. Ainsi, la porte NON-ET 432 produit à sa sortie un signal d'horloge en salve de 488 kHz qui est filtré sur les seizième et trente-deuxième canaux si la sortie Q4 du décodeur 407 est à un niveau logique haut, et le signal d'horloge C488 est filtré seulement sur le trente-deuxième canal si la sortie Q4 est à un niveau logique bas. Pour mieux comprendre le fonctionnement et la structure de la présente invention, il sera utile d'expliquer la théorie et les caractéristiques du protocole HDLC. Comme on l'a expliqué ci- dessus, la couche de liaison assure une transmission point à point sans erreur de signaux provenant de la couche de réseau. Le terme "sans erreur" signifie que la couche de liaison garantit une transmission correcte des signaux qui lui arrivent, compte non tenu des erreurs qui peuvent arriver pendant la transmission réelle sur le milieu physique reliant des unités émettrices et réceptrices HDLC. Le milieu physique est désigné par le terme "couche physique" et, selon la présente invention, il comprend les liaisons de communication reliant les unités HDLC. Une trame de signal de message (c'est-à-dire un bloc d'un ou plusieurs signaux de message) n'est pas considérée comme ayant été transmise tant que la couche de liaison à l'extrémité de réception ne l'a pas fait passer à la couche de réseau correspondante. Donc, les couches de liaison dans l'unité de commande principale et dans le

sous-système périphérique doivent coopérer pour assurer une trans-

mission correcte.

Selon un prototype satisfaisant de la présente invention, le

protocole HDLC est établi partiellement par les unités de communi-

cation elles-mêmes (unités 7, 23,..., 29) qui produisent et détectent les séquences de contr8le de trame (CRC), et partiellement par les processeurs associés (MCP 1, PCP 12,..., PCP 29) qui assignent des numéros de série prédéterminés en séquence aux trames de signaux de message pour détecter si une trame reçue est hors série et demander

alors sa retransmission.

La structure d'une trame de signaux de message HDLC est

illustrée dans le tableau 3 ci-dessous.

TABLEAU 3

Drapeau Adresse Commande Information FCS Drapeau 01111110 8 bits A bit- 8 bhi 16 hi- 01111110 à v....w v --- --------v_ Toutes les trames débutent et finissent par un drapeau composé de la séquence de bits 01111110. Le drapeau est utilisé pour la synchronisation entre les unités de réception et d'émission. A l'état non occupé, les unités de commande de communication engendrent et émettent une séquence de bits "1" contigus entre les trames

successives, on dit qu'on fait du remplissage de temps inter-trame.

Comme il est possible que six bits "1" ou plus soient contigus autre part dans la trame, (c'est-à-dire en tant que partie du signal de message), le protocole HDLC prévoit des moyens pour réaliser la transparence de ces non-drapeaux nommés séquences de bits "1". Le contrôleur d'émission examine le contenu de la trame comprenant l'adresse, les parties de commande et de séquence de contr8le de trame (FCS ou CRC), et il insère un bit "0" après toute séquence de cinq bits "1" contigus afin d'assurer qu'une séquence de drapeau n'est pas reproduite par inadvertance. Dans l'unité de réception, les trames entrantes sont examinées et tout bit "0" suivant directement cinq bits

"1" est ignoré.

Le drapeau est suivi d'un champ d'adresse qui, selon la présente

invention, n'est pas utilisé.

La fonction de la trame d'information est de réaliser le transfert réel des données d'une unité à une autre. Toutes les trames d'information sont créées à partir de paquets de données traversant la frontière entre la couche de réseau et la couche de liaison. Une fois que la couche de réseau passe l'information à la couche de liaison, une transmission correcte est garantie. Donc, les couches de liaison stockent temporairement les trames d'information jusqu'à ce qu'une transmission correcte de chacune ait eu lieu. Les données contenues dans les trames d'information sont seulement celles qui passent les frontières entre la couche de liaison et la couche de réseau. Les drapeaux, l'octet de commande et les octets FCS sont utilisés par les unités de commande de communication pour assurer une transmission

correcte des trames d'information.

La séquence de contr8le de trame ou partie FCS de la trame est une séquence de 16 bits envoyée avant le drapeau de fin. La fonction des bits FCS est de détecter des erreurs dans les bits qui suivent le drapeau de début mais les précèdent, à l'exclusion des bits "0" insérés pour la transparence, comme on l'a expliqué ci-dessus. L'unité de réception vérifie la séquence de contr8le de trame (CRC) sur les bits FCS d'une manière connue, de manière à déterminer si des erreurs ont été engendrées pendant la transmission, et le processeur associé commence, en réponse, les procédures de restitution ou de retrans- mission. Un octet de commande identifie le type de trame, le numéro de série de trame et/ou le numéro de série de l'accusé de réception, comme on l'expliquera plus en détail dans la suite. Le format de l'octet de commande dépend du type de trame à transmettre: information, supervision ou trame non numérotée, comme le définit le

tableau 4 ci-dessous.

TABLEAU 4

Bits du champ de commande Type du champ de commande

7 61514 3 2 1 0

0 N(S) 0 N(R) Information 1 0 S(N) 0 N(R) Supervision 1 1 F(N) 0 F(N) Non numéroté Un "numéro de série d'envoi" N(S) est assigné à la trame d'information par le processeur associé. Un "numéro de série de réception" N(R) lui est aussi assigné et désigne le numéro de série de la prochaine trame attendue par l'unité de réception, qui sert à reconnaître toutes les trames avec des numéros de série supérieurs à

N(R) mais ne le comprenant pas.

La fonction de la trame de supervision est de commander le transfert de trames d'information. Elles sont utilisées pour reconnaître des trames d'information spécifiques basées sur le numéro de série N(R) ou en demander la retransmission. Les bits de supervision 4 et 5 du champ de commande, notés S(N), sont codés, soit en "00" qui indiquent que l'unité de réception est prête, soit en "01"

qui indiquent le rejet d'une trame d'information reçue.

Les trames non numérotées procurent un métaprotocole pour la commande de la couche de liaison. Elles sont utilisées pour préparer, couper ou réinitialiser des liaisons entre diverses unités de commande de communication. La désignation "non numérotée" signifie que ces trames ne contiennent pas de numéros de série, puisqu'elles ne sont

pas directement impliquées dans le transfert des trames d'information.

Les bits modificateurs 5, 4, 2, 1 et O, notés F(N), sont des valeurs assignées pour faciliter deux fonctions primaires: un accusé de réception non numéroté (00-110) décrit ci-dessous, et la mise en mode de fonctionnement équilibré asynchrone (11-100). Le mode de fonctionnement équilibré fait du protocole un protocole bidirectionnel et asynchrone, dans lequel chaque unité envoie les ordres et les

réponses et reçoit aussi les ordres et les réponses.

Comme on l'a expliqué ci-dessus, les numéros de série N(S) sont assignés à chacune des trames HDLC qui sont envoyées pour distinguer les trames d'information entre elles. Ils permettent à l'unité de

réception et au processeur associé d'identifier les trames d'infor-

mation entrantes, et à l'unité d'émission et au processeur associé

d'interpréter correctement les accusés de réception et les rejets.

Comme on l'a expliqué ci-dessus, les signaux de message sont stockés temporairement dans la couche de liaison. Selon la présente invention, jusqu'à trois de ces signaux de message peuvent être

stockés temporairement avant la réception d'un accusé de réception.

Les numéros de série sont assignés séquentiellement à partir de 000

d'o ils sont incrémentés de 1.

Le nouveau numéro de série d'envoi qui est assigné à une trame d'information sortante par le processeur associé à l'unité d'émission est appelé la variable d'état d'envoi V(S). Après la préparation de la liaison ou sa réinitialisation, la valeur de V(S) est "0". V(S) représente la limite supérieure d'une fenêtre glissante pour l'unité d'émission et le processeur associé, comme on l'expliquera plus en

détail dans la suite.

A l'extrémité de réception de la liaison, le processeur associé à l'unité de réception maintient une variable d'état reçu, notée V(R), qui indique le numéro de série d'envoi suivant N(S) dont on attend la réception dans une trame d'information entrante. Après la mise en

service de la liaison ou sa réinitialisation, sa valeur est aussi "0".

Quand le numéro de série attendu est reçu, V(R) est incrémenté de 1. A

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chaque trame d'information ou de supervision transmise, la valeur courante de V(R) est assignée au numéro de série de réception N(R)

dans le champ de commande.

Le processeur associé à l'unité d'émission maintient une variable de reconnaissance attendue, A(S), égale au numéro de série de la trame d'information qui a été en suspens le plus longtemps. A(S)

représente une limite inférieure de la fenêtre glissante sus-

mentionnée de l'unité d'émission. A la mise en service de la liaison

ou à sa réinitialisation, sa valeur est "0".

La valeur N(R) sert d'accusé de réception pour toutes les trames comprises entre A(S) et N(R)-l. A(S) est incrémenté en réponse à la réception d'accusés de réception provenant de l'unité de réception jusqu'à ce qu'il soit égal à N(R), l'accusé de réception reçu suivant étant alors le même que celui de la trame suivante attendue par l'unité de réception. On notera que la reconnaissance des trames qui ont déjà été reconnues par une valeur de N(R) précédente n'a pas

d'effet puisque A(S) et N(R) seront égaux.

Comme on l'a expliqué ci-dessus, dans la présente invention, on utilise le protocole HDLC afin d'avoir une transmission garantie des paquets de signaux de message. Par conséquent, la correction des erreurs est l'aspect le plus important du protocole. Selon le protocole, on a recours à unestratégie de retransmission pour corriger les erreur. Après avoir transmis une trame d'information alors qu'il n'y a pas de trame en suspens (c'est-à-dire A(S) = V(S)), le processeur associé à l'unité d'émission exécute un sous-programme pour réaliser une temporisation de retransmission interne, désignée par Tl. Si un accusé de réception est reçu pour toutes les trames en suspens, la temporisation est arrêtée. Si un accusé de réception est reçu, le processeur associé à l'unité d'émission détecte qu'une ou toutes les trames émises ont été perdues ou endommagées pendant la transmission, et qu'elles n'ont pas été reçues par l'unité de réception. Le processeur arrête alors la temporisation T1 et fait retransmettre par l'unité d'émission toutes les trames en suspens numérotés de A(S) à V(S)-I, dans l'ordre séquentiel. La temporisation T1 est alors redéclenchée. L'unité d'émission stocke temporairement toutes les trames transmises jusqu'à ce qu'il en ait été accusé réception par l'unité de réception et le processeur associé. A la retransmission, les valeurs de N(R) sont mises & jour à la valeur courante de V(R) mais les valeurs de N(S) sont maintenues à leurs valeurs d'origine. Le processeur associé à l'unité d'émission tient un compte du nombre de fois que celleci a dQ retransmettre une fenêtre particulière de trames. Si le compte excède une valeur prédéterminée,

le processeur engage l'action de correction en essayant de réinitia-

liser la liaison.

Si l'unité de réception reçoit une trame dont la valeur de N(S) est équivalente à la valeur courante de V(R), le processeur associé exécute un sous-programme pour mettre en route une temporisation de reconnaissance désignée par T2. Si la temporisation court déjà, il ne se passe rien. Si l'unité d'émission envoie une trame d'information alors que la temporisation T2 est déclenchée, la valeur de N(R) dans le champ de commande de la trame prend la valeur courante de V(R) et, à la réception, le processeur associé à l'unité de réception arrête la temporisation T2. Si la temporisation T2 expire avant qu'une trame d'information quelconque ait été transmise en sens inverse, une trame de supervision est alors envoyée avec S(N) = 00 indiquant que le

récepteur est prêt, et la valeur de N(R) est envoyée égale à V(R).

Donc, l'intérêt de la temporisation T2 est double. D'abord, elle permet à l'unité de réception de recevoir plusieurs trames avant de produire un accusé de réception, de façon à ce que le nombre de trames prêtes à la réception qui peuvent être émises et reçues soit réduit, et, d'autre part, elle donne à l'unité de réception la possibilité d'éliminer la production et la transmission d'une trame de supervision prête à la réception en émettant simplement une trame d'information dans le sens inverse (c'est-à-dire vers l'unité d'émission de départ), avec la valeur courante de N(R) égale à V(S), ce qui sert à reconnaltre toutes les trames reçues précédemment. Cette procédure est connue dans la technique sous le nom d'accusés de réception "piggy-backing". La temporisation T2 assure que l'unité de réception attend seulement pendant une durée prédéterminée avant de produire un accusé de réception, soit en émettant un signal de supervision de récepteur prêt, soit par des accusés de réception "piggy-backing". De préférence, la temporisation T2 est réglée de telle sorte que l'unité de réception produise des accusés de réception à l'unité d'émission

avant que la temporisation TI ne s'arrête.

Si l'unité de réception et le processeur associé rencontrent une trame d'information o N(S) n'est pas égal à V(R), la trame est détectée comme étant hors série et, par conséquent, erronée. Cette situation peut arriver si la trame d'information précédente a été endommagée pendant la transmission et a mis en défaut la séquence de contr8le de trame CRC dans la couche physique, ou si un accusé de réception a été perdu ou n'est pas arrivé suffisamment t8t. L'unité de réception établit un drapeau interne indiquant qu'il est en état de rejet. Si le drapeau n'a pas déjà été établi, l'unité de réception produit une trame de supervision avec S(N) = 01 indiquant un état de

rejet et met la valeur de N(R) égale à V(R).

Si l'unité d'émission et le processeur associé reçoivent une trame de supervision indiquant l'état de rejet, toutes les trames en suspens avec des numéros de série supérieurs à N(R), mais ne le comprenant pas, sont considérées comme n'ayant pas été reconnues et toutes celles dont les numéros de série vont de N(R) à V(S)-l sont retransmises. Quand il est reçu correctement une trame d'information avec N(S)=V(R), le processeur associé à l'unité de réception réinitialise le drapeau d'état de rejet interne. Le drapeau interne a pour but d'assurer qu'une seule fonction de rejet soit émise pendant que l'unité de réception est dans un état de rejet. Une prolifération de trames de rejet pourrait sans aucun doute produire beaucoup de

retransmissions inutiles.

Si la trame de supervision qui est émise par l'unité de réception et qui comprend l'indication d'un état de rejet est perdue, la temporisation TI assure l'éventuelle retransmission des trames

d'information non reconnues.

Donc, la fonction des bits de supervision S(N) dans la trame de supervision est double. D'une part, ils permettent au processeur associé à l'unité de réception de demander la retransmission avant le déclenchement de la temporisation Tl, afin d'accélérer la réception éventuelle de trames d'information correctes et, d'autre part, ils empêchent l'unité d'émission d'émettre d'autres trames alors que la temporisation T1 court encore et que l'unité de réception est en état de rejet. Ces trames sont retransmises seulement à la fin de la temporisation du fait que la trame qui a provoqué l'état de rejet

reste non reconnue.

Les trames de supervision contenant une indication de rejet de trame sont produites seulement si une trame d'information hors série est revue. Elles ne sont pas envoyées si une trame avec fausse séquence de contr8le de trame CRC est détectée au niveau de la couche physique. On utilise d'abord le protocole HDLC en tant que protocole point à point entre des stations reliées par des liaisons spécifiques. Selon la présente invention, le circuit de commande de communication 7 est multiplexé au moyen de la matrice de commutation 5 pour communiquer

avec une pluralité de stations (c'est-à-dire des stations indivi-

duelles des unités HDLC 23,..., 39, etc.).

En fonctionnement normal, chacune des unités 23 et 39 reçoit des drapeaux "nuls" (c'est-à-dire une succession d'au moins 7 bits numériques "1" provenant de l'unité de commande principale). A cette fin, le processeur de commande principal 1 enregistre des drapeaux nuls dans une pluralité de registres internes des registres de données de mémoire de connexion lîOA et llOB, comme on l'a déjà mentionné à propos de la Fig. 4A. Les contenus des registres 11OA et 110B sont transmis aux unités individuelles 23 et 39 durant les canaux temporels

alloués dynamiquement sus-mentionnés.

De même, chacune des unités 23 et 39 engendre des drapeaux nuls pour les transmettre et les mémoriser dans les registres 110A et 110B associés. Le processeur 1 interroge continuellement les registres de données internes en exécutant un sous-programme d'interruption, au

rythme d'environ une fois toutes les 5 millisecondes.

On va maintenant décrire comment fonctionne l'invention. Si un poste d'abonné relié à l'un des circuits périphériques 17,..., 19 de BAIE 1 est décroché, le circuit d'état de ligne associé produit un signal d'état décroché. Le processeur 13 examine continuellement les circuits d'état de ligne d'une manière connue et détecte le signal d'état décroché. En réponse, le processeur 13 compose un signal de message de couche de réseau dans la mémoire DRAM 27 pour qu'il soit transmis au processeur 1. Une temporisation de garantie d'envoi interne (c'est-à-dire une boucle de programme exécutée par le processeur 13) est déclenchée pour compenser le temps écoulé avant que l'unité de commande ADM 25 soit activée, afin de transmettre le signal de message par l'intermédiaire due l'unité de commande de commu- nication 23 au processeur 1. Donc, une pluralité de signaux de message peuvent être rassemblés dans la mémoire DRAM 27 durant le temps écoulé. Comme on l'a expliqué ci-dessus, ceci dispense d'envoyer des signaux de message séparés pour lesquels il faut des accusés de réception séparés. Une fois que la temporisation de garantie d'envoi est déclenchée, (c'est-à-dire au bout d'environ 5 millisecondes), un numéro de série N(S) est assigné au paquet par le processeur 13, comme on l'a expliqué ci-dessus. Le numéro de série est unique entre les unités d'émission et de réception (23 et 7, respectivement) pour la

liaison particulière (c'est-à-dire pour le sous-système particulier).

Donc, un autre sous-système (c'est-à-dire BAIE N) peut émettre un paquet de signaux de message de couche de liaison sur une autre liaison avec le même numéro de série N(S). Cependant, le circuit de commande de communication 7, sur le tableau de commande principal, fait la distinction entre les liaisons séparées au moyen de la matrice de commutation 5, afin de garder la trace des différents numéros de série. Le processeur 13 produit des signaux d'adresse prédéterminés sur les lignes d'adresse AO, A1, A2 et A3, qui sont appliqués au décodeur 315, Fig. 6. En réponse, la sortie Q5 de ce dernier passe à l'état haut et active l'unité 23 par son entrée TXE. L'unité 23 commence alors à produire des drapeaux de départ (c'est-à-dire 01111110) pendant des canaux temporels alloués, en réponse à la réception à son entrée TXC de salves d'horloge provenant de la porte NON-ET 335, comme on l'a expliqué ci-dessus. Des drapeaux de départ successifs sont engendrés pendant les canaux temporels alloués, sont transmis sur la liaison MIC L15A et mémorisés dans le registre interne associé du registre de données de mémoire de connexion 110A ou 110B du circuit DX A, Fig. 2. Comme on l'a mentionné ci-dessus, le processeur 1

interroge continuellement les registres 110A et 110B par l'inter-

médiaire de l'interface de commande associé 117, Fig. 4B. Quand un drapeau de départ est détecté dans le registre interne, le processeur 1 engendre un drapeau d'ordre d'avancer qui est mémorisé dans le registre interne du registre 110A ou 110B associé au canal alloué de la liaison de données L5OA reliée à l'unité 23, comme on l'expliquera plus en détail dans la suite. Pendant qu'il attend la réception de l'accusé de réception du drapeau d'ordre d'avancer à partir du processeur 1, le processeur 13 initialise l'unité ADM 25 pour l'émission de signaux de message à

l'unité 23, à partir de la mémoire DRAM 27. Entre temps, des signaux-

de message supplémentaires peuvent être stockés momentanément dans la

mémoire 27 pour être émis dans le paquet de signaux de message.

L'unité de commande ADM 25 transfère directement les signaux de message mémorisés dans la mémoire 27 à l'unité 23 pendant les canaux temporels alloués. L'unité 25 est utilisée à la place du processeur 13 pour transférer les données de la mémoire 27 à l'unité 23. Pour un débit de données de 64 K-bits par seconde, il faudrait, pour transférer des données de la mémoire DRAM 27 à l'unité 23 par l'intermédaire du proccesseur 13, une interruption de ce dernier toutes les 125 millisecondes. Le processeur 13 est incapable d'entretenir un rythme d'interruptions assez rapide et il en résulte un état d'engorgement dans l'unité 23, o les données sont reçues après que le signal d'horloge de transmission appliqué à l'entrée TXC ait cessé d'arriver, et se perdent. L'unité de commande ADM 25 garantit un transfert de données efficace et rapide de la mémoire DRAM

27 à l'unité de commande de communication HDLC 23.

Comme on l'a expliqué ci-dessus, une fenêtre de transmission est déterminée pour établir le nombre maximal de trames d'information non transmises stockées momentanément. Dans l'exemple de réalisation

préféré, les numéros de série N(S) = 000, 001 et 010 ont été utilisés.

Le nombre de paquets en suspens avant un accusé de réception (c'est-àdire la taille de la fenêtre) dépend de la capacité de la mémoire DRAM 27. Comme on l'a expliqué ci-dessus, selon l'invention, on utilise une mémoire DRAM 27 de 64 K-octects (extensible à 256 K-octets). Ainsi, si on utilise une mémoire 27 plus grande (c'est-à-dire 256 K-octects) pour stocker temporairement un plus grand nombre de signaux de message, la taille de la fenêtre pourra sans

aucun doute être plus grande.

Comme on l'a expliqué ci-dessus, le processeur 1 interroge réellement la matrice de commutation 5 pour détecter les drapeaux de départ. Quand il détecte un drapeau de départ engendré par l'unité 23, le processeur 1 établit une liaison de commutation de circuit entre les unités 23 et 7, par l'intermédiaire de la matrice 5 (c'est-à-dire

entre les liaisons L15A et LOOA par l'intermédiaire du circuit DX 5A).

De plus, le processeur 1 produit sur les lignes d'adresse AO à A2 du bus d'adresse 400 des signaux prédéterminés qui sont appliqués au décodeur 407. Il en résulte que la sortie QO de celui-ci passe à l'état haut et qu'il est donc délivré un signal de niveau logique haut à l'entrée RXEN du circuit de commande de communication 7 qui, par conséquent, se trouve en état de recevoir par son entrée RXSI le drapeau de départ en réponse à la réception, à son entrée RXCLK, d'une salve d'horloge provenant de la porte NON-ET 432, comme on l'a expliqué ci-dessus. En réponse à la réception du drapeau de départ et suivant la nature de la synchronisation de bits du protocole HDLC, le circuit 7 se synchronise avec l'unité 23. Le circuit 7 doit recevoir

au moins 1 et au plus 1,5 drapeaux de départ pour se synchroniser.

Pendant le processus de synchronisation, le processeur 1 délivre le

drapeau sus-mentionné d'ordre d'avancer à l'unité 23, par l'inter-

médiaire de la liaison L5OA et de la matrice 5. Dans l'exemple de réalisation préféré, le drapeau d'ordre d'avancer est la valeur hexadécimale 7F, il est enregistré dans le registre de donnée de mémoire de connexion de sortie du circuit 5A et il est transmis par la liaison de données L5OA. Ainsi, il faut une trame MIC (c'est-à-dire microsecondes) pour synchroniser les unités d'émission et de réception, et pour que l'unité de réception produise et envoie le drapeau de marche en avant. Simultanément, le processeur 13 prédispose l'unité 23 à fonctionner en mode récepteur pour détecter le drapeau d'ordre d'avancer 7F et, quand ce dernier est reçu, il produit une

interruption au codeur de priorité 341 par sa sortie RXDA.

En réponse à la réception de l'interruption par l'intermédiaire du codeur de priorité 341, le processeur 13 active l'unité ADM 25 qui commence à envoyer à l'unité 23 des signaux de message mémorisés dans la mémoire DRAM 27. En particulier, le processeur 13 produit des signaux prédéterminés sur les lignes d'adresse A14, A15 et A16 reliant le décodeur 307 qui, en réponse, produit à sa sortie Q2 un signal de niveau logique bas qui est appliqué à la porte NON-ET 311. Les signaux de message sont mémorisés dans des circuits tampons de transmission HDLC à 8 bits à l'intérieur de l'unité 23. La première portion de 8 bits de la trame à envoyer (après le drapeau de départ) est l'octect de contr8le, comme on l'a expliqué ci-dessus. L'octet de contr8le contient les numéros de série d'envoi et de réception sus-mentionnés, respectivement N(S) et N(R). L'octet de contr8le est transmis sur la liaison L15A en réponse à la réception par l'unité 23, à son entrée TXC, d'une salve de signaux d'horloge reçus provenant de la porte NI 337, et un signal d'activation provenant de la porte NON-ET 335 est

appliqué au circuit tampon 317, comme on l'a expliqué ci-dessus.

L'unité ADM 25 recouvre ensuite une portion de 8 bits du signal de message mémorisé dans la mémoire 27 et l'applique à des circuits tampons de transmission de 8 bits à l'intérieur de l'unité 23. Le contenu du circuit tampon d'émission est transmis par la sortie TXSO de l'unité 23, en réponse aux signaux d'activation qui sont appliqués au circuit tampon 317 et à des signaux d'horloge appliqués à l'entrée TXC. Ensuite, des portions de 8 bits sont transmises de la même manière. Une fois que toutes les portions de 8 bits du signal de message ont été transmises, la sortie de vidage TXBE du circuit tampon de transmission de l'unité 23 passe à l'état haut, produisant une requête ADM de canal 2 pour recouvrer une autre séquence de 8 bits à partir de la mémoire DRAM 27. Les requêtes ADM sont reconnues au moyen de la sortie ACK2 de l'unité ADM 25 qui passe à l'état bas, faisant passer à l'état haut la sortie de la porte NON-ET 311 et activant

ainsi l'unité 23.

En réponse à la réception à l'entrée RXSI du circuit de commande 7, par l'intermédiaire de la matrice de commutation 5, d'un paquet de signaux de message de couche de liaison, sa sortie RXDA passe à l'état haut, délivrant une requête ADM de canal 2 à l'unité de commande ADM 9. Les données série reçues à l'entrée RXSI du circuit de commande 7 sont synchronisées et décalées dans un registre de décalage de caractère de commande de 8 bits sur le bord montant du signal

d'horloge appliqué à la borne RXCLK. L'annulation de "0" sus-

mentionnée (après que cinq ont été reçus) est réalisée sur les données reçues, de sorte qu'un caractère de données ne peut pas être confondu avec un signal de drapeau, comme on l'a expliqué ci-dessus. Les bits de données reçus après la réception du drapeau de départ et de l'octet de contr8le sont transmis par l'intermédiaire d'une pluralité de registres à décalage supplémentaires et sont appliqués aux bornes DO à D15 du circuit de commande 7. La sortie RXDA passe alors à l'état haut, délivrant une requête ADM d'interruption de canal 2 à l'unité de

commande ADM 9.

En réponse à la requête ADM de canal 2, l'unité 9 reçoit le signal de message de couche de réseau apparaissant aux bornes DO à D15 du circuit de commande 7 par l'intermédiaire du bus de données 403 et de la bascule 404. Le signal de message est bloqué entre la bascule 404 et l'entrée multiplexée de l'unité 9, en fonction de signaux de commande prédéterminés produits à la sortie LCTRL de l'unité 9 et appliqués à la bascule 404 d'une manière bien connue. L'unité 9 mémorise alors la portion de message de signal reçue à une adresse

prédéterminée de la mémoire DRAM 11.

Après avoir émis la dernière portion de 8 bits de la trame d'information, l'unité 23 produit la partie FCS sus-mentionnée de la trame, qui est transmise pendant les canaux temporels alloués à la réception du circuit de commande 7, par l'intermédiaire de la matrice , comme on l'a expliqué ci-dessus. Le circuit de commande 7 réalise une addition modulo 2 sur la partie FCS de 16 bits afin de vérifier la

séquence de contr8le de trame, d'une manière bien connue.

Si la vérification du CRC est satisfaisante, une trame du type supervision est transmise du circuit de commande 7 à l'unité 23. Elle comprend la fonction d'état prêt à la réception, et la valeur courante de N(R) indiquant la reconnaissance de toutes les trames de numéros de série supérieurs à N(R) mais ne le comprenant pas. Comme on l'a expliqué cidessus, la trame de type supervision sert d'accusé de réception. La sortie de mise en état de réception RXSA passe alors à l'état haut, produisant ainsi une interruption sur le canal 2 de ligne de commande périphérique PCL2. Ceci indique que le paquet est complet et fait délivrer par l'unité 9, par l'intermédiaire de sa sortie IRQ, une requête d'interruption au processeur 1 par sa sortie IRQ. En réponse,

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le processeur 1 met l'unité 9 hors service et continue à fonctionner normalement (c'est-à-dire interroger les registres de données de mémoire de connexion des circuits DX de la matrice 5 pour détecter

d'autres drapeaux de départ).

Si la vérification de la séquence de contr8le de trame montre un défaut, le paquet de signal de message reçu est rejeté (c'est-à-dire que le circuit 7 n'envoie pas d'accusé de réception à l'unité 23), et il en résulte une retransmission par l'unité 23, comme on l'a expliqué cidessus. Après que le drapeau de fin ait été envoyé, la sortie TXBE de l'unité 23 passe à l'état haut, interrompant le processeur 13. Le processeur 13 transmet l'interruption par l'intermédiaire du décodeur 315, mettant ainsi hors service l'émetteur de l'unité 23 en faisant

passer l'entrée TXE de celle-ci à l'état bas.

Comme on l'a expliqué ci-dessus, un certain nombre de stratégies sont employées pour assurer une transmission correcte des signaux de message. Par exemple, si la temporisation de retransmission T1 expire (après environ 150 millisecondes), l'unité 23 retransmet le paquet de signal de message. Inversement, si l'unité 23 envoie un second paquet avant que la temporisation T1 n'ait expiré, et si le circuit de commande 7 reçoit le paquet mais détecte un numéro de série erroné, un drapeau de rejet interne est établi et une trame de supervision est produite, qui contient une indication de l'état de rejet (c'est-à-dire S(N)=01). En réponse, l'unité 23 retransmet les deux paquets de signal

de message.

Donc, une trame d'information passe à la couche de réseau par l'intermédiaire de l'unité ADM 25 seulement si le numéro de série N(S) et le test FCS sont corrects. Selon la présente invention, les signaux de message de couche de réseau (c'est-à-dire le contenu de la trame d'information) comportent une portion en-tête d'adresse formée d'un

nombre prédéterminé d'octets, pour indiquer la destination du message.

Par exemple, le message peut être utilisé pour démarrer divers sousprogrammes du programme de système de fonctionnement, afin de réaliser diverses fonctions, telles que la procédure d'appel, etc. Si la mémoire DRAM 11 est pleine et qu'elle ne peut recevoir d'autres signaux de message, le circuit de commande 7 produit une autre trame de supervision indiquant que l'unité de réception n'est pas prête (c'est-à-dire S(N)=10). Une fois que les données mémorisées dans la mémoire 11 ont été traitées et qu'il y a de la place pour stocker momentanément d'autres données, la trame de commande de supervision d'état prêt à la réception est transmise (c'est-à-dire

S(N)=00).

Comme les canaux d'émission et de réception de chaque unité de commande de communication sont indépendants, chaque unité est simultanément à l'écoute de drapeaux de départ, et émet aussi des

drapeaux libres ou nuls.

Pour transmettre des signaux de message du circuit 7 à l'une des unités des sous-systèmes périphériques (c'est-à-dire l'unité 23), le processeur 1 met en forme le signal de message dans la mémoire DRAM 11. Au signal de message, est assigné un numéro de série N(S) comme on l'a expliqué cidessus. Le processeur 1 produit des signaux d'adresse prédéterminés sur les lignes d'adresse AO à A2 du bus d'adresse 400 qui sont appliqués au décodeur 407, Fig. 7. En réponse, la sortie Q1 de ce dernier passe à l'état haut, activant ainsi le circuit 7 par l'intermédiaire de son entrée TXEN. Le circuit 7 commence alors à produire des drapeaux de départ (c'est-à-dire 01111110) pendant des canaux temporels alloués, en réponse à la réception, à son entrée

TXCLK, de salves d'horloge provenant de la porte NON-ET 432.

L'unité de commande de communication 23 reçoit et détecte, à son entrée RXSI, le signal de drapeau HDLC provenant de la liaison de sortie LO5A de la matrice de commutation 5, et engendré par le circuit 7. L'unité 23 produit alors un signal d'interruption par ses sorties

RXSA et RXDA, par l'intermédiaire du codeur de priorité 341.

Simultanément, l'unité 23 requiert la maîtrise du canal ADM 1 par son entrée REQ1. Les signaux de message sont ensuite reçus par l'unité 23 d'une manière identique à celle qu'on a décrite ci-dessus. Une fois que les signaux de message ont été reçus intégralement, le circuit 7 engendre un signal de drapeau de fin qui est reçu par l'unité 23 qui, en réponse, interrompt le processeur 13 par l'intermédiaire du codeur 341. Le processeur 13 met alors l'unité 23 hors service, par l'intermédiaire de son entrée RXE reliée à la sortie Q6 du décodeur 315. Le circuit 7 reçoit des signaux de message de la mémoire DRAM 11 par l'intermédiaire de l'unité de commande ADM 9 en utilisant le canal ADM 3. En particulier, le processeur 1 produit des signaux d'adresse prédéterminés sur les lignes AO à A2 du bus d'adresse 400 pour faire passer la sortie Q2 du décodeur 407 à l'état bas. La sortie de la porte NI 408 passe donc à l'état bas, faisant le canal 3 interrompre la requête à l'entrée REQ3 de l'unité 9. L'unité 9 produit à sa sortie ACK3 un signal d'accusé de réception qui est appliqué à une entrée de commande prédéterminée du circuit 7, par l'intermédiaire de la porte OU 405 et de l'inverseur 406. L'unité 9 commence à transférer des données de la mémoire DRAM 11 aux bornes DO à D15 du circuit 7, par l'intermédiaire du bus de données 403. Le signal de message apparaissant aux bornes DO à D15 est chargé dans un circuit tampon de transmission interne selon le protocole de couche de liaison, comme on l'a expliqué ci-dessus, et il est transmis à la sortie TXSO. Une fois que le signal de message de couche de réseau a été transmis, le circuit tampon de transmission est vide et la sortie TXBE du circuit 7 passe à l'état haut, produisant une requête pour le transfert d'autres données (c'est-à-dire des signaux de message) de la mémoire DRAM 11, par l'intermédiaire des entrées PCL3 et REQ3 de l'unité 9. A la fin du transfert ADM, un signal de commande est produit à la sortie DONE de l'unité 9, qui est appliqué à l'entrée de commande prédéterminée sus- mentionnée du circuit 7, par l'intermédiaire de la porte OU 405 et

de l'inverseur 406.

Pour établir d'abord une liaison de communication entre l'une des unités du sous-système périphérique (c'est-à-dire 23 ou 39) et le circuit 7, l'unité périphérique envoie des drapeaux de départ qui sont mémorisés dans les registres de données de mémoire de connexion interne alloués au circuit DX associé dans la matrice 5, comme on l'a expliqué ci-dessus. Selon la présente invention, le processeur 1 interroge les liaisons actives à une fréquence d'environ une fois toutes les 10 millisecondes et les liaisons inactives à une fréquence

quelque peu plus lente d'environ une fois toutes les 100 milli-

secondes. Si le processeur 1 détecte un drapeau de départ dans une liaison inactive, il produit et émet le drapeau d'ordre d'avancer comme on l'a expliqué ci-dessus. En réponse à la réception dudit

drapeau, l'unité de commande de communication périphérique (c'est-à-

dire 23 ou 39) produit le drapeau SABM sus-mentionné dans une trame non numérotée (c'est-à-dire que les bits 5, 4, 2, 1 et 0 sont 1, 1, 1, 1, 0 et 0, respectivement). En réponse à la réception du drapeau SABM, le circuit 7 produit un signal d'accusé de réception non numéroté (c'est-à- dire une trame non numérotée dans laquelle les bits 5, 4, 2,

1 et 0 sont 0, 0, 1, 1 et O, respectivement). L'une quelconque des unités de commande de communication, dans

le système de communication de la présente invention, peut réinitia-

liser une liaison en fonctionnement normal en transmettant une trame SABM. Après avoir reçu la trame SABM, l'unité de réception répond par une trame d'accusé de réception non numérotée et remet à zéro toutes les variables d'état sus-mentionnées. A la réception de la trame non numérotée qui accuse réception de la trame SABM, la station d'émission remet alors toutes les variables d'état à zéro. Toutes les trames d'information stockées momentanément à l'intérieur des deux stations sont éliminées. La liaison est alors considérée comme réinitialisée et

le transfert d'information peut reprendre.

En résumé, selon la présente invention, on satisfait aux exigences de commutation de signaux de message, de données et de voix d'un autocommutateur privé numérique en combinant des techniques de commutation de circuit et de paquet au moyen de matrices de commutation de circuit et de matrices de commutation périphériques comprenant des commutateurs à points de croisement numériques, tels

que les circuits DX de la Société Mitel.

Le processeur de commande principal 1 et les processeurs périphériques 13 ou 29 assument respectivement un ensemble de tâches qui couvrent la fonctionnalité toute entière du système. Le processeur de commande principal 1 a le plus haut niveau d'autorité et comporte un sousprogramme de procédure d'appel pour réaliser de la progression d'appel, engendrer des tonalités multi-fréquence, interfacer des disques souples, permettre de l'audioconférence, etc. Il configure également la matrice de connexion 5 et produit des signaux de message à un ou plusieurs des processeurs de commandes périphériques 13 ou 29, etc.

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Le processeur de commande périphérique (13 ou 29) stocke momentanément à son tour des évènements en temps réel (tels que des signaux de décrochage ou d'invitation à numéroter) et communique avec le processeur de commande principal i au moyen de signaux de message de protocole de liaison de données de haut niveau. Dans un exemple de réalisation satisfaisant de l'invention, jusqu'à deux canaux d'émission (canaux O et 16) ont été utilisés pour transmettre des signaux de message de l'unité de commande principale aux unités périphériques, et jusqu'à huit canaux d'émission (0, 4, 8, 12, 16, 20, 24 et 28) pour envoyer des signaux de message de chacun du ou des processeurs périphériques (13 ou 29, etc.). La pluralité des canaux d'émission sont interrogés par le processeur de commande principal 1

pour détecter des signaux de message.

* De plus, un canal ADM destiné spécialement au service des unités de commande de communication (23 et 39) fait du transfert de données

en bloc de l'unité de commande principale vers les unités péri-

phériques, par l'intermédiaire du système de message, pendant la mise

sous tension ou la réinitialisation.

Un homme de métier ayant pris connaissance de l'invention pourrait concevoir de nombreuses autres variantes ou modifications en utilisant les principes décrits ici. Par exemple, alors que dans l'exemple de réalisation préféré, le système de communication comprend un tableau de commande principal et 10 sous-systèmes périphériques, avec de signaux de messagerie transmis au moyen de commutateurs de circuit et de commutateurs périphériques, on peut envisager un sous-système comportant une matrice de commutation de circuit et une matrice de commutation périphérique sur un tableau unique, auquel un nombre prédéterminé de circuits périphériques sont reliés. Dans cette variante, les signaux de message n'ont pas besoin d'être transmis par l'intermédiaire d'un circuit de commande de communication puisque le commutateur périphérique se trouve sur le m8me tableau que le processeur de commande principal 1. Ainsi, les deux matrices peuvent

être configurées aux moyen des bus de commande.

Comme on l'a expliqué ci-dessus, on peut également prévoir plus de 10 sous-systèmes périphériques, des modifications appropriées étant apportées à la matrice de commutation de circuit 5 pour desservir le

259 4 6 14

plus grand nombre de liaisons, car il n'y a pas besoin, pour chaque soussystème, d'un canal temporel spécifique séparé comme dans les

systèmes connus. Selon la présente invention, le matrice de commu-

tation de circuit 5 interroge les canaux de message afin de multiplexer réellement le circuit de commande de communication

principal 7.

De plus, comme les sous-systèmes périphériques peuvent trans-

mettre des signaux de message sur un à huit canaux dynamiquement allouables d'une trame MIC, il apparaît que la communication baie à baie (ou sous-système à sous-système) de signaux de message est possible au moyen de la matrice 5. Vraiment, il est envisagé qu'avec l'avènement des téléphones et des postes de données numériques, les signaux de message de la variété et du type décrits ici pourront être transmis entre des soussystèmes périphériques, des périphériques intelligents (tels que des téléphones numériques) et l'unité de

commande principale sur des canaux temporels dynamiquement alloués.

En outre, comme dans l'exemple de réalisation préféré de l'invention, on utilise une variation de protocole HDLC, on comprendra que le système suivant la présente invention pourrait être mis en oeuvre selon n'importe quel protocole de liaison de données orienté en

bits connu, tel que le protocole X25 recommandé par le CCITT.

Toutes ces modifications ou variantes sont considérées comme étant dans la sphère et le champ de l'invention, définis dans les

revendications jointes.

Claims (16)

REVENDICATIONS

1) Système de commutation de communications caractérisé en ce qu'il comprend:

(a) une unité de commande principale pour commander la commu-

tation de multiplex temporels de signaux de voix et de données,

(b) un ou plusieurs sous-systèmes périphériques (BAIE 1,...

BAIE N) pour émettre lesdits signaux de voix et de données vers une pluralité de périphériques reliés à ces derniers, ou en recevoir, sur des canaux temporels prédéterminés, (c) une matrice de commutation de circuit (5) reliée à ladite

unité de commande principale et auxdits sous-systèmes péri-

phériques (BAIE 1,..., BAIE N), pour réaliser de la commutation de multiplex spatio-temporels des signaux de voix et de données entre lesdits sous-systèmes périphériques sous la commande de ladite unité principale, (d) une ou plusieurs unités de commande de communication

(23, 39) reliées à un ou plusieurs sous-systèmes péri-

phériques (BAIE 1,..., BAIE N) et à ladite matrice de commutation de circuit (5) pour émettre des signaux de message de couche de réseau vers lesdits sous-systèmes périphériques, et en recevoir, et, en réponse, émettre des signaux de message de couche de liaison vers la matrice de commutation de circuit (5), ou en recevoir, sur d'autres canaux temporels prédéterminés, (e) un circuit de commande de communication supplémentaire (7) relié à ladite unité de commande principale et à ladite matrice de commutation de circuit (5) pour émettre et recevoir lesdits signaux de message de couche de liaison reçus et émis par ladite ou lesdites unités de commande de communication (23, 39) par l'intermédiaire de ladite matrice de commutation de circuit (5) et, en réponse, émettre lesdits signaux de message de couche de réseau vers l'unité de commande principale, et en recevoir, et (f) des moyens compris dans chacune desdites unités de commande de communication (23, 39) pour détecter les erreurs dans la transmission desdits signaux de message de couche de liaison et, en réponse, faire retransmettre lesdits signaux de message, afin qu'une émission et une réception sans erreur des signaux de message soient réalisées simultanément à l'émission et la réception de

signaux de voix et de données.

2) Système selon la revendication 1, caractérisé en ce qu'il comprend encore un moyen pour multiplexer ledit circuit de commande de communication supplémentaire (7) afin de produire simultanément des émissions et réceptions indépendantes desdits signaux de message de couche de liaison avec une ou plusieurs unités de commande de communication indépendantes (23, 39) reliées auxdits sous-systèmes

périphériques (BAIE 1,..., BAIE N).

3) Système selon la revendication 2, caractérisé en ce qu'il comprend encore un moyen pour allouer dynamiquement lesdits canaux temporels, comprenant un circuit pour engendrer des salves de signaux d'horloge durant des canaux temporels prédéterminés et appliquer lesdites salves de signaux d'horloge aux entrées de signal d'horloge (TXC et RXC) de ladite unité de commande de communication (23), afin qu'on puisse modifier l'importance du trafic des signaux de message en

fonction du trafic de signaux de voix et de données.

4) Système selon la revendication 1, caractérisé en ce que l'unité de commande centrale comprend: (a) une mémoire (11) pour mémoriser lesdits signaux de message de couche de réseau et un ou plusieurs programmes de procédure d'appel, (b) un processeur de commande principal (1) relié à ladite matrice de commutation de circuit (5) et à ladite mémoire (11) pour exécuter lesdits programmes et, en réponse, commander ladite matrice de commutation de circuit (5), et (c) un moyen d'accès direct mémoire (9) relié à ladite mémoire

(11) et audit circuit de commande de communication supplé-

mentaire (7), pour transférer lesdits signaux de message de couche de réseau entre ledit circuit de commande de

communication supplémentaire (7) et ladite mémoire (11).

) Système selon la revendication 4, caractérisé en ce qu'il comprend encore un moyen pour allouer dynamiquement lesdits canaux temporels, ledit moyen comprenant un circuit pour engendrer des salves de signaux d'horloge d'émission et de réception et les appliquer audit circuit de commande de communication supplémentaire.

6) Système selon l'une des revendications 3, 4 ou 5, caractérisé

en ce que lesdits signaux de message de couche de liaison sont émis et reçus selon une version de protocole HDLC et en ce que ledit circuit de commande de communication supplémentaire (7) comprend un circuit de

commande de communications multi-protocole.

7) Système selon l'une des revendications 1, 4 ou 5, caractérisé

en ce que ladite matrice de commutation de circuit (5) comprend une

pluralité de circuits de commutation à point de croisement spatio-

temporels numériques (DX1 à DX16).

8) Système selon la revendication 4 ou 5, caractérisé en ce que

ledit processeur de commande principal (1) est un microprocesseur.

9) Système selon la revendication 4 ou 5, caractérisé en ce que ladite mémoire (11) est formée d'un ou plusieurs circuits de mémoire à

accès aléatoire dynamique (DRAM).

10) Système selon la revendication 1, caractérisé en ce qu'un ou plusieurs sous-systèmes périphériques (BAIE 1,..., BAIE N) comprennent chacun: (a) une mémoire (27) pour mémoriser lesdits signaux de message de couche de réseau et un ou plusieurs programmes de procédure d'appel, (b) un processeur de commande périphérique (13) relié à ladite mémoire (27) pour, en réponse, exécuter lesdits programmes et engendrer des signaux de commande, (c) une matrice de commutation périphérique (21) reliée audit processeur de commande périphérique (13), à ladite matrice de commutation de circuit (5) et, par l'intermédiaire d'un ou plusieurs circuits, à ladite pluralité de périphériques, pour recevoir lesdits signaux de commande et émettre et recevoir lesdits signaux de voix et de données entre des périphériques individuels, et entre ladite pluralité de périphériques et la matrice de commutation de circuit (5) en réponse à la réception desdits signaux de commande, et (d) un moyen d'accès direct mémoire (25) relié à ladite mémoire

(27) et à une unité de commande de communication corres-

pondante (23), ou plus, pour émettre et recevoir lesdits signaux de message de couche de réseau entre ladite unité de

communication correspondante (23) et ladite mémoire 27.

11) Système selon la revendication 10, caractérisé en ce qu'il comprend encore un moyen pour allouer dynamiquement lesdits canaux temporels, comprenant des circuits pour engendrer des salves de signaux d'horloge d'émission et de réception et les appliquer à ladite

unité de commande de communication prédéterminée.

12) Système selon la revendication 1, 10 ou 11, caractérisé en ce que lesdits signaux de message de couche de liaison sont émis et reçus selon une version de protocole HDLC et en ce que chacune desdites unités de commande de communication (23, 39) comprend un circuit de

commande de communications multi-protocole.

13) Système selon la revendication 10 ou 11, caractérisé en ce que ladite matrice de commutation périphérique (21) comprend une

pluralité de circuits de commutation à points de croisement spatio-

temporels. 14) Système selon la revendication 10 ou 11, caractérisé en ce

que ledit processeur de commande périphérique (13) est un micro-

processeur. 15) Système selon la revendication 10 ou 11, caractérisé en ce que ladite mémoire (27) comprend un ou plusieurs circuits à accès

aléatoire dynamique.

16) Système de commutation de communications comprenant une unité de commande principale, un ou plusieurs sous-systèmes périphériques (BAIE 1,.

, BAIE N) et une matrice de commutation de circuit (5) pour effectuer de la commutation de multiplex spatio-temporels de canaux temporels portant des signaux de voix et de données entre lesdits sous-systèmes périphériques sous la commande de ladite unité de commande principale, caractérisé en ce qu'il comprend un système de message avec: (a) une ou plusieurs unités de commande de communication (23, 39) reliées à un ou plusieurs sous-systèmes (BAIE 1,..., BAIE N) et à ladite matrice de commutation de circuit (5), pour émettre des signaux 'de message de couche de réseau vers lesdits sous-systèmes, et en recevoir, et pour, en réponse, transmettre des signaux de message de couche de liaison vers la matrice de commutation de circuit (5), et en recevoir, sur des canaux temporels prédéterminés, (b) un circuit de commande de communication supplémentaire (7) relié à ladite unité de commande principale et à ladite matrice de commutation de circuit (5) pour émettre et recevoir lesdits signaux de message de couche de liaison reçus et émis par une ou plusieurs unités de commande de communication (23, 39), par l'intermédiaire de ladite matrice de commutation de circuit (5), et, en réponse, émettre lesdits signaux de message de couche de réseau vers l'unité de commande principale, et en recevoir, et (c) un moyen dans chaque unité de commande de communication (23, 39) pour détecter des erreurs dans la transmission desdits signaux de message de couche de liaison et, en réponse, faire retransmettre lesdits signaux, afin qu'il soit réalisé une émission et une réception de signaux de message sans erreur simultanément à l'émission et la réception de..CLMF: signaux de voix et de données.

17) Système selon la revendication 16, caractérisé en ce qu'il comprend encore un moyen pour multiplexer ledit circuit de commande de communication supplémentaire afin de réaliser des émissions et réceptions indépendantes simultanées desdits signaux de message de couche de liaison avec des unités de commande de communication

individuelles.

18) Système selon la revendication 17, caractérisé en ce que les signaux de message de couche de liaison sont émis et reçus selon un

protocole de liaison de données orienté par bit.

19) Système selon l'une des revendications 16, 17 ou 18,

caractérisé en ce que lesdits signaux de message de couche de liaison

sont émis et reçus selon une version de protocole HDLC.

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) Système selon l'une des revendications 16, 17 ou 18,

caractérisé en ce qu'il comprend encore un moyen pour allouer dynamiquement lesdits canaux temporels, comprenant un circuit pour engendrer, pendant des canaux temporels alloués prédéterminés, des salves de signaux d'horloge qui sont appliqués à chacune desdites unités de commande de communication (23, 39), afin qu'on puisse modifier l'importance du trafic de signaux de message en fonction du trafic de signaux de voix et de données, au moyen de l'allocation

dynamique desdits canaux.