FR2591770A1 - Dispositif de traitement de donnees forme de plusieurs modules de traitement de donnees fonctionnant en parallele, dispositif d'horloge a redondance multiple comportant plusieurs circuits d'horloge a autosynchronisation reciproque a utiliser dans un tel dispositif de traitement de donnees et circuit d'horloge a utiliser dans un tel dispositif d'horloge - Google Patents

Abstract

Pour un dispositif de traitement de données formé de plusieurs modules travaillant en parallèle, un circuit d'horloge propre est prévu pour chacun des quatre modules. La synchronisation s'effectue au niveau du cycle de l'oscillation à haute fréquence. Ceci s'effectue par le fait que chaque circuit d'horloge comporte un dispositif de détermination de majorité de deux de trois qui est alimenté par les signaux d'horloge. Le dispositif de détermination de majorité peut avoir une structure logique simple et est connecté au générateur de fonctions d'horloge proprement dit pour diminuer, au moyen d'un circuit d'ajustement, la divergence entre le signal de fonction d'horloge et le signal de majorité, à chaque transition de ce dernier, d'un facteur nettement inférieur à 1. (CF DESSIN DANS BOPI)

Description

Dispositif de traitement de données formé de plusieurs modules de trai-

tement de données fonctionnant en parallèle, dispositif d'horloge à re-

dondance multiple comportant plusieurs circuits d'horloge à autosynch-

ronisation réciproque à utiliser dans un tel dispositif de traitement

de données et circuit d'horloge à utiliser dans un tel dispositif d'hor-

ESCRIPTION:

ARRIERE-PLAN DE L'INVENTION.

La présente invention concerne un dispositif de traitement de données qui est formé de plusieurs modules de traitement de données fonctionnant en parallèle et qui est pourvu d'un dispositif d'horloge à redondance multiple constitué de circuits d'horloge respectifs attribués chacun à un module de traitement de données qui leur est propre, ce dispositif d'horloge comportant, en outre, un réseau d'interconnexion pour la communication de signaux de sortie d'horloge entre les signaux d'horloge respectifs, chaque circuit d'horloge comportant un dispositif de détermination de majorité d'entrée pour déterminer un signal de majorité à partir des signaux de sortie d'horloge reçus, un générateur de fonctions d'horloge qui comporte un circuit d'ajustement pour, au moyen d'une fonction de commande, être ajusté par le signal de majorité dans le sens d'une diminution d'une divergence entre le signal de fonction d'horloge et le signal de majorité, et un élément de sortie pour former le signal de sortie d'horloge du circuit d'horloge en question à partir du dit signal de fonction d'horloge. Un tel dispositif de traitement de données est décrit dans le brevet des Etats-Unis d'Amérique n 4 402 045 (PHN 9652) au nom de la Demanderesse. Le dispositif connu est un système dit (n, k), en l'occurrence un système (4, 2) dans lequel, par quadruplement de la capacité du processeur et doublement de la capacité de mémoire (= doublement de

la capacité de stockage par mot de données), on par-

vient à maintenir le dispositif opérationnel, même si

un des modules de traitement de données est défaillant.

Il a été proposé d'équiper un tel dispositif de traite-

ment de données d'un dispositif d'horloge à redondance multiple (colonne 11, lignes 25 à 30 du dit brevet), ce qui permet également certaines défaillances dans le dispositif d'horloge, et ce conformément à l'article de D. Davies et collaborateurs, Synchronizing and Matching in Redundant Systems, IEEE, Tr. Comp. Vol. C27, ie 6, juin 1978, pages 531 à 539. Le dispositif d'horloge représenté à la Fig. 9 de cet article comporte trois circuits d'horloge qui reçoivent les signaux de sortie d'horloge des trois circuits d'horloge. Il s'est avéré

mathématiquement qu'un tel triplement offre une protec-

tion insuffisante, de sorte que des perturbations sont encore possibles, même si deux modules d'horloge

fonctionnent correctement.

SELECTION PARMI LES BUTS DE L'INVENTION.

L'invention a notamment pour but de procurer

un dispositif de traitement de données du type spéci-

fié, dans lequel, même dans le cas d'un mauvais fonc-

tionnement de tout au plus un ou tout au plus deux circuits d'horloge, la synchronisation entre l'horloge au niveau du cycle d'impulsions d'horloge est conservée avec une configuration -de signal quelconque de ce mauvais fonctionnement, le dispositif de détermination de majorité d'entrée et le circuit d'ajustement ayant une structure logique simple de sorte qu'un passage rapide du signal et ainsi une fréquence d'horloge élevée sont possibles, qu'au niveau du cycle d'horloge simple, les oscillations s'amortissent automatiquement et que les différences entre les circuits d'horloge synchronisés restent toujours faibles, telles que

limitées par la précision des composants électroniques.

La configuration de signal quelconque évoquée plus haut

peut, d'une part, signifier la forme du signal lui-

même. D'autre part, il peut aussi s'agir de la forme dans laquelle les autres circuits d'horloge reçoivent le signal de sortie en question. Cette forme ne doit pas être la même pour tous ces autres circuits

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d'horloge.

RESUME DE L'INVENTION.

L'invention réalise ce but par le fait qu'elle est caractérisée en ce que quatre modules de traitement de données sont prévus qui sont pourvus chacun de leur propre circuit d'horloge, que chaque dispositif de détermination de majorité d'entrée reçoit exclusivement les signaux de sortie d'horloge des autres circuits d'horloge pour en déterminer une majorité des deux tiers et que la fonction de commande par le signal de majorité met en oeuvre, pour chaque transition de signal dans le signal de majorité binaire, un facteur

de diminution de divergence sensiblement inférieur à 1.

En l'occurrence, aucune fonction OU exclusif dont le temps de parcours relativement grand des signaux

constitue un inconvénient connu, n'est nécessaire.

Lorsque, par exemple, on s'efforce d'obtenir une

fréquence d'horloge de 8 MHz, ceci signifie une demi-

période d'environ 60 ns. Le temps de parcours de bon nombre de composants pouvant être obtenus dans le commerce se situe au voisinage de 10 ns. La variation de ce temps de parcours (son étalement) est aussi de ce même ordre de grandeur. Du fait de ces deux effets, lors de l'utilisation d'un dispositif de détermination

de majorité d'entrée très simple, la marge de défail-

lance est diminuée d'une telle valeur. Si l'on utili-

sait un dispositif de détermination de divergence plus compliqué comportant plusieurs composants de ce genre

connectés en série, la stabilité à l'égard des pertur-

bations d'un tel dispositif d'horloge deviendrait très

souvent illusoire.

L'invention a trait également a un dispositif d'horloge a redondance multiple à utiliser dans un tel dispositif de traitement de données, et à un circuit

d'horloge à utiliser dans un tel dispositif de traite-

ment de données ou dans un tel dispositif d'horloge.

D'autres aspects avantageux sont cités dans

les revendications 2 à 8.

En règle générale, le dispositif de détermrina-

tion de majorité fournit un signal de majorité sui est bivalent. Le générateur de fonctions d'horloge fournit

le signal de fonction d'horloge qui est périodique avec-

la période d'horloge. La fonction d'horloge est ajustée par le circuit d'ajustement qui reçoit le signal de majorité. Dans de nombreuses formes d'exécution, le circuit d'ajustement est réuni fonctionnellement avec d'autres parties du générateur de fonctions d'horloge, de sorte qu'il ne forme pas une partie séparée de ce dernier. L'élément de sortie forme le signal d'horloge de sortie à partir du signal de fonction d'horloge pour l'appliquer aux dispositifs de détermination de majorité. Dans certains exemples de réalisation, cet élément de sortie est imaginaire. Dans d'autres formes d'exécution, l'élément de sortie peut introduire un

déphasage, par exemple par une inversion.

COURTE DESCRIPTION DES FIGURES.

L'invention sera expliquée ci-après plus en détail avec référence à quelques figures et quelques tableaux, dans lesquels: la Fig. 1 illustre un dispositif de traitement de données conforme à l'invention; la Fig. 2 illustre un dispositif d'horloge a redondance multiple à utiliser dans le dispositif de la Fig. 1;

la Fig. 3 est une vue schématique d'un dispo-

sitif d'horloge à redondance quadruple; la Fig. 4 illustre un dispositif d'horloge multiple qui ne peut pas résister à une situation d'erreur déterminée; la Fig. 5 illustre cette situation d'erreur et

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ses conséquences; la Fig. 6 illustre l'allure de diverses grandeurs dans un diagramme de temps; la Fig. 7 illustre un circuit d'horloge réalisé avec un circuit de filtrage; la Fig. 8 illustre un circuit d'horloge réalisé avec un cristal; la Fig. 9 illustre une variante de la Fig. 8; la Fig. 10 illustre une deuxième variante de la Fig. 8; la Fig. 11 illustre une variante comportant une boucle à couplage de phase; Diverses formules ont été regroupées dans les tableaux I

à 4 qui ont été regroupés en fin de description.

ESQUISSE D'UN SYSTEME DE MACHINE A CALCULER A MULTI-

PROCESSEUR.

La Fig. 1 est un schéma synoptique simple d'une machine à calculer à multiprocesseur conforme à l'invention comportant un dispositif d'horloge à redondance multiple. La machine à calculer comporte quatre modules de machine à calculer. Chaque module de machine à calculer comporte un module de processeur, un circuit d'horloge propre et un module de reconstruction de mots de données. Quatre modules de processeur 200 à 206 sont prévus. Chaque circuit d'horloge 220 à 226

fournit des signaux d'horloge au processeur associé.

Chaque circuit d'horloge fournit également des signaux d'horloge à tous les autres circuits d'horloge et ainsi indirectement aux autres mnodules de processeur. Chaque module de processeur fournit son information de sortie aux quatre modules de reconstruction de mots de données

210 à 216 qui forment ensemble un dispositif de recons-

truction de mots de données. Dans chaque module de reconstruction de mots de données, certaines erreurs d'information peuvent être détectées et/ou corrigées: l'information correcte est alors appliquée au module de

processeur associé, ou une opération subie par l'infor-

mation peut avoir lieu. Une machine a calculer subdi-

visée en un certain nombre de modules est en soi décrite dans le brevet des Etats-Unis d'Amérique n 4 402 045 précité; dans ce brevet, sur base d'un mot de données formé de symboles de données, est formé un

mot de code qui est constitué de symboles de code.

Après le codage, chaque machine à calculer ne traite qu'une partie du mot de code, par exemple un symbole de code. Ce traitement concerne, par exemple, un stockage en mémoire suivi d'une lecture et d'une régénération du symbole de code. Pour reconstruire l'ensemble du mot de

code en vue d'une opération de calcul, tous les sym-

boles de code sont appliqués à tous les modules de machine à calculer. Il s'avère que le traitement peut s'effectuer sans erreur, même lorsque par exemple un module de machine à calculer est entièrement

défaillant. Selon le schéma de la Fig. 1, la synchroni-

sation des diverses opérations dans les modules de machine à calculer respectifs est assurée par le

dispositif d'horloge qui est formé des circuits d'hor-

loge 220 à 226. Le fonctionnement des modules de reconstruction de mots de données peut aussi être synchronisé de cette façon, mais ceci n'est pas

représenté. Lorsqu'un des modules de machine à cal-

culer, par exemple celui qui comporte les blocs 202, 212, 222, devient défectueux (données ou horloge), les trois autres peuvent continuer à fonctionner normalement. Selon la référence, pour une capacité de traitement quadruple dans une unité arithmétique et logique (ALU) et analogue, le système ne doit posséder qu'une capacité de stockage double dans la mémoire, par rapport à un processeur sans redondance simple (dans la terminologie utilisée, le processeur comprend donc

aussi la mémoire d'avant-plan; la mémoire d'arrière-

plan et les autres appareils périphériques ne sont pas considérés ici). D'une manière correspondante, un autre dispositif de traitement de données à redondance multiple (par exemple système de communication1 système de traitement de texte) peut être équipé d'un tel

dispositif d'horloge à redondance multiple. Le dispo-

sitif d'horloge amélioré est décrit plus loin. Au niveau du dispositif de traitement de données, le fait que le signal de sortie d'horloge n'est amené que vers trois autres circuits d'horloge constitue une amélioration.

DESCRIPTION DU DISPOSITIF D'HORLOGE.

La Fig. 2 illustre un exemple de réalisation

d'un dispositif d'horloge à redondance multiple con-

forme à l'invention à utiliser dans le dispositif de traitement de données de la Fig 1. Il y a quatre circuits d'horloge 20, 22, 24, 26 dont l'un est

détaillé jusqu'au niveau des portes. Le circuit d'hor-

loge 20 est décrit en soi dans l'article de Davies et collaborateurs, Fig. 9. Ce circuit d'horloge comporte trois portes ET 28, 30, 32 et une porte OU 34. Ces portes forment ensemble le dispositif de détermination

de majorité 54. Les autres éléments forment le généra-

teur de fonctions d'horloge 56. Il s'agit d'un cristal de 8 MHz 36, des résistances 38, 40, 42 (1000 ohms), d'un condensateur 46 (10 pF), d'un amplificateur 50 (de même que les portes ET, du type ECL 10104) avec une sortie directe et une sortie inversée qui est indiquée par un petit cercle, et un comparateur de tension 48 du type LM311 qui est connecté de la manière représentée0 Le couplage en retour au moyen des composants 40, 42, 48, 50 sert à régler le cycle de travail (le temps pendant lequel le signal de sortie d'horloge est haut,

divisé par la période d'oscillation) à environ 50%.

L'ajustement du circuit oscillateur s'effectue par l'application directe du signal de sortie du circuit de

majorité à la connexion du cristal. D'autres circuits-

portes possibles sont décrits plus loin.

L'article cite a trait à un dispositif d'hor-

loge qui est formé de trois circuits d'horloge dont les signaux de sortie d'horloge sont appliqués aux entrées des trois circuits de majorité. La Demanderesse a

observé que de cette façon et dans certaines cir-

constances, on obtient un système fonctionnant de manière incorrecte, même si le mauvais fonctionnement

se limite à un seul circuit d'horloge. Suivant l'inven-

tion, une première mesure consiste à augmenter le nombre de circuits d'horloge jusqu'à quatre. Comme décrit plus loin, le dispositif d'horloge peut alors continuer à fonctionner de manière correcte, même en présence d'un circuit d'horloge à fonctionnement incorrect aléatoire. Suivant la Fig. 2, le signal d'horloge de sortie du circuit d'horloge 20 n'est appliqué qu'aux trois autres circuits d'horloge 22, 24,

26 et n'est pas couplé en retour à son propre dispo-

sitif de détermination de majorité. Il en va de même

pour les signaux de sortie d'horloge des autres cir-

cuits d'horloge. Le couplage en retour d'un signal de sortie d'horloge à une entrée de son propre circuit d'horloge exigerait en effet, que le signal de sortie d'horloge "propre" soit traité différemment, ce qui nécessiterait des circuits à fonctionnement lent, par

exemple à l'aide de portes OU exclusif.

DESCRIPTION DU PROBLEME DE SYNCHRONISATION.

La Fig. 3 est une vue schématique d'un dispo-

sitif d'horloge à redondance quadruple. Chaque circuit d'horloge comprend un dispositif de détermination de majorité Vl,..., V4 fournissant les signaux de majorité dl,..., d4 respectifs. De plus, dans chaque circuit d'horloge se trouve un générateur de fonctions d'horloge Fl,..., F4 qui produit un signal de sortie d'horloge cl,..., c4. Dans chaque générateur de fonctions d'horloge sont encore indiqués un circuit

d'ajustement Bl,..., B4 et une horloge Kl,..., K4.

Sous ce rapport, les Fig. 4, 5 illustrent respectivement un dispositif d'horloge triple et une situation d'erreur à laquelle ce dispositif ne résiste pas. La Fig. 4 comporte trois circuits d'horloge qui reçoivent tous trois les signaux d'horloge de sortie al,..., a3. Les dispositifs de détermination de majorité Vl,..., V3 fonctionnent comme décrit sur la Fig. 2 et produisent les signaux bl,..o-, b3. Les éléments Tl, T2, T3 sont des lignes à retard présentant un retard d'une demi-période d'horloge locale. Il est connu en soi de construire un circuit d'oscillateur à l'aide de tels éléments, qui sont par exemple formés

par un montage en série d'un nombre pair d'inverseurs.

Finalement, à la sortie des lignes à retard, un autre inverseur est toujours connecté. La Fig. 5 indique une situation d'erreur possible dans le cas o le deuxième circuit d'horloge accuse un mauvais fonctionnement: ce

circuit d'horloge envoie au circuit d'horloge supé-

rieur, un signal qui est le même que al(t) et au circuit d'horloge inférieur, un signal qui est le même que a3(t). Les trois premières courbes de la Fig. 5 indiquent à présent les trois signaux al,..., a3 tels qu'ils sont vus par le circuit d'horloge supérieur. La quatrième courbe indique le signal bl(t) formé par le dispositif de détermination de majorité Vl. Les trois courbes suivantes indiquent les trois signaux al,..., a3 tels qu'ils sont vus par le circuit d'horloge inférieur. La dernière courbe indique le signal b3(t) formé par le dispositif de détermination de majorité V3. Il s'avère que de cette façon la différence de phases entre les signaux de sortie d'horloge bl(t) et

b3(t) augmente continuellement. Lorsque la même confi-

guration d'erreur apparaît dans le circuit selon l'article cité, un même comportement incorrect est en substance perçu. Diverses autres situations d'erreur pouvant aboutir à un tel système de désynchronisation

existent également.

Les exigences imposées à un dispositif d'hor-

loge multiple tolérant à l'égard des erreurs sont les suivantes: a) lorsque la différence de phase entre une paire quelconque de circuits d'horloge fonctionnant de manière correcte n'est pas supérieure à une première valeur limite, cette différence de phase ne peut pas non plus être supérieure à cette valeur limite pour un moment ultérieur (ceci ressortira de la formule 4.2 du tableau 4 mentionnée plus loin); b) lorsque la différence de phase entre une paire de modules d'horloge fonctionnant correctement est supérieure à une deuxième valeur limite, cette

différence doit diminuer avec le temps (autosynchro-

nisation). La diminution ne doit pas toujours être Monotone (ceci ressortira de la formule 4.3). Les deux valeurs limites peuvent être égales ou différentes; elles sont en tout cas inférieures à une demipériode

d'horloge.

DESCRIPTION FORMELLE D'UN SYSTEME TOLERANT A L'EGARD

DES ERREURS.

Dans la description suivante, le "temps

d'horloge" d'un signal binaire est défini comme étant un nombre entier qui est augmenté d'une unité à chaque transition de signal. Le temps d'horloge du signal ci(t) est ni et le temps d'horloge du signal di(t) est m(i). Le décalage du signal ci(t) au temps d'horloge ni=k est qualifié de xi(k). Le décalage du signal di(t) au temps d'horloge m(i)=(k) est qualifié de yi(k). La Fig. 6 donne un exemple de grandeurs dans un diagramme de temps, dans lequel le temps est, par exemple, mesuré en ns (10-9 secondes). Entre deux transitions de signal successives, le décalage du signal en question reste inchangé. La différence dans le décalage de temps entre deux signaux d'horloge est également défini r(i,j) (k) = xi(k) - xj(k) pour ci(t), cj(t)

s(i,j)(m) = yi(k) - yj(k) pour di(t), dj(t).

Dans la description qui suit, on suppose que

le dispositif de déterminaison de majorité détermine

instantanément la fonction de majorité, cette détermi-

nation étant alors suivie par un retard, après quoi le signal de majorité binaire devient disponible. Sur l'entrée du générateur de fonctions d'horloge est

également présent un retard: ces retards sont repre-

sentés ensemble par Ti. A la sortie de ce retard

apparait le signal Ti.

Supposons que D soit l'intervalle clos entre deux limites réelles pour lesquelles la fonction Fi est définie. Pour ce qui concerne Fi, pour chaque valeur de x dans l'intervalle D, la fonction Fi est continue et différentiable et sa dérivée est positive et inférieure à 1. Cette dérivée est le facteur de diminution de

divergence, c'est-à-dire le facteur duquel une diver-

gence entre deux signaux diminue. Pour une grande valeur de ce facteur, par exemple proche de 1, la divergence est rapidement ramenée a une valeur plus petite. Dans le cas d'une petite valeur de ce facteur,

le retour de la divergence à une petite valeur dure plus longtemps.

il parait avantageux à la Demanderesse que le facteur de diminution de divergence soit nettement inférieur à 1,

par exemple inférieur à 0,8. La sensibilité aux pertur-

bations est alors en effet diminuée, parce que les perturbations n'apparaissent dans le signal de sortie

que partiellement ou avec un retard d'une ou de plu-

sieurs périodes. Une perturbation occasionnelle ne doit alors pas avoir pour conséquence une perte de la stabilité. Les propriétés défavorables du circuit illustré sur la Fig. 4 sont, entre autres, provoquées par le fait que le facteur de diminution de divergence

a la valeur 1: chaque divergence est transmise direc-

tement dans sa totalité. Une valeur encore plus petite sera souvent avantageuse, par exemple une valeur inférieure ou égale à 0,5 ou même une valeur comprise entre 0,01 et 0,1. En règle générale, pour une valeur inférieure du facteur de diminution de divergence, la stabilité de chaque circuit d'horloge séparé est accrue. Par contre, la vitesse de réaction à une variation, par exemple à un phénomène d'enclenchement,

est diminuée. Dans certains cas, la mise en synchroni-

sation est rendue très difficile pour un facteur de diminution peu élevé. On a cependant aussi obtenu des résultats positifs avec des valeurs aussi basses. Pour un cristal, étant donné sa grande stabilité, un facteur de diminution de divergence de, par exemple, 0,001 peut apparaître. la dérivée de Fi est Fi'. Or si: Fi(yi(k) - xi(k)) - Fj(yi(k) - xi(k)) = ei, j(k);

xi(k+l) xi(k) + Fi(yi(k) - xi(k)).

Il existe une grandeur zi(j(k) entre yi(k) - xi(k) et yj(k) - xj(k) pour laquelle la formule 1 du tableau IV

est d'application (notation 4.1). Cette formule signi-

fie en d'autres termes que la différence entre les deux signaux au moment (k+l) est égale à la différence entre les deux signaux au moment (k), augmentée ou diminuée d'un montant qui dépend des signaux au moment (k). En fait, la divergence est corrigée par le facteur de diminution (première expression) sur lequel le théorème connu de valeur moyenne est appliquée. En principe, une ligne à retard peut être utilisée comme générateur de fonctions pour Fi. Etant donné que son facteur de diminution de divergence F'i=l, il ne convient quand même pas. On peut obtenir de bons résultats avec une boucle à verrouillage de phase (PLL), un filtre de bande et un cristal. Ensuite: lorsque les déphasages entre les modules d'horloge sont faibles, il existe pour un dispositif d'horloge à redondance multiple comportant n circuits d'horloge dont au moins G fonctionnent bien, un nombre fini Amax et un nombre entier k> 0 de sorte que pour l'ensemble partiel de modules d'horloge

fonctionnant correctement, la formule 4.2 est d'appli-

cation (voir le point a précédent). Ceci signifie qu'une synchronisation suffisamment précise n'est plus

perdue tout au moins lorsque aucun défaut de fonction-

nement nouveau n'apparaît entre les circuits d'horloge réciproquement synchronisés. De plus, la condition de

la formule 4.3 est d'application.

La preuve de la deuxième condition (le point b précédent) pour un système de quatre modules corrects est donnée dans le tableau 1, étant entendu que, sans

perte de généralité: xl(k) $ x2(k) < x3(k) < x4(k).

Les formules 1.1,..., 1.4 en résultent. Les formules

1.5,..., 1.10 résultent de la définition de ri,j(k+l).

Si on exige que Iri,j(k+l)I j r4,1(k)), la condition nécessaire et suffisante de la formule 1.11 avec les définitions et les sous-conditions citées en 1.12 sont d'application. La première exigence mentionnée plus haut est valable pour Amax > Amin car si 0 < ri,j(k) Amax, i>

j, et 0 < F'(x) < 1, on trouve Iri,j(k+l)1, Amax.

PREUVE D'UN MODULE DEFAILLANT.

Dans le cas o un module d'horloge défaillant (par exemple le n 4) est présent, seules les formules pour yi(k) deviennent différentes. En supposant que l'on ait tableau 2, formule 2.1, alors les formules 2.2, 2. 4 sont d'application. Dans celles-ci hi(k) donne l'influence du signal du (quatrième) module défaillant sur la situation dans le iième module (i = 1, 2, 3). Le premier facteur 0,5 donne l'effet de la détermination de majorité. Sous la condition de la formule 2.8 qui,

après ce qui précède, ne fournit pas d'autre limita-

tion, la deuxième condition initiale est alors d'appli-

cation pour la formule 2.9. La première condition

initiale est d'application pour Amax > Amin-

REALISATIONS POSSIBLES POUR LES CIRCUITS D'HORLOGE.

La Fig. 7 illustre un circuit d'horloge réalisé à l'aide d'un circuit de filtrage. La fonction F peut, dans ce cas, être écrite comme formule 3.1, o T est la période du signal d'entrée et Ai est bien supérieur à Bi. Sous la condition 3.2, 3.1 peut être approchée par 3.3. Ceci donne 3.4. Le facteur E est

principalement déterminé par la précision des com-

posants. Lorsqu'on a 3.5, 3.6 en résulte. Lorsque, par exemple, maxi(ei) = 0,05 et T = 125 ns, on a O < E < 1,4 ns. Des composants électroniques à faible retard et à étalement relativement réduit de la valeur de ce retard sont, par exemple, publiés dans le catalogue FAST TTL LOGIC SERIES de Signetics Corporation, livre IC 15 N, février 1984. Le dispositif de détermination de majorité peut être formé au moyen du composant 74F64 (page 35.7 de ce livre). Ce composant présente un étalement du retard compris entre 2,5 et 7 ns, donc un étalement au

maximum de 4,5 ns. Un tampon inverseur souvent néces-

saire impliquera aussi fréquemment un étalement de 2 ns. Le mauvais réglage de la fréquence par rapport à la fréquence optimum du cristal en question peut souvent aussi impliquer un étalement de 2 ns, soit au

total 8,5 ns. En compagnie d'un étalement supplémen-

taire provoqué par la comparaison des fréquences, ceci donne au total environ 10 ns, ce qui constitue une valeur acceptable pour l'application en question. La porte de sortie OU du dispositif de détermination de majorité est réalisée en logique câblée à l'intérieur du circuit FAST. Deux résistances forment un diviseur de tension entre la tension d'alimentation (+) et la terre, comme indiqué. La sortie comporte un tampon 100

qui donne un signal en forme de bloc.

La même analyse est valable lorsqu'on utilise un cristal (Fig. 8). Le seul problème est dû aux

harmoniques supérieures de la fréquence d'oscillation.

Ces harmoniques peuvent être maintenues à une valeur faible négligeable par une sélection correcte de la capacité de charge Cb et de la résistance de charge Rb du circuit en série. Pour T=125 ns (8 MHz), on peut calculer que Rb = 2,5 à. 5 kohms, Cb = 10 à 20 pF. Dans une réalisation pratique, des connexions soudées et des points de connexion produisent déjà environ 10 pF. Le

facteur ei est à peu prés égal à la somme des préci-

sions de la résistance de charge et de la capacité de charge. La fréquence de résonance du cristal est en effet d'une précision de 10-5 à 10-6 et est du même

ordre que celle des composants du schéma de rem-

placement. Si les composants présentent un étalement de 5% (ei = 0,05), le déphasage le plus défavorable est

d'environ 10 ns. Le circuit comporte encore une résis-

tance réglable 102, une résistance d'amortissement 104 et un inverseur 106 (du type 74 F 04) pour compenser l'effet d'inversion du dispositif de détermination de

majorité. La Fig. 9 illustre une variante permettant de fixer le cycle de travail à

50%. A cet effet, en plus du condensateur 108 et du diviseur de tension 110/112 est prévu un couplage en retour du signal d'horloge de sortie ci(t) par l'intermédiaire de l'élément de division par deux 114 vers le point de jonction entre le condensateur 108 et la résistance 110. L'élément de division par deux 114 divise par deux la tension reçue sous l'influence de la tension d'alimentation sur un pôle "plus". Selon une autre réalisation, l'élément tampon inverseur (74 LS 04) et l'élément de division par deux 114 sont remplacés par un tampon comportant une sortie droite et une sortie inversée qui est alimentée par le point de jonction entre les résistances 110 et 112. Les deux sorties sont appliquées à un amplificateur de différence dont la sortie est connectée au point de

jonction entre le condensateur et la résistance 110.

La Fig. 10 illustre une autre variante du circuit d'horloge de la Fig. 8 qui ressemble quelque peu à une réalisation équipée d'une boucle à couplage de phase. En plus du cristal 120, du tampon de sortie 122 et du dispositif de détermination de majorité 124 sont à cet effet présents, les éléments suivants: - un couplage en retour du signal de sortie d'horloge vers l'entrée négative du dispositif de détermination de différence 126; un réseau intégrateur formé de la résistance 128 et du condensateur 130; un condensateur 132 dont la capacité peut être réglée par le résultat de l'intégration, de sorte

que la fréquence d'oscillation peut être ajustée.

La Fig. 11 illustre une variante comportant une boucle à verrouillage ou couplage de phase. Le circuit comporte un dispositif de détermination de majorité 140, un circuit multiplicateur 142, un filtre passe-bas 144 LOPAS, un oscillateur contrôlé par

tension 146 et un étage tampon de sortie 148.

Une modification de la phase du signal di(t)

est pilotée par le filtre passe-bas LOPAS: des varia-

tions rapides n'ont donc aucune influence et sont étalées dans le temps. La fonction F est réalisée par la boucle O < F' " 1. La boucle à verrouillage de phase ne fonctionne pas à sa propre fréquence de résonance parce que la fréquence du signal di(t) dépend aussi des boucles à verrouillage de phase des autres

circuits d'horloge. La précision de la boucle à ver-

rouillage de phase et son déphasage interne doivent être pris en compte de la même manière que dans le cas des variantes comprenant le filtre de bande et le cristal. Il convient de noter encore que les divers

circuits d'horloge dans un système d'horloge à redon-

dance multiple peuvent être basés sur plusieurs des principes des Fig. 7,.

, 11. De plus, diverses modifications des circuits des Fig. 7,..., 11 sont possibles. y1 (k)=--x3(k)+ T1 Y2(k)--x3(k)+ T2 y3 (k)=x2(k)+ T3 y4(k) =x2(k)+ T4 r21 (k+l)-=r2,1 (k)+e2,1(k)+F (z2,1(k))*{ r3 (k+l)-r31 (k)+e3, 1 (k)+F (z3,1 (k))*{ r41 (k+1)=--r4,1 (k)+e4,1(k)+F (z4,1 (k))*{..DTD: r32 (k+l) -)=r3 2(k)+e3, 2 (k)+F(z3, 2 (k))*.

r4,2(k+1)=--r4,2(k)+e4 2(k)+F (z4,2(k))*{ r4,3 (k+1)=--r43(k)+e4,3 (k)+F (z4,3 (k))*{ T2- T1-r2,1 (k)} -r3 2(k)+ T3- T-r3,1 (k)} -r3,2 (k)+ T4- T r4,1 (k)} -r3,2 (k)+ T3- T2-r3,2(k)} -r3,2 (k)+ T4- T2-r4,2(k)} T4- T3-r4 3(k)y Amin=maxi.j {Idi-dj + E/m, M* Ti- Tjl + E,I Ti-Tj* M/(1-M) + E/(1-M) }1.11 m in il]1 j 1 i T. - T I * M < -) T.I 1 L.1 miMni n{Fi(x)}, M=mnax {F!(x)}, x G D, O<F'(x)<l 1.12 i1 1 1.12 E=maxijkO { j eij (k)} Tab. 1 Fi(yi(k)-xi(k))=(T/2*TC) * (Bi/Ai)*6sin((2* 1/T)* (yi(k)-xi(k)))

-T/8 < yi (k)-xi(k) < T/8 -

Fi(yi (k)-xi (k))=(B/A) * (yi (k)-xi (k)); O<F. (Yi (k)-xi (k)) = (Bi/Ai) " 1 Bi/Ai=(B/A)* (1+ei) i<E/maxieiT/8 0<E/m<max, I eil * T/8 3.1 3.2 3.3 3.4 3.5 3.6 Tab. 3 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 1.10 x1(k) < x2 (k) < x3 (k); -1 < ai (k) 1 2.1 Yl (k)=.5 *(x2 (k)+x3(k))+.5*h1(k)*{ x3 (k)x2(k)} +T1 2.2 Y2(k)=.5 *(x1 (k) +x3(k))+.5*h2(k)*{x3(k)-x1(k)} +T2- 2.3 y (k)=.5 * (x1 (k) +x2 (k) +.5 *h3 (k)* {2(k)-x1 (k) +T3. 2.4 r2,1 (k+1)r2,1 (k)+e2,1 (k)+F; (z2,1 (k))* {-1.5*r2,1 (k)-.5h1 (k)*r3,2 (k)+.5*h2(k) *r3,1(k)+T2-T1} 2.5 r3,2 (k+1) --r3 2 (k) +e3, 2 (k) +F2 (Z3, 2 (k)) * {1.5*r3,2 (k)-.5h2(k)*r3,1 (k)+.5*h3(k)*r21 (k)+T3-T2} 2.6 r3,1 (k+l)=r31 (k)+e31 (k)+F; (z3,1 (k)) * {-1.5*r3,1 (k)-.5h1 (k)*r3,2 (k)+.5*h3 (k) *r21 (k)+T3-T1 2.7 -r31 (k) < ri j(k+1)< r3,1 (kj) 2.8 M=maxi{Fi(x)}, XCD' O<F'(x)<I Amin=maxi,j {(Ti.-Tj +iE/nm), (M*lTi-Tjl /(1-M) +E/(1-M))} 2.9 Tab. 2 r(ij) (k+1) = r(ij) (k) + Fi(Yi(k) - xi(k)) + -Fj (yj(k) -xj(k) ) = 4.1 -r(ij (k) + e,j(k) + F(zij (k))* {(si)(k) -ri (k) Cij) i1j J i,j ij i,J maxij 6 C[rij (k);,<, Ax > maxjij C ri,j (jlk+1) <Am ax 3i,jeCI ri, j(k)I _Ami = maxijC Iri, j(k+l)4.3

< xij C rij (k).

Tab. 4

RE VEN D I CATION S

1.- Dispositif de traitement de. qui est formé de plusieurs modules de t ri

fonctionnant en parallèle et qui:..

dispositif d'horloge à redondance 'ultii-de circuits d'horloge respectifs attribués aua un module de traitement qui leur est propre, ce dicsf

d'horloge comportant, en outre, un reseau r.--

connexion pour la communication de siunau? e stie d'horloge entre les signaux d'horloge:.., chaque circuit d'horloge comportant un diie détermination de majorité d'entrée pour dltine un

signal de majorité à partir des signaux -.:.

d'horloge reçus, un générateur de fonctions,.

qui comporte un circuit d'ajustement pour.. a oyen d'une fonction de commande, être ajuste par ': ' z"i

de majorité dans le sens d'une diminution d'une i-

gence entre le signal de fonction d'hor>ege: le signal de majorité, et un élément de sort:ie ur <:urMe le signal de sortie d'horloge du circuit d'horlcge en question à partir du dit signal de fsnction - ie caractérisé en ce que quatre modules de trait: de données sont prévus qui sont pourvus cbacu propre circuit d'horloge, que chaque d-sn - de détermination de majorité d'entrée reaoit; tiSI-mie ner les signaux de sortie d'horloge des autre c"

d'horloge pour en déterminer une maorî.....

tiers et que la fonction de commande par le s.:a de majorité met en oeuvre, pour chaque tra5'" ' e signal dans le signal de majorité binaire, un facteur de diminution de divergence sensiblementf e I. 2.- Dispositif de traitement de dnnnées suivant la revendication 1, caractérisé en ce iue la

fonction de commande met en oeuvre, pour chaque transi-

tion de signal dans le signal de majorité binaire, un facteur de diminution de divergence inférieur ou égal

a 0,5.

3.- Dispositif d'horloge à redondance multiple à utiliser dans un dispositif de traitement de données suivant la revendication 1 ou 2, caractérisé en ce que la fonction de comnande met en oeuvre, pour chaque transition de signal dans le signal de majorité

binaire, un facteur de diminution de divergence infé-

0 rieur à 0,1.

4.- Circuit d'horloge 1 utiliser dans le dispositif d'horloge à redondance multiple suivant

l'une quelconque des revendications l1 2 ou 3, caracté-

risé en ce que le générateur de fonctions d'horloge comporte un filtre de bande LCR qui comprend aussi le circuit d'ajustement et dont une entrée est connectée à une sortie du dispositif de détermination de majorité et qu'une sortie tamponnée du filtre de bande fournit

le signal de sortie d'horloge.

5.- Circuit d'horloge à utiliser dans le dispositif d'horloge à redondance multiple suivant

l'une quelconque des revendications 1, 2 ou 3, caracté-

risé en ce que le générateur de fonctions d'horloge comporte un cristal dont une première connexion est connectée à une sortie du dispositif de détermination de majorité de sorte que le circuit d'tajustement est ainsi également réalisé et qu'une deuxième borne tamponnée du cristal fournit le signal d'horloge de sortie.

6.- Circuit l'horloge suivant la revendica-

tion 5, caractérisé en ce que la dite deuxième con-

nexion est connectée à un diviseur de tension dont une

extrémité est connectée à un premier potentiel d'ali-

mentation et dont une seconde extrémité est connectée par l'intermédiaire d'un second condensateur à un

2591770-

O'S - second potentiel d'alimentation et, en outre, par l'intermédiaire d'un élément de couplage en retour, au

tampon qui fournit le signal de sortie d'horloge.

7.- Circuit d'horloge à utiliser dans le dispositif d'horloge à redondance multiple suivant

l'une quelconque des revendications 1, 2 ou 3, caracté-

risé en ce que le générateur de fonctions d'horloge comporte un cristal dont une première connexion et une

* seconde connexion fournissent respectivement directe-

ment et par l'intermédiaire d'un élément tampon, le dit

signal de sortie d'horloge et sont, en outre, con-

nectées à un dispositif de détermination de différence

qui est connecté par ailleurs à une sortie du dispo-

sitif de détermination de majorité et qu'une sortie du dispositif de détermination de différence commande, par

l'intermédiaire d'un élément intégrateur, un conden-

sateur réglable connecté dans le circuit du cristal.

8.- Circuit d'horloge à utiliser dans le dispositif d'horloge à redondance multiple suivant

l'une quelconque des revendications 1, 2 ou 3, caracté-

risé en ce que le générateur de fonctions d'horloge comporte un oscillateur commandé dont une sortie, d'une

part, fournit le signal de sortie d'horloge par l'in-

termédiaire d'un élément tampon et, d'autre part, est appliquée directement, en compagnie d'une sortie du dispositif de détermination de majorité, à un élément

multiplicateur, et qu'une sortie de l'élément multipli-

cateur est connectée, par l'intermédiaire d'un filtre passe-bas, à une entrée de l'oscillateur commandé, formant ainsi au moyen d'une boucle à verrouillage de

phase également le dit circuit d'ajustement.