FR2516674A1 - Cellule c mos d'additionneur binaire - Google Patents

Abstract

L'INVENTION SE RAPPORTE A UNE CELLULE C MOS D'ADDITIONNEUR BINAIRE. CETTE CELLULE D'ADDITIONNEUR COMPREND UNE PREMIERE CELLULE CONSTITUEE DES CELLULES PRIMAIRES DE RETENUEG ET DE SOMMED A TRANSISTORS A CANAL N ET D'UNE DEUXIEME CELLULE CONSTITUEE DES CELLULES SECONDAIRES DE RETENUEG ET DE SOMMED. AU LIEU D'AVOIR UNE DEUXIEME CELLULE QUI SOIT LE DUAL DE LA PREMIERE, ON REALISE UNE DEUXIEME CELLULE IDENTIQUE A LA PREMIERE EN UTILISANT LA PROPRIETE DE L'ADDITION QUI PERMET D'OBTENIR LES COMPLEMENTS S ET R DE LA SOMME S ET DE LA RETENUE R EN REMPLACANT LES VARIABLES D'ENTREE PAR LES COMPLEMENTS DE CES VARIABLES D'ENTREE. ON OBTIENT UNE CELLULE A FAIBLE CONSOMMATION, DE CONCEPTION PLUS SIMPLE. LA PRESENTE INVENTION S'APPLIQUE AUX CELLULES D'ADDITIONNEURS BINAIRES EN TECHNOLOGIE C MOS.

Description

'invention e apporta a une cellule d'additionneur binaire réalisée en technologie MOS complémentaire.

es cellules d'additionneur binaire à trois entrées et deux sorties sont part ~uli2rement utilisées dans la constitution de multiplieurs et d'additionneurs à n entrées.

Les expressions de la somme S A A 3 B C et de la retenue R = A.B + C(A+B) de l'addition de trois variables indépendantes A, 3 et C bénéficient d'une propriété connue qui permet d'obtenir le complément S de la somme S et le complément 3 de la retenue R en remplaçant dans les expressions de la somme S et de la retenue R les variables A, B et C par leurs compléments A, B et C.La propriété de la retenue est utilisée dans les additionneurs å plusieurs étages à retenue série possédant un nombre pair de sorties somme de façon à fournir une dernière retenue non complémentée et dans lesquels un étage donne fournit au suivant sa retenue, l'étage suivant recevant cette retenue et fournissant å l'tage qui le suit le complément de sa propre retenue et ainsi de suite alternativement. Cette technique permet de diminuer le retard de propagation de la retenue en diminuant le nombre d'inverseurs. Certains de ces additionneurs utilisent une manière originale de calculer la somme S à partir des variables indépendantes A, B et -C ainsi que de la retenue R (voir livre "De la logique câblée aux microproces- seurs" de J.M.Bernard et J. Hugon, tome 2, page 91, Editions Eyrolles).

On utilise alors l'expression suivante de la somme
S w R(A+B+C) + A.-B.C.

D'autre part, on connait le principe de la technologie MOS a transistors complémentaires dite C MOS qui permet d'obtenir de très faibles consommations de courant. Un des principes mis en oeuvre par cette technologie consiste a utiliser conjointement le circuit logique primaire choisi, réalisant la fonction logique voulue, et commandé par un certain nombre de variables logiques, et le circuit dual du circuit logique primaire. Si ce circuit dual utilisait des transistors MOS identiques à ceux du circuit primaire, il devrait être commandé par les compléments des variables logiques de commande, ce qui introduirait une série d'inverseurs supplémentaires.On utilise plutôt des transistors MOS a canal de type complémentaire à celui des transistors du circuit primaire d'où le nom de MOS tomplémentair u C MOS. Ces transistors complémentaires sont alors commandés par les mêmes variables non complémentées que le circuit primaire. e ~circuit dual est aiimencé en série avec le circuit primaire
Cependant, le fait dtintroduire ce circuit dual complique le circuit, introduit un certain nombre de croisements au niveau des commandes et accroît donc le coût du composant.

Ainsi, un objet de la présente invention est-il de réaliser une cellule d'additionneur binaire à trois entrées et deux sorties en technologie C MOS utilisant la propriété de l'addition de trois variables indépendantes, de permettre d'obtenir l'expression du complé- ment S de la somme S = A i)B3#C et du complément R de la rete- nue R = A.B + C(A+B) en remplaçant dans les exprpssions de la somme S et de la retenue R les variables A, B et C par leurs compléments A, B et C et la propriété de la technologie C MOS, d'avoir de faibles consolh mations de courant, mais sans utiliser le circuit dual lié à cette technologie.Cette cellule d'additionneur comporte une première cellule d'additionneur réalisée à partir de transistors MOS à canal n suivant des e.#ressions particulières choisies de la retenue R et de la somme S permettant d'obtenir un circuit ayant des propriétés de facilités d'implantation et de rapidité de calcul de la retenue et une deuxième cellule à transistors MOS à canal p commandée par les mêmes variables binaires que la première cellule qui, combinée à la première, simplifie l'implantation en utilisant les propriétés de symétrie de l'ensemble tout en conservant les propriétés de la première cellule qui se retrouvent alors dans la deuxième.

Cet objet est réalisé en ce que l'on utilise une deuxième cellule analogue å la première, en remplacement du circuit dual du circuit logique primaire et en utilisant la propriété citée de l'addition.

Une telle cellule d'additionneur, possédant une symétrie entre le circuit utilisant des transistors MOS B canal n et le circuit utilisant des transistors MOS à canal p, est réalisée à l'aide de masques plus simples qu'une cellule utilisant le circuit dual. On obtient de plus une diminution du nombre de points de croisement. Cette cellule permet donc d'obtenir un abaissement du coût du composant par rapport à la cellule utilisant le circuit dual.

Selon une autre caractéristique de l'invention, on utilise une première cellule connue B transistors MOS à canal n qui est la transcription des expressions logiques suivantes

S = RCA+3+C) + A.B.C R=A.3+ (A+B).C où la complémentation des variables est réalisée par l'utilisation des
transistors à canal n.

L'invention sera mieux comprise et d'autres caractéristiques
apparaîtront mieux à l'aide de la description ci-après et des dessins joints où - la figure 1 représente un circuit logique connu NON-OU réalisé en
technologie C MOS - la figure 2 représente un circuit logique NON-ET réalisé en techno
logie C MOS - la figure 3 représente une cellule d'additionneur connue en techno
logie MOS calculant la somme S à partir du complément R de la re
tenue ; et - la figure 4 représente la cellule d'additionneur selon l'invention
utilisant des transistors MOS à canal p et n.

Les figures 1 et 2 représentent respectivement un circuit NON-OU et un circuit NON-ET connus réalisés en technologie C MOS. La cellule primaire P du circuit NON-OU est constituée des transistors MOS à canal n T1, T2 et T3, en parallèle, commandés par les variables binaires E1, E2 et E3. La cellule secondaire P' est constituée des transistors MOS à canal p T'l, T'2 et T'3, en série, commandés par les mêmes variables El, E2 et E3. La cellule primaire Q du circuit NON-ET (figure 2) est constituée des transistors MOS à canal n T4, T5 et T6, en série, commandés par les variables binaires E1, E2 et E3.La cellule secondaire Q' est constituée des transistors MOS à canal p T'4, T'5 et
T'6, en parallèle, commandés par les mêmes variables binaires El, E2 et
E3.

Si on considère les cellules primaires P et Q où Q est le circuit dual du circuit P et où les transistors ont un canal de même type, le complément SI de la sortie S1 = E1 + E2 + E3 du circuit NON-OU se déduit de la sortie S2 P E1.E2. E3 E, + E2 + E du circuit NON-ET en remplaçant dans l'expression de la sortie S2 les variables E1, E2 et
E3 par leurs compléments E1, E2 et 3. Cette propriété est identique à celle précitée de l'addition, mais est due ici à la propriété du circuit dual. La présente demande de brevet se propose d'utiliser cette pro priété de l'addition, au lieu de la propriété du circuit dual, dans une
cellule d'additionneur utilisant des transistors MOS.

La figure 3 représente une cellule particulière d'additionneur
à trois entrées, comprenant une cellule de retenue y et une cellule somme a, constituée des transistors MOS à canal n réalisant --lne complé mentation T , T T , t a et T à T et qui est la transcrip-
R XA 4A 13 4B iC 3C tion les expressions logiques connues suivantes

R = A.B +
S = R(A+3+C) A.3.C.

Les transistors MOS T1A à t4a sont commandés par la variable binaire A, les transistors T1B à T4B sont commandés par la variable bi naire B, les transistors TIC à T 3C sont commandés par la variable binaire C et le transistor T R est commandé par le complément de la retenue. Les résistances rl et r2 sont des résistances de charge destinées à limiter le courant. VDD est la tension d'alimentation positive.

La figure 4 représente une cellule d'additionneur à trois entrées selon la présente invention. Elle est constituée d'une première cellule d'additionneur identique à celle représentée B la figure 3 et comprenant la cellule primaire de retenue y et la cellule primaire de somme a, toutes deux constituées de transistors MOS à canal n et d'une deuxième cellule semblable B la première, mais utilisant des transistors MOS à canal p. Cette deuxième cellule comprend la cellule secondaire de retenue y' et de la cellule secondaire de somme a'. Les transistors T'1A T'4A à canal 2 qui la constituent sont commandés par la même variable binaire A que les transistors TIA B T# à canal n.

Les transistors B T'4B sont commandés par la même variable B que les transistors TIB à T4B. Les transistors T'lc à T' 3C sont commandés par la même variable binaire C que les transistors Tic à T3ç Les transistors T'R et TR sont tous deux commandés par le complément R de la retenue. La cellule secondaire de retenue y' est donc utilisée en remplacement de la résistance rl de limitation de courant et la cellule secondaire de somme a est utilisée en remplacement de la résistance r2.

L'effet de "bascule" entre les impédances des éléments hauts à canal p y' et a' et les impédances des éléments bas canal n y et a, bien connu en technologie CMOS où il est réalisé à partir du circuit dual, est donc ici réalisé en utilisant la propriété de l'addition precédenr ment décrite. Dans cette technologie C MOS, l'utilisation d'un transistor MOS à canal n commandé par une variable non complémentée est identique à l'utilisation d'une porte, ou d'un transistor MOS B canal p, commandé par la variable complémentée. Cette propriété permet de commander tous les transistors par les mêmes variables non complémentées tout en utilisant la propriété de l'addition indiquée ci-dessus.

Sur la figure 4, on a relié tous les transistors :#os commandés par a même variable par un trait mixte. Il n'y a pas d'intersection entre les trois raits mixtes liant es entrées commandées par A, les entrées commandées par 3 et les entrées commandées par C, et ces traits mixtes coupent un minimum de connexions de la cellule de base.

3ien que la présente invention ait été décrite pour un schéma particulier de cellule d'additionneur, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible d'être appliquée à toute cellule d'additionneur à trois entrées ou même t tout circuit qui soit la transcription d'une fonction de plusieurs variables possédant la propriété utilisée.

Claims (2)

1. REVENDICATIONS

   I. Cellule C MOS d'additionneur binaire à trois entrées compor- tant une première cellule d'additionneur réalisée à partir de transis- tors MOS à canal n et fournissant la somme S et la retenue R ou leurs cDmpléments et d'une deuxième cellule à transistors MOS complémentaires à canal p commandés par les mêmes variables binaires que la première cellule, caractérisée en ce que cette deuxième cellule est identique a la première cellule et est disposée symétriquement a cette première cellule par rapport à la borne de sortie pour former une cellule unique connectée aux bornes de l'alimentation.
2. 2. Cellule dtadditionneur binaire B trois entrées selon la revendication 1, caractérisée en ce que la première cellule B transistors à canal n est la transcription en circuit logique des expressions

   

   C = A.B + C(A+B) où chaque variable commande un transistor MOS à canal n.

   S = + A.3.C