[go: up one dir, main page]

FI97584B - Förfarande och anordning för återvinning av en bitklocka från en mottagen digital kommunikationssignal - Google Patents

Förfarande och anordning för återvinning av en bitklocka från en mottagen digital kommunikationssignal Download PDF

Info

Publication number
FI97584B
FI97584B FI892643A FI892643A FI97584B FI 97584 B FI97584 B FI 97584B FI 892643 A FI892643 A FI 892643A FI 892643 A FI892643 A FI 892643A FI 97584 B FI97584 B FI 97584B
Authority
FI
Finland
Prior art keywords
pulse
received
clock
edge
flip
Prior art date
Application number
FI892643A
Other languages
English (en)
Finnish (fi)
Other versions
FI892643A0 (sv
FI892643A (sv
FI97584C (sv
Inventor
Dieter Pauer
Original Assignee
Alcatel Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel Nv filed Critical Alcatel Nv
Publication of FI892643A0 publication Critical patent/FI892643A0/sv
Publication of FI892643A publication Critical patent/FI892643A/sv
Publication of FI97584B publication Critical patent/FI97584B/sv
Application granted granted Critical
Publication of FI97584C publication Critical patent/FI97584C/sv

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Luminescent Compositions (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Separation Of Suspended Particles By Flocculating Agents (AREA)
  • Dc Digital Transmission (AREA)
  • Television Systems (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Manipulation Of Pulses (AREA)

Claims (5)

1. Förfarande för äterställning av en bitklocka frän en mottagen digital telekommunikationssignal, i 5 vilken en klockgenerator alstrar, i den mottagande ändan, en referensklocka, vars frekvens är N ganger bitklockans frekvens, i vilken referensklockan inkrementerar cykliskt en räknare som fungerar som en frekvensdelare och som har atminstone N räkningstillständ sä att referensklockan 10 delas tili bitklockans frekvens, som finns i en av dess utgängar, i vilken bitklockans period har delats i N lika länga tidsavsnitt, och i vilken den avgörande pulskanten av bitklockan i räknarens utgäng förekommer vid räkningen som bestäms av N/2, kännetecknat av att en 15 fasanalyseringslogik bestämmer de räkningar, vid vilka den stigande och sjunkande kanten pä varje mottagen puis av telekommunikationssignalen förekommer, och att fasanalyseringslogiken sänder, oberoende av den mottagna pulsens längd, en faskorrigeringssignal tili räknaren 20 endast i det fall att pulskanten pä den bitklocka som kommer frän räknaren inte ligger i mitten av den mottagna puisen av telekommunikationssignalen.
2. Förfarande enligt patentkrav 1, kännetecknat av att fasanalyseringslogiken inte sänder *'* 25 nägon faskorrigeringssignal, ifall den stigande kanten pä • · · *···[ en mottagen puis förekommer vid räkningen N-(N-l) eller • · · *· ’· N/2-1, och att den sjunkande pulskanten förekommer vid ♦ ·· V * räkningen N-l eller N/2+1, bäda skilt för sig, i vilken N • · ·/·/· är ett naturligt jämnt tai, varvid denna puis längd 30 skiljer sig frän den önskade längden pä den puis som skall ; mottas men är symmetrisk i förhällande tili räkningen N/2. ··· .V.
3. Förfarande enligt patentkrav 1 eller 2, kännetecknat av att ifall räkningarna som bestäms av fasanalyseringslogiken för en mottagen puis 35 stigande och sjunkande kant upptäcks vara före eller efter 12 97584 räkningen N/2, mätäs en faskorrigeringssignal i räknaren, som ästadkommer endera att en extra räkningspuls insätts eller att en räkningspuls undertrycks.
4. Krets för förverkligande av förfarandet enligt 5 nagot av patentkraven 1 - 3, i vilken klockingängen (TZ) hos räknaren (Z) som fungerar som en frekvensdelare och omfattar minst N beräkningstillständ har anslutits tili en klockgenerator (TG) och räknarens utgängar (A, B, C) har anslutits tili fasanalyserings-logiken (PAL), som i sin 10 tur har anslutits tili mottagningslinjen (L) , kännetecknad av att mottagningslinjen (L) har anslutits tili ett tvätillständsserie/parallellöverfö- ringsregister (SR), vars klockingäng (TSR) har anslutits till klockgeneratorn (TG) och vars tvä parallella utgängar 15 (Ql, Q2) har anslutits till fasanalyseringslogiken (PAL), och att fasanalyserings-logiken (PAL) har anslutits tili den första flip-flopen (FFU) för temporär lagring av en korrigeringssignal för insättning av en extra räkningspuls och den andra flip-flopen (FFD) för temporär lagring av 20 korrigeringssignalen sä att räknarens (Z) beräkningspuls undertrycks, och att en klockgenerator (TG) har anslutits tili flip-flopens klockingängar (TFU, TFD), och att den första flip-flopens (FFU) utgäng (QU) och den andra flip- flopens (FFD) utgäng (QD) har anslutits via en första ·*** 25 styrlinje (SLU) och en andra styrlinje (SLD) tili • · · ’”·* räknarens (Z) första korrigeringsingäng (Kl) och andra • « · *· "· korrigeringsingäng (K2) , bäda skilt för sig.
• » · * 5. Kretsarrangemang enligt patentkrav 4, • · kännetecknat av att flip-floparna (FFU, FFD) 30 är D-flip-flopar, och att den första flip-flopens utgäng : (QU) och den andra flip-flopens (QD) utgäng är • · · äterkopplade tili fasanalyseringslogiken (PAL). Il
FI892643A 1988-06-03 1989-05-31 Förfarande och anordning för återvinning av en bitklocka från en mottagen digital kommunikationssignal FI97584C (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3818843A DE3818843A1 (de) 1988-06-03 1988-06-03 Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal
DE3818843 1988-06-03

Publications (4)

Publication Number Publication Date
FI892643A0 FI892643A0 (sv) 1989-05-31
FI892643A FI892643A (sv) 1989-12-04
FI97584B true FI97584B (sv) 1996-09-30
FI97584C FI97584C (sv) 1997-01-10

Family

ID=6355738

Family Applications (1)

Application Number Title Priority Date Filing Date
FI892643A FI97584C (sv) 1988-06-03 1989-05-31 Förfarande och anordning för återvinning av en bitklocka från en mottagen digital kommunikationssignal

Country Status (14)

Country Link
US (1) US5025461A (sv)
EP (1) EP0345564B1 (sv)
JP (1) JPH0761067B2 (sv)
CN (1) CN1011460B (sv)
AT (1) ATE117482T1 (sv)
AU (1) AU614138B2 (sv)
CA (1) CA1308448C (sv)
DE (2) DE3818843A1 (sv)
ES (1) ES2070143T3 (sv)
FI (1) FI97584C (sv)
MX (1) MX170655B (sv)
NO (1) NO180138C (sv)
PT (1) PT90723A (sv)
ZA (1) ZA894069B (sv)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW255079B (en) * 1994-09-30 1995-08-21 At & T Corp Communications unit with data and clock recovery circuit
JPH0923220A (ja) * 1995-05-05 1997-01-21 Philips Electron Nv クロック信号回復用の回路、制御ループ及びそれらからなる送信システム
US6522188B1 (en) * 1998-04-10 2003-02-18 Top Layer Networks, Inc. High-speed data bus for network switching
US7065050B1 (en) * 1998-07-08 2006-06-20 Broadcom Corporation Apparatus and method for controlling data flow in a network switch
FR2781943B1 (fr) * 1998-07-30 2000-09-15 Thomson Multimedia Sa Procede de recuperation d'horloge lors de l'echantillonnage de signaux de type numerique
US6343364B1 (en) * 2000-07-13 2002-01-29 Schlumberger Malco Inc. Method and device for local clock generation using universal serial bus downstream received signals DP and DM
US6862332B2 (en) 2001-02-27 2005-03-01 Toa Corporation Clock reproduction circuit
US6888905B1 (en) * 2001-12-20 2005-05-03 Microtune (San Diego), Inc. Low deviation index demodulation scheme
JP3949081B2 (ja) * 2003-06-09 2007-07-25 株式会社東芝 サンプリング周波数変換装置
US7135905B2 (en) * 2004-10-12 2006-11-14 Broadcom Corporation High speed clock and data recovery system
DE602005014133D1 (de) * 2004-11-12 2009-06-04 Analog Devices Inc Zeitsystem und verfahren für ein drahtloses sendeempfangssystem
CN100397356C (zh) * 2004-12-17 2008-06-25 上海环达计算机科技有限公司 Pci测试卡及其测试方法
KR101088065B1 (ko) * 2006-06-29 2011-11-30 니폰덴신뎅와 가부시키가이샤 Ｃｄｒ 회로
KR101381359B1 (ko) * 2006-08-31 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치
DE102007002302A1 (de) * 2007-01-16 2008-07-24 Austriamicrosystems Ag Anordnung und Verfahren zur Rückgewinnung eines Trägersignals und Demodulationseinrichtung
US7719256B1 (en) * 2008-03-20 2010-05-18 The United States Of America As Represented By The Secretary Of The Navy Method for determining a separation time
CN105229964B (zh) * 2013-05-10 2018-05-29 三菱电机株式会社 信号处理装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3668315A (en) * 1970-05-15 1972-06-06 Hughes Aircraft Co Receiver timing and synchronization system
US3697689A (en) * 1970-12-23 1972-10-10 North American Rockwell Fine timing recovery system
DE2354103A1 (de) * 1973-10-29 1975-05-07 Siemens Ag Schaltungsanordnung zur regelung der phasenlage eines taktsignals
DE2435687C3 (de) * 1974-07-24 1979-06-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen
JPS5541074A (en) * 1978-09-19 1980-03-22 Fujitsu Ltd Timing pick up system
DE2935353A1 (de) * 1979-09-01 1981-03-19 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Einrichtung zum synchronisieren des empfangsbittaktes eines datenempfaengers entsprechend den bituebergaengen des datensignals
US4546394A (en) * 1982-01-29 1985-10-08 Sansui Electric Co., Ltd. Signal reconstruction circuit for digital signals
JPS59143444A (ja) * 1983-02-04 1984-08-17 Hitachi Ltd デイジタルフエ−ズロツクドル−プ回路
US4535461A (en) * 1983-06-01 1985-08-13 Cincinnati Electronics Corporation Digital clock bit synchronizer
JPS60251741A (ja) * 1984-05-28 1985-12-12 Fujitsu Ltd 識別回路
DE3679351D1 (de) * 1985-05-15 1991-06-27 Siemens Ag Schaltungsanordnung zur rueckgewinnung des taktes eines isochronen binaersignales.
IT1222405B (it) * 1987-07-30 1990-09-05 Gte Telecom Spa Estrattore digitale di segnale orologio con aggancio e correzione di fase per segnali bipolari
US4789996A (en) * 1988-01-28 1988-12-06 Siemens Transmission Systems, Inc. Center frequency high resolution digital phase-lock loop circuit
US4896337A (en) * 1988-04-08 1990-01-23 Ampex Corporation Adjustable frequency signal generator system with incremental control

Also Published As

Publication number Publication date
PT90723A (pt) 1989-12-29
NO892151L (no) 1989-12-04
ZA894069B (en) 1990-09-26
NO180138C (no) 1997-02-19
JPH0250643A (ja) 1990-02-20
EP0345564A3 (de) 1991-04-10
CN1011460B (zh) 1991-01-30
EP0345564B1 (de) 1995-01-18
CA1308448C (en) 1992-10-06
DE3818843A1 (de) 1989-12-07
FI892643A0 (sv) 1989-05-31
EP0345564A2 (de) 1989-12-13
FI892643A (sv) 1989-12-04
DE58908897D1 (de) 1995-03-02
MX170655B (es) 1993-09-03
ATE117482T1 (de) 1995-02-15
NO180138B (no) 1996-11-11
AU3502489A (en) 1989-12-07
JPH0761067B2 (ja) 1995-06-28
CN1038736A (zh) 1990-01-10
ES2070143T3 (es) 1995-06-01
NO892151D0 (no) 1989-05-29
AU614138B2 (en) 1991-08-22
US5025461A (en) 1991-06-18
FI97584C (sv) 1997-01-10

Similar Documents

Publication Publication Date Title
FI97584B (sv) Förfarande och anordning för återvinning av en bitklocka från en mottagen digital kommunikationssignal
US7127022B1 (en) Clock and data recovery circuits utilizing digital delay lines and digitally controlled oscillators
US7020227B1 (en) Method and apparatus for high-speed clock data recovery using low-speed circuits
US7930121B2 (en) Method and apparatus for synchronizing time stamps
US8050148B2 (en) Flash time stamp apparatus
CN107643674A (zh) 一种基于FPGA进位链的Vernier型TDC电路
US5689530A (en) Data recovery circuit with large retime margin
EP0840449A2 (en) Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit
EP0228021B1 (en) Improvements to digital phase-locked loop circuits
CN111262578B (zh) 针对高速ad/da芯片的多芯片同步电路、系统及方法
CN104980147A (zh) 一种连续时差测量的方法及装置
US5835552A (en) Time counting circuit and counter circuit
US20230006679A1 (en) Pulse width modulator with reduced pulse width
CN1484888A (zh) 锁相环
US5592519A (en) Dual frequency clock recovery using common multitap line
US6535527B1 (en) Low latency, low power deserializer
US6804316B1 (en) Methods and system for performing frame recovery in a network
CA1120120A (en) Frame search control for digital transmission system
US7209848B2 (en) Pulse stretching architecture for phase alignment for high speed data acquisition
US6438155B1 (en) Decoding chip streams
JPH02260936A (ja) クロック抽出回路
US6060923A (en) PLL device having a simple design yet achieving reliable and accurate operation
US9800265B2 (en) Data serialization circuit
KR100306235B1 (ko) 고주파를카운트하기위한카운터
KR19980070455A (ko) 디지탈데이터의 전송클럭 변환회로

Legal Events

Date Code Title Description
BB Publication of examined application
MM Patent lapsed

Owner name: ALCATEL N. V.