FI97584B - Menetelmä ja piirijärjestely bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista - Google Patents
Menetelmä ja piirijärjestely bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista Download PDFInfo
- Publication number
- FI97584B FI97584B FI892643A FI892643A FI97584B FI 97584 B FI97584 B FI 97584B FI 892643 A FI892643 A FI 892643A FI 892643 A FI892643 A FI 892643A FI 97584 B FI97584 B FI 97584B
- Authority
- FI
- Finland
- Prior art keywords
- pulse
- received
- clock
- edge
- flip
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 13
- 238000004891 communication Methods 0.000 title description 8
- 238000012937 correction Methods 0.000 claims abstract description 30
- 230000000630 rising effect Effects 0.000 claims abstract description 20
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000003780 insertion Methods 0.000 claims 1
- 230000037431 insertion Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 abstract description 7
- 230000010363 phase shift Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Luminescent Compositions (AREA)
- Electrophonic Musical Instruments (AREA)
- Separation Of Suspended Particles By Flocculating Agents (AREA)
- Dc Digital Transmission (AREA)
- Television Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
97584
Menetelmä ja piirijärjestely bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista
Keksinnön kohteena on menetelmä ja piirijärjestely 5 bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista, jossa kellogeneraattori tuottaa vastaanottopäässä vertailukellon, jonka taajuus on N kertaa bittikellon taajuus, ja jossa vertailukello inkremen-toi syklisesti taajuusjakajana toimivaa ja vähintään N 10 laskentatilaa käsittävää laskuria vertailukellon jakamiseksi bittikellon taajuuteen, joka esiintyy yhdessä sen lähdöistä, ja jossa bittikellon jakso on jaettu N:ään yhtä suureen ajanjaksoon, ja jossa laskurin lähdössä ilmenevä bittikellon ratkaiseva pulssireuna esiintyy laskennassa, 15 jota määrittää N/2.
Edellä kuvatun tyyppinen piirijärjestely (DE-AS 2 435 687) käsittää kellogeneraattorin, laskurin ja loogisen piirin. Kellogeneraattorin taajuus on n kertaa vastaanotetun bittikellon taajuus, ja laskuria ohjataan loogisen 20 piirin ja samanaikaisesti kellogeneraattorilta tulevien pulssien avulla siten, että laskuria joko ei inkrementoida lainkaan tai sitä inkrementoidaan yhdellä tai kahdella laskennalla riippuen poikkeaman suuruudesta halutusta paikasta. Synkronisessa tapauksessa bittikellon ratkaiseva 25 pulssireuna esiintyy vastaanotetun signaalin jokaisen bit-tiyksikön keskellä.
' Edellä kuvatun tyyppiset piirit tuottavat bitti- . : kellosignaalin, jonka vaihe on johdettu tietoliikennesig- '·'· naalin vastaanotetun pulssin alusta, eli nousevasta reu- 30 nasta. Yleisesti käytettyjen koodaustapojen (eli HDB3, AMI) ja siirtolinjojen ei-ihanteellisten ominaisuuksien • * • ^ vuoksi vastaanotettujen pulssien kesto saattaa poiketa halutusta arvosta.
Tämä merkitsee sitä, että bittisekvenssin vastaan-35 otetun pulssin nouseva reuna ilmestyy ennemmin tai myöhemmin, mikä väistämättä johtaa jatkuviin vaiheenkorjauksiin, 2 97584 jotka taas vastavaikuttavat taajuuspoikkeamaan jonkin aikaa ja saattavat täten johtaa suurempaan virhe-bitti-tiheyteen.
Keksinnön tarkoituksena on aikaansaada menetelmä 5 ja piirijärjestely, jossa vaihe-lukittu bittikello saadaan elvytettyä vastaanotetusta digitaalisesta tietoliikenne-signaalista siten, että vaikka vastaanotetut pulssit ovat kestoltaan erilaisia, paikallisen bittikellon ratkaiseva pulssireuna on ajallisesti mahdollisimman lähellä todelli-10 suudessa vastaanotetun pulssin keskikohtaa.
Keksinnön mukaisesti tämä tehtävä ratkaistaan patenttivaatimuksessa 1 kuvatun menetelmän tunnusmerkkkien ja patenttivaatimuksessa 4 kuvatun piirijärjestelyn tunnusmerkkien avulla.
15 Koska keksinnön mukaan aikapaikat eli laskennat vastaanotetun pulssin nousevaa ja laskevaa reunaa varten on määritelty, voidaan vastaanotetun pulssin todellinen kesto varmistaa. Tämän ansiosta on mahdollista erottaa toisistaan aito vaihesiirto ja vain hetkellinen reunapoik-20 keama, jonka on aiheuttanut haluttua pulssin kestoa lyhyempi tai pidempi pulssi. Jos esimerkiksi pulssin kesto on liian pitkä ja laskennassa N/2 esiintyvä bittikellon ratkaiseva pulssireuna siitä huolimatta sijaitsee keskellä vastaanotettua pulssia, on tämä merkki hetkellisestä reu- ; : 25 napoikkeamasta, mutta keksinnön mukaisesti vaiheenkorjaus- • · ·*· ta ei toteuteta.
• · · · . Muita edullisia keksinnön tunnusmerkkejä kuvataan • · · .·. : alivaatimuksissa.
• · ·
Seuraavassa selitetään keksinnön suoritusmuotoa • · · ! . 30 liitteenä olevien piirustusten pohjalta, jotka esittävät: • * * « · · * * kuvio 1 lohkokaavio keksinnön mukaisesta piiristä; kuvio 2 ensimmäinen ajoituskaavio, joka selittää ‘ ' keksinnön mukaista menetelmää; kuvio 3 toinen ajoituskaavio, joka selittää kek-35 sinnön raukaista menetelmää, ja u 3 97584 kuvio 4 totuustaulu keksinnön mukaista vaiheanaly-sointilogiikkaa varten.
Ensiksi kuvataan kuvion 1 avulla keksinnön mukaista piiriä.
5 Piiri koostuu kellogeneraattorista TG, joka tuottaa vertailukellon, jonka taajuus on N kertaa vastaanotetun kellon taajuus. Kuvattavassa esimerkissä vertailukellon taajuus on 16.384 MHz, ja tekijä N on 8, joten bittikellon taajuus on 2.048 MHz. Kellogeneraattori TG voidaan toteut-10 taa perinteisellä TTL kideoskillaattorilla.
Kellogeneraattori TG on liitetty vähintään N lasken-tatilaa käsittävän laskurin Z kellotuloon TZ, jossa on 8 laskentatilaa. Vastaavasti laskurissa on kolme lähtöä A, B, C, jotka on liitetty vaiheanalysointilogiikkaan PAL, 15 jonka taajuus on 2.-048 MHz eli sama kuin bittikellon lähdössä C saatavilla oleva taajuus.
Vaiheanalysointilogiikkaan PAL on liitetty myös vas-taanottolinja L, jota pitkin vastaanotettava digitaalinen tietoliikennesignaali siirretään.
20 Oletetaan, että signaali siirretään HDB3-koodilla.
Tulevat positiiviset pulssit menevät logiikan OR portin OR ensimmäisen tuloon El, ja tulevat negatiiviset pulssit toiseen tuloon E2. OR-logiikan portin OR lähtö A on liitetty sarja/rinnakkaisen siirtorekisterin SR signaalituloon D.
; .· 25 Siirtorekisterin SR kellotulo TSR on liitetty kello- '·' generaattoriin TG. Siirtorekisterin SR ensimmäinen lähtö » · · · . : : Q1 ja toinen lähtö Q2 on liitetty vaiheanalysointilogiik- ·'· · kaan PAL.
.*j'; Siirtorekisterin SR signaalituloon D tulevan vas- 30 taanotetun asynkronisen tietoliikennesignaalin vuoksi saat- • · · taa käydä niin, että tällaisia logiikkaelementtejä varten . yleensä vaadittavia asettumis- ja pitoaikoja ei saavuteta, jolloin siirtorekisterin SR ensimmäisen asteen lähdössä Q saattaa esiintyä lyhytaikaisia määrittelemättömiä tiloja.
35 Tällaisten virheiden välttämiseksi käytetään kolme astetta käsittävää siirtorekisteriä SR, jonka ensimmäisen asteen 4 97584 lähtöä ei ole langoitettu. Täten emsimmäinen lähtö Q1 ja toinen lähtö Q2, jotka on liitetty vaiheanalysointilogiik-kaan PAL, edustavat kumpikin erikseen toisen ja kolmannen siirtorekisteriasteen lähtöjä (vrt. kuvio 4).
5 Vaiheanalysointilogiikka PAL on liitetty ensimmäi seen kiikkuun FFU korjaussignaalin tilapäistä tallentamista varten ylimääräisen laskuripulssin lisäämiseksi jatkossa UP, sekä toiseen kiikkuun FFD korjaussignaalin tilapäistä tallentamista varten laskuripulssin, seuravassa 10 DOWN, poistamiseksi laskurilta. Kiikut ovat tässä D-kiik-kuja ensimmäisen kiikun FFU signaalilähdön QU ollessa liitettynä ensimmäisen ohjauslinjan SLU avulla laskurin z ensimmäiseen korjaustuloon Kl, ja toisen kiikun FFD signaalilähdön QD ollessa liitettynä toisen ohjauslinjan 15 avulla laskurin Z toisen korjaustuloon K2. Lisäksi kaksi signaalilähtöä QU, QD on takaisinkytketty vaiheanalysoin-tilogiikkaan PAL.
Keksinnön mukaista menetelmää selitetään seuraavas-sa viitaten kuvien 2 ja 3 ajoituskaavioihin kuvion 1 mu-20 kaisen piirin yhteydessä.
Kuvion 2 rivi a esittä kellogeneraattorin TG tuottaman 16.384 MHz:n vertailukellon aaltomuotoa. Rivi b e-sittä vertailukellon aaltomuotoa, jonka laskuri Z on jakanut tekijällä N=8, eli 2.048 MHz:n taajuista bittikelloa.
25 Koska laskurissa Z on N=8 laskentatilaa, jotka ilmenevät '1' sen kolmessa lähdössä A, B, C, vrt. kuvio 1 (kolme lähtöä= •i·· ' ' ' . 2^=8 laskentatilaa), bittikellon jaksonpituus T, kuten •i» kuvattu kuvion 2 rivin c avulla, on jaettu N = 8: aan yhtä « · suureen ajanjaksoon, jotka edustavat 8:aa laskentatilaa.
V. 30 Vastanottolinjalla L sisääntuleva pulssisekvenssi • · ohjetaan ensin siirtorekisterin SR signaalituloon D. Ku-. vion 2 rivi d esittää vastaanotettua pulssia, ja rivit e ja f esittävät kumpikin erikseen pulsseja ensimmäisessä lähdössä Q1 ja toisessa lähdössä Q2, joita siirtorekisteri 35 sr on viivästänyt.
li 5 97584
Bittikombinaatiot vertailukellon ajoittaman siir-torekisterin SR kahdessa lähdössä Ql, Q2 ovat seuraavat: Q1 Q2 0 0 = ei pulssia 5 1 0 = pulssin nouseva reuna 0 1 = pulssin laskeva reuna 1 1 = pulssi
Kun pulssia ei ole, vrt. rivit e ja f ja rivin c laskennat 1 tai 2, siirtorekisterin SR kaksi antoa Ql, Q2 antavat 10 vaiheanalysointilogiikalle PAL loogisen 0:n. Jos pulssin nouseva reuna saapuu, on lähdössä Ql looginen 1 ja lähdössä Q2 looginen 0. Niin kauan kuin vastaanotettua pulssia siirretään siirtorekisterin läpi, lähdöt Ql ja Q2 ovat loogisessa l:ssä (tietopulssi). Laskeva pulssireuna, vrt.
15 rivit e ja f ja laskennat 0 tai 1 rivillä c, on osoituksena siitä, että lähtö Q2 (rivi f) on yhä loogisessa l:ssä kun taas lähtö Ql on jo muuttunut loogiseksi 0:ksi. Näitä neljää erilaista bittikombinaatiota välitetään jatkuvasti vaiheanalysointilogiikalle PAL vertailukellon pulssintois-20 totiheydellä.
Laskurin Z kolmen lähdön A, B, C kautta saatavilla olevien laskentojen, vrt. rivi c, ja täten synkronisesti siirtorekisterin SR kahden lähdön Ql, Q2 kautta siirrettyjen bittikombinaatioiden perusteella vaiheanalysointi-' 25 logiikka PAL määrittelee ne laskennat, joissa tietoliiken- nesignaalin jokaisen vastaanotetun pulssin nousevat ja • · laskevat reunat esiintyvät.
• · · : Kuvion 3 rivi a esittää laskurin Z laskentoja (ks.
:Y: myös kuvion 2 rivi b) laskurin jakaessa bittikellon jak- • · 30 son T, kuvion 3 rivi b, 8:aan yhtä suureen ajanjaksoon.
. .·. Paikallisen bittikellon ratkaiseva pulssireuna, • · · ··· .··.·. kuvion 3 rivi b, sijaitsee laskennassa, jota määrittää N/2 = 4 (ns. näytteenoton keskikohta); tätä esittää kuvion 3 pystysuora, yhtenäinen viiva.
,· 35 Vaiheanalysointilogiikka PAL lähettää korjaussig- naalin laskurille Z ensimmäisen tai toisen ohjauslinjan 6 97584 SLU, SLD kautta vain silloin, jos vastaanotetun pulssin kestosta riippumatta paikallisen bittikellon pulssireuna ei sijaitse keskellä tietoliikennesignaalin vastaanotettua pulssia (selitetään yksityiskohtaisesti myöhemmin).
5 Seuraavassa esitellään erilaisia keksintöä kuvaa via tapauksia kuviossa 4 näkyvää vaiheanalysointilogiik-kaa varten olevan totuustaulun avulla.
Kaksiosaisen totuustaulun yläpuolen ensimmäisellä rivillä näkyy 8 laskentaa, jotka on viety vaiheanalysoin-10 tilogiikalle PAL kolmen lähdön A, B, C kautta. Toisella rivillä esiintyy bittikombinaatio 10 (nouseva pulssireuna) siirtorekisterin SR kahdessa lähdössä Ql, Q2 kumpikin erillisessä laskennassa siirrettynä kahdella laskennalla suhteessa riviin a. Kolmannella rivillä, jota merkitään 15 FFUrlla, esiintyy 0 tai 1 mikäli rivillä 2 esiintyvissä laskennoissa analysointi "nouseva pulssireuna" ei sisällä vastaanotettua pulssia tai sisältää edellä olevan vastaanotetun pulssin. Samalla tavalla 0 tai 1 esiintyy neljännellä rivillä, merkitty FFD, mikäli rivillä kaksi esiinty-20 vissä laskennoissa analysointi "nouseva pulssireuna" ei sisällä vastaanotettua pulssia tai vastaanotettu pulssi on jäljessä.
Totuustaulun yläpuoli siis analysoi kriteeriä "laskenta vastaanotetun pulssin nousevalla reunalla suh- | 25 teessä laskentaan bittikellon ratkaisevaa pulssireunaa * · · ’·ί·* varten, jolle on tunnusomaista N/2 = 4".
• * :.*‘i Oletetaan että esimerkiksi, vrt. kuvio 3, rivi c, • · · V · vastaanotetun pulssin nouseva reuna määritellään lasken- • · : : : nassa 1, vrt. kuvio 4 rivi a. Olettaen että vastaanotetun 30 pulssin kesto on haluttu T/2 laskennassa 1 havaittu puls- . sireuna esiintyy yhden laskennan liian aikaisin suhteessa • « · laskentaan N/2 = 4, johon tästä lähtien viitataan "näyt-teenottolaskentana". Tämän tuloksena korjaussignaali DOWN tallentuu toiseen kiikkuun FFD (vrt. kuvio 4, rivi 4, 35 arvo "1"). Jos vastaanotetun pulssin laskeva reuna, vrt.
kuvio 3, rivi c, ja kuvio 4, taulun alapuoli, toinen rivi
II
7 97584 Q1 = O, Q2 = 1, määritellään laskennassa 7, vrt. kuvio 4, alapuoli, ensimmäinen rivi, vastaanotetun pulssin kesto eroaa halutusta kestosta T/2 (kahdella laskennalla), mutta pulssi on kuitenkin symmetrinen suhteessa näytteenotto-5 laskentaan. Koska näytteenotto tästä venytetystä pulssista kuitenkin suoritetaan keskeltä suhteessa näytteenottolas-kentaan, ei keksinnön mukaisesti tarvita korjaussignaalia, jolloin toiseen kiikkuun FFD tallennettu korjaussignaali DOWN nollautuu, vrt. kuvio 4, taulun alapuoli, neljäs rivi, 10 arvo 1. Arvo Ϊ totuustaulussa osoittaa, että aiemmin tallennettu korjaussignaali DOWN (tai UP) on nollautunut.
Jos vastaanotetun pulssin nouseva reuna on laskennassa 3, vrt. kuvio 3, rivi f, ja kuvio 4, yläpuoli, ensimmäinen rivi, ja vastaava laskeva reuna laskennassa 5, vrt.
15 kuvio 4, alapuoli, ensimmäinen rivi, vastaanotetun pulssin kesto on lyhyempi kuin haluttu kesto T/2, mutta pulssi on jälleen symmetrinen suhteessa näytteenottolaskentaan N/2. Reaktiona nousevaan pulssireunaan laskennassa 3, korjaus-signaali UP tallennetaan ensimmäiseen kiikkuun FFU, vrt.
20 kuvio 4, yläpuoli, arvo 1 kolmannella rivillä. Kun vaihe-analysointilogiikka PAL on tutkinut, että pulssi on "ainoastaan" lyhentynyt mutta oikein näytteistetty pulssi, ensimmäiseen kiikkuun FFU tallennettu korjaussignaali UP nollautuu, vrt. kuvio 4, alapuoli, kolmas rivi, arvo Ϊ, 25 emsimmäisen rivin laskennan 5 alapuolella.
; Kahdessa edellä kuvatussa tapauksessa, vrt. kuvio 3, • · · : rivit c ja f, ei keksinnön mukaisesti suoriteta vaiheen- • · · » · korjauksia, koska vastaanotetun pulssin todellinen kesto « · · saadaan johdettua määrittelemällä nousevat ja laskevat • · · 30 pulssireunat, ja koska pulssit, jotka ovat symmetrisiä suhteessa näytteenottolaskentaan, eivät tarvitse korjausta.
• · · ’···* Jos nouseva reuna esiintyy laskennassa 1, vrt.
f · V ' kuvio 3, rivi d, ja kuvio 4, yläpuoli, ensimmäinen ja nel jäs rivi, ja laskeva pulssireuna lasekennassa 5, on tämä , 35 osoituksena todellisesta vaihesiirrosta (jäljessä), sillä pulssi on epäsymmetrinen suhteessa näytteenottolaskentaan 4.
8 97584
Kuten kuviosta 4, yläpuoli, neljäs rivi, näkyy, korjaussignaali DOWN on tallennettu toiseen kiikkuun FFD ja lähetetty toista ohjauslinjaa SLD pitkin toiseen laskimen Z korjaustuloon K2 (vrt. kuvio 4, alapuoli, neljäs 5 rivi, arvo X = ei väliä eli ei nollausta). Korjaussignaa-li DOWN aiheuttaa laskurin Z laskentapulssin poistamisen .
Jos nouseva pulssireuna esiintyy laskennassa 3, ja laskeva pulssireuna laskennassa 7, vrt. kuvio 3, rivi 10 e, ja kuvio 4, ensimmäinen ja kolmas rivi, tämä on osoituksena todellisesta vaihesiirrosta (edellä). Korjaus suoritetaan nyt tallentamalla korjaussignaali UP ensimmäiseen kiikkuun FFU. Korjaussignaali UP viedään ensimmäistä ohjauslinjaa SLU pitkin laskurin Z ensimmäiseen korjaustu-15 loon K1 ja se aiheuttaa ylimääräisen laskentapulssin lisäämisen .
Keksinnön mukainen piirijärjestely voidaan kokonaisuudessaan toteuttaa kellogeneraattoria TG varten olevalla kideoskillaattorilla sekä ohjelmoitavalla logiikkaryhmällä.
20 Täten se vaatii hyvin vähän tilaa, on edullinen eikä vaadi mitään erillisiä komponentteja.
· · 1 · • · t * · • • · • » • · · • · · - # « • · * « · I I · • · · · < I I • · ·
Claims (5)
- 9 97584
- 1. Menetelmä bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista, jossa 5 kellogeneraattori tuottaa vastaanottavassa päässä vertai-lukellon, jonka taajuus on N kertaa bittikellon taajuus, jossa vertailukello inkrementoi syklisesti taajuusjaka-jana toimivaa ja vähintään N laskentatilaa käsittävää laskuria vertailukellon jakamiseksi bittikellon taajuuteen, 10 joka esiintyy yhdessä sen lähdöistä, jossa bittikellon jakso on jaettu N:ään yhtä suureen ajanjaksoon, ja jossa laskurin lähdössä oleva bittikellon ratkaiseva pulssireuna esiintyy laskennassa, jota määrittää N/2, tunnettu siitä, että vaiheanalysointilogiikka määrittelee ne lasken-15 nat, joissa tietoliikennesignaalin jokaisen vastaanotetun pulssin nousevat ja laskevat reunat esiintyvät, ja että vastaanotetun pulssin kestosta riippumatta vaiheanalysointilogiikka lähettää vaiheenkorjaussignaalin laskurille ainoastaan siinä tapauksessa, että laskurilta tulevan bitti-20 kellon pulssireuna ei sijaitse tietoliikennesignaalin vastaanotetun pulssin keskellä.
- 2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että vaiheanalysointilogiikka ei lähetä vaiheenkorjaussignaalia, mikäli vastaanotetun puls- 25 sin nouseva reuna esiintyy laskennassa N-(N-l) tai N/2-1, % ja että laskeva pulssireuna esiintyy laskennassa N-l tai * · ‘.j N/2 + 1, kumpikin erikseen, jossa N on luonnollinen tasa- luku, jolloin tämän pulssin kesto eroaa halutusta vastaan- .**; otettavan pulssin kestosta mutta joka on symmetrinen suh- 30 teessä laskentaan N/2. ,·. 3. Patenttivaatimusten 1 tai 2 mukainen menetelmä, • · · !!!_ tunnettu siitä, että mikäli vaiheanalysointilo- giikan määrittämät laskentojen vastaanotetun pulssin nousevaa ja laskevaa reunaa varten havaitaan olevan edellä / 35 tai jäljessä laskentaa N/2, laskuriin syötetään vaiheen kor jaussignaali , joka aiheuttaa joko ylimääräisen lasken- 10 97584 tapulssin lisäämisen tai laskentapulssin poistamisen.
- 4. Piiri jonkin patenttivaatimuksen 1-3 mukaisen menetelmän toteuttamiseksi, jossa taajuusjakajana 5 toimivan ja vähintään N laskentatilaa käsittävän laskurin (Z) kellotulo (TZ) on liitetty kellogeneraattoriin (TG) ja laskurin lähdöt (A, B, C) on kytketty vaiheanalysointi-logiikkaan (PAL), joka taas on liitetty vastaanottolinjaan (L), tunnettu siitä, että vastaanottolinja (L) on 10 liitetty kaksitilaiseen sarja/rinnan siirtorekisteriin (SR), jonka kellotulo (TSR) on liitetty kellogeneraattoriin (TG) ja jonka kaksi rinnakkaista lähtöä (Ql, Q2) on kytketty vaiheanalysointilogiikkaan (PAL), ja että vaihe-analysointilogiikka (PAL) on liitetty ensimmäiseen kiik-15 kuun (FFU) korjaussignaalin hetkellistä tallettamista varten ylimääräisen laskentapulssin lisäämiseksi ja toiseen kiikkuun (FFD) korjaussignaalin hetkellistä tallentamista varten laskurin (Z) laskentapulssin poistamiseksi, ja että kellogeneraattori (TG) on liitetty kiikkujen kel-20 lotuloihin (TFU, TFD), ja että ensimmäisen kiikun (FFU), lähtö (QU) ja toisen kiikun (FFD) lähtö (QD) on liitetty ensimmäisen ohjauslinjan (SLU) ja toisen ohjauslinjan (SLD) kautta laskurin (Z) ensimmäiseen korjaustuloon (Kl) ja toiseen korjaustuloon (K2), kumpikin erikseen.
- 5. Patenttivaatimuksen 4 mukainen piirijärjeste- ; ly, t u n n e t t u siitä, että kiikut (FFU, FFD) ovat • · · D-kiikkuja, ja että ensimmäisen kiikun lähtö (QU) ja toi-sen kiikun lähtö (QD) on takaisinkytketty vaiheanalysoin-tilogiikkaan (PAL) . 4 · « « t * * · · »·· ' · * II 11 97584
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3818843A DE3818843A1 (de) | 1988-06-03 | 1988-06-03 | Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal |
| DE3818843 | 1988-06-03 |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI892643A0 FI892643A0 (fi) | 1989-05-31 |
| FI892643A FI892643A (fi) | 1989-12-04 |
| FI97584B true FI97584B (fi) | 1996-09-30 |
| FI97584C FI97584C (fi) | 1997-01-10 |
Family
ID=6355738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI892643A FI97584C (fi) | 1988-06-03 | 1989-05-31 | Menetelmä ja piirijärjestely bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5025461A (fi) |
| EP (1) | EP0345564B1 (fi) |
| JP (1) | JPH0761067B2 (fi) |
| CN (1) | CN1011460B (fi) |
| AT (1) | ATE117482T1 (fi) |
| AU (1) | AU614138B2 (fi) |
| CA (1) | CA1308448C (fi) |
| DE (2) | DE3818843A1 (fi) |
| ES (1) | ES2070143T3 (fi) |
| FI (1) | FI97584C (fi) |
| MX (1) | MX170655B (fi) |
| NO (1) | NO180138C (fi) |
| PT (1) | PT90723A (fi) |
| ZA (1) | ZA894069B (fi) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW255079B (en) * | 1994-09-30 | 1995-08-21 | At & T Corp | Communications unit with data and clock recovery circuit |
| JPH0923220A (ja) * | 1995-05-05 | 1997-01-21 | Philips Electron Nv | クロック信号回復用の回路、制御ループ及びそれらからなる送信システム |
| US6522188B1 (en) * | 1998-04-10 | 2003-02-18 | Top Layer Networks, Inc. | High-speed data bus for network switching |
| US7065050B1 (en) * | 1998-07-08 | 2006-06-20 | Broadcom Corporation | Apparatus and method for controlling data flow in a network switch |
| FR2781943B1 (fr) * | 1998-07-30 | 2000-09-15 | Thomson Multimedia Sa | Procede de recuperation d'horloge lors de l'echantillonnage de signaux de type numerique |
| US6343364B1 (en) * | 2000-07-13 | 2002-01-29 | Schlumberger Malco Inc. | Method and device for local clock generation using universal serial bus downstream received signals DP and DM |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| US6888905B1 (en) * | 2001-12-20 | 2005-05-03 | Microtune (San Diego), Inc. | Low deviation index demodulation scheme |
| JP3949081B2 (ja) * | 2003-06-09 | 2007-07-25 | 株式会社東芝 | サンプリング周波数変換装置 |
| US7135905B2 (en) * | 2004-10-12 | 2006-11-14 | Broadcom Corporation | High speed clock and data recovery system |
| DE602005014133D1 (de) * | 2004-11-12 | 2009-06-04 | Analog Devices Inc | Zeitsystem und verfahren für ein drahtloses sendeempfangssystem |
| CN100397356C (zh) * | 2004-12-17 | 2008-06-25 | 上海环达计算机科技有限公司 | Pci测试卡及其测试方法 |
| KR101088065B1 (ko) * | 2006-06-29 | 2011-11-30 | 니폰덴신뎅와 가부시키가이샤 | Ｃｄｒ 회로 |
| KR101381359B1 (ko) * | 2006-08-31 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치 |
| DE102007002302A1 (de) * | 2007-01-16 | 2008-07-24 | Austriamicrosystems Ag | Anordnung und Verfahren zur Rückgewinnung eines Trägersignals und Demodulationseinrichtung |
| US7719256B1 (en) * | 2008-03-20 | 2010-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Method for determining a separation time |
| CN105229964B (zh) * | 2013-05-10 | 2018-05-29 | 三菱电机株式会社 | 信号处理装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3668315A (en) * | 1970-05-15 | 1972-06-06 | Hughes Aircraft Co | Receiver timing and synchronization system |
| US3697689A (en) * | 1970-12-23 | 1972-10-10 | North American Rockwell | Fine timing recovery system |
| DE2354103A1 (de) * | 1973-10-29 | 1975-05-07 | Siemens Ag | Schaltungsanordnung zur regelung der phasenlage eines taktsignals |
| DE2435687C3 (de) * | 1974-07-24 | 1979-06-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen |
| JPS5541074A (en) * | 1978-09-19 | 1980-03-22 | Fujitsu Ltd | Timing pick up system |
| DE2935353A1 (de) * | 1979-09-01 | 1981-03-19 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Einrichtung zum synchronisieren des empfangsbittaktes eines datenempfaengers entsprechend den bituebergaengen des datensignals |
| US4546394A (en) * | 1982-01-29 | 1985-10-08 | Sansui Electric Co., Ltd. | Signal reconstruction circuit for digital signals |
| JPS59143444A (ja) * | 1983-02-04 | 1984-08-17 | Hitachi Ltd | デイジタルフエ−ズロツクドル−プ回路 |
| US4535461A (en) * | 1983-06-01 | 1985-08-13 | Cincinnati Electronics Corporation | Digital clock bit synchronizer |
| JPS60251741A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 識別回路 |
| DE3679351D1 (de) * | 1985-05-15 | 1991-06-27 | Siemens Ag | Schaltungsanordnung zur rueckgewinnung des taktes eines isochronen binaersignales. |
| IT1222405B (it) * | 1987-07-30 | 1990-09-05 | Gte Telecom Spa | Estrattore digitale di segnale orologio con aggancio e correzione di fase per segnali bipolari |
| US4789996A (en) * | 1988-01-28 | 1988-12-06 | Siemens Transmission Systems, Inc. | Center frequency high resolution digital phase-lock loop circuit |
| US4896337A (en) * | 1988-04-08 | 1990-01-23 | Ampex Corporation | Adjustable frequency signal generator system with incremental control |
-
1988
- 1988-06-03 DE DE3818843A patent/DE3818843A1/de not_active Withdrawn
-
1989
- 1989-05-22 AU AU35024/89A patent/AU614138B2/en not_active Ceased
- 1989-05-26 DE DE58908897T patent/DE58908897D1/de not_active Expired - Lifetime
- 1989-05-26 EP EP89109517A patent/EP0345564B1/de not_active Expired - Lifetime
- 1989-05-26 MX MX016197A patent/MX170655B/es unknown
- 1989-05-26 ES ES89109517T patent/ES2070143T3/es not_active Expired - Lifetime
- 1989-05-26 AT AT89109517T patent/ATE117482T1/de active
- 1989-05-29 NO NO892151A patent/NO180138C/no unknown
- 1989-05-29 ZA ZA894069A patent/ZA894069B/xx unknown
- 1989-05-31 FI FI892643A patent/FI97584C/fi not_active IP Right Cessation
- 1989-06-02 CA CA000601616A patent/CA1308448C/en not_active Expired - Lifetime
- 1989-06-02 PT PT90723A patent/PT90723A/pt not_active Application Discontinuation
- 1989-06-02 CN CN89103670A patent/CN1011460B/zh not_active Expired
- 1989-06-02 JP JP14092589A patent/JPH0761067B2/ja not_active Expired - Lifetime
- 1989-06-05 US US07/362,802 patent/US5025461A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| PT90723A (pt) | 1989-12-29 |
| NO892151L (no) | 1989-12-04 |
| ZA894069B (en) | 1990-09-26 |
| NO180138C (no) | 1997-02-19 |
| JPH0250643A (ja) | 1990-02-20 |
| EP0345564A3 (de) | 1991-04-10 |
| CN1011460B (zh) | 1991-01-30 |
| EP0345564B1 (de) | 1995-01-18 |
| CA1308448C (en) | 1992-10-06 |
| DE3818843A1 (de) | 1989-12-07 |
| FI892643A0 (fi) | 1989-05-31 |
| EP0345564A2 (de) | 1989-12-13 |
| FI892643A (fi) | 1989-12-04 |
| DE58908897D1 (de) | 1995-03-02 |
| MX170655B (es) | 1993-09-03 |
| ATE117482T1 (de) | 1995-02-15 |
| NO180138B (no) | 1996-11-11 |
| AU3502489A (en) | 1989-12-07 |
| JPH0761067B2 (ja) | 1995-06-28 |
| CN1038736A (zh) | 1990-01-10 |
| ES2070143T3 (es) | 1995-06-01 |
| NO892151D0 (no) | 1989-05-29 |
| AU614138B2 (en) | 1991-08-22 |
| US5025461A (en) | 1991-06-18 |
| FI97584C (fi) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI97584B (fi) | Menetelmä ja piirijärjestely bittikellon elvyttämiseksi vastaanotetusta digitaalisesta tietoliikennesignaalista | |
| US7127022B1 (en) | Clock and data recovery circuits utilizing digital delay lines and digitally controlled oscillators | |
| US7020227B1 (en) | Method and apparatus for high-speed clock data recovery using low-speed circuits | |
| US7930121B2 (en) | Method and apparatus for synchronizing time stamps | |
| US8050148B2 (en) | Flash time stamp apparatus | |
| CN107643674A (zh) | 一种基于FPGA进位链的Vernier型TDC电路 | |
| US5689530A (en) | Data recovery circuit with large retime margin | |
| EP0840449A2 (en) | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit | |
| EP0228021B1 (en) | Improvements to digital phase-locked loop circuits | |
| CN111262578B (zh) | 针对高速ad/da芯片的多芯片同步电路、系统及方法 | |
| CN104980147A (zh) | 一种连续时差测量的方法及装置 | |
| US5835552A (en) | Time counting circuit and counter circuit | |
| US20230006679A1 (en) | Pulse width modulator with reduced pulse width | |
| CN1484888A (zh) | 锁相环 | |
| US5592519A (en) | Dual frequency clock recovery using common multitap line | |
| US6535527B1 (en) | Low latency, low power deserializer | |
| US6804316B1 (en) | Methods and system for performing frame recovery in a network | |
| CA1120120A (en) | Frame search control for digital transmission system | |
| US7209848B2 (en) | Pulse stretching architecture for phase alignment for high speed data acquisition | |
| US6438155B1 (en) | Decoding chip streams | |
| JPH02260936A (ja) | クロック抽出回路 | |
| US6060923A (en) | PLL device having a simple design yet achieving reliable and accurate operation | |
| US9800265B2 (en) | Data serialization circuit | |
| KR100306235B1 (ko) | 고주파를카운트하기위한카운터 | |
| KR19980070455A (ko) | 디지탈데이터의 전송클럭 변환회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB | Publication of examined application | ||
| MM | Patent lapsed |
Owner name: ALCATEL N. V. |