ES2289774T3 - Procedimiento y sistema de circuitos para transmitir celdas de mensajes en el curso de enlaces virtuales de distintas prioridades. - Google Patents
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Abstract
Procedimiento para la transmisión de celdas de mensajes que están asociadas a enlaces virtuales de distinta prioridad y que se transmiten conjuntamente a través de al menos una línea de transmisión (L1, L2) de un sistema ATM que funciona según el modo de transferencia asíncrona, recorriendo las celdas de mensajes durante su transmisión a través de la correspondiente línea de transmisión una memoria tampón (PS) asignada individualmente a la misma, desechándose las celdas de mensajes cuando la memoria tampón (PS) llega a un determinado grado de llenado, caracterizado porque en la memoria tampón (PS) que presenta un determinado grado de llenado, al llegar una celda de mensajes perteneciente a un enlace virtual de alta prioridad por la correspondiente línea de transmisión (L1), de las celdas de mensajes recién memorizadas en la memoria tampón (PS) se elige una cola de espera asignada a un enlace virtual de inferior prioridad en función de la cantidad de celdas de mensajes memorizadaspara el correspondiente enlace de baja prioridad, y porque se desechan las celdas de mensajes asignadas a la cola de espera lógica elegida.
Description
Procedimiento y sistema de circuitos para
transmitir celdas de mensajes en el curso de enlaces virtuales de
distintas prioridades.
La invención se refiere a un procedimiento y a
un sistema de circuitos para transmitir celdas de mensajes que
están asociadas a enlaces virtuales de distintas prioridades,
conjuntamente a través de al menos una línea de transmisión de un
sistema ATM que funciona según un modo de transferencia asíncrona,
recorriendo las celdas de mensajes durante su transmisión a través
de la correspondiente línea de transmisión una memoria tampón
asignada individualmente a la misma.
En un sistema ATM como el indicado, pueden estar
establecidos sobre una línea de transmisión simultáneamente
múltiples enlaces virtuales, para los cuales se han formulado
distintas exigencias en cuanto a las probabilidades de pérdida de
celdas (distintas prioridades). Por ejemplo, puede exigirse para uno
de los enlaces virtuales una probabilidad de pérdida de celda de
10^{-6} y para otro enlace virtual, por el contrario, ninguna
probabilidad de pérdida de celdas.
Por la solicitud de patente europea EP 0 641 099
A1 se conoce un procedimiento y un dispositivo para la memorización
transitoria de paquetes de datos. Según el mismo, se borra un
paquete de datos memorizado en una cola de espera de baja prioridad
cuando está asignado un paquete de datos que llega a una cola de
espera de mayor prioridad y la longitud total de las colas de
espera ha sobrepasado una determinada longitud. Con un proceder como
el indicado no se logra no obstante un grado de carga óptimo de las
colas de espera y de la memoria tampón que forma las mismas.
Por la solicitud de patente europea EP 0 526 104
A2, se conoce igualmente un procedimiento y un dispositivo para la
memorización transitoria de paquetes de datos. Un paquete de datos
se desecha en la cola de espera de la más baja prioridad cuando la
longitud total de las colas de espera ha sobrepasado una determinada
longitud. El paquete de datos recién llegado se inscribe entonces
en el lugar vacío en la cola de espera. No obstante, con un
proceder como el indicado no resulta igualmente un grado de carga
óptimo de las colas de espera y de la memoria tampón que forma las
mismas.
Es pues tarea de la presente invención mostrar
un camino que indique cómo en un procedimiento y un sistema de
circuitos del tipo citado al principio pueden cargarse de manera
eficiente las líneas de transmisión de un sistema ATM y las
memorias tampón asignadas en cada caso a las mismas.
Esta tarea se resuelve en un procedimiento del
tipo citado al principio mediante las particularidades del
procedimiento indicadas en la reivindicación 1. La invención implica
al respecto la ventaja de que, visto en su conjunto, en promedio
resultan dañados pocos enlaces debido a la pérdida de celdas. Sobre
todo en un tráfico de datos en el que los paquetes de datos de un
enlace virtual antes de una transmisión a través de la línea de
transmisión en cuestión primeramente se segmentan y a continuación
se transmiten los distintos segmentos en cada caso en una celda de
mensajes, es ineficiente desechar celdas individuales de mensajes.
El receptor incluido en un enlace virtual debe, precisamente para
evitar errores de datos, desechar un paquete de datos completo
dañado por la pérdida de celdas. Además, aumenta la cantidad de
paquetes de datos transmitidos sin faltas como promedio, es decir,
de paquetes de datos que no sufren ninguna pérdida de celdas.
Además, mediante la presente invención se evita
desechar sin elección celdas individuales de mensajes, debido a lo
cual con elevada probabilidad se ven perturbados muchos enlaces
virtuales.
Ventajosos perfeccionamientos del procedimiento
según la presente invención resultan de las reivindicaciones 2 a 6.
La ventaja consiste en un aumento adicional del grado de carga
eficiente de las líneas de transmisión y de las memorias tampón
asociadas a las mismas. Así se logra por ejemplo mediante la medida
correspondiente a la reivindicación 3 que en un sistema ATM pueda
comprobarse con suficiente frecuencia la capacidad de paso de las
vías de enlace.
Además, mediante las medidas correspondientes a
las reivindicaciones 4 a 6 pueden utilizarse preferentemente para
desechar celdas de mensajes aquellos enlaces virtuales para los que
precisamente están incluidas en la memoria tampón muchas celdas de
mensajes y con ello contribuyen más fuertemente que otras a una
sobrecarga. Por ejemplo, se trata de enlaces virtuales que no
observan parámetros de enlace fijados, por ejemplo que sobrepasan
la velocidad máxima de celdas fijada para el correspondiente enlace
virtual.
La tarea antes mostrada se resuelve mediante un
sistema de circuitos según la reivindicación 7, así como mediante
sus perfeccionamientos ventajosos según las reivindicaciones 8 y 9.
La ventaja reside entonces en un coste técnico de circuitos inferior
en su conjunto para cargar de manera eficiente las distintas líneas
de transmisión y las memorias tampón asociadas a éstas.
A continuación se describirá más en detalle la
presente invención a modo de ejemplo en base a dibujos.
La figura 1 muestra un diagrama de bloques de
circuitos de un sistema de circuitos en el que se utiliza la
invención.
la figura 2 muestra un esquema básico de
circuitos para la formación de una cola de espera lógica y
la figura 3 muestra un esquema básico de
circuitos para desechar las celdas de una cola de espera lógica.
En la figura 1 se representa esquemáticamente un
equipo de línea LE, insertado entre dos tramos de la línea de
transmisión L1 y L2 de un sistema ATM que funciona según el modo de
transferencia asíncrona. Al respecto se muestran solamente aquellos
elementos de circuito del equipo de línea LE que son necesarios para
entender la presente invención. Además, se reproduce este equipo de
línea en representación de otros equipos de línea insertados en
tramos de la línea de transmisión del sistema ATM.
Además, a continuación no se entrará más en
detalle respecto al principio ATM general, ya que es suficientemente
conocido.
Sobre el tramo de la línea de transmisión L1
llegan celdas de mensajes ("cells") que, tal como se sabe,
disponen además de una parte de información ("user part") de
una cabecera de celda externa ("header"). Al respecto se
incluyen en una cabecera de celda externa como la indicada, entre
otras, indicaciones relativas a la pertenencia a un determinado
enlace virtual. Un enlace virtual puede ser bien un enlace virtual
de canal (enlace individual) o un enlace virtual de ruta (haz
formado por varios enlaces individuales). Un enlace virtual de canal
lleva entonces asociado un número virtual de canal VCI ("virtual
canal identifier", identificador virtual de canal) y por el
contrario un enlace virtual de ruta lleva asociado un número virtual
de ruta VPI ("virtual path identifier") en la cabecera externa
de la celda de la correspondiente celda de mensajes. En el caso de
un enlace virtual de ruta se indica en la cabecera de celda externa
adicionalmente un número de canal virtual VCI, para poder
identificar los distintos enlaces virtuales de canal conducidos
dentro del enlace virtual de ruta.
La entrada del equipo de línea LE (figura 1) la
forma un equipo de conversión CONV. Este coloca antes de cada celda
de mensajes que se presenta en el tramo de la línea de transmisión
L1 una cabecera interna de celda ("header"), para poder
retransmitir la correspondiente celda de mensajes dentro del sistema
ATM. Esta cabecera interna de celda se forma en función del
contenido de la cabecera de celda externa incluida en cada caso en
las celdas de mensajes. Al respecto, en función entre otros del VCI
o bien VPI/VCI contenido en la correspondiente cabecera externa de
celda, se asigna estadísticamente una de m identificaciones de cola
de espera QID ("queue identifications"). La correspondiente
identificación de cola de espera QID provoca, respecto al VCI o bien
VPI/VCI asignado, una reducción de dirección y se incluye en la
correspondiente cabecera interna de celda.
Las celdas de mensajes ampliadas de esta manera
en una cabecera de celda interna se llevan una tras otra a un
equipo demultiplexador DEMUX (figura 1), que está unido a través de
m salidas demultiplexadoras con una memoria tampón PS. Las salidas
multiplexadoras están asignadas individualmente a las citadas
identificaciones de colas de espera QID.
La memoria tampón PS presenta múltiples puestos
de memoria, a partir de los cuales pueden formarse como máximo m
colas de espera lógicas, tal como se describirá a continuación más
en detalle. Estas colas de espera lógicas, que en la figura 1 se
denominan Q1 a Qm, son controladas individualmente desde el equipo
demultiplexador DEMUX con ayuda de las identificaciones de colas de
espera QID contenidas en las celdas de mensajes recibidas. Sobre un
control como el indicado de una cola de espera lógica, se aloja en
la misma la celda de mensajes dotada de la identificación de cola
de espera en cuestión en ese momento. Las distintas colas de espera
lógicas forman entonces una memoria "FIFO" (memoria
"First-In-First-Out")
que puede memorizar transitoriamente múltiples celdas de mensajes
simultáneamente.
Las colas de espera lógicas (Q1 a Qm) se
controlan por el lado de salida en el marco de una disciplina de
ejecución predeterminada ("cell scheduling") por parte de un
equipo de operación SC ("scheduler") en una secuencia fijada.
Entonces, en un ciclo de lectura como éste, se toma de cada cola de
espera lógica una celda de mensajes y se retransmite a través del
tramo de la línea de transmisión L2.
Las colas de espera lógicas pueden presentar
distintos grados de llenado, en función de la afluencia de tráfico
sobre el correspondiente tramo de la línea de transmisión L1. Para
un grado de llenado fijado para la memoria tampón PS (fig.1) se
prevé según la presente invención que al llegar una celda de
mensajes asociada a un enlace virtual (enlace individual o enlace
de ruta) de prioridad relativamente alta (elevada exigencia a la
probabilidad de pérdida de celda) se deseche una cantidad fijada de
celdas de mensajes de un enlace virtual elegido de inferior
prioridad, es decir, este conjunto de celdas de mensajes se borra en
la cola de espera lógica de la memoria tampón PS asociada en ese
momento a este enlace virtual. La cantidad puede depender entonces
por ejemplo de la longitud de la cola de espera lógica. Así pueden
desecharse por ejemplo también todas las celdas de mensajes
memorizadas en la correspondiente cola de espera lógica, es decir,
borrarse.
Alternativamente al respecto, puede procederse
también tal que se desechen todas excepto la primera de las celdas
de mensajes recién memorizadas en la correspondiente cola de espera
lógica. Con ello se logra que en el sistema ATM representado sólo
parcialmente en la figura 1 pueda comprobarse con una frecuencia
suficiente la capacidad de paso de las distintas vías de
enlace.
Para el descarte antes descrito de celdas de
mensajes, pueden determinarse para las distintas colas de espera
lógicas valores de umbral incluyéndose al sobrepasarse dicho valor
de umbral debido a una cola de espera lógica preferentemente el
enlace virtual asociado a la misma para desecharlo.
Cuando existe un conjunto de colas lógicas en
las que procede desechar celdas de mensajes, puede realizarse la
elección bien en una secuencia fijada o según un principio
aleatorio. Al respecto puede utilizarse como criterio de elección
para las colas de espera lógicas por ejemplo la prioridad de los
enlaces virtuales asociados a estas colas de espera. Como criterio
adicional, puede servir alternativa o adicionalmente la longitud
momentánea de las distintas colas de espera lógicas.
Con estas alternativas que acabamos de citar es
posible que sean tenidos en cuenta con preferencia para el descarte
de celdas de mensajes los enlaces virtuales que contribuyen más
fuertemente que otros enlaces virtuales a una sobrecarga. Ejemplo
de ello son enlaces virtuales para los que no se observan los
parámetros de enlace acordados en cuanto a la velocidad de
transmisión en bits.
En la figura 2 se representa esquemáticamente la
formación de una de las colas de espera lógicas según la figura 1.
Según ello, una tal cola de espera está realizada mediante una lista
encadenada de manera simple de puestos de memoria de la memoria
tampón PS. En un encadenamiento como el citado de puestos de
memoria, están marcados el principio y el final de una cola de
espera lógica mediante un indicador inicial (dirección) y un
indicador final. Además, en cada puesto de memoria perteneciente a
una cola de espera se lleva un indicador adicional (dirección) que
designa al puesto de memoria siguiente de la cola de espera.
Solamente el puesto de memoria que constituye el final de una cola
de espera no presenta ningún indicador de este tipo. Esto se indica
en la figura 2 mediante la denominación NIL.
En la figura 3 se representa esquemáticamente el
descarte de todas las celdas de mensajes de una cola de espera
lógica. Para ello representa la lista encadenada formada bajo a) una
cola de espera lógica a desechar, mientras bajo b) se muestra una
lista libre en la cual todos los puestos de memoria libres están
encadenados entre sí, estando marcados el principio y el final de
nuevo mediante un indicador inicial y un indicador final. Para el
descarte se inscribe entonces en el puesto de memoria
momentáneamente último de la lista libre (en lugar de NIL como
hasta ahora) un indicador sobre el primer puesto de memoria de la
cola de espera lógica a desechar. El puesto de memoria que forma
bajo a) hasta ahora el final de la cola de espera lógica a desechar
es directamente el final de la lista libre (indicado mediante
NIL).
Finalmente, indiquemos que la presente invención
se ha descrito solamente como ejemplo en base a un sistema de
circuitos representado en la figura 1. Un sistema de circuitos como
el indicado puede no obstante estar modificado también en cuanto a
su realización técnica de circuitos. Así es posible que, tal como se
indica en la figura 1, esté conectado con el equipo demultiplexador
DEMUX (figura 1) simultáneamente un conjunto de tramos de la línea
de transmisión (L1), para llevar al equipo demultiplexador DEMUX en
servicio múltiplex las celdas de mensajes transmitidas a través de
estos tramos de la línea de transmisión. Además, pueden estar
conectados a través del equipo de operación SC (figura 1) varios
tramos de la línea de transmisión L2 sobre los que pueden
distribuirse las celdas de mensajes memorizadas en la memoria tampón
PS.
Claims (9)
1. Procedimiento para la transmisión de celdas
de mensajes que están asociadas a enlaces virtuales de distinta
prioridad y que se transmiten conjuntamente a través de al menos una
línea de transmisión (L1, L2) de un sistema ATM que funciona según
el modo de transferencia asíncrona, recorriendo las celdas de
mensajes durante su transmisión a través de la correspondiente
línea de transmisión una memoria tampón (PS) asignada
individualmente a la misma, desechándose las celdas de mensajes
cuando la memoria tampón (PS) llega a un determinado grado de
llenado,
caracterizado porque
en la memoria tampón (PS) que presenta un
determinado grado de llenado, al llegar una celda de mensajes
perteneciente a un enlace virtual de alta prioridad por la
correspondiente línea de transmisión (L1), de las celdas de mensajes
recién memorizadas en la memoria tampón (PS) se elige una cola de
espera asignada a un enlace virtual de inferior prioridad en
función de la cantidad de celdas de mensajes memorizadas para el
correspondiente enlace de baja prioridad, y porque se desechan las
celdas de mensajes asignadas a la cola de espera lógica elegida.
2. Procedimiento según la reivindicación 1,
caracterizado porque,
se desechan todas las celdas de mensajes recién
memorizadas en la memoria tampón (PS) del enlace virtual elegido de
baja prioridad.
3. Procedimiento según la reivindicación 1,
caracterizado porque
se desechan todas las celdas de mensaje recién
memorizadas en la memoria tampón (PS), a excepción de la primera,
del enlace virtual elegido de inferior prioridad.
4. Procedimiento según una de las
reivindicaciones 1 a 3,
caracterizado porque
para el descarte de celdas de mensajes se elige
un enlace virtual para el que está memorizado un conjunto de celdas
de mensajes en la memoria tampón (PS).
5. Procedimiento según una de las
reivindicaciones 1 a 3,
caracterizado porque
se elige para el descarte de celdas de mensajes
aquel enlace virtual para el que está memorizada en ese momento la
máxima cantidad de celdas de mensajes en la memoria tampón (PS).
6. Procedimientos según una de las
reivindicaciones 1 a 5,
caracterizado porque
para el descarte de celdas de mensajes de los
enlaces virtuales se utiliza como criterio sus prioridades y/o la
cantidad de celdas de mensajes memorizadas en ese momento para los
distintos enlaces virtuales.
7. Sistema de circuitos para transmitir celdas
de mensajes que están asignadas a enlaces virtuales de distintas
prioridades y que conjuntamente se transmiten a través de al menos
una línea de transmisión (L1, L2) de un sistema ATM que funciona
según un modo de transferencia asíncrona, recorriendo los mensajes
de celdas durante su transmisión a través de la correspondiente
línea de transmisión una memoria tampón (PS) asignada a la misma
individualmente, desechándose los mensajes de celdas cuando se llega
a un determinado grado de llenado de la memoria tampón (PS),
caracterizado porque
la correspondiente memoria tampón (PS) presenta
colas de espera lógicas (Q1 a Qm) que están asignadas en cada caso
a un enlace virtual establecido sobre la correspondiente línea de
transmisión (L1, L2) mediante elementos de control de la memoria
(CONV),
y porque para el caso de que la correspondiente
memoria tampón (PS) presente un determinado grado de llenado, al
llegar una celda de mensajes correspondiente a un enlace virtual de
alta prioridad por la correspondiente línea de transmisión (L1), se
elige con ayuda del elemento de control de la memoria (CONV) una
cola de espera lógica asignada a un enlace virtual de baja
prioridad en función de la cantidad de celdas de mensajes
memorizadas para el correspondiente enlace virtual de baja
prioridad y se desechan las celdas de mensajes asignadas a la cola
de espera lógica elegida.
8. Sistema de circuitos según la reivindicación
7,
caracterizado porque
los elementos de control de la memoria (CONV)
están configurados adicionalmente tal que se desechan todas las
celdas de mensajes memorizadas en ese momento en una cola de espera
lógica (Q1 a Qm).
9. Sistema de circuitos según la reivindicación
7,
caracterizado porque
los elementos de control de la memoria (CONV)
están configurados adicionalmente tal que se desechan todas las
celdas de mensajes memorizadas en ese momento en una cola de espera
lógica a excepción de la primera celda de mensajes.
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