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EP1459448A1 - Procede et dispositif de conversion d une valeur numerique q uantifiee - Google Patents

Procede et dispositif de conversion d une valeur numerique q uantifiee

Info

Publication number
EP1459448A1
EP1459448A1 EP02801151A EP02801151A EP1459448A1 EP 1459448 A1 EP1459448 A1 EP 1459448A1 EP 02801151 A EP02801151 A EP 02801151A EP 02801151 A EP02801151 A EP 02801151A EP 1459448 A1 EP1459448 A1 EP 1459448A1
Authority
EP
European Patent Office
Prior art keywords
value
bits
digital
digital value
coded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02801151A
Other languages
German (de)
English (en)
Inventor
Ga[L Champion
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EADS Secure Networks SAS
Original Assignee
EADS Telecom SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EADS Telecom SAS filed Critical EADS Telecom SAS
Publication of EP1459448A1 publication Critical patent/EP1459448A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one

Definitions

  • the present invention relates to the field of digital processing of the fixed-point signal. It finds applications in any digital fixed-point system, and in particular in digital modulation synthesizers used in radio transmitters and radio transceivers of a digital radio communications system.
  • a floating point digital system includes software resources such as a correctly programmed DSP (from the English "Digital Signal Processor").
  • a fixed-point system includes only sequential logic circuits such as digital adders, digital multipliers, shift registers, or the like.
  • Binary numbers which are processed by a fixed point digital system encode quantized values corresponding to a real value X (for example the variable value of a radio signal received by a radio receiver, or the constant value of the frequency of a radio channel). These quantized values are represented by whole numbers between 0 and 2 ⁇ -1, where n is the number of bits used to code the information, if the value X is always positive, or between - (2 n "1 -1 ) and 2 n "1 -1 if the value X is signed (that is to say if it can be negative).
  • Xq the quantized value which is obtained from the real value X by a quantization operation.
  • Xq rounding (XxCq) (1) where Cq is a real number called the quantization coefficient.
  • the quantification of the system is determined by the number Cq, in relation to the number n.
  • the quantization coefficient Cq is such that: rounded (
  • the error e is variable, in the sense that it depends on the value X. According to the properties of the rounded function, the error e is however such that
  • the inverse of the quantization coefficient Cq is the resolution of the digital system, i.e. the smallest variation of the actual information
  • some digital systems use constant numeric values.
  • a numerical constant can represent the center frequency of a radio channel.
  • this error being systematic, in the sense that it does not vary "does not exceed the maximum tolerable error for the numerical representation of this constant
  • a first object of the invention consists in reducing the quantization errors of a digital signal and / or in correcting in digital a systematic quantification error of a digital value (in particular a constant value) without constraint on quantification, that is to say without constraint on n and on Cq.
  • a second object of the invention consists in making it possible to connect several digital systems to one another while ensuring the homogeneity of the data but without constraints on their respective quantifications.
  • the method comprises the steps consisting in: a) multiplying the digital input value by an integer B, coded on at most ⁇ bits, where ⁇ is a non-zero integer, to generate a first intermediate digital value coded on at most n1 + ⁇ bits; and, b) dividing, in fixed point, said first intermediate digital value by the number 2 ⁇ , where ⁇ is an integer less than or equal to n1 + ⁇ , to generate said digital output value.
  • the number - is substantially equal to the ratio of said
  • step b) is carried out by means of a Sigma-Delta modulator (modulator ⁇ - ⁇ ).
  • modulator ⁇ - ⁇ Preferably, it is a 1- ⁇ modulator of order 1, which is the simplest to implement.
  • the ⁇ - ⁇ modulator is a digital / digital modulator.
  • the device comprises multiplier means for multiplying the digital input value by an integer B, coded on at most ⁇ bits, where ⁇ is a non-zero whole number. These multiplier means generate a first intermediate digital value coded on at most n1 + ⁇ bits.
  • the device further comprises dividing means for dividing, in fixed point, said first intermediate numerical value by the number 2 ⁇ , where ⁇ is an integer less than or equal to n1 + ⁇ . These dividing means generate said digital output value.
  • the number - ⁇ - is substantially equal to the ratio of said
  • said dividing means comprise a Sigma-Delta modulator ( ⁇ - ⁇ ).
  • a ⁇ - ⁇ modulator is a synchronous circuit of the sampling frequency of the input signal. It operates a quantization noise (“Noise Shaping”, in English) in the high frequencies. A signal with a quantization noise reduced in the useful frequencies is recovered at the output of the ⁇ - ⁇ modulator. On average, that is to say at low frequency with respect to the sampling frequency, the gain of the device is equal to -.
  • the invention makes it possible to reduce the quantization error on a real, variable or constant value. Indeed, it suffices to choose the first quantization coefficient Cq1 so as to minimize the quantization error on the digital value Sq1, and to convert this value by delivering it as digital input value to a device according to the invention for obtaining a digital output value Sq2 quantized according to a second quantization coefficient Cq2, which will be chosen to be that of the quantization of the subsystem which must use the digital input value. It is thus possible to reduce the quantization error on the digital value Sq2, without constraint on the quantification of this subsystem.
  • the quantization error of the quantized value Sq2 obtained by the method according to the invention is therefore, at most, equal to the sum of a part of the maximum quantization error of the value Sq1 quantified according to the quantization coefficient Cq1 and on the other hand an image of the real value S which will generally be negligible.
  • a quantization according to the quantization coefficient Cq2 we would have had an error increased by ⁇ -.
  • the value of Cq1 will be chosen such that Cq1 is greater than Cq2 (Cq1> Cq2).
  • the digital value concerned is an integer
  • the quantization error on Sq1 is then zero, and the quantization error on Sq2 is then minimal.
  • the invention also makes it possible to adapt a digital value Sq1 of a first subsystem having a first determined quantization, to a second determined quantization which is that of a second subsystem having to use this numerical value, without constraint on the respective quantifications of these two subsystems. Indeed, it suffices to supply this digital value Sq1, as the digital input value, to a device according to the invention, in which said first coefficient quantization Cq1 is chosen equal to that of said first determined quantization, and in which said second quantization coefficient Cq2 is chosen equal to that of said second determined quantization.
  • the invention proposes a frequency synthesizer with digital modulation, comprising a phase locked loop comprising a frequency divider with variable ratio in the return channel.
  • the division ratio of said divider is controlled by a digital value obtained in particular from a real value corresponding to the center frequency of a radio channel.
  • the synthesizer further comprises a conversion device as defined above, to reduce the quantization error on said real value.
  • FIG. 2 is a flow diagram of the steps of a method according to the invention.
  • FIG. 3 is a block diagram of a first embodiment of the device of Figure 1;
  • - Figure 4 is a block diagram of a second embodiment of the device of Figure 1;
  • FIG. 5 is a diagram illustrating the application of a mask to a determined numerical value
  • FIG. 6 is a block diagram of a third embodiment of the device of Figure 1;
  • FIG. 7 is a block diagram of a synthesizer with digital modulation incorporating a device according to the invention.
  • FIG. 1 there is shown the block diagram of a device according to the invention.
  • the device comprises an input 1 for receiving a digital input value Sq1 which is a quantized value of a variable or constant real value.
  • the value Sq1 is quantized according to a first quantization coefficient Cq1, and coded on at most neither bits, where ni is an integer not bad.
  • the device also includes an output 2 for delivering a digital output value Sq2.
  • the value Sq2 is quantized according to a second quantization coefficient Cq2, and coded on at most n2 bits, where n2 is a non-zero integer.
  • the device also includes means such as a digital multiplier 10, for multiplying the digital input value Sq1 by an integer B, coded on at most ⁇ bits, where ⁇ is a non-zero integer.
  • the means 10 generate a first intermediate digital value C coded on at most n1 + ⁇ bits.
  • the device also comprises dividing means, for dividing, in fixed point, said first intermediate numerical value C by the number 2 ⁇ , where ⁇ is an integer less than or equal to n1 + ⁇ . These dividing means generate the digital output value Sq2.
  • these dividing means comprise a Sigma-Delta 20 modulator, receiving the intermediate value C at input, and delivering the digital output value Sq2 at output.
  • the ⁇ - ⁇ modulator is a digital / digital modulator, receiving as input a digital value coded on n1 + ⁇ bits, and delivering as output a digital value coded on n1 + ⁇ + 1- ⁇ bits.
  • it is a 1- ⁇ modulator of order 1, which is the simplest to implement. Nevertheless, it is possible to envisage embodiments with a higher order ⁇ - ⁇ modulator.
  • the number - ⁇ - is substantially equal to the
  • FIG. 2 is a flowchart illustrating the steps of a method according to the invention. The method is implemented by a device as described above with reference to FIG. 1.
  • a step 100 the digital input value Sq1 is received.
  • the value Sq1 is multiplied by the number B, to generate the first intermediate digital value C.
  • step 300 the first intermediate digital value C is divided, in fixed point, by the number 2 ⁇ ⁇ , to generate the digital output value Sq2.
  • step 300 is carried out using a Sigma-Delta modulator.
  • the number - ⁇ - is substantially equal to the
  • FIG. 3 illustrates a first embodiment of a device according to the invention, suitable for the implementation of a first variant of the method.
  • the Sigma-Delta modulator 20 comprises means 21 such as a digital adder receiving as input the first intermediate digital value C as the first operand on the one hand, and a digital error value E as a second operand on the other hand. This is coded on at most ⁇ bits.
  • the means 21 output a second intermediate digital value D coded on at most n1 + ⁇ + 1 bits.
  • the device comprises selection means 23, such as a digital discriminator, for selecting the n2 most significant bits of the second intermediate digital value D as the digital output value Sq2, and for selecting the ⁇ bits the less significant of the second intermediate numerical value D as a numerical error value E. It follows that n2 is equal to n1 + ⁇ + 1- ⁇ .
  • the means 23 receive the value D at input, and deliver the value Sq2 as well as the value E at output.
  • a digital discriminator is a circuit separating the k most significant bits and the j least significant bits of a given digital input value, to generate two digital output values coded respectively on k bits and on j bits, and having for value the corresponding value respectively audits k most significant bits and audits j least significant bits.
  • the discriminator 23 separates the n1 + ⁇ + 1- ⁇ most significant bits from the second numerical value intermediate D on the one hand, and the least significant ⁇ bits of the value D on the other hand.
  • FIG. 4 illustrates a second embodiment of a device according to the invention, suitable for the implementation of a second variant of the method.
  • the selection means 23 of the device comprise an operator 24 for shifting to the right by ⁇ bits.
  • an operator is for example produced using a properly controlled shift register.
  • This operator 24 receives as input n1 + ⁇ + 1 bits of the second intermediate digital value D. It delivers as output the n1 + ⁇ + 1- ⁇ most significant bits of the second intermediate digital value D as the digital value of Sq2 output.
  • the selection means 23 also comprise means 25 for applying a mask to the second intermediate digital value D.
  • Such a mask is shown in FIG. 5 under the reference M. It is a digital value stored in an appropriate register, having at most n1 + ⁇ + 1 bits, of which the n1 + ⁇ + 1- ⁇ bits are most significant are equal to logical value 0, and whose least significant ⁇ bits are equal to logical value 1.
  • M Such a mask is shown in FIG. 5 under the reference M. It is a digital value stored in an appropriate register, having at most n1 + ⁇ + 1 bits, of which the n1 + ⁇ + 1- ⁇ bits are most significant are equal to logical value 0, and whose least significant ⁇ bits are equal to logical value 1.
  • the means 25 receive as input the n1 + ⁇ + 1 bits of the second intermediate digital value D. They deliver as output the n1 + ⁇ + 1- ⁇ most significant bits of the second intermediate digital value D as the numerical error value E.
  • the diagram in FIG. 6 illustrates a third embodiment of a device according to the invention, suitable for the implementation of a third variant of the method.
  • the selection means 23 of the device always include an operator 24 of right shift of ⁇ bits, having the same function as the operator 24 of the device of FIG. 4.
  • the selection means 23 comprise an operator 26 for shifting to the left by ⁇ bits receiving as input the n1 + ⁇ + 1- ⁇ bits of the digital output value Sq2 and outputting a third intermediate digital value F, coded on at most n1 + ⁇ + 1 bits.
  • the operator 26 is for example a properly controlled shift register. They also include an operator 27, to make the difference between the intermediate digital values F and C.
  • the operator 27 is for example a digital subtractor. It receives the third intermediate numeric value F as the first operand, and the first intermediate numeric value C as the second operand. It outputs the digital error value E.
  • the device preferably comprises an operator 22 applying a unit delay to the digital error value E, for reasons of synchronization.
  • the error signal E is supplied at the input of the adder means 21 through a unit delay operator 22.
  • FIG. 6 shows the diagram of a digital modulated frequency synthesizer, better known by the term DMS (from the English “Digitally Modulated Synthesiser”), which incorporates a device according to the invention.
  • DMS Digitally Modulated Synthesiser
  • Such a circuit can be used for the generation of a radiofrequency signal (in the UHF band between 400 and 600 MHz) modulated in frequency or in phase. It finds applications in the transmitters or transceivers of a radiocommunication system, in particular in the base stations and / or in the mobile terminals of such a system.
  • a DMS presents an architecture which is derived from the structure of an N-fractional frequency synthesizer, and makes it possible to generate a periodic signal modulated in frequency or in phase.
  • the DMS comprises a phase locked loop or PLL (from the English “Phase Locked Loop") comprising, in series in a direct channel, a phase / frequency comparator 11 or PFC (from the English “Phase / Frequency Comparator "), A loop filter 12 such as an integrator, and a voltage controlled oscillator 13 or VCO (from the" Voltage Controlled Oscillator "), as well as, in a return channel, a frequency divider 14.
  • the VCO outputs a signal S 0 ut q u ' est ' e output signal DMS, whose instantaneous frequency is f or t.
  • the PFC receives on a first input a reference signal S re f having a reference frequency f r ⁇ f and, on a second input, a signal SCJJ V delivered by the frequency divider 14 from the signal S or t.
  • the frequency divider 14 is a variable ratio divider making it possible to produce the signal S ⁇ jj by dividing the frequency f or t of the signal S 0 ut P by a division ratio which is alternately equal to an integer N during part of the time T1, and the integer N + 1 during the rest of the time T2.
  • the frequency f 0 ut of the output signal S or t is given as a function of the frequency f re f of the reference signal S re f, by:
  • the frequency divider In a digital modulation synthesizer, the frequency divider
  • a DMS known in the state of l art also comprises a modulator 15, of the type of a digital / digital ⁇ - ⁇ modulator.
  • the modulator 15 has an input which receives a digital frequency or phase modulation value S moc (coded on k bits, and an output which delivers a digital value S ' moc j corresponding to the scrambled value S m0 , and coded on j bits
  • the output of the modulator 15 is connected to a first input of a digital adder 16, the second input of which receives a digital value N 0 which defines the bottom of the frequency band addressed by the synthesizer.
  • adder 16 delivers a digital value S c . It is connected to the control input of the divider 14 to deliver the value S c there .
  • the DMS also includes a second digital adder 17, a first input of which receives a digital value Sj n f 0 and a second of which input receives a digital value S c h2-
  • the output of adder 17 delivers the aforementioned digital frequency or phase modulation S mocj value .
  • the digital value Sj n f 0 contains the modulation information (modulating signal), that is to say the useful information to be transmitted.
  • the digital value S cn 2 corresponds to the central frequency of the radio channel (after addition of the above-mentioned value N 0 ).
  • the numerical values Sj n f 0 , S C h2, S m0 d. s ' mod and N o are values quantized according to a quantization coefficient Cq2 of the digital system constituted by the DMS.
  • the digital value S C h2 is delivered by a converter device 18 as described above with reference to FIGS. 2 to 6, from a digital value S cn qi stored in an appropriate register.
  • the quantized values S cn ⁇ and S cn 2 correspond to a real value which is the central frequency of the channel denoted F cn in the following.
  • the actual value F C h is constant because the value of the central frequency of the channel is constant. In the absence of the device 18, the real value F C h would be directly quantified according to the quantization coefficient Cq2 of the system constituted by the DMS.
  • the DMS presented here incorporates a device 18 according to the invention, in order to reduce the quantization error on the quantized digital value corresponding to the real value F cn (which is a systematic error since this value is constant).
  • the DMS comprises a device 18 for converting the digital value S cn ⁇ into a digital value S cn 2 quantified according to the quantization coefficient Cq2 of the system constituted by the DMS.
  • Cq2 is the quantification coefficient for the quantification of DMS.
  • the quantization error can be determined using the relation (13) given in the introduction which is valid in the case where the real numerical value at the input of the device (here, the constant value F c hF m j n ) is an integer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

L'invention propose un procédé et un dispositif de conversion d'une valeur numérique d'entrée (Sq1) quantifiée selon un premier coefficient de quantification (Cq1) et codée sur au plus n1 bits, en une valeur numérique de sortie (Sq2) quantifiée selon un second coefficient de quantification (Cq2) et codée sur au plus n2 bits. On multiplie la valeur numérique d'entrée (Sq1) par un nombre B entier, codé sur au plus R bits, pour générer une valeur numérique intermédiaire (C). On divise ensuite, en virgule fixe, la première valeur numérique intermédiaire (C) par le nombre 2α, où α est un nombre entier inférieur ou égal à n1+β, générant la valeur numérique de sortie (Sq2). Le nombre B/2α est sensiblement égal au rapport du second coefficient de quantification (Cq2) sur le premier coefficient de quantification (Cq1). En outre, les moyens diviseurs comprennent un modulateur Sigma-Delta (20).

Description

PROCEDE ET DISPOSITIF DE CONVERSION D'UNE VALEUR NUMERIQUE QUANTIFIEE
La présente invention se rapporte au domaine du traitement numérique du signal en virgule fixe. Elle trouve des applications dans tout système numérique en virgule fixe, et en particulier dans les synthétiseurs à modulation numérique utilisés dans les émetteurs radio et les émetteurs-récepteurs radio d'un système de radio-communications numériques.
Pour effectuer des opérations sur des nombres binaires, un système numérique en virgule flottante comprend des ressources logicielles tels qu'un DSP (de l'anglais "Digital Signal Processor") correctement programmé. Par opposition, un système en virgule fixe comprend uniquement des circuits logiques séquentiels tels que des additionneurs numériques, des multiplieurs numériques, des registres à décalages, ou autres.
Les nombres binaires qui sont traités par un système numérique en virgule fixe codent des valeurs quantifiées correspondant à une valeur réelle X (par exemple la valeur variable d'un signal radio reçu par un récepteur radio, ou la valeur constante de la fréquence d'un canal radio). Ces valeurs quantifiées sont représentées par des nombres entiers compris entre 0 et 2π-1 , où n est le nombre de bits servant à coder l'information, si la valeur X est toujours positive, ou entre - (2n"1-1) et 2n"1-1 si la valeur X est signée (c'est-à- dire si elle peut être négative). Par convention, on note Xq la valeur quantifiée qui est obtenue à partir de la valeur réelle X par une opération de quantification. Pour une quantification linéaire, la correspondance entre la valeur réelle X (dite information réelle) et la valeur quantifiée Xq (dite information quantifiée), est donnée par la relation :
Xq = arrondi (XxCq) (1) où Cq est un nombre réel appelé coefficient de quantification.
La quantification du système est déterminée par le nombre Cq, en relation avec le nombre n. Le coefficient de quantification Cq est tel que : arrondi (|X(t)|χCq) ≤ 2n-i -1 , vt, si l'information X est signée
(2) arrondi (X(t)xCq)≤ 2n -1 , Vt, sinon où |x| désigne l'opérateur valeur absolue de la variable réelle x. Le fait de quantifier l'information X crée une erreur, dite erreur de quantification et notée e, telle que : c = v χq ^ χ arrondi (XxCq)
Cq Cq '
Bien sûr, l'erreur e est variable, en ce sens qu'elle dépend de la valeur X. D'après les propriétés de la fonction arrondi, l'erreur e est toutefois telle que
I I 1
|e| < ' . La valeur maximum de l'erreur de quantification, notée emax, est
donc donnée par :
Θmax = 2^Cq (4)
L'inverse du coefficient de quantification Cq est la résolution du système numérique, c'est-à-dire la plus petite variation de l'information réelle
1 distinguable sur l'information quantifiée. Dit autrement, — est tel que si
Cq χ = _L + X' alors Xq = 1 + Xq' . Cq
L'optimisation de la dynamique du système conduit en général à définir la quantification en choisissant Cq tel que :
Certains systèmes imposent la quantification des données numériques, par exemple pour être homogène avec des signaux analogiques après conversion numérique-analogique d'un signal quantifié. Dans ce cas, on a une erreur de quantification majorée en module par emax = **_ où Cq est le
...x q coefficient de quantification correspondant. Or, il se peut que cette résolution soit insuffisante pour représenter tout ou partie des signaux numériques du système.
D'autre part, certains systèmes numériques utilisent des valeurs numériques constantes. Dans un émetteur ou un récepteur radio par exemple, une telle constante numérique peut représenter la fréquence centrale d'un canal radio. Dans ce cas, on peut se trouver dans la situation où une erreur de quantification sur la constante numérique (cette erreur étant systématique, en ce sens qu'elle ne varie "pas) clépasse l'erreur maximale tolérable pour la représentation numérique de cette constante. Si le système n'impose pas la quantification des données numériques, on peut réduire l'erreur de quantification systématique sur une constante numérique K déterminée en choisissant, quitte à ne pas optimiser la dynamique du système, le coefficient
de quantification Cq tel que K - arron L x q < ed < ema , où e<j est l'erreur q maximale tolérable pour la représentation numérique de la constante K. Ceci n'est toutefois pas possible dans un système qui impose la quantification des données numériques, tel qu'un synthétiseur de fréquence à modulation numérique par exemple.
C'est pourquoi, un premier objet de l'invention consiste à réduire les erreurs de quantification d'un signal numérique et/ou à corriger en numérique une erreur systématique de quantification d'une valeur numérique (notamment une valeur constante) sans contrainte sur la quantification, c'est-à-dire sans contrainte sur n et sur Cq.
De plus, l'utilisation dans un système numérique de données numériques issues de deux sous-systèmes ayant des quantifications respectives déterminées par des coefficients de quantification distincts, n'est possible que si l'un des deux coefficients de quantification est un multiple entier de l'autre.
En effet, si l'on cherche à utiliser dans un même système numérique des données issues d'un premier sous-système ayant une quantification déterminée par un premier coefficient Cq1 avec des données numériques issues d'un second sous-système ayant une quantification déterminée par un second coefficient Cq2, différent de Cq1 , on doit choisir Cq1 et/ou Cq2 tel que
Cq2 = rχCq1 ou tel que Cq1 = rχCq2 , où r est un nombre entier.
On peut alors homogénéiser les données en multipliant par r les données du premier sous-système, respectivement du second sous-système.
Mais cela n'est possible que si au moins l'un des sous-systèmes n'impose pas la quantification des données numériques. C'est pourquoi, un second objet de l'invention consiste à permettre de connecter plusieurs systèmes numériques entre-eux en assurant l'homogénéité des données mais sans contraintes sur leurs 'quantifications respectives.
Selon un. premier aspect de l'invention, il est ainsi proposé un procédé de conversion d'une valeur numérique d'entrée quantifiée selon un premier coefficient de quantification et codée sur au plus ni bits, en une valeur numérique de sortie quantifiée selon un second coefficient de quantification et codée sur au plus n2 bits, où ni et n2 sont des nombres entiers non nuls.
Le procédé comprend les étapes consistant à : a) multiplier la valeur numérique d'entrée par un nombre B entier, codé sur au plus β bits, où β est un nombre entier non nul, pour générer une première valeur numérique intermédiaire codée sur au plus n1+β bits ; et, b) diviser, en virgule fixe, ladite première valeur numérique intermédiaire par le nombre 2≈ , où α est un nombre entier inférieur ou égal à n1+β, pour générer ladite valeur numérique de sortie.
Selon l'invention, le nombre — est sensiblement égal au rapport dudit
second coefficient de quantification sur ledit premier coefficient de quantification. En outre, l'étape b) est réalisée au moyen d'un modulateur Sigma-Delta (modulateur ∑-Δ). De préférence, il s'agit d'un modulateur ∑-Δ d'ordre 1 , qui est le plus simple à implémenter.
On notera qu'il s'agit d'une conversion numérique/numérique, c'est-à- dire que la valeur numérique de sortie, comme la valeur numérique d'entrée, sont des valeurs numériques quantifiées. Ce qui change, c'est la quantification de cette valeur numérique. En particulier, le modulateur ∑-Δ est un modulateur numérique/numérique.
Selon un deuxième aspect de l'invention, il est aussi proposé un dispositif de conversion d'une valeur numérique d'entrée quantifiée selon un premier coefficient de quantification et codée sur au plus ni bits, en une valeur numérique de sortie quantifiée selon un second coefficient de quantification et codée sur au plus n2 bits, où ni et n2 sont des nombres entiers non nuls.
Le dispositif comprend des moyens multiplieurs pour multiplier la valeur numérique d'entrée par un nombre B entier, codé sur au plus β bits, où β est un nombre entier non nul. Ces moyens multiplieurs génèrent une première valeur numérique intermédiaire codée sur au plus n1+β bits. Le dispositif comprend en outre des moyens diviseurs pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire par le nombre 2≈ , où α est un nombre entier inférieur ou égal à n1+β. Ces moyens diviseurs génèrent ladite valeur numérique de sortie.
Selon l'invention, le nombre -^- est sensiblement égal au rapport dudit
second coefficient de quantification sur ledit premier coefficient de quantification. En outre, lesdits moyens diviseurs comprennent un modulateur Sigma-Delta (∑-Δ).
Ainsi qu'il est connu, un modulateur ∑-Δ est un circuit synchrone de la fréquence d'échantillonnage du signal d'entrée. Il opère une mise en forme du bruit de quantification (« Noise Shaping », en anglais) dans les hautes fréquences. On récupère en sortie du modulateur ∑-Δ un signal avec un bruit de quantification diminué dans les fréquences utiles. En moyenne, c'est-à-dire à basse fréquence par rapport à la fréquence d'échantillonnage, le gain du dispositif est égal à - .
On dispose donc en sortie du modulateur ∑-Δ d'une valeur numérique de sortie qui correspond, avec une bonne précision, à la valeur numérique d'entrée multipliée par le rapport dudit second coefficient de quantification sur le premier coefficient de quantification.
Le principe de l'invention repose sur l'idée suivante. Dans ce qui suit, on note Sq1 la valeur numérique d'entrée (information quantifiée), et Cq1 le premier coefficient de quantification. De même, on note Sq2 la valeur numérique de sortie (information quantifiée), et Cq2 le second coefficient de quantification. Enfin, on note S la valeur réelle (information non quantifiée) correspondant à Sq1 et Sq2. On pose alors les relations ci-dessous :
Sq2 = arrondi (S • Cq2) (6)
d'où Sq2 s arrondi (S • Cql)- —^ (7) c'est-à-dire Sq2 ≈ Sq 1 • -§- (9)
2≈
avec §9| =.'• - (10)
. Cq1 2α '
On voit que l'invention a pour effet de réaliser la relation (9) en utilisant la relation (10). Elle permet donc de convertir la valeur numérique Sq1 en une valeur numérique Sq2, qui sont des informations quantifiées selon des coefficients de quantifications respectifs Cq1 et Cq2 différents, et qui correspondent toutes les deux à la même information réelle S, sans qu'aucune hypothèse restrictive sur la relation entre l'un et l'autre de ces coefficients de quantification ne soit faite.
Ainsi, l'invention permet de réduire l'erreur de quantification sur une valeur réelle, variable ou constante. En effet, il suffit de choisir le premier coefficient de quantification Cq1 de manière à minimiser l'erreur de quantification sur la valeur numérique Sq1 , et de convertir cette valeur en la délivrant en tant que valeur numérique d'entrée à un dispositif selon l'invention pour obtenir une valeur numérique de sortie Sq2 quantifiée selon un second coefficient de quantification Cq2, qui sera choisi comme étant celui de la quantification du sous-système devant utiliser la valeur numérique d'entrée. On peut ainsi réduire l'erreur de quantification sur la valeur numérique Sq2, sans contrainte sur la quantification de ce sous-système.
Ceci est montré par le calcul suivant de l'erreur de quantification e sur la valeur réelle S, dans le cas où le dispositif selon l'invention est utilisé.
L'expression de e est donnée par :
Or, Sq1 = arrondi (S.Cqï).
D'où |Sql| ≤|S.Cql|+-l et -Sq1 ≤ -S.Cq1+^ On en déduit : e <
Le choix de B et de α donne § ^^^- = ^ + ε , où ε désigne une quantité
Cq2 2≈ négligeable par rapport à l'unité (ε = o(1)). Il vient alors
N≤I H+^ ( IΨI+^ (12)
L'erreur de quantification de la valeur quantifiée Sq2 obtenue par le procédé selon l'invention est donc, au maximum, égale à la somme d'une part de l'erreur de quantification maximum de la valeur Sq1 quantifiée selon le coefficient de quantification Cq1 et d'autre part d'une image de la valeur réelle S qui sera en général négligeable. Avec une quantification selon le coefficient de quantification Cq2, on aurait eu une erreur majorée par ^ -.
Avantageusement, pour réduire l'erreur de quantification sur la valeur Sq2 dans le sous-système utilisant cette valeur, on choisira la valeur de Cq1 telle que Cq1 soit supérieur à Cq2 (Cq1 > Cq2 ). Dans le cas particulier où la valeur numéπque concernée est un entier, la première valeur numérique d'entrée Sq1 est égale à la valeur réelle S (Sq1=S) et le premier coefficient de quantification Cq1 est égal à l'unité (Cq1=1). L'erreur de quantification sur Sq1 est alors nulle, et l'erreur de quantification sur Sq2 est alors minimale. Dans ce cas, la relation (12) s'écrit : e = Sxε (13)
Par ailleurs, l'invention permet aussi d'adapter une valeur numérique Sq1 d'un premier sous-système ayant une première quantification déterminée, à une seconde quantification déterminée qui est celle d'un second sous- système devant utiliser cette valeur numérique, sans contrainte sur les quantifications respectives de ces deux sous-systèmes. En effet, il suffit de fournir cette valeur numérique Sq1, en tant que valeur numérique d'entrée, à un dispositif selon l'invention, dans lequel ledit premier coefficient de quantification Cq1 est choisi égal à celui de ladite première quantification déterminée, et dans lequel ledit second coefficient de quantification Cq2 est choisi égal à celui de ladite seconde quantification déterminée.
Selon un troisième aspect, l'invention propose un synthétiseur de fréquence à modulation numérique, comprenant une boucle à verrouillage de phase comprenant un diviseur de fréquence à rapport variable dans la voie de retour. Le rapport de division dudit diviseur est commandé par une valeur numérique obtenue à partir notamment d'une valeur réelle correspondant à la fréquence centrale d'un canal radio. Le synthétiseur comprend en outre un dispositif de conversion tel que défini plus haut, pour réduire l'erreur de quantification sur ladite valeur réelle.
D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels : - la figure 1 est un schéma synoptique d'un dispositif selon l'invention ;
- la figure 2 est un organigramme des étapes d'un procédé selon l'invention ;
- la figure 3 est un schéma synoptique d'un premier mode de réalisation du dispositif de la figure 1 ; - la figure 4 est un schéma synoptique d'un deuxième mode de réalisation du dispositif de la figure 1 ;
- la figure 5 est un diagramme illustrant l'application d'un masque à une valeur numérique déterminée ;
- la figure 6 est un schéma synoptique d'un troisième mode de réalisation du dispositif de la figure 1 ; et,
- la figure 7 est un schéma synoptique d'un synthétiseur à modulation numérique incorporant un dispositif selon l'invention.
A la figure 1 , on a représenté le schéma synoptique d'un dispositif selon l'invention. Le dispositif comprend une entrée 1 pour recevoir une valeur numérique d'entrée Sq1 qui est une valeur quantifiée d'une valeur réelle variable ou constante. La valeur Sq1 est quantifiée selon un premier coefficient de quantification Cq1, et codée sur au plus ni bits, où ni est un nombre entier non nul. Le dispositif comprend également une sortie 2 pour délivrer une valeur numérique de sortie Sq2. La valeur Sq2 est quantifiée selon un second coefficient de quantification Cq2, et codée sur au plus n2 bits, où n2 est un nombre entier non nul. Le dispositif comprend aussi des moyens tels qu'un multiplieur numérique 10, pour multiplier la valeur numérique d'entrée Sq1 par un nombre B entier, codé sur au plus β bits, où β est un nombre entier non nul. Les moyens 10 génèrent une première valeur numérique intermédiaire C codée sur au plus n1+β bits. Le dispositif comprend encore des moyens diviseurs, pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire C par le nombre 2< , où α est un nombre entier inférieur ou égal à n1+β. Ces moyens diviseurs génèrent la valeur numérique de sortie Sq2.
Selon l'invention, ces moyens diviseurs comprennent un modulateur Sigma-Delta 20, recevant la valeur intermédiaire C en entrée, et délivrant la valeur numérique de sortie Sq2 en sortie. Le modulateur ∑-Δ est un modulateur numérique/numérique, recevant en entrée une valeur numérique codée sur n1 +β bits, et délivrant en sortie une valeur numérique codée sur n1+β+1-α bits. De préférence, il s'agit d'un modulateur ∑-Δ d'ordre 1 , qui est le plus simple à implémenter. Néanmoins, on peut envisager des modes de réalisation avec un modulateur ∑-Δ d'ordre supérieur.
Selon l'invention, en outre, le nombre -^- est sensiblement égal au
rapport -^L du second coefficient de quantification Cq2 sur le premier
coefficient de quantification Cq1. Ainsi qu'il a été dit en introduction, un tel dispositif réalise la conversion de la valeur numérique Sq1 quantifiée selon le coefficient de quantification Cq1 , en la valeur numérique Sq2, quantifiée selon le coefficient de quantification Cq2.
La figure 2 est un organigramme illustrant les étapes d'un procédé selon l'invention. Le procédé est mis en œuvre par un dispositif tel que décrit ci- dessus en regard de la figure 1. Dans une étape 100, on reçoit la valeur numérique d'entrée Sq1. Dans une étape 200, on multiplie la valeur Sq1 par le nombre B, pour générer la première valeur numérique intermédiaire C.
Dans une étape 300, on divise, en virgule fixe, la première valeur numérique intermédiaire C par le nombre 2<χ , pour générer la valeur numérique de sortie Sq2. Suivant l'invention, l'étape 300 est réalisée au moyen d'un modulateur Sigma-Delta. De plus, le nombre -^- est sensiblement égal au
rapport ^.
Le schéma de la figure 3 illustre un premier mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en œuvre d'une première variante du procédé.
Dans ce premier mode de réalisation, le modulateur Sigma-Delta 20 comprend des moyens 21 tels qu'un additionneur numérique recevant en entrée la première valeur numérique intermédiaire C en tant que premier opérande d'une part, et une valeur numérique d'erreur E en tant que second opérande d'autre part. Celle-ci est codée sur au plus α bits. Les moyens 21 délivrent en sortie une deuxième valeur numérique intermédiaire D codée sur au plus n1+β+1 bits.
En outre, le dispositif comprend des moyens de sélection 23, tels qu'un discriminateur numérique, pour sélectionner les n2 bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique de sortie Sq2, et pour sélectionner les α bits les moins significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique d'erreur E. Il s'ensuit que n2 est égal à n1+β+1-α. Les moyens 23 reçoivent la valeur D en entrée, et délivrent la valeur Sq2 ainsi que la valeur E en sortie.
Un discriminateur numérique est un circuit séparant les k bits de poids fort et les j bits de poids faible d'une valeur numérique d'entrée donnée, pour générer deux valeurs numériques de sortie codées respectivement sur k bits et sur j bits, et ayant pour valeur la valeur correspondant respectivement audits k bits de poids forts et audits j bits de poids faible. Ici, le discriminateur 23 sépare les n1+β+1-α bits les plus significatifs de la deuxième valeur numérique intermédiaire D d'une part, et les α bits les moins significatifs de la valeur D d'autre part.
Le schéma de la figure 4 illustre un deuxième mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en œuvre d'une deuxième variante du procédé.
Dans ce deuxième mode de réalisation, les moyens de sélection 23 du dispositif comprennent un opérateur 24 de décalage à droite de α bits. Un tel opérateur est par exemple réalisé à l'aide d'un registre à décalage proprement commandé. Cet opérateur 24 reçoit en entrée les n1+β+1 bits de la deuxième valeur numérique intermédiaire D. Il délivre en sortie les n1+β+1-α bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que valeur numérique de sortie Sq2.
Par ailleurs, les moyens de sélection 23 comprennent en outre des moyens 25 pour appliquer un masque à la deuxième valeur numérique intermédiaire D.
Un tel masque est représenté à la figure 5 sous la référence M. II s'agit d'une valeur numérique stockée dans un registre approprié, ayant au plus n1+β+1 bits, dont les n1+β+1-α bits les plus significatifs sont égaux à la valeur logique 0, et dont les α bits les moins significatifs sont égaux à la valeur logique 1. Lorsqu'il est combiné à la deuxième valeur numérique intermédiaire D dans une opération de type ET logique, il permet de sélectionner les α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire D.
Dit autrement, les moyens 25 reçoivent en entrée les n1+β+1 bits de la deuxième valeur numérique intermédiaire D. Ils délivrent en sortie les n1+β+1- α bits les plus significatifs de la deuxième valeur numérique intermédiaire D en tant que la valeur numérique d'erreur E.
Le schéma de la figure 6 illustre un troisième mode de réalisation d'un dispositif selon l'invention, convenant pour la mise en œuvre d'une troisième variante du procédé. Dans ce troisième mode de réalisation, les moyens de sélection 23 du dispositif comprennent toujours un opérateur 24 de décalage à droite de α bits, ayant la même fonction que l'opérateur 24 du dispositif de la figure 4. En outre, les moyens de sélection 23 comprennent un opérateur 26 de décalage à gauche de α bits recevant en entrée les n1+β+1-α bits de la valeur numérique de sortie Sq2 et délivrant en sortie une troisième valeur numérique intermédiaire F, codée sur au plus n1+β+1 bits. L'opérateur 26 est par exemple un registre à décalage proprement commandé. Ils comprennent d'autre part un opérateur 27, pour effectuer la différence entre les valeurs numériques intermédiaires F et C. L'opérateur 27 est par exemple un soustracteur numérique. Il reçoit la troisième valeur numérique intermédiaire F en tant que premier opérande, et la première valeur numérique intermédiaire C en tant que second opérande. Il délivre en sortie la valeur numérique d'erreur E.
Dans chacun des trois modes de réalisation décrits ci-dessus en regard des figures 3, 4 et 6, le dispositif comprend de préférence un opérateur 22 appliquant un retard unité à la valeur numérique d'erreur E, pour des raisons de synchronisation. Dit autrement, le signal d'erreur E est fourni en entrée des moyens additionneurs 21 à travers un opérateur retard unité 22.
La figure 6 montre le schéma d'un synthétiseur de fréquence à modulation numérique, plus connu sous le vocable DMS (de l'anglais « Digitally Modulated Synthesiser »), qui incorpore un dispositif selon l'invention.
Un tel circuit peut être utilisé pour la génération d'un signal radiofréquence (dans la bande UHF comprise entre 400 et 600 MHz) modulé en fréquence ou en phase. Il trouve des applications dans les émetteurs ou les émetteurs-récepteurs d'un système de radiocommunication, notamment dans les stations de base et/ou dans les terminaux mobiles d'un tel système.
Un DMS présente une architecture qui est dérivée de la structure d'un synthétiseur de fréquence N-fractionnaire, et permet de générer un signal périodique modulé en fréquence ou en phase.
Le DMS comporte une boucle à verrouillage de phase ou PLL (de l'anglais « Phase Locked Loop ») comprenant, en série dans une voie directe, un comparateur de phase/fréquence 11 ou PFC (de l'anglais « Phase/Frequency Comparator »), un filtre de boucle 12 tel qu'un intégrateur, et un oscillateur commandé en tension 13 ou VCO (de l'anglais « Voltage Controlled Oscillator »), ainsi que, dans une voie de retour, un diviseur de fréquence 14. Le VCO délivre en sortie un signal S0ut qu' est 'e signal de sortie du DMS, dont la fréquence instantanée est fout. Le PFC reçoit sur une première entrée un signal de référence Sref ayant une fréquence de référence frθf et, sur une seconde entrée, un signal SCJJV délivré par le diviseur de fréquence 14 à partir du signal Sout. Pour une synthèse N-fractionnaire classique, le diviseur de fréquence 14 est un diviseur à rapport variable permettant de produire le signal Sςjj en divisant la fréquence fout du signal S0ut Par un rapport de division qui vaut alternativement un entier N pendant une partie du temps T1 , et l'entier N+1 pendant le reste du temps T2. De la sorte, la fréquence f0ut du signal de sortie Sout est donnée en fonction de la fréquence fref du signal de référence Sref, par :
Dans un synthétiseur à modulation numérique, le diviseur de fréquence
14 comporte une entrée de commande du rapport de division. Ce rapport est fixé par la valeur stockée dans un accumulateur déterminé. Toutefois, afin d'éviter l'apparition de raies parasites dans le spectre du signal de sortie Sout dues à la périodicité des changements du rapport de division de N à N+1 et réciproquement, un DMS connu dans l'état de l'art comporte en outre un modulateur 15, du type d'un modulateur ∑-Δ numérique/numérique. Le modulateur 15 comporte une entrée qui reçoit une valeur numérique de modulation de fréquence ou de phase Smoc( codée sur k bits, et une sortie qui délivre une valeur numérique S'mocj correspondant à la valeur Sm0d embrouillée, et codée sur j bits. La sortie du modulateur 15 est reliée à une première entrée d'un additionneur numérique 16, dont la seconde entrée reçoit une valeur numérique N0 qui définit le bas de la bande de fréquence adressée par le synthétiseur. La sortie de l'additionneur 16 délivre une valeur numérique Sc. Elle est reliée à l'entrée de commande du diviseur 14 pour y délivrer la valeur Sc.
Le DMS comprend aussi un second additionneur numérique 17, dont une première entrée reçoit une valeur numérique Sjnf0 et dont une seconde entrée reçoit une valeur numérique Sch2- La sortie de l'additionneur 17 délivre la valeur numérique de modulation de fréquence ou de phase Smocj précitée.
La valeur numérique Sjnf0 contient l'information de modulation (signal modulant), c'est-à-dire l'information utile à émettre. La valeur numérique Scn2 correspond à la fréquence centrale du canal radio (après addition en outre de la valeur N0 précitée).
Les valeurs numériques Sjnf0, SCh2, Sm0d. s'mod et No sont des valeurs quantifiées selon un coefficient de quantification Cq2 du système numérique constitué par le DMS. Selon l'invention, la valeur numérique SCh2 est délivrée par un dispositif convertisseur 18 tel que décrit plus haut en regard des figures 2 à 6, à partir d'une valeur numérique Scnqi stockée dans un registre approprié. Les valeurs quantifiées Scnι et Scn2 correspondent à une valeur réelle qui est la fréquence centrale du canal notée Fcn dans la suite. La valeur réelle FCh est constante car la valeur de la fréquence centrale du canal est constante. En l'absence du dispositif 18, la valeur réelle FCh serait directement quantifiée selon le coefficient de quantification Cq2 du système constitué par le DMS.
Néanmoins, le DMS présenté ici incorpore un dispositif 18 selon l'invention, afin de réduire l'erreur de quantification sur la valeur numérique quantifiée correspondant à la valeur réelle Fcn (qui est une erreur systématique puisque cette valeur est constante). Dit autrement, le DMS comprend un dispositif 18 pour la conversion de la valeur numérique Scnι en une valeur numérique Scn2 quantifiée selon le coefficient de quantification Cq2 du système constitué par le DMS. En application de ce qui précède, on choisit donc d'implémenter un dispositif convertisseur 18 du type décrit plus haut, pour lequel Cq1 est égal à l'unité (Cq1=1, car la valeur réelle Fch est entière) et pour lequel Cq2 est le coefficient de quantification de la quantification du DMS.
On donne ci-dessous un exemple numérique permettant d'illustrer les avantages procurés par l'invention dans cette application. Dans cet exemple : • Frep9,6 MHz (mégahertz) ; • k=22 ; • j=4 ;
• Fch=400017,5 kHz (kilohertz) ;
• N0=arrondi(395 MHz / Fref) ; • ed=4 Hz (Hertz).
La résolution fréquentielle d'un tel DMS est donnée par -^r , où k est le
nombre de bits en entrée du modulateur Sigmà-Delta 15, et où j est le nombre de bits en sortie de ce modulateur. La résolution fréquentielle du DMS, c'est-à- dire -=r- , est donc : Cq2
La valeur Fmjn correspondant au bas de la bande de fréquence adressée par le DMS, est déterminée par la valeur numérique N0 selon la relation Fmjn=NoxFref. Donc ici, Fmjn=41x9,6.106=393,6 MHz.
Considérons tout d'abord ce que serait la situation sans le dispositif 18 selon l'invention, c'est-à-dire si on avait Sch1=Sch2. On aurait : Fch2 = arrondi [(Fch -Fmjn).Cq2]= 175241
L'erreur de quantification systématique sur la fréquence centrale du canal radio serait donc :
c'est-à-dire :
e = 400017,5.103 - 175241 + 393,6.10* = -17.08Hz
Cq2
Cette valeur dépasse (en valeur absolue) l'erreur acceptable éd. Considérons maintenant ce qui se passe avec le dispositif de conversion 18 selon l'invention. Le signal que l'on cherche à représenter étant entier, on a Cq1=1. On choisit l'approximation suivante : Cq2 ≈ j- = 22 o2^65 • Dit autrement,
on choisit d'implémentèr -un ^dispositif selon l'invention avec B=229065, et α = 23. '
On peut déterminer l'erreur de quantification en utilisant la relation (13) donnée en introduction qui est valable dans le cas où la valeur numérique réelle en entrée du dispositif (ici, la valeur constante Fch-Fmjn) est un entier.
On rappelle que cette relation s'écrit alors :
e = S.ε = S Cq1 B 2,17 Hz
Cq2 2α où S désigne la valeur numérique réelle en entrée du dispositif (ici Fc - D'où il vient que e =.2,17 Hz. On a donc bien atteint l'objectif d'une erreur de quantification sur la valeur de la fréquence centrale du canal radio inférieure à 4 Hz, sans devoir modifier la quantification du système. L'invention permet ici de réduire l'erreur de quantification systématique sur la valeur de la fréquence centrale du canal radio de 17 Hz à 2 Hz. Un meilleur résultat pourrait être obtenu en augmentant la précision de
l'approximation de -^ mais au prix d'une augmentation du nombre β et du
nombre α .

Claims

REVENDICATIONS
1. Procédé de conversion d'une valeur numérique d'entrée (Sq1) quantifiée selon un premier coefficient de quantification (Cq1 ) et codée sur au plus ni bits, en une valeur numérique de sortie (Sq2) quantifiée selon un second coefficient de quantification (Cq2) et codée sur au plus n2 bits, où ni et n2 sont des nombres entiers non nuls, comprenant les étapes consistant à : a) multiplier la valeur numérique d'entrée (Sq1) par un nombre B entier, codé sur au plus β bits, où β est un nombre entier non nul, pour générer une première valeur numérique intermédiaire (C) codée sur au plus n1+β bits ; b) diviser, en virgule fixe, ladite première valeur numérique intermédiaire (C) par le nombre 2≈ , où α est un nombre entier inférieur ou égal à n1+β, pour générer ladite valeur numérique de sortie (Sq2), suivant lequel le nombre -^ est sensiblement égal au rapport dudit
second coefficient de quantification (Cq2) sur ledit premier coefficient de quantification (Cq1) ; et suivant lequel l'étape b) est réalisée au moyen d'un modulateur
Sigma-Delta.
2. Procédé selon la revendication 1 , suivant lequel l'étape b) comprend les étapes consistant à : b1) additionner ladite première valeur numérique intermédiaire (C) d'une part, et une valeur numérique d'erreur (E) codée sur au plus α bits d'autre part, pour générer une deuxième valeur numérique intermédiaire (D) codée sur au plus n1+β+1 bits ; b2) sélectionner les n2 bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2), où n2 est égal à n1 +β+1-α ; b3) sélectionner les α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique d'erreur (E).
3. Procédé selon la revendication 2, suivant lequel l'étape b2) et l'étape b3) sont réalisées conjointement à l'aide d'un discriminateur, permettant de séparer lesdits n1 +β+1-α bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) d'une part, et lesdits α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) d'autre part.
4. Procédé selon la revendication 2, suivant lequel l'étape b2) est effectuée par une opération de décalage à droite de α bits appliquée aux n1 +β+1 bits de la deuxième valeur numérique intermédiaire (D).
5. Procédé selon la revendication 4, suivant lequel l'étape b3) est effectuée en appliquant à la deuxième valeur numérique intermédiaire (D) un masque ayant au plus n1+β+1 bits, dont les n1+β+1-α bits les plus significatifs sont égaux à la valeur logique 0, et dont les α bits les moins significatifs sont égaux à la valeur logique 1.
6. Procédé selon la revendication 4, suivant lequel l'étape b3) est effectuée d'une part par une opération de décalage à gauche de α bits appliquée aux n1 +β+1- bits de la valeur numérique de sortie (Sq2) permettant de générer une troisième valeur numérique intermédiaire (F) codée sur au plus n1 +β+1 bits, et d'autre part par une opération de différence entre ladite troisième valeur numérique intermédiaire (F) et ladite première valeur numérique intermédiaire (C).
7. Procédé selon l'une quelconque des revendications précédentes, suivant lequel aucun du premier ni du second coefficients de quantification n'est un multiple entier de l'autre
8. Dispositif de conversion d'une valeur numérique d'entrée (Sq1) quantifiée selon un premier coefficient de quantification (Cq1 ) et codée sur au plus ni bits, en une valeur numérique de sortie (Sq2) quantifiée selon un second coefficient de quantification (Cq2) et codée sur au plus n2 bits, où ni et n2 sont des nombres entiers non nuls, comprenant : - des moyens multiplieurs (10) pour multiplier la valeur numérique d'entrée (Sq1 ) par un nombre B entier, codé sur au plus β bits, où β est un nombre entier non nul, générant une première valeur numérique intermédiaire (C) codée sur au plus ni +β bits ; - des moyens diviseurs pour diviser, en virgule fixe, ladite première valeur numérique intermédiaire (C) par le nombre 2« , où α est un nombre entier inférieur ou égal à n1 +β, générant ladite valeur numérique de sortie (Sq2), dans lequel le nombre -^- est sensiblement égal au rapport dudit
second coefficient de quantification (Cq2) sur ledit premier coefficient de quantification (Cq1) ; et dans lequel lesdits moyens diviseurs comprennent un modulateur Sigma-Delta (20).
9. Dispositif selon la revendication 8, dans lequel le modulateur Sigma-
Delta (20) est un modulateur Sigma-Delta d'ordre 1.
10. Dispositif selon la revendication 9, dans lequel le modulateur Sigma- Delta (20) comprend : - des moyens additionneurs (21 ) recevant en entrée ladite première valeur numérique intermédiaire (C) en tant que premier opérande d'une part, et une valeur numérique d'erreur (E) codée sur au plus α bits en tant que second opérande d'autre part, et délivrant en sortie une deuxième valeur numérique intermédiaire (D) codée sur au plus n1 +β+1 bits ; - des moyens de sélection (23) pour sélectionner les n2 bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2), où n2 est égal à n1+β+1-α, et pour sélectionner les α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que valeur numérique d'erreur (E).
11. Dispositif selon la revendication 10, dans lequel lesdits moyens de sélection (23) sont constitué par un discriminateur permettant de séparer lesdits n1+β+1-α bits les plus significatifs de ladite deuxième valeur numérique intermédiaire (D) d'une part, et lesdits α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) d'autre part.
12. Dispositif selon la revendication 10, dans lequel lesdits moyens de sélection (23) comprennent un opérateur de décalage à droite de α bits (24) recevant en entrée les n1 +β+1 bits de la deuxième valeur numéπque intermédiaire (D), et délivrant en sortie les n1+β+1-α bits les plus significatifs de la deuxième valeur numérique intermédiaire (D) en tant que valeur numérique de sortie (Sq2).
13. Dispositif selon la revendication 12, dans lequel lesdits moyens de sélection (23) comprennent en outre des moyens (25) pour appliquer à la deuxième valeur numérique intermédiaire (D) un masque (M) ayant au plus n1+β+1 bits, dont les n1+β+1-α bits les plus significatifs sont égaux à la valeur logique 0, et dont les α bits les moins significatifs sont égaux à la valeur logique 1 , de manière à sélectionner les α bits les moins significatifs de ladite deuxième valeur numérique intermédiaire (D) en tant que la valeur numérique d'erreur (E).
14. Dispositif selon la revendication 12, dans lequel lesdits moyens de sélection (23) comprennent en outre, d'une part un opérateur de décalage à gauche de α bits recevant en entrée les n1+β+1-α bits de la valeur numérique de sortie (Sq2) et délivrant en sortie une troisième valeur numérique intermédiaire (F) codée sur au plus ni +β+1 bits, et d'autre part un opérateur de différence recevant ladite troisième valeur numérique intermédiaire (F) en tant que premier opérande et ladite première valeur numérique intermédiaire (C) en tant que second opérande, et délivrant en sortie ladite valeur numérique d'erreur (E).
15. Dispositif selon l'une quelconque des revendications 10 à 14, dans lequel le signal d'erreur (E) est fourni en entrée des moyens additionneur (21 ) à travers un opérateur retard unité (22).
16. Synthétiseur de fréquence à modulation numérique, comprenant une boucle à verrouillage de phase (PLL) comprenant un diviseur de fréquence à rapport variable (14) dans la voie de retour, dans lequel le rapport de division est commandé par une valeur numérique (Sc) obtenue à partir notamment d'une valeur réelle (Fcn) correspondant à la fréquence centrale d'un canal radio, le synthétiseur comprenant en outre un dispositif de conversion (18) selon l'une quelconque des revendications 8 à 15 pour réduire l'erreur de quantification sur ladite valeur réelle.
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