EP1089154A1

EP1089154A1 - Linear regulator with output voltage selection

Info

Publication number: EP1089154A1
Application number: EP00410119A
Authority: EP
Inventors: Nicolas Marty; Marco Cioci
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-10-01
Filing date: 2000-09-28
Publication date: 2001-04-04
Also published as: FR2799317B1; US6583607B1; FR2799317A1

Abstract

The linear regulator (20), as of known type, comprises a MOS power transistor (2) controlled by a differential amplifier (5) with the inverted input (7) receiving a reference voltage (Vref) and the non-inverted input (8) receiving, by the intermediary of a circuit (10') with resistances switching, a selection of output voltage (Vout), for the purpose of soft switching of resistances. The resistances (R1,R2,R3) of a divider bridge are being switched by means of two MOS control transistors (12,14) with the gates receiving the inverted voltage slope signals (CTRL1',CTRL2') generated by two control circuits (21,22), preferentially identical and of spherical structure. The length of voltage slopes (CTRL1',CTRL2') is chosen so as to maintain, at the input (8) of differential amplifier (5), a voltage level corresponding substantially to the level of reference voltage (Vref), which is the same during the switching phase, and to avoid unbalancing the differential amplifier. The inverted voltage slope signals (CTRL1', CTRL2') have the signs fixed by the switching, and are obtained from the standard control signals by use of control circuits (21,22). Each control circuit (21,22) comprises two transistors with opposite conductivity channels connected in series between supply terminals, where the midpoint of connection by aid of a capacitor delivers the voltage slope signal. The MOS power transistor (2) is of p-type conductivity channel, and the MOS control transistors are with the same type conductivity channels.

Description

La présente invention concerne le domaine des régulateurs linéaires du type comprenant un transistor MOS de puissance destiné à être connecté, en série avec une charge à alimenter, entre deux bornes d'application d'une tension continue, le transistor MOS de puissance étant commandé par un amplificateur-régulateur chargé de réguler la tension aux bornes de la charge à une valeur prédéterminée. L'invention concerne plus particulièrement les régulateurs linéaires du type à faible chute de tension série, c'est-à-dire dans lesquels la chute de tension dans le transistor de puissance est minimisée. Parmi ceux-ci, l'invention concerne, plus précisément, les régulateurs linéaires du type à sélection du niveau de tension de sortie, c'est-à-dire comprenant, dans la boucle de contre-réaction du régulateur, un circuit de résistances commutables pour sélectionner un chemin résistif ou un autre selon la tension de sortie souhaitée.The present invention relates to the field of regulators linear of the type comprising a power MOS transistor intended to be connected, in series with a load to be supplied, between two terminals for applying a DC voltage, the transistor Power MOS being controlled by an amplifier-regulator responsible for regulating the voltage across the load at a predetermined value. The invention relates more particularly linear regulators of the low voltage drop type series, i.e. in which the voltage drop across the power transistor is minimized. Among these, the invention relates more specifically to linear regulators of the selection of the output voltage level, that is to say comprising, in the feedback loop of the regulator, a circuit switchable resistors to select a resistive path or another depending on the desired output voltage.

La figure 1 représente un exemple de schéma classique d'un régulateur linéaire du type auquel s'applique la présente invention.Figure 1 shows an example of a classic diagram a linear regulator of the type to which this applies invention.

Ce régulateur 1 est essentiellement constitué d'un transistor MOS de puissance 2, par exemple à canal P, connecté entre une borne 3 d'application d'un potentiel d'alimentation plus positif (Vbat) et une borne 4 de sortie du régulateur 1. La borne 4 est destinée à être connectée à une première borne d'une charge (Q) 2 dont l'autre borne est connectée à une borne 6 d'application d'un potentiel plus négatif d'alimentation, par exemple, la masse. Un condensateur C est connecté en parallèle sur la charge 2 pour filtrer et stabiliser la tension Vout de sortie du régulateur 1.This regulator 1 essentially consists of a power MOS transistor 2, for example with P channel, connected between a terminal 3 for applying a supply potential more positive (Vbat) and a regulator output terminal 4 1. The terminal 4 is intended to be connected to a first terminal of a load (Q) 2, the other terminal of which is connected to an application terminal 6 of a more negative feeding potential, for example, the mass. A capacitor C is connected in parallel on the load 2 to filter and stabilize the output Vout voltage of the regulator 1.

Le transistor de puissance 2 est commandé par un amplificateur différentiel 5 dont une entrée inverseuse 7 reçoit une tension de référence Vref, généralement fournie par un circuit de référence de tension de type connu par son appellation anglo-saxonne "Bangap" ou tout autre type de générateur de tension stable et précise, et dont une entrée non-inverseuse 8 reçoit, par l'intermédiaire d'un circuit 10 de résistances commutables, la tension de sortie Vout.Power transistor 2 is controlled by an amplifier differential 5 of which an inverting input 7 receives a reference voltage Vref, generally supplied by a type tension reference known by its Anglo-Saxon designation "Bangap" or any other type of stable voltage generator and precise, and from which a non-inverting input 8 receives, by via a circuit 10 of switchable resistors, the output voltage Vout.

Dans le domaine d'application de la présente invention, la boucle de réaction du régulateur applique un coefficient de proportionnalité à la tension Vout, qui est fonction du niveau de tension de sortie souhaité. On notera donc que l'invention s'applique à des régulateurs linéaires dans lesquels la tension de sortie Vout est supérieure à la tension de référence afin de permettre un abaissement du niveau de tension de l'entrée non-inverseuse de l'amplificateur 5.In the field of application of the present invention, the regulator feedback loop applies a coefficient of proportionality to the voltage Vout, which is a function of the level of desired output voltage. It will therefore be noted that the invention applies to linear regulators in which the voltage of output Vout is greater than the reference voltage in order to allow a lowering of the voltage level of the non-inverting input amplifier 5.

Dans les régulateurs linéaires à plusieurs tensions de sortie sélectionnables, on préfère utiliser un réseau de résistances commutables dans la boucle de réaction plutôt que sur l'entrée d'application de la tension de référence. En effet, cette tension de référence est recherchée pour être la plus précise possible et sert généralement également à d'autres régulateurs du système et doit donc garder une valeur fixe.In linear regulators with multiple voltages selectable outputs, we prefer to use a resistor network switchable in the feedback loop rather than on the reference voltage application input. Indeed, this reference voltage is sought to be the most precise possible and generally also used for other regulators of the system and must therefore keep a fixed value.

Dans l'exemple représenté à la figure 1, le régulateur 1 peut délivrer deux tensions distinctes selon la configuration dans laquelle est placé le circuit 10. Ce circuit 10 est constitué, par exemple, de trois résistances R1, R2 et R3 en série entre la borne 4 et la masse. Le point milieu 11 entre la résistance R1 et la résistance R2 est connecté, par l'intermédiaire d'un premier transistor MOS 12, par exemple à canal N, à l'entrée non-inverseuse 8 de l'amplificateur 5. Le point milieu 13 de l'association en série de la résistance R2 avec la résistance R3 est connecté, par l'intermédiaire d'un deuxième transistor MOS 14, par exemple à canal N, à la borne non-inverseuse 8. Les grilles respectives des transistors 12 et 14 reçoivent des signaux logiques de commande CTRL1 et CTRL2 pour sélectionner le rapport résistif du pont diviseur R1-R2-R3 en fonction des états respectifs des transistors 12 et 14. Par exemple, pour que le régulateur délivre une tension Vout du niveau le plus élevé, le transistor 12 est bloqué et le transistor 14 est passant, les signaux de commande respectifs CTRL1 et CTRL2 des transistors 12 et 14 étant à l'état bas et à l'état haut. Pour passer au niveau Vout de tension inférieure, on ouvre le transistor 14 et on ferme le transistor 12, en inversant les états respectifs des signaux CTRL1 et CTRL2.In the example shown in Figure 1, the regulator 1 can deliver two separate voltages depending on the configuration in which the circuit 10 is placed. This circuit 10 is made up, for example, three resistors R1, R2 and R3 in series between terminal 4 and earth. Midpoint 11 between resistance R1 and resistor R2 is connected, via a first MOS transistor 12, for example with an N channel, at the input non-inverting 8 of amplifier 5. The midpoint 13 of the serial association of resistance R2 with resistance R3 is connected, via a second MOS transistor 14, for example with N channel, at the non-inverting terminal 8. The grids respective transistors 12 and 14 receive signals CTRL1 and CTRL2 control units to select the gear resistive of the divider bridge R1-R2-R3 according to the respective states transistors 12 and 14. For example, so that the regulator delivers a voltage Vout of the highest level, the transistor 12 is blocked and transistor 14 is on, the respective control signals CTRL1 and CTRL2 of the transistors 12 and 14 being in the low state and in the high state. To level up Vout of lower tension, one opens transistor 14 and one closes transistor 12, by inverting the respective states of the signals CTRL1 and CTRL2.

Un problème qui se pose dans ce type de régulateur est que l'on voit souvent apparaítre des surtensions en sortie Vout lors des changements de consigne par commutation des transistors du circuit 10. En effet, lors d'une commutation à la fermeture d'un des transistors 12 et 14 et à l'ouverture de l'autre, l'amplificateur 5 se retrouve brusquement déséquilibré et va donc chercher à se rééquilibrer en faisant, par exemple, monter la sortie Vout d'un niveau à l'autre jusqu'à ce que la borne 8 d'entrée non-inverseuse de l'amplificateur 5 réatteigne le potentiel d'équilibre avec la tension Vref. Toutefois, une partie du courant qui traverse les résistances basses du pont R1-R2-R3 est déviée vers l'entrée de l'amplificateur 5 pour charger la capacité de grille de l'étage différentiel d'entrée que comporte généralement cet amplificateur. Pendant ce régime transitoire, le rapport du pont résistif n'est donc pas maintenu. Il en découle que l'amplificateur 5 ne retrouve son équilibre entre ses entrées qu'avec un retard lié, par exemple, à l'importance de la capacité de grille d'entrée. Ce retard provoque, quand la commutation va du niveau inférieur au niveau supérieur, une surtension en sortie Vout. Le régime transitoire disparaít progressivement en faisant redescendre la tension Vout jusqu'à atteindre le régime établi.A problem which arises in this type of regulator is that we often see appearing overvoltages at Vout output during setpoint changes by switching the transistors of circuit 10. Indeed, during a switching on closing from one of transistors 12 and 14 and when the other opens, the amplifier 5 suddenly finds itself unbalanced and therefore goes seek to rebalance by, for example, raising the Vout output from one level to another until terminal 8 non-inverting input of amplifier 5 reaches the potential of equilibrium with the voltage Vref. However, part of the current passing through the low resistances of the bridge R1-R2-R3 is diverted to the input of amplifier 5 to charge the capacity of the differential input stage grid that comprises usually this amplifier. During this transitional regime, the the resistive bridge ratio is therefore not maintained. It follows amplifier 5 does not regain its balance between its inputs that with a delay linked, for example, to the importance of the capacity entrance gate. This delay causes, when the switching goes from the lower level to the upper level, an output overvoltage Vout. The transitional regime gradually disappears by making lower the voltage Vout until reaching the established speed.

On notera que des retards peuvent provenir d'autres étages du circuit, par exemple, d'autres étages de l'amplificateur 5. Cela dépend de la structure du régulateur et ce qui est exposé pour le temps de réponse en entrée de l'amplificateur 5 suite à une commande en changement de niveau vaut bien entendu également pour tout temps de réponse du circuit en aval de l'entrée 8.Note that delays may come from other circuit stages, for example, other amplifier stages 5. It depends on the structure of the regulator and what is exposed for amplifier response time 5 following an order to change level is of course worth also for any circuit response time downstream of the input 8.

On notera également que le même problème peut se poser lors d'une commutation du niveau supérieur vers le niveau inférieur, en présence d'un retard lié, par exemple, au temps de décharge de la capacité de grille de l'étage différentiel d'entrée de l'amplificateur 5. Dans ce cas, on assiste à une sous-tension lors de la commutation.Note also that the same problem can arise when switching from the upper level to the lower level, in the presence of a delay linked, for example, to the discharge time grid capacity of the input differential stage of amplifier 5. In this case, there is an undervoltage when switching.

Les surtensions liées aux changements de tension de sortie des régulateurs linéaires se produisent lorsque cette commutation va vers une augmentation du niveau de la tension de sortie et les sous-tensions éventuelles se produisent lorsque la commutation va vers une diminution de la tension de sortie. De telles sous et/ou surtensions peuvent être gênantes dans certaines applications, en particulier, lorsque l'on souhaite des niveaux de sortie précis.Overvoltages related to voltage changes output of linear regulators occur when this switching goes towards an increase in the level of the output voltage and possible undervoltage occurs when the switching goes towards a decrease in the output voltage. Of such under and / or overvoltages can be troublesome in some applications, especially when you want precise output levels.

On notera que l'importance de la sous ou surtension dépend de l'importance de la ou des capacités mises en jeu sur le trajet des signaux dans le circuit. Or, cette ou ces capacités peuvent être importantes pour d'autres raisons. Par exemple pour l'étage différentiel d'entrée de l'amplificateur 5, la capacité de grille peut être de l'ordre du picofarad pour des questions de stabilité requises par ailleurs pour l'amplificateur 5.Note that the importance of the under or overvoltage depends the importance of the skill (s) involved during the journey signals in the circuit. However, this or these capacities can be important for other reasons. For example for the floor amplifier input differential 5, gate capacity may be around picofarad for stability reasons also required for amplifier 5.

Un exemple d'application où l'on rencontre ce genre de problème est le domaine des téléphones mobiles où des régulateurs linéaires sont utilisés pour alimenter les différents circuits du téléphone. Dans ce genre d'application, les précisions requises pour les tensions de sortie d'alimentation des circuits sont de plus ou moins 3%. Cette faible tolérance imposée est difficile à respecter avec les régulateurs linéaires classiques du type de ceux décrits ci-dessus.An example of application where we meet this kind of problem is the area of mobile phones where regulators are used to supply the different circuits of the phone. In this kind of application, the required details for circuit supply output voltages are plus or minus 3%. This low tolerance imposed is difficult to comply with conventional linear regulators of the type of those described above.

La présente invention vise à proposer une nouvelle solution pour commuter la sortie d'un régulateur linéaire entre deux niveaux.The present invention aims to propose a new solution to switch the output of a linear regulator between two levels.

L'invention vise, plus particulièrement, à proposer une solution qui limite les sous et/ou surtensions en sortie du régulateur.The invention aims, more particularly, to propose a solution which limits the under and / or overvoltages at the output of the regulator.

L'invention vise également à proposer une solution qui soit compatible avec le circuit électrique classique d'un régulateur linéaire.The invention also aims to propose a solution which is compatible with the classic electrical circuit of a regulator linear.

Pour atteindre ces objets, la présente invention prévoit un procédé de commande d'un régulateur linéaire du type comprenant un transistor MOS de puissance, commandé par un amplificateur différentiel dont une première borne d'entrée reçoit une tension de référence et dont une deuxième borne d'entrée reçoit, par l'intermédiaire d'un circuit de résistances commutables, la tension de sortie du régulateur, une commutation douce desdites résistances étant organisée.To achieve these objects, the present invention provides a method for controlling a linear regulator of the type comprising a power MOS transistor, controlled by an amplifier differential of which a first input terminal receives a reference voltage and from which a second input terminal receives, by means of a switchable resistance circuit, the regulator output voltage, smooth switching of said resistances being organized.

Selon un mode de réalisation de la présente invention, appliqué à un régulateur dans lequel des résistances d'un pont diviseur sont commutées au moyen d'au moins deux transistors MOS de commande, on applique, sur les grilles respectives de ces transistors, des rampes de tension inversées dont le sens est fixé par le sens de commutation.According to an embodiment of the present invention, applied to a regulator in which resistances of a bridge splitter are switched by means of at least two MOS transistors control, we apply on the respective grids of these transistors, inverted voltage ramps whose direction is fixed by the switching direction.

Selon un mode de réalisation de la présente invention, la durée des rampes est choisie pour maintenir, sur la deuxième entrée de l'amplificateur différentiel, un niveau de tension correspondant sensiblement au niveau de la tension de référence même pendant les phases de commutation, afin de ne pas déséquilibrer l'amplificateur différentiel.According to an embodiment of the present invention, the duration of the ramps is chosen to maintain, on the second differential amplifier input, a corresponding voltage level substantially at the level of the reference voltage itself during the switching phases, so as not to unbalance the differential amplifier.

L'invention prévoit également un régulateur linéaire du type comprenant un transistor MOS de puissance, commandé par un amplificateur différentiel dont une borne d'entrée reçoit, par l'intermédiaire d'un circuit de résistances commutables au moyen de transistors MOS de commande, une tension proportionnelle à la tension de sortie délivrée par le régulateur, et qui comporte au moins deux circuits de génération de rampes de commande inversées des grilles respectives desdits transistors de commande.The invention also provides a linear regulator of the type comprising a power MOS transistor, controlled by a differential amplifier an input terminal of which receives via a resistor circuit switchable by means control MOS transistors, a voltage proportional to the output voltage delivered by the regulator, and which comprises at at least two inverted control ramp generation circuits respective grids of said control transistors.

Selon un mode de réalisation de la présente invention, chaque circuit de génération de rampe comprend, en série entre deux bornes d'alimentation, deux transistors de types de canal opposés, le point milieu de leur association en série délivrant, par l'intermédiaire d'un condensateur de stockage, ladite rampe de tension.According to an embodiment of the present invention, each ramp generation circuit comprises, in series between two power supply terminals, two channel type transistors opposite, the midpoint of their serial association delivering, through a storage capacitor, said ramp Of voltage.

Selon un mode de réalisation de la présente invention, le transistor MOS de puissance est d'un premier type de canal, les transistors MOS de commande étant d'un deuxième type de canal.According to an embodiment of the present invention, the power MOS transistor is of a first type of channel, the MOS control transistors being of a second type of channel.

Selon un mode de réalisation de la présente invention, le transistor MOS de puissance et les transistors MOS de commande sont d'un même type de canal.According to an embodiment of the present invention, the power MOS transistor and the MOS control transistors are of the same type of channel.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation et de mise en oeuvre particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1, qui a été décrite précédemment, est destinée à exposer l'état de la technique et le problème posé ;

les figures 2A, 2B et 2C illustrent, sous forme de chronogrammes, un mode de mise en oeuvre du procédé de commande d'un régulateur linéaire selon la présente invention ;

la figure 3 représente, de façon schématique, un régulateur linéaire selon un mode de réalisation de la présente invention ; et

la figure 4 est un schéma électrique détaillé d'un mode de réalisation d'un circuit de commande d'un commutateur de sélection de tension d'un régulateur selon l'invention.

These objects, characteristics and advantages, as well as others of the present invention will be described in detail in the following description of particular embodiments and implementation given without limitation in relation to the attached figures among which:

FIG. 1, which has been described previously, is intended to show the state of the art and the problem posed;

FIGS. 2A, 2B and 2C illustrate, in the form of timing diagrams, an embodiment of the method for controlling a linear regulator according to the present invention;

FIG. 3 schematically represents a linear regulator according to an embodiment of the present invention; and

Figure 4 is a detailed electrical diagram of an embodiment of a control circuit of a voltage selection switch of a regulator according to the invention.

Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, la structure interne de l'amplificateur du régulateur n'a pas été détaillée et est parfaitement classique. On notera simplement qu'elle comprend un étage différentiel d'entrée et un étage de sortie généralement constitué d'un transistor MOS en série avec une résistance.The same elements have been designated by the same references to the different figures. For reasons of clarity, only the elements which are necessary for understanding the invention have been shown in the figures and will be described by the after. In particular, the internal structure of the amplifier regulator has not been detailed and is perfectly conventional. It will simply be noted that it includes a differential input stage and an output stage generally consisting of a transistor MOS in series with a resistor.

Une première solution pour limiter les surtensions serait de dimensionner les résistances du pont R1-R2-R3 pour que le courant allant charger la grille de l'étage différentiel d'entrée de l'amplificateur 5 soit négligeable devant le courant qui traverse les résistances basses (R2, R3) du pont. Un inconvénient de cette solution est qu'il faudrait alors utiliser des résistances de faible valeur, ce qui augmenterait considérablement la consommation du régulateur linéaire. Une telle augmentation de consommation n'est pas souhaitable, en particulier, pour des applications où les systèmes sont alimentés par batterie.A first solution to limit overvoltages would be to size the resistances of the bridge R1-R2-R3 so that the current going to charge the grid of the differential input stage of amplifier 5 is negligible compared to the current which crosses the low resistances (R2, R3) of the bridge. A disadvantage of this solution is that it would then be necessary to use resistors low value, which would greatly increase the consumption of the linear regulator. Such an increase in consumption is not desirable, in particular, for applications where systems are battery powered.

Une caractéristique de la présente invention est de prévoir une commutation douce des transistors (12, 14, figure 1) constitutifs du circuit de sélection de tension. Ainsi, selon la présente invention, les commutateurs du circuit de sélection de tension de sortie ne sont pas commandés par des signaux logiques à fronts brusques, mais par des rampes. Lorsque deux commutateurs sont utilisés, ces rampes ont des sens opposés.A feature of the present invention is provide for soft switching of the transistors (12, 14, FIG. 1) components of the voltage selection circuit. So according to the present invention, the switches of the selection circuit of output voltage is not controlled by logic signals with sharp fronts, but by ramps. When two switches are used, these ramps have opposite directions.

Les figures 2A, 2B et 2C illustrent, par des chronogrammes représentant un exemple d'allure de signaux CTRL1' et CTRL2' de commande des commutateurs (12, 14) et du signal Vout d'un régulateur linéaire tel qu'illustré par la figure 1, un mode de mise en oeuvre d'un procédé de commande selon l'invention.Figures 2A, 2B and 2C illustrate, by timing diagrams representing an example of the shape of signals CTRL1 ′ and CTRL2 'for controlling the switches (12, 14) and the signal Vout of a linear regulator as illustrated in FIG. 1, a mode for implementing a control method according to the invention.

On suppose que l'on souhaite commuter le régulateur vers un fonctionnement au niveau (V2) de tension de sortie le plus élevé. Par conséquent, initialement le transistor 12 est fermé et le transistor 14 est ouvert. En reprenant l'exemple de transistors 12 et 14 à canal N, les signaux CTRL1' et CTRL2' sont donc, respectivement, à des états haut et bas. Aux figures 2A à 2C, on a supposé qu'un état logique haut correspond au potentiel Vbat et qu'un état logique bas correspond à la masse. A un instant t0, on commande la commutation du circuit 10 vers un basculement des niveaux de tension de sortie du niveau bas V1 vers le niveau haut V2. Il faut donc ouvrir le transistor 12 et fermer le transistor 14. Pour ce faire, et selon la présente invention, les signaux CTRL1' et CTRL2' ont des allures de rampes de tension, respectivement décroissante et croissante, entre l'instant t0 et un instant t1 de fin de commutation où les signaux CTRL1' et CTRL2' sont respectivement aux états bas et haut.We assume that we want to switch the regulator towards operation at level (V2) of output voltage higher. Therefore, initially transistor 12 is closed and transistor 14 is open. Using the example of N-channel transistors 12 and 14, signals CTRL1 'and CTRL2' are therefore, respectively, in high and low states. In Figures 2A to 2C, we assumed that a high logic state corresponds to the potential Vbat and that a low logical state corresponds to the mass. At a moment t0, the switching of circuit 10 is commanded to switch over output voltage levels from low level V1 to the high level V2. So you have to open transistor 12 and close the transistor 14. To do this, and according to the present invention, the signals CTRL1 'and CTRL2' have the appearance of voltage ramps, decreasing and increasing respectively, between time t0 and an instant t1 of end of switching where the signals CTRL1 'and CTRL2 'are in the low and high states respectively.

Une autre caractéristique de l'invention est que ces rampes de tension sont dimensionnées pour garantir que les deux transistors 12 et 14 soient passants, ensemble et en ayant des variations de résistivité inverses, pendant une certaine durée (t3-t4) compatible avec la durée de commutation souhaitée. Par exemple, le transistor 12 est commandé par la rampe CTRL1' dont la décroissance est prévue pour que la résistivité du transistor 12 passe approximativement de 0 à l'infini entre les instants t3 et t4 (par exemple, d'environ quelques microsecondes), et le transistor 14 est commandé par la rampe CTRL2' dont la croissance est prévue pour que la résistivité du transistor 14 passe approximativement de l'infini à 0 entre les instants t3 et t4. Cette conduction simultanée se traduit, sur le niveau de la tension Vout, par un passage progressif du niveau V1 au niveau V2 entre les instants t3 et t4. Comme le niveau de tension en entrée 8 de l'amplificateur 5 ne subit plus de saut, il n'y a plus de délai de charge (ou décharge) des capacités de grille de l'étage différentiel d'entrée ou des autres capacités préjudiciables auparavant à la réaction du système.Another characteristic of the invention is that these voltage ramps are sized to ensure that both transistors 12 and 14 are on, together and having reverse resistivity variations, for a certain duration (t3-t4) compatible with the desired switching time. Through example, transistor 12 is controlled by the ramp CTRL1 'whose the decay is provided so that the resistivity of the transistor 12 passes approximately from 0 to infinity between times t3 and t4 (for example, about a few microseconds), and the transistor 14 is controlled by the ramp CTRL2 'whose growth is provided so that the resistivity of transistor 14 passes approximately from infinity to 0 between times t3 and t4. This simultaneous conduction results, on the level of the tension Vout, by a gradual transition from level V1 to level V2 between instants t3 and t4. As the input voltage level 8 of amplifier 5 no longer jumps, there is no longer a delay charging (or discharging) grid capacities of the differential stage entry or other detrimental capabilities previously to the reaction of the system.

On notera que les rampes des signaux de commande ne sont pas nécessairement symétriques. Ce qui est important, c'est de ne jamais déséquilibrer l'amplificateur 5 et de garder donc un niveau de tension sur l'entrée 8 qui soit proche du niveau sur l'entrée 7. A titre d'exemple, on pourra accepter une différence de l'ordre de 20% entre les durées respectives des deux rampes de commande.It will be noted that the ramps of the control signals do not are not necessarily symmetrical. What's important is never unbalance amplifier 5 and therefore keep a voltage level on input 8 which is close to the level on entry 7. As an example, we could accept a difference of the order of 20% between the respective durations of the two ramps ordered.

On notera que les positions respectives des instants t3 et t4 entre les instants t0 et t1 ne dépendent pas des valeurs des résistances R1, R2 et R3. En effet, les potentiels respectifs des sources des transistors 12 et 14 restent désormais sensiblement constants et égaux au potentiel de la borne 8 de l'amplificateur 5, donc au potentiel Vref.It will be noted that the respective positions of the instants t3 and t4 between instants t0 and t1 do not depend on the values resistors R1, R2 and R3. Indeed, the respective potentials sources of transistors 12 and 14 now remain substantially constants and equal to the potential of terminal 8 of amplifier 5, therefore at potential Vref.

On notera également que ce qui a été exposé ci-dessus en relation avec le passage du niveau V1 au niveau V2 est également valable, en inversant les sens des rampes de commande, pour un passage du niveau V2 au niveau V1, afin d'éviter une éventuelle sous-tension en sortie.It will also be noted that what has been explained above in relation to the transition from level V1 to level V2 is also valid, reversing the directions of the control ramps, for a transition from level V2 to level V1, in order to avoid a possible undervoltage at output.

La figure 3 représente, de façon schématique, un mode de réalisation d'un régulateur linéaire 20 selon l'invention. Ce régulateur 20 reprend sensiblement les mêmes constituants que le régulateur 1 décrit en relation avec la figure 1. La seule différence concerne l'adjonction, en amont des grilles respectives des transistors 12 et 14 du circuit de commutation 10', de circuits 21 et 22 de génération des rampes CTRL1' et CTRL2' à partir de signaux de commande logiques classiques CTRL1 et CTRL2.FIG. 3 schematically represents a mode for producing a linear regulator 20 according to the invention. This regulator 20 incorporates substantially the same constituents as the regulator 1 described in relation to figure 1. The only difference concerns the addition, upstream of the respective grids of transistors 12 and 14 of the switching circuit 10 ', of circuits 21 and 22 for generating the CTRL1 'and CTRL2' ramps from conventional logic control signals CTRL1 and CTRL2.

On notera que, selon la présente invention, les structures des circuits 21 et 22 sont, de préférence, identiques. Seuls les signaux de commande qu'ils reçoivent en entrée diffèrent l'un de l'autre de façon à ce que la rampe délivrée en sortie soit inversée du circuit 21 par rapport au circuit 22.It will be noted that, according to the present invention, the structures circuits 21 and 22 are preferably identical. Only the control signals they receive as input differ from each other so that the ramp delivered at the outlet either reversed from circuit 21 with respect to circuit 22.

On notera également que la constante de temps fixant la durée des rampes de commutation doit être choisie pour être suffisamment rapide afin de ne pas trop retarder le changement de niveau de la tension de sortie Vout.It will also be noted that the time constant fixing the duration of the switching ramps must be chosen to be sufficient fast so as not to delay the change of output voltage level Vout.

La figure 4 représente un mode de réalisation d'un circuit, par exemple 21, de génération de la rampe de commande CTRL1'. FIG. 4 represents an embodiment of a circuit, for example 21, generating the control ramp CTRL1 '.

Un circuit 21 de génération d'une rampe CTRL1' selon l'invention est basé sur l'utilisation d'un condensateur Cr chargé par un transistor MOS MP1, à canal P, et déchargé par un transistor MOS MN1, à canal N. Les transistors MP1 et MN1 sont connectés en série entre les bornes 3 et 6 d'application de la tension Vbat. Le point milieu 23 de cette association en série constitue la borne de sortie du générateur de rampe 21, le condensateur Cr étant connecté entre la borne 23 et la masse 6. La grille du transistor MP1 est reliée au point milieu d'une association en série de deux transistors MOS MP2 et MP3, à canal P, dont les grilles respectives reçoivent les signaux logiques CTRL1 et CTRL2.A circuit 21 for generating a ramp CTRL1 'according to the invention is based on the use of a Cr capacitor charged by a MOS transistor MP1, with P channel, and discharged by a MOS transistor MN1, N channel. The transistors MP1 and MN1 are connected in series between terminals 3 and 6 of application of the Vbat voltage. Midpoint 23 of this serial association constitutes the output terminal of the ramp generator 21, the capacitor Cr being connected between terminal 23 and earth 6. The gate of transistor MP1 is connected to the midpoint of an association in series of two P-channel MP2 and MP3 MOS transistors, of which the respective grids receive the logic signals CTRL1 and CTRL2.

Dans le mode de réalisation illustré par les figures 3 et 4, on suppose qu'un état haut sur le signal CTRL1 indique une commande de programmation de la tension de sortie Vout du régulateur au niveau bas V1 et s'accompagne d'un niveau bas sur le signal CTRL2. De même, un niveau haut sur le signal de commande CTRL2 s'accompagne d'un niveau bas sur le signal CTRL1 pour programmer le régulateur à un niveau de sortie haut V2.In the embodiment illustrated by Figures 3 and 4, it is assumed that a high state on the signal CTRL1 indicates a programming command of the output voltage Vout of the regulator at the low level V1 and is accompanied by a low level on the CTRL2 signal. Likewise, a high level on the control signal CTRL2 is accompanied by a low level on the signal CTRL1 for program the regulator at a high output level V2.

Les transistors MP2 et MP3 sont connectés entre la borne 3 et une borne BP délivrant un signal de polarisation. Ce signal BP est fourni par un circuit de polarisation 24 constitué, par exemple, d'un transistor MOS MP5, à canal P, qui est monté en série avec une source de courant 25 entre les bornes 3 et 6. Le transistor MP5 est monté en diode, sa source étant connectée à la borne 3 et son drain étant relié à une première borne de la source de courant 25 dont l'autre borne est connectée à la masse. Le transistor MP5 a son drain également connecté au drain du transistor MP3. La source du transistor MP3 est connectée au drain du transistor MP2 dont la source est connectée à la borne 3. Le signal de polarisation BP est présent dès que le circuit est sous tension, c'est-à-dire dès qu'une tension Vbat est appliquée entre les bornes 3 et 6. La source de courant 25 est, par exemple, formée d'une résistance ou d'un transistor MOS, à canal N, monté en diode. The MP2 and MP3 transistors are connected between the terminal 3 and a BP terminal delivering a polarization signal. This signal BP is supplied by a bias circuit 24 constituted, for example, an MP5 MOS transistor, P channel, which is mounted in series with a current source 25 between terminals 3 and 6. The MP5 transistor is mounted as a diode, its source being connected to the terminal 3 and its drain being connected to a first terminal of the current source 25, the other terminal of which is connected to ground. The transistor MP5 has its drain also connected to the drain of the MP3 transistor. The source of the MP3 transistor is connected to the drain of transistor MP2 whose source is connected to the terminal 3. The BP polarization signal is present as soon as the circuit is energized, i.e. as soon as a voltage Vbat is applied between terminals 3 and 6. The current source 25 is, for example, formed by a resistor or a MOS transistor, channel N, diode mounted.

Côté transistor MN1, la grille de celui-ci est connectée d'une part au drain d'un transistor MOS MN2, à canal N, dont la source est reliée à la borne 6 et dont la grille reçoit le signal CTRL1 et, d'autre part, au drain d'un transistor MOS MN3, à canal N, dont la grille reçoit le signal CTRL2 et dont la source reçoit un signal BN de polarisation. Ce signal BN est fourni par un circuit de polarisation 26 constitué, par exemple, d'un transistor MOS MN5, à canal N, qui est monté en série avec une source de courant 27 entre les bornes 3 et 6. Le transistor MN5 est monté en diode, sa source étant connectée à la borne 6 et son drain étant relié à une première borne de la source de courant dont l'autre borne est connectée à la tension Vbat. Le transistor MN5 a son drain également connecté à la source du transistor MN3. La source de courant 27 est, par exemple, formée d'une résistance ou d'un transistor MOS, à canal P, monté en diode. Comme pour le circuit 24, le circuit 26 est actif dès que le système est sous tension.Transistor side MN1, the gate of this one is connected on the one hand to the drain of an MN2 MOS transistor, with N channel, of which the source is connected to terminal 6 and the grid of which receives the signal CTRL1 and, on the other hand, to the drain of a MOS transistor MN3, N channel, whose gate receives the signal CTRL2 and whose source receives a BN bias signal. This BN signal is supplied by a bias circuit 26 consisting, for example, of an MN5 MOS transistor, with N channel, which is connected in series with a current source 27 between terminals 3 and 6. The transistor MN5 is mounted on a diode, its source being connected to terminal 6 and its drain being connected to a first terminal of the current source the other terminal of which is connected to the voltage Vbat. The transistor MN5 has its drain also connected to the source of the transistor MN3. The current source 27 is, for example, formed a P channel resistor or MOS transistor, mounted in diode. As for circuit 24, circuit 26 is active as soon as the system is powered on.

En supposant une commutation des signaux CTRL1 et CTRL2 pour commander une augmentation du niveau de sortie Vout du régulateur, le signal CTRL1 est commuté vers l'état bas tandis que le signal CTRL2 est commuté vers l'état haut. Cette commutation classique est brusque (par exemple, de l'ordre de quelques nano-secondes). Le transistor MP2 est donc rendu passant tandis que le transistor MP3 est bloqué. Il en découle un blocage du transistor MP1. Côté transistor MN1, celui-ci est rendu passant par la mise en conduction du transistor MN3 et le blocage du transistor MN2.Assuming switching of the CTRL1 and CTRL2 signals to control an increase in the output level Vout of the regulator, signal CTRL1 is switched to low state while the signal CTRL2 is switched up. This switching classic is abrupt (for example, on the order of a few nanoseconds). The transistor MP2 is therefore turned on while the MP3 transistor is blocked. This results in a blockage of the transistor MP1. Transistor side MN1, this is made passing through the setting in conduction of transistor MN3 and blocking of transistor MN2.

Par conséquent, le condensateur Cr qui est initialement chargé depuis la dernière commutation du circuit 21 (le transistor MP1 étant précédemment passant), se décharge dans le transistor MN1. Cette décharge s'effectue sous un courant constant fixé par le courant du transistor MN4. Le signal CTRL1' qui était initialement à l'état haut décroít donc de façon linéaire avec une rampe dont la durée (par exemple, de l'ordre de quelques microsecondes) est fixée par le condensateur Cr et la valeur de la source de courant 27. Therefore, the capacitor Cr which is initially charged since the last switching of circuit 21 (the transistor MP1 being previously on), discharges into the transistor MN1. This discharge takes place under a fixed constant current by the current of transistor MN4. The signal CTRL1 'which was initially in the high state therefore decreases linearly with a ramp whose duration (for example, of the order of a few microseconds) is fixed by the capacitor Cr and the value of the power source 27.

De façon similaire, pour une commutation du signal CTRL1' dans l'autre sens, les signaux CTRL1 et CTRL2 sont inversés et un fonctionnement similaire se produit en chargeant le condensateur Cr par le transistor MP1 sous un courant contrôlé par la valeur du courant constant de la source 25.Similarly, for signal switching CTRL1 'in the other direction, the signals CTRL1 and CTRL2 are reversed and similar operation occurs by charging the capacitor Cr by transistor MP1 under a controlled current by the value of the constant current of the source 25.

On notera que, si on veut obtenir des rampes symétriques sur les signaux CTRL1' et CTRL2', le moyen le plus simple est d'utiliser des condensateurs de même valeur et des sources de courant de même valeur dans les circuits 21 et 22 de génération des rampes.Note that, if we want to obtain symmetrical ramps on signals CTRL1 'and CTRL2', the simplest way is to use capacitors of the same value and sources of current of the same value in generation circuits 21 and 22 ramps.

On notera également que, à la mise sous tension du circuit, le condensateur Cr se charge ou reste déchargé selon les états respectifs des signaux CTRL1 et CTRL2.It will also be noted that, when the circuit is energized, the Cr capacitor charges or remains discharged according to the respective states of signals CTRL1 and CTRL2.

La constitution du circuit 22 de génération de la rampe CTRL2' se déduit de la constitution du circuit 21 exposé en relation avec la figure 4. La structure est la même et il suffit d'inverser les positions respectives d'entrée des signaux CTRL1 et CTRL2. Ainsi, pour le circuit 22, le signal CTRL1 est envoyé sur les grilles respectives des transistors MP3 et MN3 tandis que le signal CTRL2 est envoyé sur les grilles respectives des transistors MP2 et MN2.The constitution of the ramp generation circuit 22 CTRL2 'is deduced from the constitution of circuit 21 exposed in relation with figure 4. The structure is the same and it suffices to invert the respective input positions of the CTRL1 signals and CTRL2. Thus, for circuit 22, the signal CTRL1 is sent on the respective grids of the MP3 and MN3 transistors while signal CTRL2 is sent to the respective gates of the transistors MP2 and MN2.

Les circuits 24 et 26 sont, de préférence, communs aux circuits 21 et 22, ceux-ci recevant des signaux BP et BN identiques.The circuits 24 and 26 are preferably common to circuits 21 and 22, these receiving identical BP and BN signals.

On notera que ce qui a été exposé ci-dessus en relation avec des transistors 12 et 14 à canal N est également valable dans le cas d'un régulateur où les transistors de commande sont à canal P. Il suffit alors d'inverser le sens des rampes de commande CTRL1' et CTRL2'.It will be noted that what has been exposed above in relation with transistors 12 and 14 with N channel is also valid in the case of a regulator where the control transistors are at channel P. It is then enough to reverse the direction of the control ramps CTRL1 'and CTRL2'.

Un avantage de la présente invention est qu'elle permet de supprimer les sous et/ou surtensions lors du changement de niveau de tension de sortie du régulateur linéaire vers une diminution ou une augmentation de ce niveau.An advantage of the present invention is that it allows to remove the under and / or overvoltages when changing output voltage level of the linear regulator to a decrease or increase in this level.

Un autre avantage de la présente invention est qu'elle respecte la structure classique d'un régulateur linéaire. Ainsi, il suffit d'intervenir sur les signaux de commande des transistors MOS du circuit de commutation de la boucle de contre-réaction pour obtenir le résultat de l'invention.Another advantage of the present invention is that it respects the classic structure of a linear regulator. So, it is enough to intervene on the control signals of the transistors MOS of the switching circuit of the feedback loop to obtain the result of the invention.

On notera que la consommation du régulateur dans son régime établi n'est pas affectée par la mise en oeuvre de l'invention. En effet, aucune modification du régime statique du régulateur n'est rendue nécessaire par la mise en oeuvre de l'invention. En particulier, les circuits de polarisation 24 et 26 sont généralement déjà prévus pour la polarisation du circuit fournissant la référence de tension Vref.Note that the consumption of the regulator in its established regime is not affected by the implementation of the invention. Indeed, no modification of the static regime of the regulator is made necessary by the implementation of the invention. In particular, the bias circuits 24 and 26 are generally already provided for the polarization of the circuit providing the voltage reference Vref.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaítront à l'homme de l'art. En particulier, les dimensionnements respectifs des transistors, des condensateurs et des sources de courant dépendent de l'application et sont à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus.Of course, the present invention is capable of various variants and modifications which will appear to the man of art. In particular, the respective dimensions of the transistors, capacitors and current sources depend on the application and are within the reach of the skilled person from functional indications given above.

De plus, bien que l'invention ait été décrite ci-dessus en relation avec un régulateur linéaire délivrant une tension positive et basé sur un transistor MOS de puissance à canal P, la présente invention peut être mise en oeuvre pour un régulateur de tension négative, basé sur l'utilisation d'un transistor de puissance à canal N. L'adaptation du circuit pour une telle application est à la portée de l'homme du métier.In addition, although the invention has been described above in connection with a linear regulator delivering a voltage positive and based on a P-channel power MOS transistor, the present invention can be implemented for a regulator of negative voltage, based on the use of a power transistor N channel. Adapting the circuit for such an application is within the reach of the skilled person.

En outre, on notera que si l'invention a été décrite ci-dessus en relation avec un régulateur pouvant sélectionner deux tensions de sortie, l'invention s'applique quel que soit le nombre de tensions sélectionnables par le régulateur. Par exemple, pour un régulateur dont le circuit de sélection de contre-réaction comporte trois transistors commandables, la mise en oeuvre de l'invention consiste à commander ces transistors au moyen de rampes selon la variation de tension souhaitée. Par exemple, on suppose un circuit à trois transistors de commande dans lequel une quatrième résistance est intercalée entre la résistance R3 et la masse, le troisième transistor de commande étant connecté entre le point milieu des troisième et quatrième résistances et la borne non-inverseuse de l'amplificateur 5. Dans un tel circuit et en reprenant les notations utilisées précédemment, le niveau V1 est obtenu quand seul le premier transistor est passant, le niveau V2 est obtenu quant seul le deuxième transistor est passant et un niveau V3 est obtenu quand seul le troisième transistor est passant. Pour passer du niveau V1 au niveau V2, on applique des rampes respectivement descendante et montante sur les grilles des premier et deuxième transistors, le troisième transistor restant bloqué. Pour passer du niveau V1 au niveau V3, on applique des rampes respectivement descendante et montante sur les grilles des premier et troisième transistors, le deuxième transistor restant bloqué. Pour passer du niveau V2 au niveau V1, on applique des rampes respectivement montante et descendante sur les grilles des premier et deuxième transistors, le troisième transistor restant bloqué. Pour passer du niveau V3 au niveau V2, on applique des rampes respectivement montante et descendante sur les grilles des deuxième et troisième transistors, le premier transistor restant bloqué, etc.In addition, it will be noted that if the invention has been described above in relation to a regulator that can select two output voltages, the invention applies whatever the number of voltages selectable by the regulator. For example, for a regulator whose feedback selection circuit has three controllable transistors, the implementation of the invention consists in controlling these transistors by means of ramps according to the desired voltage variation. For example, we assume a circuit with three control transistors in which a fourth resistor is inserted between the resistor R3 and ground, the third control transistor being connected between the midpoint of the third and fourth resistors and the non-inverting terminal of amplifier 5. In such a circuit and using the notations used previously, the level V1 is obtained when only the first transistor is on, the level V2 is obtained when only the second transistor is on and a level V3 is obtained when only the third transistor is passing. To go from level V1 to level V2, we apply descending and rising ramps respectively on the gates of the first and second transistors, the third transistor remaining blocked. To go from level V1 to level V3, we applies downward and upward ramps respectively on the gates of the first and third transistors, the second transistor remaining blocked. To go from level V2 to level V1, we apply ramps respectively rising and falling on the gates of the first and second transistors, the third transistor remaining blocked. To go from level V3 to level V2, we apply ramps respectively rising and falling on the gates of the second and third transistors, the first transistor remaining blocked, etc.

Claims

Method for controlling a linear regulator (20) of the type comprising a power MOS transistor (2), controlled by a differential amplifier (5) including a first input terminal (7) receives a reference voltage (Vref) and a second of which input terminal (8) receives, via a circuit (10 ') of switchable resistors, the output voltage (Vout) of the regulator, characterized in that it consists in organizing a switching soft of said resistances.

Control method according to claim 1, applied to a regulator in which resistors (R1, R2, R3) of a divider bridge are switched by means of at least two transistors MOS (12, 14) for control, characterized in that it consists of apply, on the respective grids of these transistors, inverted voltage ramps (CTRL1 ', CTRL2') whose direction is fixed by the switching direction.

Method according to claim 2, characterized in that that the duration of the ramps (CTRL1 ', CTRL2') is chosen to maintain, on the second input (8) of the differential amplifier (5), a voltage level corresponding substantially to the level of the reference voltage (Vref) even during the switching phases, so as not to unbalance the differential amplifier.

Linear regulator of the type comprising a transistor Power MOS (2), controlled by a differential amplifier (5) from which an input terminal (8) receives, via a resistor circuit (10 ') switchable by transistors Control MOS (12, 14), a voltage proportional to the voltage output (Vout) delivered by the regulator, characterized in that it comprises at least two generation circuits (21, 22) of inverted control ramps (CTRL1 ', CTRL2') of the respective grids said control transistors.

Regulator according to claim 4, characterized in what each ramp generation circuit (21, 22) includes, in series between two supply terminals (3, 6), two transistors (MP1, MN1) of opposite channel types, the midpoint (23) of their serial association delivering, through a storage capacitor (Cr), said voltage ramp.

Regulator according to claim 4 or 5, characterized in that the power MOS transistor (2) is of a first channel type (P), the MOS control transistors (12, 14) being of a second type of channel (N).

Regulator according to claim 4 or 5, characterized in that the power MOS transistor and the transistors Control MOS are of the same type of channel.