[go: up one dir, main page]

EP0638185B1 - Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen - Google Patents

Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen Download PDF

Info

Publication number
EP0638185B1
EP0638185B1 EP93907783A EP93907783A EP0638185B1 EP 0638185 B1 EP0638185 B1 EP 0638185B1 EP 93907783 A EP93907783 A EP 93907783A EP 93907783 A EP93907783 A EP 93907783A EP 0638185 B1 EP0638185 B1 EP 0638185B1
Authority
EP
European Patent Office
Prior art keywords
test
module
different components
boundary scan
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP93907783A
Other languages
English (en)
French (fr)
Other versions
EP0638185A1 (de
Inventor
Rolf TANNHÄUSER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wincor Nixdorf International GmbH
Original Assignee
Wincor Nixdorf International GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wincor Nixdorf International GmbH filed Critical Wincor Nixdorf International GmbH
Publication of EP0638185A1 publication Critical patent/EP0638185A1/de
Application granted granted Critical
Publication of EP0638185B1 publication Critical patent/EP0638185B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits

Definitions

  • the invention relates to a method for testing assemblies equipped with boundary scan cells and equipped with a large number of different components.
  • boundary scan cells are already integrated in many of today's components, which enable simple functional testing of multiple components simultaneously by interconnecting them to form a scan path.
  • all input and output signals of the modules on the module can be interconnected to form a scan path.
  • This scan path is routed to four or five connector pins of the module. All block input and output signals within the module can thus be stimulated or monitored using these plug pins. This allows the individual modules and their connections to be tested. Signal paths that lead to the module connector (on signal pins) cannot be checked with this. Instead, conventional function testers each require expensive pin electronics for these signal pins.
  • the method according to the invention is such that a module output signal line is connected to one or more module input signal lines by means of an adapter and that the boundary scan test method is carried out by means of the external test mode.
  • test object 4 which in the present case e.g. consists of an assembly with four components A, B, C and D, the components being equipped with boundary scan cells 10. These boundary scan cells are inserted between the pads and the internal logic of the devices and can be used for test purposes while the circuit is operating.
  • the respective shift register of one component is connected to the subsequent component via a test access port (TAP). Similar to the scan path for components on a module, test data can be inserted and extracted serially. This test method can be used to test both the functionality of the internal logic 12 of the modules and the logic and wiring 13 between the modules.
  • TAP test access port
  • a boundary scan test device is connected to the boundary scan bus 8, through which all test data and instructions are inserted serially via the pin TDI (test data input) and all test responses are serially shifted out via the pin TDD (test data output).
  • the test activities on the component are controlled by a serial protocol on a further TMS pin and the test devices can also be accessed during operation using a test clock on the TCK pin, which is independent of the system clock.
  • the TAP test access port allows control and access to test-supporting circuits within the modules.
  • the TAP controller 11 receives the serial protocol via the pin TMS and derives internal control signals from it.
  • the boundary scan test method can also be used to test the input and Use the output signal lines of the respective module successfully.
  • the device under test power supply is supplied via the input terminals 9.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

Die Erfindung bezieht sich auf ein Verfahren zum Prüfen von mit Boundary-Scanzellen ausgestatteten mit einer Vielzahl von unterschiedlichen Bauelementen bestückten Baugruppe. Durch das Boundary-Scanprüfverfahren kann sowohl die interne Logik der Bausteine, als auch die externe Logik von Bauelement zu Bauelement bzw. deren Verbindungen geprüft werden, nicht jedoch die Eingangs- und Ausgangssignalleitungen der Baugruppe. Um auch diese mit Hilfe der Boundary-Scanzellen in den Bauelementen prüfen zu können, sieht die Erfindung vor, daß mittels eines Adapters (1) jeweils eine Baugruppenausgangssignalleitung (2) mit einer oder mehreren Baugruppeneingangssignalleitungen (3) verbunden werden und daß dann der externe Prüfmodus des Boundary-Scanprüfverfahrens durchgeführt wird.

Description

    Verfahren zum Prüfen von mit einer Vielzahl von unterschiedlichen Bausteinen bestückten Baugruppen
  • Die Erfindung betrifft ein Verfahren zum Prüfen von mit Boundary-Scanzellen ausgestatteten mit einer Vielzahl von unterschiedlichen Bauelementen bestückten Baugruppen.
  • Digitale Baugruppen werden bisher mit Funktionstestern und Incircuittestern geprüft. Diese Tester benötigen zur Stimulierung und Beobachtung der Prüflingssignale Pinelektroniken, so z.B. beim Funktionstester eine Pinelektronik pro Signalpin der Baugruppe. Die Pinelektroniken sind technisch sehr aufwendig und bestimmen deshalb auch weitgehend die Hardwarekosten der Testsyteme.
  • Andererseits sind in den heutigen Bauelementen schon vielfach sogenannte Boundary-Scanzellen integriert, die eine einfache Funktionsprüfung mehrerer Bauelemente gleichzeitig durch Zusammenschalten zu einem Scanpath in einfacher Weise ermöglichen. Beim Boundary-Scanprüfverfahren lassen sich alle Eingangs- und Ausgangssignale der Bausteine auf der Baugruppe zu einem Scanpath zusammenschalten. Dieser Scanpath ist auf vier bzw. fünf Steckerpins der Baugruppe geführt. Somit können alle Bausteineingangs- und -ausgangssignale innerhalb der Baugruppe über diese Steckerpins stimuliert bzw. beobachtet werden. Dies erlaubt den Test der einzelnen Bausteine und deren Verbindungen untereinander. Signalstrecken, die jedoch zum Baugruppenstecker (auf Signalpins) führen, können damit nicht geprüft werden. Für diese Signalpins benötigen konventionelle Funktionstester vielmehr jeweils eine teuere Pinelektronik.
  • Aus IEEE TRANSACTIONS ON COMPUTER AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, Bd. 11, Nr. 1, Januar 1992, NEW YORK US, Seiten 76 - 82, wo ein Artikel "A test methodology for wafer scale systems" von D.L. LANDIS veröffentlicht ist, ist ein eingangs erwähntes entsprechendes Boundary-Scanprüfverfahren bekannt. Dabei können die interne Logik der Bausteine, als auch deren Verbindungen ("external test") geprüft werden. Es können aber nicht die Baugruppeneingangs- und die Baugruppenausgangsleitungen getestet werden.
  • Aus der EP-A-O 090 757 ist zwar eine Methode bekannt, Baugruppeneingangs- und Baugruppenausgangsleitungen zu testen. Diese Methode steht aber in keiner Verbindung mit einem Boundary-Scanprüfverfahren.
  • Aufgabe der vorliegenden Erfindung ist es daher, auch für die Prüfung von Signalstrecken zu den Signalpins ein Boundary-Scanprüfungsverfahren anzugeben, das eine Prüfung dieser Signalstrecken ohne großen Aufwand ermöglicht.
  • Zur Lösung dieser Aufgabe wird gemäß der Erfindung derart verfahren, daß mittels eines Adapters jeweils eine Baugruppenausgangssignalleitung mit einer oder mehreren Baugruppeneingangssignalleitungen verbunden wird und daß mittels des externen Prüfmodus das Boundary-Scanprüfverfahren durchgeführt wird.
  • Durch diese Maßnahmen lassen sich Funktionstester mit teurer Pinelektronik vermeiden, ohne daß die Qualität der Prüfung wesentlich verringert wird.
  • Bei der Festlegung der Kurzschlußverbindungen von Signalausgängen zu Signaleingängen der Baugruppe in diesem Adapter ist lediglich darauf zu achten, daß die kurzgeschlossenen Signalverbindungen auf Grund der Signalführung innerhalb der Baugruppe keine Kurzschlüsse durch Fertigungsfehler aufweisen können. Dies erreicht man dadurch, daß man jeweils auf der Baugruppe weit auseinanderliegende Leitungen über den Adapter miteinander verbindet.
  • Anhand der Figur wird die Erfindung näher erläutert. Die Figur zeigt den Prüfling 4, der im vorliegenden Fall z.B. aus einer Baugruppe mit vier Bausteinen A, B, C und D besteht, wobei die Bausteine mit Boundary-Scanzellen 10 ausgestattet sind. Diese Boundary-Scanzellen werden zwischen den Pads und der internen Logik der Bausteine eingefügt und können während des Betriebs der Schaltung für Testzwecke benutzt werden. Uber einen Test-Access-Port (TAP) wird das jeweilige Schieberegister des einen Bausteins mit dem jeweils darauffolgenden Baustein verbunden. Damit können ähnlich dem Scanpath bei Bauelementen auf einer Baugruppe seriell Testdaten ein- und ausgeschoben werden. Mit dieser Prüfmethode kann sowohl die Funktionsfähigkeit der internen Logik 12 der Bausteine, als auch die Logik und Verdrahtung 13 zwischen den Bausteinen geprüft werden. Zu diesem Zweck wird an dem Boundary Scan Bus 8 ein Boundary-Scantestgerät angeschlossen, durch das über den Pin TDI (Testdateninput) alle Testdaten und Instruktionen seriell eingeschoben und über den Pin TDD (Testdatenoutput) alle Testantworten seriell ausgeschoben werden. Durch ein serielles Protokoll an einem weiteren Pin TMS werden die Testaktivitäten auf dem Bauelement gesteuert und mit Hilfe eines vom Systemtakt unabhängigen Testtakts am Pin TCK kann auch während des Betriebs auf die Testeinrichtungen zugegriffen werden. Der Test-Access-Port TAP erlaubt die Steuerung und den Zugriff auf testunterstützende Schaltungen innerhalb der Bausteine. Der TAP-Controler 11 empfängt das serielle Protokoll über den Pin TMS und leitet daraus interne Steuersignale ab.
  • Nicht geprüft mit dieser Boundary-Scanmethode können jedoch die Baugruppeneingangssignalleitungen 3 und die Baugruppenausgangssignalleitungen 2 des Prüflings 4 werden.
  • Verbindet man aber mittels eines Prüfadapters 1, der die Prüflingsstecker 5, 6 sowie einen Adaptereingangsstecker 7 enthält, jeweils eine Baugruppenausgangssignalleitung 2 mit einer oder mehreren Baugruppeneinangssignalleitungen 3, so läßt sich das Boundary-Scanprüfverfahren unter Verwendung des externen Prüfmodus auch zur Prüfung der Eingangs- und Ausgangssignalleitungen der jeweiligen Baugruppe mit Erfolg verwenden. Die Prüflingsstromversorgung wird dabei über die Eingangsklemmen 9 zugeführt.

Claims (1)

  1. Verfahren zum Prüfen von mit Boundary-Scanzellen ausgestatteten mit einer Vielzahl von unterschiedlichen Bausteinen bestückten Baugruppen, dadurch gekennzeichnet, daß mittels eines Adapters (1) jeweils eine Baugruppenausgangssignalleitung (2) mit einer oder mehreren Baugruppeneingangssignalleitungen (3) verbunden wird und daß dann der externe Prüfmodus des Boundary-Scanprüfverfahrens durchgeführt wird.
EP93907783A 1992-04-28 1993-04-05 Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen Expired - Lifetime EP0638185B1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE4213905A DE4213905A1 (de) 1992-04-28 1992-04-28 Verfahren zum pruefen von mit einer vielzahl von unterschiedlichen bauelementen bestueckten baugruppen
DE4213905 1992-04-28
PCT/DE1993/000318 WO1993022724A1 (de) 1992-04-28 1993-04-05 Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen

Publications (2)

Publication Number Publication Date
EP0638185A1 EP0638185A1 (de) 1995-02-15
EP0638185B1 true EP0638185B1 (de) 1996-02-28

Family

ID=6457631

Family Applications (1)

Application Number Title Priority Date Filing Date
EP93907783A Expired - Lifetime EP0638185B1 (de) 1992-04-28 1993-04-05 Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen

Country Status (3)

Country Link
EP (1) EP0638185B1 (de)
DE (2) DE4213905A1 (de)
WO (1) WO1993022724A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4400194C1 (de) * 1994-01-05 1995-06-01 Siemens Ag Schaltungsanordnung zum Aufbereiten analoger Signale für ein Boundary-Scan-Prüfverfahren
DE10018172B4 (de) * 2000-04-12 2010-02-25 Robert Bosch Gmbh Verfahren zum Prüfen der Funktionsfähigkeit einer Leiterplatte mit programmiertem Mikrocomputer einer elektrischen Steuer- oder Regeleinrichtung
DE10018173B4 (de) * 2000-04-12 2010-03-18 Robert Bosch Gmbh Verfahren zum Prüfen der Funktionsfähigkeit einer Leiterplatte mit programmiertem Mikrocomputer einer elektrischen Steuer- oder Regeleinrichtung
DE10119869B4 (de) * 2001-04-24 2006-12-28 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum selektiven Übertragen von Informationen zu Chips auf einem Wafer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0090757A2 (de) * 1982-03-29 1983-10-05 Carrier Corporation Kundendienstprüfung für eine elektronische Steuerung
DE3313449C2 (de) * 1983-04-13 1987-01-02 Computer Gesellschaft Konstanz Mbh, 7750 Konstanz Vorrichtung zum Prüfen von Flachbaugruppen

Also Published As

Publication number Publication date
WO1993022724A1 (de) 1993-11-11
DE59301742D1 (de) 1996-04-04
DE4213905A1 (de) 1993-11-04
EP0638185A1 (de) 1995-02-15

Similar Documents

Publication Publication Date Title
DE69429741T2 (de) Analoge, selbstständige Prüfbusstruktur zum Testen integrierter Schaltungen auf einer gedruckten Leiterplatte
DE60200992T2 (de) "Timing"-Kalibrierung und -Verifikation von Testern für elektronische Schaltungen
DE69904854T2 (de) Testmodule für automatische testanordnung
DE69628143T2 (de) Jtag-prüfung eines busses unter verwendung von einsteckkarten mit jtag-logikschaltung
DE60121064T2 (de) Anordnung und verfahren zur zeitkalibrierung eines halbleiterscheibenprüfgeräts für integrierte schaltungen
DE68922695T2 (de) Diagnostika einer Leiterplatte mit einer Mehrzahl elektronischer Hybridbauelemente.
DE2556822C2 (de) Monolithische hochintegrierte Halbleiterschaltung
DE69133311T2 (de) Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
DE69030528T2 (de) Verfahren und Anordnung zum Testen von Schaltungsplatten
DE3709032C2 (de)
DE69314683T2 (de) Verfahren und Gerät zum Prüfen von Ein-/Ausgabeverbindungen des Randsteckverbinders einer Schaltkreiskarte mit Boundary Scan
DE69430637T2 (de) Vorrichtung und verfahren zum testen von integrierten schaltkreisen
DE19529489C2 (de) Kalibrierungsplatine zum Kalibrieren einer Testeinrichtung für elektronische Schaltungen
DE3788586T2 (de) Schaltung zur Prüfung des Eingangsspannungssignals für eine halbleiterintegrierte Schaltung.
DE19943941A1 (de) Programmierbare JTAG-Netzwerkarchitektur zum Unterstützen eines proprietären Debug-Protokolls
EP0126785A1 (de) Prüf- und Diagnoseeinrichtung für Digitalrechner
DE10150058A1 (de) Vorrichtung und Verfahren zum Testen einer integrierten Halbleiterschaltung
DE69720157T2 (de) System und Verfahren zur Prüfung elektronischer Geräte
EP0638185B1 (de) Verfahren zum prüfen von mit einer vielzahl von unterschiedlichen bausteinen bestückten baugruppen
DE3686989T2 (de) Verminderung des rauschens waehrend des pruefens von integrierten schaltungschips.
DE69026809T2 (de) Verfahren zur Treibersteuerung integrierter Schaltungen während der Prüfung
DE102006007439B4 (de) Halbleitereinzelchip, System und Verfahren zum Testen von Halbleitern unter Verwendung von Einzelchips mit integrierten Schaltungen
DE102006011706B4 (de) Halbleiter-Bauelement, sowie Halbleiter-Bauelement-Test-Verfahren
DE10150371A1 (de) Externe Testhilfsvorrichtung und Testverfahren einer Halbleitervorrichtung
DE69022925T2 (de) Halbleiteranordnung und Verfahren zum Test derselben.

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19941028

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB

17Q First examination report despatched

Effective date: 19950531

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB

REF Corresponds to:

Ref document number: 59301742

Country of ref document: DE

Date of ref document: 19960404

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 19960513

ET Fr: translation filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19980310

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19980420

Year of fee payment: 6

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19990405

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19990618

Year of fee payment: 7

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 19990405

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19991231

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20010201