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EP0239827A2 - Method for the control of a common memory of a multiprocessor system comprising separate microprocessor systems - Google Patents

Method for the control of a common memory of a multiprocessor system comprising separate microprocessor systems Download PDF

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Publication number
EP0239827A2
EP0239827A2 EP87103115A EP87103115A EP0239827A2 EP 0239827 A2 EP0239827 A2 EP 0239827A2 EP 87103115 A EP87103115 A EP 87103115A EP 87103115 A EP87103115 A EP 87103115A EP 0239827 A2 EP0239827 A2 EP 0239827A2
Authority
EP
European Patent Office
Prior art keywords
access
microprocessor
bus
database
systems
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP87103115A
Other languages
German (de)
French (fr)
Other versions
EP0239827B1 (en
EP0239827A3 (en
Inventor
Klaus Dr.-Phys. Pfeiffer
Wolfgang Dipl.-Ing. Kosler
Erich Dipl.-Ing. Paulmichl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Priority to AT87103115T priority Critical patent/ATE89940T1/en
Publication of EP0239827A2 publication Critical patent/EP0239827A2/en
Publication of EP0239827A3 publication Critical patent/EP0239827A3/en
Application granted granted Critical
Publication of EP0239827B1 publication Critical patent/EP0239827B1/en
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

Definitions

  • the invention relates to a method for controlling a common memory of a multiprocessor system consisting of individual microprocessor systems, in which the individual microprocessors each have an allocation device via an internal or local bus of the microprocessor system, corresponding adaptation devices and via a multiprocessor bus connected to all microprocessor systems Microprocessor system can only access for the duration of a system-specific bus access cycle, access a base area storing the database of a common, taking into account assigned priority key figures.
  • a bus control device connected to and controlled by the microprocessor represents the link to the control bus.
  • a multiprocessor bus arbiter also connected to and controlled by the microprocessor is connected to all bus arbiters of the multiprocessor system and to a priority device.
  • the multiprocessor bus allocation devices and the priority device By means of the multiprocessor bus allocation devices and the priority device, the multiprocessor bus is allocated to the corresponding microprocessor for a duration of a multiprocessor bus access cycle in a predetermined sequence in accordance with the priority code assigned to each microprocessor system.
  • a clock device assigned to each microprocessor system supplies the system components with the required clock information.
  • circuit arrangement for performing the method according to the invention is that this circuit arrangement is implemented in each of the microprocessor systems and by simply setting switches or bridges of each of the microprocesses sorsysteme can be used as a main processor or as a secondary processor. This means that only a single type of microprocessor system has to be manufactured for central control systems of different sizes in telecommunications switching systems and only a single type of microprocessor system has to be kept in stock for the replacement of failed microprocessor systems.
  • This multiprocessor access ZMB1 of the main processor system HP is used to exchange information between the microprocessor systems with one another or to access the area of the common memory which is not occupied by the database. Subsequently, the multiprocessor system NP, whose request A3 for access to the multiprocessor bus MPB has not yet been met, is assigned the multiprocessor bus MPB and a corresponding allocation information Z3 is transmitted to the subprocessor system NP. The secondary processor NP immediately accesses the multiprocessor bus MPB for the duration of an access cycle DZ.
  • a monitoring device ZÜ arranged in the allocation device ZTE monitors the duration of the access to the base area DBSp of the common memory Sp. For this purpose, the monitoring device ZÜ is informed of the start of access to the base area DBSP of the common memory SP via a line ÜL. If the maximum permissible access time is exceeded due to a faulty microprocessor system, corresponding information is generated in the monitoring device ZÜ and transmitted to the device DBZ. On the basis of this information, the current access to the base area DBSp of the common memory Sp is immediately terminated in the database allocation device DBZ and the multiprocessor bus MPB or the base area DBSp of the common memory Sp is assigned to another microprocessor system in accordance with the cyclical allocation corresponding to priority indicators.

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  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Abstract

Einem Verfahren, bei dem jedem Mikroprozessorsystem ein alle verbindender gemeinsamer Mehrprozessorbus (MPB) zyklisch in einer durch Prioritätskennzahlen vorgegebenen Reihenfolge zugeteilt wird, ist ein weiteres Verfahren überlagert, das den Zugriff eines Mikroprozessorensystems auf den die Datenbasis speichernden Bereich (DBSp) eines gemeinsamen Speichers (Sp) koordiniert. Eines der als Hauptprozessorsystem (HP) gesteuerten Mikroprozessorsysteme ist zur Aktualisierung der Datenbasis berechtigt; dagegen können alle restlichen als Nebenprozessoren (NP) gesteuerten Mikroprozessorsysteme die Datenbasisinformationen lesen. Jedes auf die Datenbasis zugreifende Mikroprozessorsystem übermittelt vor seinem Zugriff eine Meldung (M1, M2) an das Hauptprozessorsystem (HP) bzw. an alle Nebenprozessorsysteme (NP), womit verhindert wird, daß das Hauptprozessorsystem (HP) die Datenbasis noch aktualisiert, während eines der Nebenprozessorsysteme (NP) die Datenbasisinformation bereits liest.A method in which each microprocessor system is assigned a cyclically assigned common multiprocessor bus (MPB) in a sequence specified by priority codes is another method that overrides the access of a microprocessor system to the database storage area (DBSp) of a common memory (Sp ) coordinates. One of the microprocessor systems controlled as the main processor system (HP) is authorized to update the database; however, all other microprocessor systems controlled as secondary processors (NP) can read the database information. Each microprocessor system accessing the database transmits a message (M1, M2) to the main processor system (HP) or to all secondary processor systems (NP) before it is accessed, thereby preventing the main processor system (HP) from updating the database while one of the Side processor systems (NP) already reads the database information.

Description

Die Erfindung bezieht sich auf ein Verfahren zum Ansteu­ern eines gemeinsamen Speichers eines aus einzelnen Mikro­prozessorsystemen bestehenden Mehrprozessorsystems, bei dem die einzelnen Mikroprozessoren jeweils mittels einer Zuteileinrichtung über einen mikroprozessorsysteminternen bzw. lokalen Bus, entsprechende Anpassungseinrichtungen und über einen mit allen Mikroprozessorsystemen verbunde­nen Mehrprozessorbus, auf den ein Mikroprozessorsystem jeweils nur für die Dauer eines systemeigenen Buszugriffs­zyklus zugreifen kann, auf einen die Datenbasis speichern­den Basisbereich eines gemeinsamen, unter Berücksichtigung zugeteilter Prioritätskennzahlen, zugreifen.The invention relates to a method for controlling a common memory of a multiprocessor system consisting of individual microprocessor systems, in which the individual microprocessors each have an allocation device via an internal or local bus of the microprocessor system, corresponding adaptation devices and via a multiprocessor bus connected to all microprocessor systems Microprocessor system can only access for the duration of a system-specific bus access cycle, access a base area storing the database of a common, taking into account assigned priority key figures.

Aus dem Benutzerhandbuch des Mikroprozessors SAB 8086 (SAB 8086 Family, Users Manual, October 1979, MCS-86), Anhang AP 51 (A 113-A 131) ist ein Mehrprozessorsystem bekannt, bei dem drei gleichartig aufgebaute Mikropro­zessorsysteme sowie ein gemeinsamer Speicher und eine An­passungseinrichtung für den Anschluß externer Einrichtun­gen über einen Mehrprozessorbus - gebildet aus Steuer-, Adreß- und Datenleitungen - und über Leitungen für die An­forderung und Zuteilung des Mehrprozessorbusses unterein­ander verbunden sind. In jedem der Mikroprozessorsysteme verbindet ein lokaler Bus die einzelnen Systemkomponenten, wie Mikroprozessor, Anpassungeinrichtung an den Datenbus, Anpassungseinrichtung an den Adreßbus und weitere, jedoch nicht dargestellte Einrichtungen, wie z. B. lokaler Spei­cher, untereinander. Eine mit dem Mikroprozessor verbunde­ne und von diesem gesteuerte Bussteuereinrichtung stellt das Bindeglied zum Steuerbus dar. Eine ebenfalls mit dem Mikroprozessor verbundene und von diesem gesteuerte Mehr­prozessor-Buszuteileinrichtung ist mit allen Buszuteilein­richtungen des Mehrprozessorsystems sowie mit einer Priori­tätseinrichtung verbunden. Mittels der Mehrprozessor-Buszu­teileinrichtungen und der Prioritätseinrichtung wird der Mehrprozessorbus in einer vorgegebenen Reihenfolge entspre­chend der jedem Mikroprozessorsystem zugeordneten Prioritäts­kennzahl jeweils für die Dauer eines Mehrprozessorbus-Zugriffs­zyklus dem entsprechenden Mikroprozessor zugeteilt. Eine je­dem Mikroprozessorsystem zugeordnete Takteinrichtung versorgt die Systemkomponenten mit den erforderlichen Taktinformatio­nen.A multiprocessor system is known from the user manual of the microprocessor SAB 8086 (SAB 8086 Family, Users Manual, October 1979, MCS-86), appendix AP 51 (A 113-A 131), in which three microprocessor systems of the same structure as well as a common memory and one Adaptation device for the connection of external devices via a multiprocessor bus - formed from control, address and data lines - and are interconnected via lines for requesting and assigning the multiprocessor bus. In each of the microprocessor systems, a local bus connects the individual system components, such as the microprocessor, adaptation device to the data bus, Adaptation device to the address bus and other, but not shown devices, such as. B. local storage, among themselves. A bus control device connected to and controlled by the microprocessor represents the link to the control bus. A multiprocessor bus arbiter also connected to and controlled by the microprocessor is connected to all bus arbiters of the multiprocessor system and to a priority device. By means of the multiprocessor bus allocation devices and the priority device, the multiprocessor bus is allocated to the corresponding microprocessor for a duration of a multiprocessor bus access cycle in a predetermined sequence in accordance with the priority code assigned to each microprocessor system. A clock device assigned to each microprocessor system supplies the system components with the required clock information.

Sind solche Mehrprozessorsysteme für die zentralen Steu­erungen von Fernmeldevermittlungssystemen vorgesehen, müs­sen nicht nur die Zugriffe auf den Mehrprozessorbus koor­diniert, sondern auch die Zugriffe der Mikroprozessorsyste­me auf eine für alle gemeinsame und in einem entsprechen­den Bereich des gemeinsamen Speichers gespeicherte Daten­basis gesteuert werden. Des weiteren soll der Zugriffsmo­dus, der für Zugriffe auf den Mehrprozessorbus, die nicht der Aktualisierung bzw. zum Lesen der Datenbasis dienen, nicht beeinflußt werden. Da in der Datenbasis unterschied­lich große und zusammengehörige Informationsmengen gespei­chert sind, sind zum Aktualisieren oder Auslesen dieser Informationen ggf. mehrere Mehrprozessorbuszugriffe erfor­derlich. Außerdem muß sichergestellt sein, daß nicht wäh­rend des Aktualisierungsvorganges ein Lesevorgang durch­geführt wird und umgekehrt.If such multiprocessor systems are provided for the central controls of telecommunication switching systems, not only must the accesses to the multiprocessor bus be coordinated, but also the accesses of the microprocessor systems to a database that is common to all and stored in a corresponding area of the common memory. Furthermore, the access mode, which is used for accesses to the multiprocessor bus that are not used for updating or reading the database, is not to be influenced. Since different sized and related information quantities are stored in the database, several multiprocessor bus accesses may be required to update or read out this information. It must also be ensured that a reading process is not carried out during the update process and vice versa.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Ansteuern eines die Datenbasis speichernden Basisbe­reiches eines gemeinsamen Speichers anzugeben, das auf bekannte Verfahren der Mehrprozessor-Buszuteilung aufbaut und zusätzlich die Zugriffe zum Aktualisieren und Lesen zum Basisbereich eines gemeinsamen Speichers eines Mehr­prozessorsystems kollisionsfrei und Dauerblockierungen vermeidend koordiniert. Die Aufgabe wird ausgehend von der eingangs beschriebenen Anordnung durch die kennzeich­nenden Merkmale des Anspruches 1 gelöst.The invention is based on the object of specifying a method for actuating a base area of a common memory which stores the database, which is based on known methods of multiprocessor bus allocation and additionally coordinates the accesses for updating and reading to the base area of a common memory of a multiprocessor system without collisions and avoiding permanent blocking . The object is achieved on the basis of the arrangement described at the outset by the characterizing features of claim 1.

Der Vorteil des erfindungsgemäßen Verfahrens besteht insbe­sondere darin, daß ausgehend von einem Verfahren, bei dem jedem Prozessorsystem der Mehrprozessorbus zyklisch in ei­ner durch die Prioritätskennzahl vorgegebenen Reihenfolge zugeteilt wird, ein weiteres Verfahren überlagert ist, das den Zugriff der jeweiligen Mikroprozessorsysteme zum Basis­bereich im gemeinsamen Speicher steuert. Beim erfindungsge­mäßen Verfahren kann nur eines der Mikroprozessorsysteme, und zwar das als Hauptprozessorsystem gekennzeichnete Mi­kroprozessorsystem die Datenbasis im gemeinsamen Speicher aktualisieren, jedoch können die Datenbasisinformationen von allen Mikroprozessorsystemen einschließlich des Haupt­prozessorsystems gelesen werden. Jeweils für die Dauer des Aktualisierens bzw. Lesens der Datenbasisinformationen wird die zyklisch in einer durch die Prioritätskennzahlen vorgegebenen Reihenfolge ablaufende Mehrprozessorbuszu­teilung solange unterbrochen, bis der die Datenbasisinfor­mationen speichernde Bereich des gemeinsamen Speichers aktualisiert oder gelesen wurde. Anschließend wird der Mehrprozessorbus wieder zyklisch, prioritätskennzahlen­entsprechend den einzelnen Mikroprozessorsystemen zuge­teilt, sofern dieser Zuteilungsmodus nicht erneut durch einen weiteren Zugriff eines Mikroprozessorsystems auf die im gemeinsamen Speicher gespeicherte Datenbasis un­terbrochen wird. Bei plötzlich auftretenden Störungen ei­nes gerade auf die Datenbasis zugreifenden Mikroprozes­sorsystems könnte der Mehrprozessorbus für längere Zeit oder dauernd blockiert werden. Um dies zu vermeiden, wird die Dauer der Zugriffe auf die Datenbasisinformationen überwacht und bei Überschreiten der maximal zulässigen Zugriffsdauer der Mehrprozessorbus zwangsweise für ein anderes Mikroprozessorsystem freigegeben.The advantage of the method according to the invention is in particular that, starting from a method in which the multiprocessor bus is cyclically allocated to each processor system in a sequence predetermined by the priority number, another method is superimposed which controls the access of the respective microprocessor systems to the base area in the common memory . In the method according to the invention, only one of the microprocessor systems, namely the microprocessor system identified as the main processor system, can update the database in the common memory, but the database information can be read by all microprocessor systems including the main processor system. For the duration of the updating or reading of the database information, the multiprocessor bus allocation, which runs cyclically in a sequence predetermined by the priority key figures, is interrupted until the area of the common memory storing the database information has been updated or read. The multiprocessor bus is then again cyclically allocated to the individual microprocessor systems in accordance with priority indicators, provided that this allocation mode is not re-activated by another access by a microprocessor system the database stored in the common memory is interrupted. If a microprocessor system accessing the database suddenly occurs, the multiprocessor bus could be blocked for a long time or permanently. In order to avoid this, the duration of the accesses to the database information is monitored and if the maximum permissible access duration is exceeded, the multiprocessor bus is forcibly released for another microprocessor system.

Nach einer vorteilhaften Weiterbildung der Erfindung ge­mäß Patentanspruch 2 können Zugriffe gestörter oder in War­tung befindlicher Mikroprozessorsysteme auf den Mehrprozes­sorbus oder den gemeinsamen Speicher verhindert werden. Hierbei verhindert die Zuteileinrichtung im Hauptprozes­sorsystem bei Vorliegen einer den Störungszustand eines Mikroprozessorsystems anzeigenden Information - trotz even­tueller Anforderungen des gestörten Mikroprozessorsystems - ein Zugreifen des gestörten Mikroprozessorsystems sowohl auf den gemeinsamen Mehrprozessorbus als auch auf den ge­meinsamen Speicher. Sowohl die den störungsfreien Zustand als auch die den Störungszustand anzeigenden Informationen werden über spezielle Leitungen, an die alle Mehrprozes­sorsysteme angeschlossen sind, zum Hauptprozessorsystem übermittelt. Ein vorher gestörtes und anschließend als störungsfrei gekennzeichnetes Mikroprozessorsystem wird in der Zuteileinrichtung entsprechend seiner Priorität wieder in das Zuteilverfahren miteinbezogen.According to an advantageous development of the invention according to claim 2, access to the multiprocessor bus or the shared memory of microprocessor systems that are faulty or in maintenance can be prevented. In this case, the allocation device in the main processor system prevents the faulty microprocessor system from accessing both the shared multiprocessor bus and the shared memory in the presence of information indicating the fault status of a microprocessor system, despite any requirements of the faulty microprocessor system. Both the fault-free state and the information indicating the fault state are transmitted to the main processor system via special lines to which all multiprocessor systems are connected. A microprocessor system that was previously disturbed and subsequently identified as fault-free is again included in the allocation process in the allocation process in accordance with its priority.

Der Vorteil der Schaltungsanordnung zum Durchführen des erfindungsgemäßen Verfahrens gemäß Anspruch 5 besteht dar­in, daß diese Schaltungsanordnung in jedem der Mikropro­zessorsysteme implementiert ist und durch einfaches Ein­stellen von Schaltern bzw. Brücken jedes der Mikroprozes­ sorsysteme als Hauptprozessor oder als Nebenprozessor ein­setzbar ist. Damit ist für unterschiedlich große zentrale Steuerungen von Fernmeldevermittlungsanlagen nur ein ein­ziger Mikroprozessorsystemtyp zu fertigen und für den Er­satz von ausgefallenen Mikroprozessorsystemen nur ein ein­ziger Mikroprozessorsystemtyp vorrätig zu halten.The advantage of the circuit arrangement for performing the method according to the invention is that this circuit arrangement is implemented in each of the microprocessor systems and by simply setting switches or bridges of each of the microprocesses sorsysteme can be used as a main processor or as a secondary processor. This means that only a single type of microprocessor system has to be manufactured for central control systems of different sizes in telecommunications switching systems and only a single type of microprocessor system has to be kept in stock for the replacement of failed microprocessor systems.

Im folgenden wird das Verfahren anhand einer Zeichnung und ein Ausführungsbeispiel anhand einer Zeichnung näher erläutert. Dabei zeigt

  • Fig. 1 das erfindungsgemäße Verfahren anhand von Ablauf­diagrammen und
  • Fig. 2 den Aufbau der Anordnung zum Durchführen des er­findungsgemäßen Verfahrens.
The method is explained in more detail below with reference to a drawing and an exemplary embodiment with reference to a drawing. It shows
  • Fig. 1 shows the method according to the invention using flowcharts and
  • Fig. 2 shows the structure of the arrangement for performing the method according to the invention.

Fig. 1 zeigt die Verfahrensabläufe anhand von Zeitablauf­diagrammen sowohl für Zugriffe der Mikroprozessorsysteme auf den gemeinsamen Mehrprozessorbus MPB als auch für Zu­griffe auf den Basisbereich des gemeinsamen Speichers über den Mehrprozessorbus MPB. Beispielhaft sind die Verfahrens­abläufe für ein Hauptprozessorsystem HP und ein Nebenpro­zessorsystem NP dargestellt. Jedem der beiden Mikroprozes­sorsysteme HP, NP sind zwei Ablaufdiagramme zugeordnet. Das erste Ablaufdiagramm a) zeigt jeweils in zeitlicher Rei­henfolge t die Verfahrensschritte, die dem Zugriff eines Mehrprozessorsystems auf den gemeinsamen Mehrprozessorbus MPB vorangehen. Das zweite Ablaufdiagramm b) zeigt je­weils in zeitlicher Reihenfolge t Meldungen, die vor dem aktuellen Zugriff eines Mehrprozessorsystems auf den ge­meinsamen Mehrprozessorbus MPB bzw. Basisbereich des ge­meinsamen Speichers über den gemeinsamen Mehrprozessorbus MPB übermittelt werden und die eigentlichen Zugriffe auf den Mehrprozessorbus MPB bzw. den Basisbereich des gemein­ samen Speichers. Verfahrensschritte, die den Zugriff eines Mehrprozessorsystems HP, NP auf den Basisbereich eines ge­meinsamen Speichers steuern, sind durch eine waagerechte oder senkrechte Schraffur gekennzeichnet.1 shows the process sequences on the basis of timing diagrams both for access by the microprocessor systems to the common multiprocessor bus MPB and for access to the base area of the shared memory via the multiprocessor bus MPB. The process sequences for a main processor system HP and a secondary processor system NP are shown as examples. Two flowcharts are assigned to each of the two microprocessor systems HP, NP. The first flowchart a) shows, in chronological order t, the method steps which precede the access of a multiprocessor system to the common multiprocessor bus MPB. The second flow diagram b) shows, in chronological order, t messages that are transmitted before the current access of a multiprocessor system to the shared multiprocessor bus MPB or base area of the shared memory via the shared multiprocessor bus MPB and the actual accesses to the multiprocessor bus MPB or the base area of the mean seed storage. Process steps that control the access of a multiprocessor system HP, NP to the base area of a common memory are identified by horizontal or vertical hatching.

Zu Ablaufdiagrammbeginn sei vorausgesetzt, daß das Neben­prozessorsystem NP gerade einen Zugriff auf den Mehrpro­zessorbus MPB beendete. In der Mehrprozessor-Buszuteilein­richtung treffen gleichzeitig Buszugriffsanforderungen A1, A3 ein, d. h. Hauptprozessorsystem HP und Nebenprozessor­system NP wollen auf den gemeinsamen Mehrprozessorbus MPB zugreifen. Aufgrund der zyklischen, prioritätskennzahlenent­sprechenden Zuteilung erhält als nächstes Mikroprozessorsy­stem das Hauptprozessorsystem HP Zugriff zum Mehrprozessor­bus MPB. Dies wird dem Hauptprozessorsystem HP mittels ei­ner Zuteilinformation Z1 mitgeteilt, worauf das Hauptpro­zessorsystem HP sofort für die Dauer eines Zugriffszyklus DZ auf den Mehrprozessorbus MPB zugreift. Dieser Mehrprozes­sorzugriff ZMB1 des Hauptprozessorsystems HP dient dem In­formationsaustausch der Mikroprozessorsysteme untereinander oder dem Zugriff auf den nicht durch die Datenbasis belegten Bereich des gemeinsamen Speichers. Anschließend wird dem Ne­benprozessorsystem NP, dessen Anforderung A3 auf Zugriff zum Mehrprozessorbus MPB noch nicht entsprochen wurde, der Mehr­prozessorbus MPB zugeteilt und eine entsprechende Zuteilin­formation Z3 an das Nebenprozessorsystem NP übermittelt. Der Nebenprozessor NP greift sofort für die Dauer eines Zugriffs­zyklusses DZ auf den Mehrprozessorbus MPB zu. Nach Ende die­ses Mehrprozessorbuszugriffs ZMB2 liegen bereits zwei Anfor­derungen A2, A4 sowohl des Hauptprozessorsystems HP als auch des Nebenprozessorsystems NP vor, die das Zugriffsbestreben beider Mikroprozessorsysteme auf den Basisbereich des gemein­samen Speichers über den Mehrprozessorbus MPB repräsentie­ren. Entsprechend der zyklischen, prioritätskennzahlenent­ sprechenden Zuteilung wird dem Hauptprozessorsystem HP der Zugriff auf den Mehrprozessorbus MPB gewährt und dies dem Hauptprozessorsystem HP mittels der Zuteilinformation Z2 mitgeteilt. Das Hauptprozessorsystem HP greift sofort auf den Mehrprozessorbus MPB zu und sendet an alle übrigen Mikroprozessorsysteme eine Meldung M1, mit der verhindert wird, daß die restlichen Mikroprozessorsysteme auf den Ba­sisbereich des gemeinsamen Speichers zugreifen. Nach dem Absenden dieser Meldung M1 greift das Hauptprozessorsystem HP über den Mehrprozessorbus MPB auf den Basisbereich des gemeinsamen Speichers beispielsweise für die Dauer zweier Buszugriffszyklen DZ zu. Nach dem Ende dieses Mehrprozessor­buszugriffs ZDB1 wird der Mehrprozessorbus MPB entsprechend der zyklischen, prioritätskennzahlenentsprechenden Zutei­lung dem Nebenprozessorsystem NP zugeteilt und dies dem Ne­benprozessorsystem NP mittels der Zuteilinformation Z4 mit­geteilt. Das Nebenprozessorsystem NP greift sofort auf den Mehrprozessorbus MPB zu und sendet eine Meldung M2 an das Hauptprozessorsystem HP. Mittels dieser Meldung M2 wird verhindert, daß das Hauptprozessorsystem HP auf den Basis­bereich des gemeinsamen Speichers zugreift und die Daten­basis aktualisiert; dies wird solange verhindert, solange das Nebenprozessorsystem NP auf den Basisbereich des ge­meinsamen Speichers zugreift. Nach dem Absetzen der Mel­dung M2 steuert das Nebenprozessorsystem NP den Basisbe­reich des gemeinsamen Speichers an und liest dort die ent­sprechend adressierten Datenbasisinformationen. Die Dauer des Zugriffs ZDB2 auf den Basisbereich des gemeinsamen Spei­chers ist hier mit drei Buszugriffszyklen ZD angenommen.At the beginning of the flowchart, it is assumed that the secondary processor system NP has just ended access to the multiprocessor bus MPB. In the multiprocessor bus arbiter, bus access requests A1, A3 arrive at the same time, ie main processor system HP and secondary processor system NP want to access the common multiprocessor bus MPB. Due to the cyclical allocation in accordance with priority key figures, the next microprocessor system receives the main processor system HP access to the multiprocessor bus MPB. This is communicated to the main processor system HP by means of allocation information Z1, which the main processor system HP immediately accesses the multiprocessor bus MPB for the duration of an access cycle DZ. This multiprocessor access ZMB1 of the main processor system HP is used to exchange information between the microprocessor systems with one another or to access the area of the common memory which is not occupied by the database. Subsequently, the multiprocessor system NP, whose request A3 for access to the multiprocessor bus MPB has not yet been met, is assigned the multiprocessor bus MPB and a corresponding allocation information Z3 is transmitted to the subprocessor system NP. The secondary processor NP immediately accesses the multiprocessor bus MPB for the duration of an access cycle DZ. After this multiprocessor bus access ZMB2 has ended, there are already two requirements A2, A4 of both the main processor system HP and the secondary processor system NP, which represent the attempt by both microprocessor systems to access the base area of the shared memory via the multiprocessor bus MPB. According to the cyclical, priority key figures speaking allocation, the main processor system HP is granted access to the multiprocessor bus MPB and this is communicated to the main processor system HP by means of the allocation information Z2. The main processor system HP immediately accesses the multiprocessor bus MPB and sends a message M1 to all other microprocessor systems, which prevents the remaining microprocessor systems from accessing the base area of the shared memory. After this message M1 has been sent, the main processor system HP accesses the base area of the common memory via the multiprocessor bus MPB, for example for the duration of two bus access cycles DZ. After the end of this multiprocessor bus access ZDB1, the multiprocessor bus MPB is allocated to the secondary processor system NP in accordance with the cyclical allocation in accordance with the priority key figures, and this is communicated to the secondary processor system NP by means of the allocation information Z4. The secondary processor system NP immediately accesses the multiprocessor bus MPB and sends a message M2 to the main processor system HP. This message M2 prevents the main processor system HP from accessing the base area of the shared memory and updating the database; this is prevented as long as the subprocessor system NP accesses the base area of the shared memory. After the message M2 has been sent, the secondary processor system NP drives the base area of the shared memory and reads the correspondingly addressed database information there. The duration of access ZDB2 to the base area of the shared memory is assumed here with three bus access cycles ZD.

Fig. 2 zeigt diejenigen Systemkomponenten einer Anordnung, die zum Durchführen des erfindungsgemäßen Verfahrens not­wendig sind. Die Anordnung der Systemkomponenten wird an­hand - repräsentativ ausgewählt aus den gleichartig auf­ gebauten Mikroprozessorsystemen - des Aufbaus des Haupt­prozessorsystems HP näher erläutert. Ein in jedem Mikro­prozessorsystem angeordneter lokaler Bus LB, bestehend aus Steuer-, Adreß- und Datenleitungen, verbindet jeweils ei­nen Mikroprozessor MP, eine Anpassungseinrichtung AE, ei­ne Störungsannahme- bzw. Störungsabgabeeinrichtung StAE und eine Zuteileinrichtung ZTE untereinander. In dem bei­spielsweise mittels des SAB 80286 realisierten Mikropro­zessors erfolgt zentral die Steuerung des Hauptprozessor­systems HP. In der vom Mikroprozessor MP gesteuerten An­passungseinrichtung AE werden Informationen sowohl an ei­nen an diese Anpassungseinrichtung AE angeschlossenen Mehr­prozessorbus MPB übermittelt als auch empfangen. Diese An­passungseinrichtung AE sorgt für die zeitgerechte Überga­be der Informationen sowohl an den Mehrprozessorbus MPB als auch an den lokalen Bus LB.2 shows those system components of an arrangement which are necessary for carrying out the method according to the invention. The arrangement of the system components is selected based on - representative of the same built microprocessor systems - the structure of the main processor system HP explained in more detail. A local bus LB arranged in each microprocessor system, consisting of control, address and data lines, connects a microprocessor MP, an adaptation device AE, a fault acceptance or fault emission device StAE and an allocation device ZTE to one another. The main processor system HP is controlled centrally in the microprocessor implemented, for example, by means of the SAB 80286. In the adaptation device AE controlled by the microprocessor MP, information is both transmitted and received to a multiprocessor bus MPB connected to this adaptation device AE. This adaptation device AE ensures the timely transfer of the information both to the multiprocessor bus MPB and to the local bus LB.

Die Zuteileinrichtung ZTE besteht aus einer Prioritätszu­teileinrichtung ZPZ zur zyklischen, prioritätskennzahlen­entsprechenden Zuteilung des Mehrprozessorbusses MPB, ei­ner Datenbasiszuteileinrichtung DBZ zur Zuteilung des Zu­griffs auf den Basisbereich DBSp des gemeinsamen Speichers SP und aus einer Überwachungseinrichtung ZÜ, die die Dauer der Zugriffe auf den Basisbereich DBSp des gemeinsamen Speichers Sp überwacht. Von allen Prioritätszuteileinrich­tungen ZPZ der Nebenprozessorsysteme NP führen Leitungen A direkt an die Prioritätszuteileinrichtung ZPZ des Haupt­prozessorsystems HP. Auf diesen Leitungen A übermitteln die jeweiligen Nebenprozessorsysteme NP ihre Anforderungen auf Zuteilung des Mehrprozessorbusses MPB. Des weiteren führen Leitungen Z von der Prioritätszuteileinrichtung ZPZ des Hauptprozessorsystems HP zu allen Einrichtungen ZPZ der im Mehrprozessorsystem angeordneten Nebenprozessorsy­steme NP. Auf diesen Leitungen Z wird jedem Nebenprozes­ sorsystem NP die Zuteilinformation übermittelt. Nach dem Empfang dieser Information greift das jeweilige Nebenpro­zessorsystem NP sofort auf den gemeinsamen Mehrprozessor­bus MPB zu. Über den bis zur Prioritätszuteileinrichtung ZPZ geführten, und gestrichelt gekennzeichneten lokalen Bus LB teilt der Mikroprozessor MP dieser Prioritätszu­teileinrichtung ZPZ mit, welches der Mikroprozessorsyste­me des Mehrprozessorsystems sich im Störungszustand bzw. störungsfreien Zustand befindet. In der Prioritätszuteil­einrichtung ZPZ werden gestörte Mikroprozessorsysteme so­lange aus der zyklischen, prioritätskennzahlenentsprechenden Mehrprozessor-Buszuteilung ausgeschlossen, bis eine den stö­rungsfreien Zustand anzeigende Information vom Mikroprozes­sor MP an die Prioritätszuteileinrichtung ZPZ übermittelt wird.The allocation device ZTE consists of a priority allocation device ZPZ for the cyclical allocation of the multiprocessor bus MPB in accordance with the priority key figures, a database allocation device DBZ for allocation of access to the base area DBSp of the common memory SP and a monitoring device ZÜ which determines the duration of the accesses to the base area DBSp of the shared memory Sp monitors. Lines A lead directly from all the priority allocation devices ZPZ of the secondary processor systems NP to the priority allocation device ZPZ of the main processor system HP. The respective secondary processor systems NP transmit their requests for allocation of the multiprocessor bus MPB on these lines A. Furthermore, lines Z lead from the priority allocation device ZPZ of the main processor system HP to all devices ZPZ of the secondary processor systems NP arranged in the multiprocessor system. On these lines Z each side process sorsystem NP transmits the allocation information. After receiving this information, the respective secondary processor system NP immediately accesses the shared multiprocessor bus MPB. Via the local bus LB, which is routed to the priority allocation device ZPZ and identified by dashed lines, the microprocessor MP informs this priority allocation device ZPZ which of the microprocessor systems of the multiprocessor system is in the fault state or fault-free state. In the priority allocation device ZPZ, faulty microprocessor systems are excluded from the cyclical multiprocessor bus allocation corresponding to priority key figures until information indicating the fault-free state is transmitted from the microprocessor MP to the priority allocation device ZPZ.

In der Datenbasiszuteileinrichtung DBZ werden die Zugriffe auf den Basisbereich DBSp des gemeinsamen Speichers Sp ko­ordiniert. Die Mikroprozessoren MP der jeweiligen Mikropro­zessorsysteme teilen über den lokalen Bus LB der jeweiligen Datenbasiszuteileinrichtung DBZ mit, daß der nächste Zu­griff auf den Mehrprozessorbus MPB dem Zugriff auf den Ba­sisbereich DBSp des gemeinsamen Speichers Sp dient, um die dort gespeicherte Datenbasis zu aktualisieren - nur durch das Hauptprozessorsystem HP - oder die Datenbasisinformatio­nen - alle Mikroprozessorsysteme - zu lesen. Vor dem Zu­griff auf den Basisbereich DBSp des gemeinsamen Speichers Sp wird in der Datenbasiszuteileinrichtung DBZ eine Meldung erzeugt und an das Hauptprozessorsystem HP bzw. an alle Ne­benprozessorsysteme NP über den lokalen Bus LB und den Mehr­prozessorbus MPB übermittelt. Diese Meldung verhindert, daß die Datenbasis durch das Hauptprozessorsystem HP noch aktu­alisiert wird, während eines der Mikroprozessorsysteme die­se Datenbasisinformationen ausliest. Da sich der Zugriff auf den Basisbereich DBSp des gemeinsamen Speichers Sp über mehrere Mehrprozessorbus-Zugriffszyklen erstrecken kann, muß die zyklische, prioritätskennzahlenentsprechende Zu­teilung - teilt den Mehrprozessorbus MPB jeweils nur ei­nen Buszugriffszyklus lang zu - gesteuert werden. Über eine Steuerleitung ST wird eine in der Datenbasiszuteil­einrichtung DBZ erzeugte Steuerinformation solange der Prioritätszuteileinrichtung ZPZ übermittelt, bis der Zu­griff auf den Basisbereich DBSp des gemeinsamen Speichers Sp des jeweiligen Mikroprozessorsystems beendet ist. In der Prioritätszuteileinrichtung ZPZ wird entsprechend den Steuerinformationen die zyklische, prioritätskennzahlen­entsprechende Mehrprozessor-Buszuteilung angehalten oder ausgeführt.The accesses to the base area DBSp of the common memory Sp are coordinated in the database allocation device DBZ. The microprocessors MP of the respective microprocessor systems communicate via the local bus LB to the respective database allocation device DBZ that the next access to the multiprocessor bus MPB serves to access the base area DBSp of the common memory Sp in order to update the database stored there - only by the main processor system HP - or read the database information - all microprocessor systems. Before the base area DBSp of the common memory Sp is accessed, a message is generated in the database allocation device DBZ and transmitted to the main processor system HP or to all secondary processor systems NP via the local bus LB and the multiprocessor bus MPB. This message prevents the database from being updated by the main processor system HP while one of the microprocessor systems is reading this database information. Because the access can extend over several multiprocessor bus access cycles to the base area DBSp of the common memory Sp, the cyclical allocation corresponding to priority key figures - assigns the multiprocessor bus MPB for only one bus access cycle each - must be controlled. Control information generated in the database allocation device DBZ is transmitted via a control line ST to the priority allocation device ZPZ until access to the base area DBSp of the common memory Sp of the respective microprocessor system has ended. In the priority allocation device ZPZ, the cyclic multiprocessor bus allocation corresponding to the priority key figures is stopped or executed in accordance with the control information.

Eine in der Zuteileinrichtung ZTE angeordnete Überwachungs­einrichtung ZÜ überwacht die Dauer des Zugriffs auf den Ba­sisbereich DBSp des gemeinsamen Speichers Sp. Hierfür wird der Überwachungseinrichtung ZÜ über eine Leitung ÜL der Be­ginn des Zugriffs auf den Basisbereich DBSP des gemeinsa­men Speichers SP mitgeteilt. Wird aufgrund eines gestör­ten Mikroprozessorsystems die maximal zulässige Zugriffs­dauer überschritten, so wird in der Überwachungseinrich­tung ZÜ eine entsprechende Information erzeugt und an die Einrichtung DBZ übermittelt. Aufgrund dieser Information wird in der Datenbasiszuteileinrichtung DBZ der aktuelle Zugriff auf den Basisbereich DBSp des gemeinsamen Speichers Sp sofort zwangsweise beendet und der Mehrprozessorbus MPB bzw. der Basisbereich DBSp des gemeinsamen Speichers Sp entsprechend der zyklischen, prioritätskennzahlenentsprechen­den Zuteilung einem anderen Mikroprozessorsystem zugeteilt. Die Störungsannahmeeinrichtung StAE des Hauptprozessorsy­stems HP ist über jeweils eine Leitung ST mit den restli­chen Störungsabgabeeinrichtungen StAE aller Nebenprozes­ sorsysteme NP verbunden. Über diese Leitungen ST wird dem Hauptprozessorsystem HP der störungsfreie Zustand bzw. der Störungszustand aller Nebenprozessorsysteme NP mittels entsprechender Informationen mitgeteilt. In der Störungs­annahmeeinrichtung StAE werden diese Informationen aufge­sammelt und bei Zustandsänderungen dem Mikroprozessor MP des Hauptprozessorsystems HP mittels einer entsprechenden Information über den lokalen Bus LB übermittelt. Darauf­hin wird - wie bereits beschrieben - das jeweilige Mikro­prozessorsystem von der zyklischen, prioritätskennzahlen­gesteuerten Zuteilung ausgeschlossen oder wieder aufgenom­men.A monitoring device ZÜ arranged in the allocation device ZTE monitors the duration of the access to the base area DBSp of the common memory Sp. For this purpose, the monitoring device ZÜ is informed of the start of access to the base area DBSP of the common memory SP via a line ÜL. If the maximum permissible access time is exceeded due to a faulty microprocessor system, corresponding information is generated in the monitoring device ZÜ and transmitted to the device DBZ. On the basis of this information, the current access to the base area DBSp of the common memory Sp is immediately terminated in the database allocation device DBZ and the multiprocessor bus MPB or the base area DBSp of the common memory Sp is assigned to another microprocessor system in accordance with the cyclical allocation corresponding to priority indicators. The fault acceptance device StAE of the main processor system HP is connected via a line ST to the remaining fault emission devices StAE of all secondary processes sorsysteme NP connected. The main processor system HP is informed of the fault-free state or the fault state of all secondary processor systems NP via these lines ST by means of corresponding information. This information is collected in the fault acceptance device StAE and, in the event of changes in state, is transmitted to the microprocessor MP of the main processor system HP by means of corresponding information via the local bus LB. Thereupon, as already described, the respective microprocessor system is excluded from the cyclical allocation controlled by priority indicators or is resumed.

Alle Mikroprozessorsysteme und der gemeinsame Speicher SP sind über einen aus Steuer-, Adreß- und Datenleitungen auf­gebildeten Mehrprozessorbus MPB untereinander verbunden.All microprocessor systems and the common memory SP are connected to one another via a multiprocessor bus MPB formed from control, address and data lines.

Die einzelnen Systemkomponenten können beispielsweise mit folgenden integrierten Schaltungen realisiert werden:

Anpassungseinrichtung AE:   SAB 8287 (Anpassung an Daten­bus); SAB 82283 (Anpassung an Adreßbus); 82288 (Bussteuerein­richtung).
Zuteileinrichtung ZTE:   SAB 8289 (Buszuteileinrichtung) und aus TTL-NOR-Gattern und TTL-­D-Flip-Flops, die in einem kun­denspezifischen integrierten Bau­stein zusammengefaßt sind.
Störungsannahme- bzw. -abgabeeinrichtung StAE:   SAB 8254 (Zeitüberwachung) und TTL-Kippstufen.The individual system components can be implemented with the following integrated circuits, for example:

Adaptation device AE: SAB 8287 (adaptation to data bus); SAB 82283 (adaptation to address bus); 82288 (bus control device).
Allocation device ZTE: SAB 8289 (bus allocation device) and of TTL-NOR gates and TTL-D flip-flops, which are combined in a customer-specific integrated module.
Fault acceptance or delivery device StAE: SAB 8254 (time monitoring) and TTL flip-flops.

Claims (5)

1. Verfahren zum Ansteuern eines gemeinsamen Speichers eines aus einzelnen Mikroprozessorsystemen bestehenden Mehrprozessorsystems, bei dem die einzelnen Mikroprozes­soren jeweils mittels einer Zuteileinrichtung über einen mikroprozessorsysteminternen bzw. lokalen Bus, eine ent­sprechende Anpassungseinrichtung und über einen mit allen Mikroprozessorsystemen verbundenen Mehrprozessorbus, auf den ein Mikroprozessorsystem jeweils nur für die Dauer ei­nes systemeigenen Buszugriffszyklus zugreifen kann, auf einen die Datenbasis speichernden Basisbereich eines ge­meinsamen Speichers unter Berücksichtigung zugeteilter Prioritätskennzahlen zugreifen, dadurch gekenn­zeichnet, daß eines der Mikroprozessorsysteme derart als Hauptprozessorsystem (HP) und die verbleiben­den Mikroprozessorsysteme derart als Nebenprozessorsyste­me (NP) gesteuert werden, daß die im gemeinsamen Speicher (Sp) gespeicherte Datenbasis nur durch das Hauptprozessor­system (HP) aktualisierbar, die Datenbasisinformationen dagegen von allen Mikroprozessorsystemen lesbar ist, daß die Zuteileinrichtung (ZTE) im Hauptprozessorsystem (HP) vorgesehen ist und daß an die Zuteileinrichtung (ZTE) al­le Mikroprozessorsysteme ihre Buszugriffsanforderungen mittels entsprechender Informationen jeweils über hierfür vorgesehene Anforderungsleitungen A übermitteln, daß in der Zuteileinrichtung (ZTE) der Mehrprozessorbus (MPB) zyklisch in einer durch die Prioritätskennzahlen vorge­gebenen Reihenfolge jedem Mikroprozessorsystem zugeteilt wird und eine die Zuteilung repräsentierende Information an jedes Mehrprozessorsystem über jeweils hierfür vorge­sehene Zuteilleitungen (Z) übertragen wird, daß vor dem Zugriff des Hauptprozessorsystems (HP) auf den Basisbe­ reich (DBSp) im Sinne der Aktualisierung der Datenbasis das Hauptprozessorsystem (HP) über den Mehrprozessorbus (MPB) jedem Nebenprozessorsystem (NP) eine Meldung (M1) übermittelt, wodurch der Zugriff aller Nebenprozessorsy­steme (NP) auf den Mehrprozessorbus (MPB) bzw. den Basis­bereich (DBSp) solange verhindert wird, bis die Aktuali­sierung der Datenbasis durch das Hauptprozessorsystem (HP) erfolgt oder der aktuelle Zugriff mittels einer hierfür vorgesehenen Überwachungseinrichtung (ZÜ) beendet und ei­nem weiteren Nebenprozessorsystem (NP) prioritätskennzah­lenentsprechend der Mehrprozessorbuszugriff zugeteilt ist, daß vor dem Zugriff eines Nebenprozessorsystems (NP) auf den Basisbereich (DBSp) im Sinne des Lesens der Datenba­sisinformationen das jeweilige Nebenprozessorsystem (NP) dem Hauptprozessorsystem (HP) über den Mehrprozessorbus (MPB) eine Meldung (M2) übermittelt, wodurch der Zugriff des Hauptprozessorsystems (HP) auf den Mehrprozessorbus (MPB) bzw. den Basisbereich (DBSp) im Sinne des Aktuali­sierens der Datenbasis solange verhindert wird, bis alle prioritätskennzahlenentsprechend vor dem zugreifenden Ne­benprozessorsystem (NP) liegenden Nebenprozessorsysteme (NP) jeweils ihren Zugriff auf den Basisbereich (DBSp) oder die Überwachungseinrichtung (ZÜ) einen aktuellen Zugriff beenden und dem Hauptprozessorsystem (HP) den Zu­griff zum Basisbereich (DBSp) gewährt.1.Method for controlling a common memory of a multiprocessor system consisting of individual microprocessor systems, in which the individual microprocessors each by means of an allocation device via an internal or local bus of the microprocessor system, a corresponding adaptation device and via a multiprocessor bus connected to all microprocessor systems, to which a microprocessor system in each case only can access for the duration of a system-specific bus access cycle, access a base area of a common memory which stores the database, taking into account allocated priority indicators, characterized in that one of the microprocessor systems is controlled in this way as a main processor system (HP) and the remaining microprocessor systems in this way as secondary processor systems (NP), that the database stored in the common memory (Sp) can only be updated by the main processor system (HP), the database information, however, v It is legible on all microprocessor systems that the allocation device (ZTE) is provided in the main processor system (HP) and that all microprocessor systems transmit their bus access requests to the allocation device (ZTE) by means of corresponding information via request lines A provided for this purpose in the allocation device (ZTE) Multiprocessor bus (MPB) is cyclically allocated to each microprocessor system in a sequence predetermined by the priority key figures and information representing the allocation is transmitted to each multiprocessor system via respective allocation lines (Z) provided for this purpose, before the main processor system (HP) accesses the base area rich (DBSp) in the sense of updating the data base, the main processor system (HP) transmits a message (M1) to each secondary processor system (NP) via the multiprocessor bus (MPB), as a result of which all secondary processor systems (NP) have access to the multiprocessor bus (MPB) or the Basic area (DBSp) is prevented until the database is updated by the main processor system (HP) or the current access is terminated by means of a monitoring device (ZÜ) provided for this purpose and another secondary processor system (NP) is assigned priority key numbers according to the multiprocessor bus access that before the access of a secondary processor system (NP) to the base area (DBSp) in the sense of reading the database information, the respective secondary processor system (NP) transmits a message (M2) to the main processor system (HP) via the multiprocessor bus (MPB), as a result of which the main processor system (HP) can access the multiprocessor bus (MPB) or the basic area (DBSp) in mind e the updating of the database is prevented until all of the priority key figures corresponding to the accessing subprocessor system (NP) lying accessing processor systems (NP) each terminate their access to the base area (DBSp) or the monitoring device (ZÜ) a current access and the main processor system (HP) den Access to base area (DBSp) granted. 2. Verfahren nach Anspruch 1, dadurch ge­kennzeichnet, daß nach dem Übermitteln von Störungsmeldungen eines oder mehrerer Nebenprozessorsyste­me (NP) an das Hauptprozessorsystem (HP) in der Zuteil­einrichtung (ZTE) den gestörten Nebenprozessorsystemen (NP) der Mehrprozessorbus (MPB) solange nicht mehr zugeteilt wird, bis die gestörten Nebenprozessorsysteme (NP) eine den störungsfreien Zustand anzeigende Meldung dem Haupt­prozessorsystem (HP) übermitteln.2. The method according to claim 1, characterized in that after the transmission of fault messages of one or more secondary processor systems (NP) to the main processor system (HP) in the allocation device (ZTE) the faulty secondary processor systems (NP) of the multiprocessor bus (MPB) are no longer allocated until the faulty secondary processor systems (NP) become a Send the trouble-free message to the main processor system (HP). 3. Verfahren nach Anspruch 1, dadurch ge­kennzeichnet, daß alle Mikroprozessorsyste­me gleich aufgebaut sind und die Mikroprozessorsysteme als Haupt- oder Nebenprozessorsysteme (HP, NP) einstell­bar sind.3. The method according to claim 1, characterized in that all microprocessor systems are constructed identically and the microprocessor systems as main or secondary processor systems (HP, NP) are adjustable. 4. Verfahren nach Anspruch 1, dadurch ge­kennzeichnet, daß die in lokalen Speichern der Mikroprozessorsysteme gespeicherten Prioritätskenn­zahlen beliebig auf die Mikroprozessorsysteme verteilbar sind.4. The method according to claim 1, characterized in that the priority codes stored in local memories of the microprocessor systems are arbitrarily distributable to the microprocessor systems. 5. Schaltungsanordnung zum Durchführen des Verfahrens nach Anspruch 1, dadurch gekennzeich­net, daß in jedem Mikroprozessorsystem an einen durch Steuer-, Adreß- und Datenleitungen gebildeten lokalen Bus (LB) die Zuteileinrichtung (ZTE) angeschlossen ist, daß der lokale Bus (LB) in der Zuteileinrichtung (ZTE) auf ei­ne die zyklischen, prioritätskennzahlentsprechenden Mehr­prozessorzugriffe steuernde Prioritätszuteileinrichtung (ZPZ) und auf eine den Datenbasiszugriff steuernde Daten­basiszuteileinrichtung (DBZ) geführt wird, daß ein die Information zum Steuern der Prioritätszuteileinrichtung (ZPZ) liefernder Steuerausgang (St) der Datenbasiszuteil­einrichtung (DBZ) mit einem Steuereingang (St) der Prio­ritätszuteileinrichtung (ZPZ) verbunden ist und daß eine die Dauer der Datenbasiszugriffe überwachende Überwachungs­einrichtung (ZÜ) über eine eine Information über den Bus­zugriffsanfang übertragende Leitung (ÜL) bzw. eine eine In­formation über das Buszugriffsende übertragende Leitung (ÜL) mit der Datenbasiszuteileinrichtung (DBZ) verbunden ist.5. Circuit arrangement for performing the method according to claim 1, characterized in that in each microprocessor system to a local bus (LB) formed by control, address and data lines, the allocation device (ZTE) is connected, that the local bus (LB) in the allocation device (ZTE) is directed to a priority allocation device (ZPZ) controlling the cyclical, priority code number and a database allocation device (DBZ) controlling the database access, that a control output (St) of the database allocation device (DBZ) providing the information for controlling the priority allocation device (ZPZ) ) is connected to a control input (St) of the priority allocation device (ZPZ) and that a monitoring device (ZÜ) which monitors the duration of the database accesses via a line (ÜL) which transmits information about the start of the bus access or a line (ÜL) which transmits information about the end of the bus access ) With the database allocation device (DBZ) is connected.
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