DE69726832T2

DE69726832T2 - Datenlesevorrichtung und -verfahren für Mehrbitspeicherzelle

Info

Publication number: DE69726832T2
Application number: DE69726832T
Authority: DE
Inventors: Woong Lim Cheongju-si Choi
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-12-30
Filing date: 1997-06-10
Publication date: 2004-11-04
Anticipated expiration: 2017-06-11
Also published as: CN1187010A; JPH10199269A; JP3722401B2; EP0851429B1; KR19980057576A; US5943259A; KR100226746B1; EP0851429A3; DE69726832D1; CN1124608C; EP0851429A2

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Lesen von in einem Halbleiterbauteil gespeicherter Information, spezieller eine Datenlesevorrichtung und ein Datenleseverfahren für eine Mehrbitspeicherzelle zum Einlesen eines Datenwerts, der mit einem Mehrfachpegel von zwei oder mehr als zwei Pegeln in der Mehrbitspeicherzelle gespeichert ist.
Erörterung der einschlägigen Technik
Bei Halbleiterspeichern existieren, allgemein gesagt, große flüchtige Speicher, aus denen Information löschbar und in denen Information aufzeichenbar ist, sowie nichtflüchtige Speicher, in denen einmal aufgezeichnete Information dauerhaft aufbewahrt werden kann. Bei den flüchtigen Speichern existieren RAMs, in denen Daten aufzeichenbar und aus denen sie lesbar sind, und nichtflüchtige Speicher, bei denen es sich um ROMs, EPROMs (Erasable Programmable ROM) und EEPROM (Electrically Erasable Programmable ROM) handelt. Bei den nichtflüchtigen Speichern ist ein ROM ein solcher, der nicht mehr programmierbar ist, wenn Information einmal aufgezeichnet ist, und sowohl EPROMs als auch EEPROMs sind Speicher, aus denen Information löschbar und in denen Information aufzeichenbar ist. EPROMs und EEPROMs sind hinsichtlich ihrer Programmiervorgänge identisch, jedoch hinsichtlich ihrer Informationslöschvorgänge verschieden; die in einem EPROM aufgezeichnete Information wird durch einen Ultraviolettstrahl gelöscht, während die in einem EEPROM gespeicherte Information elektrisch gelöscht wird.
Von anderen Speichern werden DRAMs mit der größte Verbreitung als Mattenspeichermedien verwendet, da große Speicher einhergehend mit der Entwicklung der Informationsindustrie benötigt werden. Jedoch zeigt ein DRAM, der einen Speicherkondensator über eine vorbestimmten Größe benötigt, einen Nachteil dahingehend, dass Auffrischoperationen für den Kondensator wegen der Verwendung desselben mit bestimmten Intervallen erforderlich sind. Daher wurde unablässig an EEPROMs geforscht, die keinerlei Auffrischoperationen benötigen, um DRAMs zu ersetzen. Da jedoch ein EEPROM ebenfalls einen Datenwert entweder entsprechend "1" oder in "0" in einer Speicherzelle speichern kann, entspricht die Bauelement-Packungsdichte in eineindeutiger Weise der Anzahl der Speicherzellen. Daher besteht der Nachteil bei der Verwendung eines EEPROM als Datenspeichermedium darin, dass es am schwierigsten ist, die hohen Kosten pro Bit des Speichers zu überwinden.
Um ein solches Problem zu lösen, laufen aktuell aktive Studien an mehreren Bits pro Zelle. Eine Mehrbitspeicherzelle speichert Daten mit mehr als zwei Bits in einer Speicherzelle, um so die Datendichte auf derselben Chipfläche zu erhöhen, ohne die Größe der Speicherzelle zu verringern. Bei einer Mehrbitspeicherzelle sollten für eine jeweilige Zelle mehr als zwei Schwellenspannungspegel programmiert werden. Um z. B. pro Zelle einen Datenwert mit mehr als zwei Bits zu speichern, müssen die jeweiligen Zellen mit 2², d. h. vier Schwellenpegeln programmiert werden. Hierbei entsprechen die vier Schwellenpegel den Logikzuständen 00, 01, 10 bzw. 11. Durch genaues Einstellen der jeweiligen Schwellenpegel wird die Streuung verringert, es können mehr Pegel programmiert werden, was wiederum die Anzahl der Bits pro Zelle erhöht. Die so mit mehreren Pegeln programmierten Daten sollten mit hoher Geschwindigkeit gelesen werden.
Eine herkömmliche Datenlesevorrichtung zum Lesen einer derartigen mit mehreren Pegeln programmierten Speicherzelle wird nun unter Bezugnahme auf die beigefügte Zeichnung erläutert. Die 1 veranschaulicht ein System einer herkömmlichen Lesevorrichtung zum Lesen einer Mehrbitspeicherzelle, und die 2 veranschaulicht ein Diagramm zum Erläutern des Betriebs der herkömmlichen Lesevorrichtung zum Lesen einer Mehrbitspeicherzelle. Wenn an ein Steuergate Spannungen angelegt werden, die dazu ausreichen, einen Lesevorgang zu veranlassen, fließt zwischen einem Drain und einer Source ein Strom. Der Strom wird mit einem Bezugsstrom verglichen, und beim Lesen des Datenwerts mit mehreren Pegeln wird dieser bestimmt. Gemäß der 1 liegt ein System mit einem Leseverstärker (SA) vor, der mit einem Drainbereich in einer Einheitszelle eines EEPROM mit einem potenzialfreien Gate f, G, einem Steuergate c, G, einem Sourcebereich S und dem Drainbereich D. Der Leseverstärker SA verfügt über mehrere Bezugsströme.
Nun wird ein Verfahren zum Lesen des Datenwerts in der herkömmlichen Mehrbitspeicherzelle mit dem oben genannten System erläutert.
Es wird angenommen, dass die Speicherzelle mit Schwellenspannungen mit mehreren Pegeln programmiert wurde. D. h., dass, wie es in der 2 dargestellt ist, wenn 2-Bit-Daten aufgezeichnet werden, dieselben als eine von vier Schwellenspannungen V_T0, V_T1, V_T3, V_T4 im potenzialfreien Gate f, G programmiert sind. Unter der Bedingungen, dass an den Sourcebereich S eine Konstantspannung angelegt wird, wird eine vorbestimmte Spannung V_READ selektiv an das Steuergate c, G einer Speicherzelle angelegt, deren Datenwert gelesen werden soll. Dann fließt, entsprechend dem im potenzialfreien Gate f, G einprogrammierten Zustand ein demselben entsprechender Drainstrom I_D entsprechend dem Leseverstärker SA. Der Leseverstärker SA vergleicht den Drainstrom von der Speicherzelle mit den Mehrpegel-Bezugsströmen innerhalb des Leseverstärkers mit mehreren Pegeln, wodurch der Datenwert gelesen werden kann. D. hp, dass, gemäß der 2, dann, wenn das potenzialfreie Gate f, G einer Speicherzelle in einem EEPROM, aus dem ein Datenwert gelesen werden soll, mit der Schwellenspannung V_T0 programmiert ist, ein derselben fließender Drainstrom I_R0 durch den Leseverstärker SA fließt, wenn das potenzialfreie Gate mit der Schwellenspannung V_T1 programmiert wurde, ein derselben entsprechender Drainstrom durch den Leseverstärker SA fließt, und wenn das potenzialfreie Gate f, G mit der Schwellenspannung V_T2 programmiert wurde, ein derselben entsprechender Drainstrom durch den Leseverstärker SA fließt. Daher kann der Leseverstärker SA beim Empfangen des Drainstroms vom Drain der Mehrbitspeicherzelle den Datenwert dadurch lesen, dass er den Drainstrom mit den Mehrpegel-Bezugsströmen in ihm vergleicht.
Jedoch zeigen die herkömmliche Datenlesevorrichtung und das Datenleseverfahren zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle die folgenden Probleme, da eine vorbestimmte Spannung Vc entsprechend einer Lesebedingung an das Steuergate einer Speicherzelle angelegt wird, aus der ein Datenwert beim Auswählen derselben gelesen werden soll, und der Drainstrom von derselben mit den mehreren Pegeln im Leseverstärker beim Lesen der Daten verglichen wird.
Als Erstes muss der Leseverstärker für den Mehrpegelvergleich des Stroms von der Speicherzelle, wenn er den Datenwert liest, über die Bezugsströme mit mehreren Pegeln verfügen, was bewirkt, dass die Größe des Leseverstärkers erhöht ist, insbesondere in einem Seitenlesemodus READ, in dem mehr Bits (z. B. 512 Bits, 128 Bits) erforderlich sind, gemeinsam mit der Chipgröße.
Zweitens bewirken die mehreren Bezugsströme, die dem Leseverstärker dauernd zuzuführen sind, eine Erhöhung des Energieverbrauchs.
US 5,508,958 gibt eine Vorrichtung zum Lesen von Daten in einer Mehrbitspeicherzelle mit einem Bezugsspannungs-Erzeugungsteil aus einem Zähler und einem Digital-Analog-Wandler, einem Leseteil aus Leseverstärkern zum Erfassen, ob ein Kanal aufgrund der angelegten Spannung in einer Speicherzelle erzeugt wurde oder nicht, auf. Ferner verfügt diese bekannte Vorrichtung über einen Latchteil, der das Ausgangssignal des Zählers des Bezugsspannungs-Erzeugungsteils als Datensignal empfängt. Wenn die an das Steuergate einer Speicherzelle angelegte Bezugsspannung höher als die programmierte Schwellenspannung ist, liefert der Leseverstärker ein Ausgangssignal an die Latchstufe, um die Daten zum Ausgeben der programmierten Daten der jeweiligen Speicherzelle einzuspeichern.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, eine Vorrichtung und ein Verfahren zum Lesen von Daten in einer Mehrbitspeicherzelle zu schaffen, die es ermöglichen, den Bezugsspannungsgenerator, wie er zum Erzeugen verschiedener Bezugsspannungen erforderlich ist, zu vereinfachen und den Lesevorgang zumindest in gewissem Ausmaß zu beschleunigen.
Diese Aufgabe ist durch die Vorrichtung gemäß dem Anspruch 1 und das Verfahren gemäß dem Anspruch 8 gelöst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die beigefügten Zeichnungen, die eingeschlossen sind, um für ein weiteres Verständnis der Erfindung zu sorgen, und die in dieser Beschreibung enthalten sind und einen Teil derselben bilden, veranschaulichen Ausführungsformen der Erfindung und dienen gemeinsam mit der Beschreibung dazu, die Prinzipien der Zeichnungen zu erläutern.
In den Zeichnungen ist Folgendes dargestellt:
1 veranschaulicht ein System einer herkömmlichen Lesevorrichtung zum Lesen einer Mehrbitspeicherzelle;
2 zeigt ein Diagramm zur Verwendung beim Erläutern der Operation der herkömmlichen Lesevorrichtung zum Lesen einer Mehrbitspeicherzelle;
3 veranschaulicht ein Blockdiagramm einer Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle entsprechend einer ersten Ausführungsform der Erfindung;
4 veranschaulicht ein Detailschaltbild einer ersten Ausführungsform des in der 3 dargestellten Schaltteils;
5 veranschaulicht ein Detailschaltbild einer zweiten Ausführungsform des in der 3 dargestellten Schaltteils;
6 veranschaulicht ein Detailschaltbild des in der 3 dargestellten Taktsignal-Steuerteils;
7 veranschaulicht ein Detailschaltbild des in der 3 dargestellten Latchteils;
8 veranschaulicht ein Blockdiagramm einer Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß einer zweiten Ausführungsform der Erfindung;
9 erläutert Schwellenpegel einer n-Bit-Zelle und die entsprechenden Bezugsspannungen gemäß der Erfindung;
10 erläutert die Bezugsspannungsauswahl bei der ersten Ausführungsform der Erfindung;
11 erläutert die Bezugsspannungsauswahl bei der zweiten Ausführungsform der Erfindung;
12 erläutert das Timing verschiedener Teile, wenn die erfindungsgemäße Speicherzelle mit einem Schwellenpegel V_TH2 programmiert ist; und
13 erläutert das Timing verschiedener Teile, wenn der Datenwert mit dem höchsten Pegel gemäß der Erfindung gelesen wird.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Nun wird detailliert auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele dargestellt sind.
Die 3 veranschaulicht ein Blockdiagramm einer Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß einer ersten Ausfüh rungsform der Erfindung.
Gemäß der 3 verfügt die Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß einer ersten Ausführungsform der Erfindung über einen Bezugsspannungs-Erzeugungsteil 1 zum Erzeugen mehrerer Bezugsspannungen (2n – 1 im Fall von n Bits), einen Schaltteil 2 zum Anlegen der mehreren Bezugsspannungen vom Bezugsspannungs-Erzeugungsteil 1 an ein Steuergate in einer Speicherzelle 3 auf sukzessive Weise unter Steuerung durch den Steuerteil, der später erläutert wird, einen Leseteil 4 zum Vergleichen des in der Speicherzelle 3 aufgezeichneten Datenwerts mit einer daran angelegten Bezugsspannung mit einem Bezugswert, einen Taktsignal-Steuerteil 5 zum Empfangen eines Signals vom Leseteil 4 und eines Auswählsignals für die höchste Spannung von einem Steuerteil, der unten erläutert wird, um beim Steuern eines externen Haupttaktsignals eine logische Operation auszuführen, einen Steuerteil 6 zum Anlegen eines Bezugsspannungs-Auswählsignals an den Schaltteil 2 zum Steuern der sukzessive erzeugten Bezugsspannungen (in der Reihenfolge von einer niedrigeren Bezugsspannung zu einer höheren oder umgekehrt) und zum Erzeugen eines Datenwerts auf ein Taktsignal vom Taktsignal-Steuerteil 5 hin, und einen Datenlatchteil 7 zum Einspeichern des Datenwerts vom Steuerteil 6.
Der Steuerteil 6 verfügt über einen Ringzähler 8 zum Zählen des Taktsignals vom Taktsignal-Steuerteil 5 beim Erzeugen der Bezugssignal-Auswählsignale p₀, p₁, ..., P_n–2 und P_n–1 sowie einen n-Bit-Zähler 9 zum Zählen des Taktsignals vom Taktsignal-Steuerteil 5 beim Erzeugen eines relevanten Datenwerts.
Nun werden Detailschaltbilder der oben genannten Vorrichtungen zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle erläutert. Die 4 veranschaulicht ein Detailschaltbild einer ersten Ausführungsform des in der 3 dargestellten Schaltteils, die 5 veranschaulicht ein Detailschaltbild einer zweiten Ausführungsform des in der 3 dargestellten Schaltteils, die 6 veranschaulicht ein Detailschaltbild des in der 3 dargestellten Taktsignal-Steuerteils, und die 7 veranschaulicht ein Detailschaltbild des in der 3 dargestellten Latchteils.
Gemäß der 4 verfügt der Schaltteil 1 über mehrere Transistoren M₁, M₂, ..., M_n–1, jeweils zum Schalten der mehreren Bezugsspannungen vom Bezugsspannungs-Erzeugungsteil 1 auf sukzessive Weise auf die BezugsspannungsAuswählsignale P₀, P₁, P₂, ... und P_n–2, mit Ausnahme des Auswählsignals P_n–1 für die höchste Bezugsspannung unter den Bezugsspannungs-Auswählsignalen P₀, P₁, ..., P_n–2 und P_n–1 vom Steuerteil 6, ein ODER-Gatter IC₁, um das Auswählsignal P_n–1 für die höchste Bezugsspannung vom Steuerteil 6, ein Signal S_OUT aus dem Leseteil 4 und ein Rücksetzteil RESET einer logischen Summenoperation zu unterziehen, und einen Transistor Q₁ zum Schalten der von den mehreren Transistoren M₁, M₂, ..., M_n–1 angelegten Bezugsspannungen auf ein Signal vom ODER-Gatter IC₁ hin auf seinen Ausgangsanschluss. Der Schaltteil 2 kann über mehrere Durchgangstransistoren PTR₁, wie in der 5 dargestellt, anstelle der mehreren Transistoren M₁, M₂, ..., M_n–1 verfügen, wie sie in der 4 dargestellt sind, von denen jeder ein "hohes" Bezugssignal erzeugt.
Gemäß der 6 verfügt der Taktsignal-Steuerteil 5 über ein NOR-Gatter IC₂, um das Auswählsignal P_n–1 für die höchste Bezugsspannung vom Steuerteil 6 und das Signal S_OUT vom Leseteil 4 einer logischen Summenoperation zu unterziehen und den sich ergebenden Wert der logischen Summenoperation zu invertieren, sowie ein UND-Gatter IC₃, um ein Startsignal START, ein externes Haupttaktsignal CLOCK und ein Signal vom NOR-Gatter IC₂ einer logischen Produktoperation zu unterziehen, wenn das Taktsignal an den Steuerteil 6 angelegt wird.
Gemäß der 7 verfügt der Latchteil 7 über mehrere Flipflops. D. h., dass der Latchteil 7 über eine Verzögerungseinheit D₁ zum Verzögern des Auswählsignals P_n–1 für die höchste Bezugsspannung um eine vorbestimmte Zeitperiode, ein ODER-Gatter IC₄, um ein Signal von der Verzögerungseinheit D₁ und das Signal S_OUT vom Leseteil 4 einer logischen Summenoperation zu unterziehen, und die mehreren Flipflops F/F₀, F/F₁, ..., F/F_n–1 zum Einspeichern der Daten vom n-Bit-Zähler 9 im Steuerteil 6 unter Verwendung eines Signals vom ODER-Gatter IC₄ als Taktsignal verfügt.
Die 8 veranschaulicht ein Blockdiagramm einer Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß einer zweiten Ausführungsform der Erfindung.
Gemäß der 8 verfügt die Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß einer zweiten Ausführungsform der Erfindung über einen Decodierer 8a zum Decodieren der mehreren Bezugssignal-Auswählsignale anstelle des Ringzählers 8 im Steuerteil 6 der Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der ersten Ausführungsform der Erfindung.
Nun wird ein Leseverfahren in der Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der Erfindung erläutert.
Die 9 erläutert Schwellenpegel einer n-Bit-Zelle und die entsprechenden Bezugsspannungen gemäß der Erfindung, die 10 erläutert die Bezugsspannungsauswahl bei der ersten Ausführungsform der Erfindung und die 11 erläutert die Bezugsspannungsauswahl bei der zweiten Ausführungsform der Erfindung.
Als Ausführungsform wird ein Wert zwischen benachbarten Bezugsspannungen verwendet. Z. B. können dann, wenn die drei Schwellenpegel 2, 4, 6, 8 sind, die Bezugsspannungen 3, 5, 7 sein. Demgemäß erzeugt der Bezugsspannungs-Erzeugungsteil 1 2ⁿ – 1 Spannungen, von denen jede einem Zwischenwert benachbarter Schwellenspannungspegel entspricht, wenn eine n-Bit-Speicherzelle vorliegt. Der Steuerteil 6 steuert den Schaltteil 2 zum Ausgeben der Bezugsspannungen vom Bezugsspannungs-Erzeugungsteil 1 auf sukzessive Weise. In diesem Fall beträgt, wenn n-Bit-Schwellenpegel vorliegen, obwohl 2ⁿ – 1 Bezugsspannungen erforderlich sind, die Anzahl der Bezugsspannungs-Auswählsignale vom Steuerteil 6 2ⁿ. Daher werden die Bezugsspannungen tatsächlich durch die Bezugsspannungs-Auswählsignale P₀, P₁, P₂, ... und P_n–2 ausgewählt, jedoch mit Ausnahme des Auswählsignals P_n–1 für die höchste Bezugsspannung. D. h., dass der Steuerteil 6 den Schaltteil 2 so steuert, dass die Bezugsspannungen in der Reihenfolge von einer niedrigeren Spannung zu einer höheren Spannung ausgegeben werden, wie es in der 10 dargestellt ist, oder von einer höheren Spannung zu einer niedrigeren Spannung, wie es in der 11 dargestellt ist, was durch das folgende Verfahren erfolgt.
Wenn der Ringzähler 8 oder der Ringzähler 8a im Steuerteil 6 die hohen Bezugsspannungs-Auswählsignale in der Reihenfolge von P₀ bis P_n–1 erzeugt, werden die Transistoren M₁, M₂, ..., M_n–1 im Schaltteil 2, an die die hohen Signale angelegt wird, eingeschaltet, um die Bezugsspannungen in der Reihenfolge von einer niedrigeren zu einer höheren Spannung auszugeben, wie es in der 10 dargestellt ist. In diesem Fall wird von den Bezugsspannungs-Auswählsignalen vom Steuerteil 6 das Auswählsignal P_n–1 für die höchste Bezugsspannung nicht an einen der Transistoren im Schaltteil 2 sondern an das ODER-Gatter IC₁ im Schaltteil 2, den Taktsignal-Steuerteil 5 und den Latchteil 7 angelegt. Daher wird dann, wenn die Bezugsspannungen in der Reihenfolge von einer niedrigeren Bezugsspannung zu einer höheren Bezugsspannung erzeugt werden, wie es in der 10 dargestellt ist, die höchste Bezugspannung durch das Bezugsspannungs-Auswählsignal P_n–2 erzeugt. Umgekehrt werden, wenn der Ringzähler 8 oder der Decodierer 8a im Steuerteil 6 die hohen Bezugsspannungs-Auswählsignale in der Reihenfolge von P_n–2 bis P₀ und schließlich P_n–1 erzeugt, die Transistoren M₁, M₂, ..., M_n–1 im Schaltteil 2, an die die hohen Signal angelegt werden, eingeschaltet, um die Bezugsspannungen in der Reihenfolge von einer höheren zu einer niedrigeren Spannung auszugeben, wie es in der 11 dargestellt ist. Zum Verringern des Energieverbrauchs ist es bevorzugt, die Bezugsspannungen in der Reihenfolge von einer niedrigeren zu einer höheren Bezugsspannung zu erzeugen, wie es in der 10 dargestellt ist, da beim Lesen von Daten dieselben dadurch gelesen werden können, dass nicht immer eine Auswahl bis zur letzten Bezugsspannung erfolgt, sondern bis zur Auswahl einer mittleren Bezugsspannung.
Wenn die Bezugsspannungen auf diese Weise vom Schaltteil 2 sukzessive an das Steuergate in der Speicherzelle 3 angelegt werden, führt der Leseteil Ein/Aus-Operationen aus. In diesem Fall wird zwischen einem Sourcebereich und einem Drainbereich in der Speicherzelle 3 ein Kanal erzeugt, wenn eine Bezugsspannung über einem Schwellenpegel an das Steuergate angelegt wird, während zwischen dem Sourcebereich und dem Drainbereich in der Speicherzelle 3 kein Kanal erzeugt wird, wenn eine Bezugsspannung unter einem Schwellenpegel an das Steuergate angelegt wird. Demgemäß erzeugt der Leseteil 4 auch dann ein hohes Signal, wenn eine Bezugsspannung über einem Schwellenpegel an das Steuergate angelegt wird, und ein niedriges Signal, wenn eine Bezugsspannung unter einem Schwellenpegel an das Steuergate angelegt wird. Genauer gesagt, wird angenommen, dass der Steuerteil 6 die Bezugsspannungen in der Reihenfolge von der niedrigeren zur höheren Bezugsspannung an das Steuergate der Speicherzelle 3 anlegt, wie es in der 10 dargestellt ist, wenn die Speicherzelle in einem der 2-Bit-Schwellenpegel V_TH,0, V_TH,1, V_TH,2 und V_TH,3 Programmiert ist und drei Bezugsspannungen V_REF,0, V_REF,1 und V_REF,2 vorliegen, von denen jeder zwischen zwei benachbarte der Schwellenpegel fällt. Wenn die Bezugsspannung V_REF,0 mittels des Schaltteils 2 an das Steuergate in der Speicherzelle 3 angelegt wird, erzeugt der Leseteil 4 ein hohes Signal nur dann, wenn die Speicherzelle mit dem Schwellenpegel V_TH,0 Programmiert wurde, da der Kanal zwischen dem Sourcebereich und dem Drainbereich der Speicherzelle erzeugt wird, während der Leseteil 4 ein niedriges Signal erzeugt, wenn die Speicherzelle in einem der restlichen Schwellenpegel V_TH,1, V_TH,2 und V_TH,3 Programmiert ist. In ähnlicher Weise erzeugt der Leseteil 4, wenn die Bezugsspannung V_REF,2 durch den Schaltteil 2 an das Steuergate in der Speicherzelle 3 angelegt wird, ein niedriges Signal nur dann, wenn die Speicherzelle mit dem Schwellenpegel V_TH,3 programmiert wurde, da zwischen dem Sourcebereich und dem Drainbereich der Speicherzelle kein Kanal erzeugt wird, während der Leseteil 4 ein hohes Signal erzeugt, wenn die Speicherzelle mit einem der restlichen Schwellenpegel V_TH,0, V_TH,1, und V_TH,2 programmiert wurde. Durch Bestimmen des Ausgangssignals des Leseteils 4 immer dann, wenn eine der Bezugsspannungen an das Steuergate in der Speicherzelle angelegt wird, während die Bezugsspannung von der niedrigsten zur höchsten Spannung sukzessive entsprechend dem oben genannten Prinzip erhöht wird, und durch zählendes Erfassen des Zeitpunkts, zu dem das Ausgangssignal des Leseteils 4 auf "hoch" wechselt, erfasst die erfindungsgemäße Vorrichtung den Datenwert in einer Mehrbitspeicherzelle.
Nun wird unter Bezugnahme auf die 12 und 13 ein Leseverfahren einer Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der ersten Ausführungsform der Erfindung erläutert. Die 12 erläutert das Timing verschiedener Teile, wenn die erfindungsgemäße Speicherzelle mit dem Schwellenpegel V_TH2 programmiert ist, und die 13 erläutert das Timing verschiedener Teile, wenn der Datenwert mit dem höchsten Pegel gemäß der Erfindung gelesen wird.
Wenn der Taktsignal-Steuerteil 5 ein externes Haupttaktsignal CLOCK, dann ein Rücksetzsignal RESET und ein Startsignal START empfängt, erzeugt ein Taktsignal für den Steuerteil 6. Der Steuerteil 6 zählt dann das Taktsignal, um ein Bezugsspannungs-Auswählsignal und ein 2-Bit-Datensignal zu erzeugen. D. h., dass der Ringzähler im Steuerteil 6 dafür sorgt, dass die niedrigste Bezugsspannung V_REF,0 erzeugt wird und über den Schaltteil 2 an die Speicherzelle 3 angelegt wird, und dass dann der n-Bit-Zähler 9 im Steuerteil 6 den Datenwert 00 erzeugt. Wenn der Leseteil 4 die Bezugsspannung V_REF,0 empfängt, erzeugt er demgemäß ein niedriges Signal, da die Speicherzelle 3 mit dem Schwellenpegel V_TH,2 programmiert ist. Da alle Signale S_OUT vom Leseteil 4 und das Bezugsspannungs-Auswählsignal P_n–1 vom Steuerteil 6 "niedrig" sind, erzeugt das NOR-Gatter IC₂ im Taktsignal-Steuerteil 6 ein hohes Signal, so dass das UND-Gatter IC₃ im Taktsignal-Steuerteil 5 weiterhin das externe Haupttaktsignal CLOCK an den Steuerteil 6 anlegt. Der Steuerteil 6, der das an ihn angelegte Taktsignal kontinuierlich entsprechend dem oben genannten Prozess zählt, geht zur nächsten Operation weiter. D. h., dass der Steuerteil 6 den Ringzähler 8 so steuert, dass das Bezugsspannungs-Auswählsignal P₁ mit einer zweiten ansteigenden Flanke des Taktsignals erzeugt wird, um die nächste Bezugsspannung V_REF,1 zu erzeugen, wobei diese im Bezugsspannungs-Erzeugungsteil 1 erzeugte Bezugsspannung V_REF,1 an die Speicherzelle 3 gelegt wird, damit der n-Bit Zähler 9 den Datenwert 01 erzeugt. Selbst wenn die Bezugsspannung V_REF,1 empfangen wird, erzeugt der Leseteil 4 ein niedriges Signal, da die Speicherzelle 3 mit dem Schwellenpegel V_TH,2 programmiert ist. Da alle Signale S_OUT vom Leseteil 4 und das Bezugsspannungs-Auswählsignal P_n–1 vom Steuerteil 6 "niedrig" sind, erzeugt das NOR-Gatter IC₂ im Taktsignal-Steuerteil 5 ein hohes Signal, so dass das UND-Gatter IC₃ im Taktsignal-Steuerteil 5 weiterhin das externe Haupttaktsignal CLOCK an den Steuerteil 6 anlegt. Dann steuert der Steuerteil 6 den Ringzähler 8 und den n-Bit-Zähler 9 so, dass dafür gesorgt wird, dass die im Bezugsspannung-Erzeugungsteil 1 erzeugte Bezugsspannung V_REF,2 über den Schaltteil 2 an die Speicherzelle 3 angelegt wird, um den Datenwert 10 entsprechend einer dritten ansteigenden Flanke des Taktsignals zu erzeugen. Wenn der Leseteil 4 die Bezugsspannung V_REF,2 empfängt, erzeugt er ein hohes Signal, da die Speicherzelle 3 mit dem Schwellenpegel V_TH,2 programmiert wurde. Da das Signal S_OUT des Leseteils 4 ein hohes Signal ist, erzeugt das NOR-Gatter IC₂ im Taktsignal-Steuerteil 5 unabhängig vom Bezugsspannungs-Auswählsignal P_n–1 vom Steuerteil 6 ein niedriges Signal. Daher legt das UND-Gatter IC₃ im Taktsignal-Steuerteil 5 das externe Haupttaktsignal CLOCK nicht an den Steuerteil 6 an. Wenn an den Steuerteil 6 kein Taktsignal angelegt wird, werden alle Teile der Lesevorrichtung initialisiert, und der Latchteil 7 liefert den Datenwert 10, wie er abschließend im n-Bit-Zähler 9 des Steuerteils 6 erzeugt wurde, als Lesedatenwert.
Gemäß dem oben genannten Verfahren werden 2ⁿ – 1 Pegelwerte erfasst, mit Ausnahme des höchsten Pegelwerts in der programmierten Mehrbitspeicherzelle, und der verbliebene höchste Pegelwert wird durch ein Verfahren erfasst, wie es in der 13 dargestellt ist.
D. h., dass dann, wenn die Speicherzelle mit dem höchsten Schwellenpegel V_TH,3 Programmiert ist, selbst dann, wenn der Steuerteil 6 ein Bezugsspannungs-Auswählsignal zum Anlegen der höchsten Bezugsspannung V_REF,2 an die Speicherzelle 3 erzeugt, der Leseteil 4 ein niedriges Signal erzeugt. Wenn der Leseteil 4 auf diese Weise das niedrige Signal erzeugt, fährt auch der Taktsignal-Steuerteil 5 damit fort, das externe Taktsignal an den Steuerteil 6 anzulegen. Dann zählen der Ringzähler 8 und der n-Bit-Zähler 9 im Steuerteil 6 jeweils das Taktsignal, um das höchste Bezugsspannungs-Auswählsignal P_n–1 vom Wert "hoch" zu erzeugen und den Datenwert 11 bei der vierten ansteigenden Flanke des Taktsignals an den Latchteil 7 zu liefern. Das NOR-Gatter IC₂ im Taktsignal-Steuerteil 5 erzeugt dann ein niedriges Signal zum Stoppen des Anlegens des externen Taktsignals an den Steuerteil 6 selbst dann, wenn im Leseteil 4 das niedrige Signal erzeugt wird. Gemäß dem oben genannten Verfahren kann der Latchteil 7 schließlich den Datenwert 11 liefern.
Andererseits ist das Leseverfahren der Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der zweiten Ausführungsform der Erfindung identisch mit dem Leseverfahren der Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der ersten Ausführungsform der Erfindung, jedoch mit Ausnahme des Betriebs des Steuerteils 6. D. h., dass an den Decodierer 8a bei der zweiten Ausführungsform nicht das Taktsignal vom Taktsignal-Steuerteil 5 angelegt wird, sondern das Datensignal vom n-Bit-Zähler 9, wenn das Bezugsspannungs-Auswählsignal decodiert wird.
Wie erläutert, zeigen die Vorrichtung und das Verfahren zum Lesen von Daten in einer Mehrbitspeicherzelle gemäß der Erfindung die folgenden Vorteile.
Erstens kann die Größe des Leseverstärkers verkleinert werden, da ein Datenwert durch sukzessives Anlegen von Bezugsspannungen an ein Steuergate einer mit mehreren Pegeln programmierten Speicherzelle angelegt wird, was eine Erleichterung dahingehend schafft, dass der Leseverstärker lediglich die Erzeugung einer Spannung in der Mehrbitspeicherzelle ermitteln muss.
Zweitens trägt das Erfordernis des Anlegens nur einer Bezugsspannung von bestimmtem Wert an den Leseverstärker dazu bei, den Energieverbrauch zu senken.
Der Fachmann erkennt, dass an der Vorrichtung und am Verfahren zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle gemäß der Erfindung verschiedene Modifizierungen und Variationen vorgenommen werden können, ohne vom Grundgedanken oder vom Schutzumfang der Erfindung abzuweichen. So soll die Erfindung die Modifizierungen und Variationen derselben abdecken, vorausgesetzt, dass sie in den Schutzumfang der beigefügten Ansprüche und deren Äquivalente fallen.

Claims

Vorrichtung zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle (3), mit: – einem Bezugsspannungs-Erzeugungsteil (1) zum Erzeugen mehrerer Bezugsspannungen (V_ref0, Vref₁, ...); – einem Schaltteil (2) zum sukzessiven Anlegen der mehreren Bezugsspannungen (V_ref0, Vref₁, ...) vom Bezugsspannungs-Erzeugungsteil (1) an ein Steuergate einer Speicherzelle (3); – einem Leseteil (4) zum Erzeugen eines Signals (S_OUT), das einen in der Speicherzelle (3) gebildeten Kanal jedesmal dann anzeigt, wenn eine der Bezugsspannungen (V_ref0, Vref₁, ...) an sie angelegt wird; – einem Taktsignal-Steuerteil (5), um das Signal (S_OUT) vom Leseteil (4) und ein Auswählsignal (P_n–1) für die höchste Bezugsspannung einer logischen Operation beim Steuern eines externen Haupttaktsignals (CK) zu unterziehen; – einem Steuerteil (6) zum Steuern des Schaltteils (2) zum Anlegen der Bezugsspannungen (V_ref0, Vref₁, ...) auf sukzessive Weise an das Steuergate der Speicherzelle (3), zum Steuern des Auswählsignals (P_n–1) für die höchste Bezugsspannung, das an den Taktsignal-Steuerteil (5) anzulegen ist, und zum Erzeugen eines Datenwerts (11) auf das Taktsignal (CK) vom Taktsignal-Steuerteil (5) hin; und – einem Latchteil (7) zum Einspeichern des Datenwerts (11) vom Steuerteil (6) auf das Signal (S_OUT) vom Leseteil hin und auf das Auswählsignal (P_n–1) für die höchste Bezugsspannung hin.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Steuerteil (6) Folgendes aufweist: – einen Ringzähler (8) zum Zählen des Taktsignals vom Taktsignal-Steuerteil (5) beim Steuern der Erzeugung des Bezugsspannungs-Auswählsignals im Schaltteil (2); und – einen n-Bit-Zähler (9) zum Zählen des Taktsignals vom Taktsignal-Steuerteil (5) bei der Erzeugung eines relevanten Datenteils.
Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass der Steuerteil (6) über einen Decodierer (8a) zum Decodieren der mehreren Bezugsspan nungs-Auswählsignale anstelle des Ringzählers (8) verfügt.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Schaltteil (2) Folgendes aufweist: – mehrere Transistoren (M₁, M₂, ..., M_n–1) zum jeweiligen Schalten der mehreren Bezugsspannungen (V_ref0, Vref₂, ... V_refn–2) vom Bezugsspannungs-Erzeugungsteil (1) auf sukzessive Weise das Bezugsspannungs-Auswählsignal (P₀, P₁, ... P_n–2) hin mit Ausnahme des höchsten Bezugsspannungs-Auswählsignals (P_n–1) der Bezugsspannungs-Auswählsignale vom Steuerteil (6); – ein ODER-Gatter (IC₁) um das höchste Bezugsspannungs-Auswählsignal (P_n–1) vom Steuerteil (6), ein Signal (S_OUT) vom Leseteil (4) und ein Rücksetzsignal einer logischen Summenoperation zu unterziehen; und – einen Transistor (Q1) zum Schalten der von den mehreren Transistoren (M₁, M₂, ...) angelegten Bezugsspannungen (V_ref0, Vref₁, ...) an seinen Ausgangsanschluss auf ein Signal vom ODER-Gatter (IC₁) hin.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass der Schaltteil (2) über mehrere Durchlasstransistoren (PTR1, ...) anstelle der mehreren Transistoren (M₁, M₂, ...) verfügt.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Taktsignal-Steuerteil (5) Folgendes aufweist: – ein NOR-Gatter (IC₂), um das höchste Bezugsspannungs-Auswählsignal (P_n–1) vom Steuerteil (6) und das Signal (S_OUT) vom Leseteil (4) einer logischen Summenoperation zu unterziehen und das sich aus dieser ergebende Signal zu invertieren; und – ein UND-Gatter (IC₃), um ein Startsignal, ein externes Haupttaktsignal und ein Signal vom NOR-Gatter (IC₂) beim Anlegen des Taktsignals an den Steuerteil (6) einer logischen Produktoperation zu unterziehen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Latchteil (7) Folgendes aufweist: – eine Verzögerungseinheit (D1), um das höchste Bezugsspannungs-Auswählsignal (P_n–1) für eine vorbestimmte Zeitperiode zu verzögern; – ein ODER-Gatter (IC₄), um ein Signal von der Verzögerungseinheit (D1) und das Signal (S_OUT) vom Leseteil (4) einer logischen Summenoperation zu unterziehen; und – mehrere Flipflops (F/F₀, F/F₁, ...), um den Datenwert vom n-Bit-Zähler (9) im Steuerteil (6) unter Verwendung eines Signals vom ODER-Gatter (IC₄) als Taktsignal einzuspeichern.
Verfahren zum Lesen eines Datenwerts in einer Mehrbitspeicherzelle, mit den folgenden Schritten: (1) Empfangen eines externen Haupttaktsignals; (2) Sukzessives Erzeugen von Daten durch einen Taktsignalzähler (9) auf das Haupttaktsignal hin; (3) Sukzessives Erzeugen von Bezugsspannungs-Auswählsignalen (P₀, P₁, ..., P_n–1) zum Steuern des sukzessiven Anlegens mehrerer Bezugsspannungen (V_ref0, Vref₁, ..., V_refn–2) an ein Steuergate einer Speicherzelle (3); (4) Lesen der Speicherzelle (3) immer dann, wenn eine der Bezugsspannungen (V_ref0, Vref₁, V_refn–2) an das Steuergate der Speicherzelle (3) angelegt wird; (5) Sperren des Haupttaktsignals und Einspeichern des Datenwerts, der durch das jüngste Taktsignal erzeugt wird; (a) entweder dann, wenn sich das Ausgangssignal (S_OUT) eines Leseteils (3) ändert (b) oder dann, wenn das höchste Bezugsspannungs-Auswählsignal (P_n–1) erzeugt wird; und (6) Ausgeben des eingespeicherten Datenwerts als in der Speicherzelle (3) programmierter Datenwert.
Verfahren nach Anspruch 8, bei dem die Anzahl der erzeugten Bezugsspannungen (V_ref) 2ⁿ – 1 beträgt, wenn die Speicherzelle (3) mit n Bits programmiert wurde, und die Bezugsspannungen (V_ref) in der Reihenfolge von einer niedrigeren zu einer höheren Spannung erzeugt werden und Daten in einer Reihenfolge von einem niedrigeren zu einem höheren Datenwert erzeugt werden.