DE69615995T2

DE69615995T2 - Elektrisch löschbarer und programmierbarer festwertspeicher mit nichtuniformer dieelektrischer dicke

Info

Publication number: DE69615995T2
Application number: DE69615995T
Authority: DE
Inventors: Di-Son Kuo; Satyendranath Mukherjee; Mark Simpson; Len-Yuan Tsou
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1995-06-28
Filing date: 1996-06-14
Publication date: 2002-04-25
Anticipated expiration: 2016-06-15
Also published as: US5606521A; WO1997001847A3; DE69615995D1; EP0777902A3; WO1997001847A2; EP0777902A2; KR970705820A; EP0777902B1; JPH10505464A

Description

DER ERFINDUNG ZUGRUNDE LIEGENDER ALLGEMEINER STAND DER TECHNIK

Die vorliegende Erfindung bezieht sich auf eine elektrisch löschbare und programmierbare Festwertspeicher-(EEPROM)-Zelle mit
einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps,
einer zweiten Halbleiterschicht des ersten Leitfähigkeitstyps, welche auf der ersten Schicht aufgebracht ist und ein niedrigeres Dotierungsniveau als dieses der ersten Schicht aufweist, wobei die erste und die zweite Schicht zusammen einen Sourcebereich der EEPROM-Zelle bilden,
einer dritten Halbleiterschicht eines zweiten, entgegengesetzten Leitfähigkeitstyps, welche auf der zweiten Schicht angeordnet ist und sich bis zu einer Oberfläche der EEPROM-Zelle erstreckt,
einer vierten, oberflächenangrenzenden Halbleiterschicht des ersten Leitfähigkeitstyps, welche in der dritten Schicht lokal vorgesehen ist und einen Drainbereich der EEPROM-Zelle bildet,
einem Graben, welcher sich durch die dritte und vierte Schicht und zum Teil in die zweite Schicht erstreckt, wobei der Graben einen Boden und Seitenwände aufweist,
einem Kanalbereich, welcher in einem Teil der dritten Schicht in Angrenzung an eine Seitenwand des Grabens angeordnet ist und sich von der zweiten bis zur vierten Zone erstreckt,
einem Gatedielektrikum, mit welchem die Seitenwände und der Boden des Grabens versehen sind,
einem schwebenden Gate, welches auf dem Gatedielektrikum vorgesehen ist und sich in Angrenzung an die Seitenwände und den Boden des Grabens erstreckt,
einem Intergatedielektrikum, mit welchem zumindest eine Innenseitenwand und der Boden des schwebenden Gates versehen sind, sowie
einem Steuergate, welches auf dem Intergatedielektrikum vorgesehen und von dem Kanalbereich durch das schwebende Gate getrennt ist.
EEPROM-Anordnungen und Verfahren zur Herstellung solcher Anordnungen sind im Allgemeinen vom Stand der Technik her bekannt. Bezeichnenderweise weist eine EEPROM-Anordnung ein schwebendes Gate und ein Steuergate auf, die beide typischerweise aus polykristallinem Silicium hergestellt sind, welches zur Leitendmachung desselben mit einem geeigneten Material dotiert ist. Ein typisches Dotiermaterial ist Phosphor.
Das schwebende Gate ist durch eine Gateisolierungsschicht aus Isolatormaterial, wie zum Beispiel Siliciumdioxid, von einem Substratbereich getrennt, während der Substratbereich eine Source- und eine Drainzone mit einem dazwischen vorgesehenen Kanalbereich aufweist. Das schwebende Gate und das Steuergate sind durch ein Intergatedielektrikum, bezeichnenderweise Siliciumdioxid, getrennt. Die EEPROM-Anordnung arbeitet nach dem folgenden Grundprinzip: die Ladung wird auf dem schwebenden Gate auf kapazitive Weise gespeichert und kann, wie in U.S. Patent Nr. 5 146 426 beschrieben, später elektrisch gelöscht werden.
Es stehen viele unterschiedliche, auf einem Graben basierende EEPROM- Bauelementstrukturen, wie zum Beispiel die in dem Japanischen Patent Nr. 3-280580 beschriebene, welche eine aus zwei hintereinander geschalteten Transistoren bestehende Speicherzelle zeigt, zur Verfügung. Eine Seite des Grabens ist durch einen Stapelgate- MOSFFT dargestellt. Die andere Seite des Grabens ist durch einen Einzelgate-MOSFET dargestellt. Die Gatestrukturen sind am Boden des Grabens voneinander getrennt.
Das Japanische Patent Nr. 1-81368 zeigt eine EEPROM-Anordnung, wobei die Kanalzone auf der Oberseite des Substrats vorgesehen ist und sich nur die Tunneloxidschicht und die erste Polysiliciumschicht in den Graben erstrecken. Die Polykristallzwischenschicht und die zweite Polysiliciumschicht sind außerhalb des Grabens angeordnet.
Ein weiteres Ausführungsbeispiel ist in U.S. Patent Nr. 4 990 979 dargestellt, welches eine, auf einem Graben basierende EEPROM-Anordnung zeigt, wobei zwei Speicherzellen sich einen einzelnen Graben teilen. Zudem befindet sich die Kanalzone auf der Oberseite des Substrats, und die Gateoxid- und Tunneloxidschicht sind separat ausgebildet.
Eine kompakte EEPROM-Anordnung, wie zum Beispiel die in U.S. Patent Nr. 5 146 426 beschriebene, weist ein isoliertes Steuergate sowie ein isoliertes, schwebendes Gate auf, welches in einem Graben innerhalb eines Halbleiterkörpers ausgebildet ist. Eine an die Oberfläche angrenzende Drainzone ist entlang einem oberen Teil einer Seitenwand des Grabens vorgesehen, während eine Sourcezone entlang dem unteren Teil der Seitenwand des Grabens ausgebildet ist, wobei sich eine Kanalzone entlang der Seitenwand des Grabens zwischen der Source- und der Drainzone erstreckt. Die Anordnung wird über die Grabenseitenwand, welche in Angrenzung an die Kanalzone vorgesehen ist, programmiert und über eine Eckzone im Boden des Grabens gelöscht, indem eine lokalisierte, hohe Dichte des elektrischen Feldes in der Eckzone während des Löschvorgangs erzeugt wird.
Eine weitere, auf einem Graben basierende EEPROM-Anordnung, wie in U.S. Patent Nr. 5 386 132 offenbart, weist ein schwebendes Gate auf, welches sich über dem oberen Ende des Drains erstreckt und von dem Drain durch eine dielektrische Schicht, welche dünner als das Gatedielektrikum auf den Seitenwänden des Grabens ist, getrennt ist.
Da der Einsatz von EEPROM-Anordnungen weiter zunimmt, ist es wichtig, dass die Programmierungsgeschwindigkeit über die einer konventionellen EEPROM- Anordnung hinaus erhöht wird. Keine dieser EEPROM-Anordnungen bietet eine wesentlich hohe Programmierungsgeschwindigkeit unter Beibehaltung der auf einem Graben basierenden Konfiguration.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine der Aufgaben der vorliegenden Erfindung, eine EEPROM- Anordnung vorzusehen, bei welcher der Programmierungs- und Lesevorgang bei einer höheren Geschwindigkeit als bei früheren EEPROM-Anordnungen durchgeführt wird.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine EEPROM- Anordnung vorzusehen, bei welcher die Programmierungs- und die Löschfunktion in eine vertikale Monozellenstruktur kompakter Größe effektiv integriert sind.
Gemäß der vorliegenden Erfindung werden diese Aufgaben durch eine einzigartige Konfiguration einer EEPROM-Anordnung erfüllt, bei welcher Kompaktheit, niedrige Betriebsspannung, hohe Beanspruchungsdauer und schnelle Programmierungsgeschwindigkeit als Merkmale in einer vertikalen Monozellen-EEPROM-Anordnung vereint sind
Eine EEPROM-Anordnung gemäß der Erfindung ist dadurch gekennzeichnet, dass der Teil des Gatedielektrikums, mit welchem eine erste Seitenwand versehen ist, eine andere Stärke als diese des Gatedielektrikums, mit welchem die anderen Seitenwände versehen sind, aufweist. Die Stärke des Dielektrikums ist zumindest entlang einer Seitenwand ungleichmäßig vorgesehen. Daher kann das Potential der ersten Polysiliciumschicht durch die angelegte Spannung der zweiten Polysiliciumschicht effektiver erhöht werden als in einer Anordnung, welche eine gleichmäßig dünne, dielektrische Schicht auf allen Seitenwänden aufweist.
Die Erfindung zeichnet sich demzufolge durch einen Aufbau, eine Kombination aus Elementen und eine Anordnung von Teilen aus, welche bei dem nachfolgend dargestellten Aufbau durch Beispiele erläutert werden, wobei der Schutzumfang der Erfindung in den Ansprüchen angegeben ist.

KURZBESCHREIBUNG DER ZEICHNUNG

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
Fig. 1 - einen Querriss der Seitenwände 20b und 20d einer EEPROM- Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 - einen weiteren Querriss der Seitenwände 20a und 20c der EEPROM-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung;
Fig. 3 - einen Grundriss einer EEPROM-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung; sowie
Fig. 4 - einen Querriss einer EEPROM-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Die Fig. 1, 2 und 3 zeigen eine, einen einzelnen Transistor aufweisende und auf einem Graben basierende, elektrisch löschbare und programmierbare Festwertspeicher- (EEPROM)-Zelle 10 gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Zelle 10 ist in einem Halbleiterkörper mit einer ersten Halbleiterschicht 12 eines ersten Leitfähigkeitstyps (in diesem Falle des n-Typs) und einem Dotierungsniveau von etwa 10¹&sup9; at/cm³ oder höher ausgebildet. Die Halbleiterschicht 12 kann auch p-leitend sein und ein Dotierungsniveau von 10¹&sup8; at/cm³ oder darunter aufweisen. Die Zelle 10 sieht ebenfalls eine zweite Halbleiterschicht 14 des ersten Leitfähigkeitstyps (in diesem Falle des n-Typs) auf der ersten Schicht mit einer geringeren Dotierungsstärke von etwa 10¹&sup8; at/cm³ und einer Dicke von etwa 0,5 u vor. Erste und zweite Schicht bilden die Sourcezone der EEPROM- Zelle. Eine dritte Halbleiterschicht 16 eines zweiten Leitfähigkeitstyps (in diesem Falle des p-Typs) ist auf der zweiten Schicht 14 vorgesehen und erstreckt sich bis zu der Oberfläche von Zelle 10. Die Dicke dieser Schicht beträgt etwa 0,6-1,0 u und ihr Dotierungsniveau etwa 5 · 10¹&sup7; at/cm³. Eine vierte, an die Oberfläche angrenzende, stark dotierte Halbleiterschicht 18 des ersten Leitfähigkeitstyps (in diesem Falle des n-Typs) ist lokal in der dritten Schicht vorgesehen und bildet eine Drainzone von Zelle 10. Die vierte Schicht 18 weist ein Dotierungsniveau von etwa 10²&sup0; at/cm³ und eine Dicke von etwa 0,1-0,4 u auf.
Ein Graben 20 mit einem Boden 21 und Seitenwänden 20a, 20b, 20c und 20d erstreckt sich durch die dritte 16 sowie vierte Schicht 18 und zum Teil in die zweite Schicht 14. In diesem Ausführungsbeispiel weist der Graben 20 eine im Wesentlichen quadratische Form auf, wobei die Form des Grabens 20 jedoch nicht auf die in den Fig. 1 und 2 dargestellte beschränkt ist und ebenso eine rechteckige, kreisförmige oder eine andere Form vorgesehen werden kann. Eine Kanalzone 16a ist in einem Teil der dritten Schicht 16 in Angrenzung an die Seitenwände 20a, 20b, 20c und 20d angeordnet und erstreckt sich in einer im Wesentlichen vertikalen Richtung von der Sourcezone zu der Drainzone der Anordnung. Die Seitenwände 20a, 20b, 20c und 20d sowie Boden 21 sind mit einem, aus einem Isolatormaterial, wie zum Beispiel Siliciumdioxid, gebildeten Gatedielektrikum 22 versehen.
Gehen wir nun näher auf die Fig. 1 und 2 ein, welche eine EEPROM- Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung darstellen. Die oben im Hinblick auf Fig. 1 erwähnten Bezugsziffern kennzeichnen auch in den nachstehenden Figuren die gleichen Elemente. Die Dicke des Gatedielektrikums 22 der Seitenwände 20a und 20c beträgt etwa 100A, während das Gatedielektrikum auf den Seitenwänden 20b und 20d eine wesentlich größere Stärke, zum Beispiel etwa 1000A, aufweist. Ein aus Polysilicium gebildetes, schwebendes Gate 24 ist auf dem Gatedielektrikum 22 vorgesehen und erstreckt sich bis zu den benachbarten Seitenwänden 20a, 20b, 20c und 20d sowie Boden 21. Die Innenteile des schwebenden Gates 24 sind mit einem Intergatedielektrikum 26 versehen, welches aus einer Schicht aus Siliciumdioxid oder Siliciumdioxid und Siliciumnitrid in einer Stärke von etwa 200 Angström gebildet wird. Die Struktur der Zelle 10 wird durch ein aus Polysilicium gebildetes Steuergate 28 vervollständigt, welches auf dem Intergatedielektrikum 26 vorgesehen wird und sich in dem Graben 20 bis in etwa zu der gleichen Tiefe wie die dritte Schicht 16 erstreckt, wobei das Steuergate 28 von der Kanalzone 16a durch das schwebende Gate 24, das Gatedielektrikum und das Intergatedielektrikum 26 getrennt ist.
Die oben beschriebenen Strukturmerkmale bieten diverse Vorteile gegenüber den EEPROM-Anordnungen nach dem Stand der Technik. Erstens kann durch eine größere Stärke des Gates 22 auf den Seitenwänden 20b und 20d das Potential an dem schwebenden Gate 24 durch die an das Steuergate 28 angelegte Spannung effektiver erhöht werden. Infolgedessen ist die Programmierungsgeschwindigkeit auf Grund eines stärkeren elektrischen Feldes in dem Gateoxid auf den Seitenwänden 20a und 20c höher. Es hat zuerst den Anschein, dass bei einem Lesevorgang der Strom durch die Seitenwände 20b und 20d im Vergleich zu einer konventionellen EEPROM-Zelle reduziert würde. Da jedoch das Potential des schwebenden Gates 28 höher als das in einer konventionellen EEPROM- Anordnung zu verzeichnende Potential ist, wird auf den Seitenwänden 20a und 20c ein größerer Kanalstrom erhalten. Der Stromverlust wird damit minimiert und wirkt sich nicht nachteilig auf den Betrieb der Zelle 10 aus.
Wenden wir uns nun Fig. 4 zu, welche eine EEPROM-Zelle gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Dieses Ausführungsbeispiel unterscheidet sich von dem ersten darin, dass die Dicke der dielektrischen Schicht 22 auf den Seitenwänden 20b und 20d über die Länge jeder Seitenwand von etwa 1000A bis etwa 100A variiert. Die Dicke der dielektrischen Schicht 22 auf den Seitenwänden 20a und 20c ist die Gleiche wie in Fig. 2 dargestellt und oben in Bezug auf das erste Ausführungsbeispiel erörtert. In diesem Ausführungsbeispiel ist die dielektrische Schicht 22 in der Nähe des Bodens des Grabens relativ dünn gehalten, um eine bessere elektrische Löschleistung vorzusehen.
Somit zeigt es sich, dass die oben gestellten Aufgaben mit dem in der vorangegangenen Beschreibung Dargelegten effizient erfüllt werden. Da bestimmte Änderungen bei dem obigen Aufbau vorgenommen werden können, ohne dabei von dem Schutzumfang der Erfindung abzuweichen, ist das in der obigen Beschreibung bzw. in der beigefügten Zeichnung Dargelegte als beispielhaft und nicht als Beschränkung anzusehen.
Es versteht sich ebenfalls von selbst, dass die nachstehenden Ansprüche sämtliche hier beschriebenen Gattungs- und spezifischen Merkmale der Erfindung sowie alle Darlegungen des Schutzumfangs der Erfindung, welche von den Angaben her darunter fallen könnten, umfassen sollen.

Claims

1. Elektrisch löschbare und programmierbare Festwertspeicher-(EEPROM)- Zelle (10) mit

einer ersten Halbleiterschicht (12) eines ersten Leitfähigkeitstyps;

einer zweiten Halbleiterschicht (14) des ersten Leitfähigkeitstyps, welche auf der ersten Schicht aufgebracht ist und ein niedrigeres Dotierungsniveau als dieses der ersten Schicht aufweist, wobei die erste und die zweite Schicht zusammen einen Sourcebereich der EEPROM-Zelle bilden;

einer dritten Halbleiterschicht (16) eines zweiten, entgegengesetzten Leitfähigkeitstyps, welche auf der zweiten Schicht angeordnet ist und sich bis zu einer Oberfläche der EEPROM-Zelle erstreckt;

einer vierten, oberflächenangrenzenden Halbleiterschicht (18) des ersten Leitfähigkeitstyps, welche in der dritten Schicht lokal vorgesehen ist und einen Drainbereich der EEPROM-Zelle bildet;

einem Graben (20), welcher sich durch die dritte und vierte Schicht und zum Teil in die zweite Schicht erstreckt, wobei der Graben einen Boden (21) und Seitenwände (20a, 20b, 20c, 20d) aufweist;

einem Kanalbereich (16a), welcher in einem Teil der dritten Schicht in Angrenzung an eine Seitenwand des Grabens angeordnet ist und sich von der zweiten bis zur vierten Zone erstreckt;

einem Gatedielektrikum (22), mit welchem die Seitenwände und der Boden des Grabens versehen sind;

einem schwebenden Gate (24), welches auf dem Gatedielektrikum vorgesehen ist und sich in Angrenzung an die Seitenwände und den Boden des Grabens erstreckt,

einem Intergatedielektrikum (26), mit welchem zumindest eine Innenseitenwand und der Boden des schwebenden Gates versehen sind; sowie

einem Steuergate (28), welches auf dem Intergatedielektrikum vorgesehen und von dem Kanalbereich durch das schwebende Gate getrennt ist,

dadurch gekennzeichnet, dass der Teil des Gatedielektrikums, mit welchem eine erste Seitenwand (20b, 20d) versehen ist, eine andere Stärke als diese des Gatedielektrikums, mit welchem die anderen Seitenwände (20a, 20c) versehen sind, aufweist.

2. EEPROM-Zelle nach Anspruch 1, dadurch gekennzeichnet, dass der Graben eine quadratische Form aufweist.

3. EEPROM-Zelle nach Anspruch 1, dadurch gekennzeichnet, dass der Graben eine kreisförmige Form aufweist.

4. EEPROM-Zelle nach Anspruch 1, dadurch gekennzeichnet, dass das Gatedielektrikum, mit welchem die erste Seitenwand (20b, 20d) versehen ist, eine Dicke aufweist, welche entlang der ersten Seitenwand zum Boden hin abnimmt (Fig. 4).