DE69529478T2

DE69529478T2 - Sdh/sonet-interface

Info

Publication number: DE69529478T2
Application number: DE69529478T
Authority: DE
Inventors: Antonius Paulus Engbersen; Andreas Herkersdorf; Wolfram Lemppenau; Hans Rudolf Schindler
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-04-15
Filing date: 1995-04-15
Publication date: 2003-10-09
Anticipated expiration: 2015-04-16
Also published as: JPH11502086A; EP0821852A1; DE69529478D1; KR100295729B1; WO1996033563A1; US6058119A; EP0821852B1; KR19980703288A

Description

Die vorliegende Erfindung betrifft ein Modul, das einzeln oder in Kombination mit anderen, gleichen Modulen benutzt werden kann, um eine Schnittstellenschaltung in und aus SONET/SDH-Standard-Signalen vorzusehen. Die Erfindung betrifft auch eine SONET/SDH-Schnittstellenschaltung, die ein oder mehrere solcher Module benutzt. Die Module der vorliegenden Erfindung können die Form einer anmeldungsspezifischen integrierten Schaltung annehmen.

DER ERFINDUNG ZUGRUNDELIEGENDER ALLGEMEINER STAND DER TECHNIK

Das American National Standards Institute hat kürzlich eine neue Grundnorm für Hochgeschwindigkeits-Multiplex-Digital- Datenübertragung aufgestellt. Das ist der "Synchron-Optische- Netzwerk"-Standard, hier nachstehend als SONET bezeichnet. Der SONST-Standard spezifiziert optische Schnittstellen, Datenraten, Betriebsverfahren und Rahmenstrukturen für Multiplex-Digitalübertragung über Optikfaser-Netzwerke.
Die Internationale Telecommunications-Union (ITU) hat die Schnittstellengrundlagen des SONST übernommen und einen neuen globalen Übertragungsstandard für Hochgeschwindigkeits- Digitaldatenübertragung empfohlen. Dieser Standard ist die "Synchrone Digital-Hierarchie" (SDH).
Für eine ausführliche Darlegung des SDH-Standards wird Bezug genommen auf den Bericht, betitelt "REPORT OF Q.22/15 MEETING", der STUDY GROUP 15" des ITU International Telecommunication Standardization Sektor, Dokument Nr. "Temporary Document 62(3/15)" mit dem Datum "Genf, 16.-27. Mai 1994).
Der SDH-Standard ist so abgefasst, dass er Hersteller in die Lage versetzt, Fernmeldegeräte zu entwickeln, die:
a) in allen Fernmelde-Netzwerken austauschbar sind, die in der ganzen Welt nach diesem Standard gebaut sind; und die
b) abwärtskompatibel sind, d. h., die mit Daten benutzt werden können, die in den älteren Fernmeldeformaten sind, die in Nordamerika, Europa und Japan benutzt werden.
Das wird erreicht durch eine komplexe Hierarchie sogenannter "Container" (C) und "Virtueller Container" (VC), siehe Fig. 1. Die Container, z. B. C-4, C-3, C-12, usw., sind Informationsstrukturen, die zum Bedienen des Datenverkehrs mit spezifischen Übertragungsraten konstruiert sind. Der 0-4 wickelt den Verkehr mit einer Grundrate von bis zu 139 264 kbit/s ab, der C-3 Container nimmt entweder bis zu 44 736 oder 34 386 kbit/s auf, usw. Die Container werden durch Hinzufügen einer Pfadzusatz-Information (Path OverHead - POH) in virtuelle Container umgewandelt. Durch Verfahren, die als Multiplexen, Abbilden oder Ausrichten definiert sind, werden Datenstrukturen generiert, aus denen sich die SDH aufbaut. Diese Datenstrukturen heißen "Administrative Einheitsgruppen" (Administrative Unit Groups - AUG) und "Synchrones Transportmodul" (Synchronous Transport Modul - STM). Die Kennung eines STM ist definiert durch die Anzahl der AUG, die es aufnimmt: Ein STM-4 enthält z. B. vier AUG, eine AUG enthält entweder eine "Administrative Einheit" (AU) vom Typ 4 oder drei AU-3. Bezugnehmend auf die einfachsten Fälle enthält eine A. U-4 ihrerseits ein C-4-Signal, und eine AU-3 nimmt ein C-3-Signal auf.
Die SDH/SONET-Datenrahmen, d. h. die STM-N-Signale, sind 125 Mikrosekunden lang. Die in jedem Rahmen übertragene Datenmenge hängt von der Hierarchieebene N des Signals ab. Die höheren Hierarchieebenen werden mit höheren Datenraten übertragen als die Grund-STM-1-Ebene von etwa 155 Mbit/s. (Die genaue Übertragungsrate wird definiert als 155,52 Mbit/s. Jedoch werden hier und in den folgenden Übertragungen die Raten oft mit ihren ungefähren Werten bezeichnet. Das erfolgt besonders aufgrund der Tatsache, dass die genauen Datenübertragungsraten durch den Zusatzdatenverkehr und Leerzellenstopfen verzerrt werden.) Die Ganzzahl N zeigt an, wie viel mal schneller die Daten übertragen werden als auf der STM-1- Ebene. Zum Beispiel bezeichnet STM-4 eine Datenübertragungsrate von 622 Mbit/s, wobei jeder Datenrahmen viermal so viel Bytes enthält wie ein STM-I-Rahmen. Die höchste definierte Ebene ist STM-64, die eine Datenrate von 9,95 Gb/s aufweist. Natürlich wird jeder Teil des STM-N-Signals in der gleichen Zeit gesendet wie der entsprechende Teil eines STM-1-Signals, enthält aber N-mal so viele Bytes.
Das STM-1-Signal, wie in Fig. 2 gezeigt wird, enthält ein Informationsrechteck aus 9 Reihen mit 270 Bytes/Reihe entsprechend einer SONET/SDH-Datenrate von 155,52 Mbit/s. Die ersten 9 Bytes/Reihe stellen den "Section OverHead" (Abschnittzusatz) - hier nachstehend SOH genannt - dar. Die übrigen 261 Bytes/Reihe sind für die VC, der in Fig. 1 ein VC-4 ist vorbehalten. Die erste Spalte eines VC-4-Containers besteht aus dem Path OverHead (Pfadzusatz) (POH). Der Rest ist belegt von der Nutzinformation (einem C-4-Signal). Mehrere VCs können verkettet sein, um einen einzigen Übertragungskanal mit einer entsprechenden Bandbreite zu bilden. Zum Beispiel können vier VC-4 in einem STM-4-Signal verkettet sein, um einen einzigen Datenkanal mit einer Kapazität von etwa 600 Mbit/s zu bilden: In diesem Fall werden die vier VCs in der Standardterminologie als VC-4-4c, und das Signal als STM-4c bezeichnet.
Die Flexibilität des SDH-Standards ist teilweise auf das Zeiger-Konzept zurückzuführen: In der SDH werden die Rahmen synchronisiert, jedoch die darin enthaltenen VCs werden nicht mit den Rahmen verriegelt. So müssen die einzelnen Container der SDH-Signale nicht nach den Rahmen ausgerichtet oder untereinander synchronisiert werden. Ein "Zeiger" wird im Abschnittzusatz vorgesehen, der die Position in der oben eingeführten POH anzeigt, d. h., den Start eines virtuellen Containers im SDH-Rahmen. Die POH kann daher flexibel in jeder beliebigen Position im Rahmen positioniert werden. Das Multiplexen der Informationen im SDH-Rahmen höherer Ordnung wird einfacher als in den alten Datenstandards, und kein aufwendiger Synchronisationspuffer wird in der SDH gebraucht. Auf ähnliche Weise können Signale niederer Ordnung aus den Signalen höherer Ordnung herausgezogen und diese eingeschoben werden, ohne dass man die gesamte Signalhierarchie demultiplexen muss. Die Zeiger werden in der vierte Reihe des Abschnittzusatzes abgespeichert.
Der Abschnittszusatz unterteilt sich ferner in: (i) Den Regenerator Section Overhead (RSOH - Abschnittzusatz- Regenerator). Dieser enthält Informationsbytes, die von Schalterverstärkerstellen entlang der vom SONET/SDH-Signal durchlaufenen Route benutzt werden. Der Regenerator Section Overhead besetzt die Reihen 1-3 des Abschnittzusatzes. (ii) Den "Abschnittzusatz-Multiplexer" (Multiplexer Section Overhead - MSOH). Dieser enthält Informationsbytes, die von den Multiplexern entlang der vom SONET/SDH-Signal durchlaufenen Route benutzt werden. Der Multiplexer Section Overhead besetzt Reihen 5-9 des Abschnittzusatzes. Diese Zusatzabschnitte werden auf verschiedenen Stufen während des Übertragungsprozesses zusammengesetzt und zerlegt. Fig. 2 zeigt ferner eine auseinandergezogene Darstellung des MSOH.
Im parallelen SONET-System wird ein Basissignal von 51,84 Mbit/s benutzt. Dieses heißt das Synchrone Transportsignal der Ebene 1, genannt STS-1. Es weist ein Informationsrechteck von 9 Reihen mit 90 Bytes/Reihe auf. Die ersten drei Byte/Reihe sind der Abschnittszusatz und die restlichen 87 Bytes/Reihe sind die "Synchrone Nutzinformation-Bitvollgruppe" (Synchronous Payload Envelope - SPE). Drei dieser SPE passen genau in einen virtuellen Container-4. Also können Signale im STS-1-Signalformat in einen STM-1-Rahmen abgebildet werden. Ferner können rahmenangepasste STS-1 oder STM-1-Signale in STM-N-Rahmen höherer Ordnung gemultiplext werden.
Im allgemeinen wird jedes Datensignal niederer Datenrate, das mit anderen solchen Signalen in neue Datenrahmen mit höherer Rate kombiniert ist, als "Zubringersignal" (tributary signal) bezeichnet. Zum Beispiel sind im obigen Absatz die drei STS- 1-Signale, die zu einem einzigen STM-1-Signal kombiniert sind, Zubringersignale. Hier wird darauf hingewiesen, dass der Umfang des Ausdrucks "tributary" (Zubringer) in der vorliegenden Beschreibung über die Standard-Definition hinausgeht, da sie auch zum Beschreiben des Zwischenebenen-Signalabbildens in der SDH benutzt wird.
Die vorliegende Erfindung betrifft Datenverarbeitungsmodule zum Abbilden von Daten, d. h. Zubringersignalen, in die und aus den SDH/SONET-Formaten. Die Datenverarbeitung, die mit der vorliegende Erfindung erzielt wird, betrifft insbesondere die Kompilierung von Daten mit verhältnismäßig kleinen Datenraten in Standarddatenrahmen mit verhältnismäßig hohen Datenraten und umgekehrt.
Verschiedene Hersteller haben bereits Datenverarbeitungsmodule auf den Markt gebracht, die mit den SDH/SONET- Standards übereinstimmen. Unter diesen Baugruppen auf dem Stand der Technik gibt es eine Anzahl elektro-optischer Sender-Empfänger-Module, die von groß-trägerfrequenzbetreibenden Firmen oder ihren Zulieferern konstruiert wurden, um ihr vorhandenes, herstellerspezifisches Gerät an die SONET/SDH anschließen zu können. Andere Firmen, in der Hauptsache Chip-Hersteller, bieten SONET/SDH-Prozessor-ASICs oder Chip-Sätze an, die als Schnittstelle Zubringersignale mit Signalen im STM-1-Format zusammenschließen. Die von PMC SIERRA hergestellte Chip-Familie, die als PM53XX-Familie bekannt ist, kann beispielsweise für einen solchen Satz dienen. Die bekannten Sätze weisen erhebliche Nachteile auf, die eine echte modulare Lösung, wie sie durch die vorliegende Erfindung erzielt wird, verhindern. Der Chip, der benutzt wird, um den ATM 155 Mbit/s Verkehr auf ein STM-1-Signal abzubilden, zusammen mit drei anderen Chips dieser Art, reicht nicht aus (zusammen mit einer geeigneten Verschaltung), ein STM-4-Signal zu generieren. Die bekannte Anordnung von Sender-Empfängern erfordert einen zusätzlichen komplexen und aufwendigen Chip, der die Zubringersignale in das STM-Signal multiplext und diejenigen Teile des SOH und POH ableitet, die sich auf den ganzen Rahmen oder einen ganzen Container beziehen, z. B. POH Byte B3 und SOH Byte B1. Zusätzlich müssen bestimmte Funktionen in den vier Chips deaktiviert werden, damit sie kombiniert werden können, und diese verhindern dann jeweils, dass sie weiter als STM-1- Schnittstelle funktionieren können. Ferner kann die Anordnung nur getrennt eingehende Datensignale, z. B. ATM 155 Mbit/s Signale mit STM-4, schnittstellenverbinden. Es kommt zu einer Störung, wenn ein einziger eingehender Datenstrom, wie das ATM 622 Mbit/s Datensignal, auf ein STM-4c-Signal abgebildet werden soll.
Zusammenfassend gesagt, die auf dem Stand der Technik zur Verfügung stehenden SONET/SDH-Schnittstellen-ASICs sind in erster Linie dazu ausgelegt, Signale auf eine bestimmte STM- N-Ebene schnittstellenzuverbinden. Besonders ausgelegte und aufwendige Chips werden in den seltenen Fällen benutzt, wenn ein teilweise modularer Zugang zu höheren Ebenen der SDH- Hierarchie versucht wird. Ein weiteres Beispiel, das die bekannten Vorrichtungen repräsentiert, wird im US-Patent 5 257 261 beschrieben. In diesem Patent werden Gerät und Verfahren zum Verketten einer Vielzahl von SONET-Signalen auf niederer Ebene zu SONET-Signalen auf höherer Ebene vorgesehen. In der beschriebenen Anordnung von mindestens drei Signalverarbeitungsgeräten niederer Ebene, von denen aines als Mastergerät dient, wird ein spezifisches Byte des POH (J1-Byte) benutzt, um da Lesen des Datenstroms in jedem Gerät zu synchronisieren. Das Gerät ist in der Lage, das B3- Byte zu berechnen, das ein Paritäts-Prüfbyte, berechnet über alle Bits des VC des vorhergehenden SONET/SDH-Signals ist. Jedes Gerät auf niederer Ebene ist mit seinem benachbarten Gerät verbunden durch einen Bus, um ein J1-ODER-zusammengesetztes Signal zu übertragen, durch einen Bus für das Jl- UND-zusammengesetzte Signal, durch einen Rus für das rxJ2- Signal (empfangen), und durch weitere zwei Busse, durch die das Mastergerät Empfangs-(rxSPE)- und Sende-(txSPE)-Signale ausgibt, um das Empfangen und das Senden der SPEs zu koordinieren, was innerhalb des SONET-Standards den oben beschriebenen VCs entspricht. Zur Berechnung des B3-Byte im Empfangsmodus und im Sendemodus werden benachbarte Geräte durch ein zusätzliches Leitungspaar verbunden.
Im Hinblick auf den bekannten Stand der Technik ist es Aufgabe der vorliegenden Erfindung, ein Gerät bereitzustellen zum Generieren von SONET/SDH-kompatiblen Signalen aus willkürlichen Zubringersignalen. Anordnungen dieses Geräts müssen auf jede beliebige Ebene der obigen Standards skalierbar sein, unter Begrenzung der zusätzlichen Anzahl Verbindungen und Hardware innerhalb einer solchen Anordnung auf das unbedingt Nötige.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Aufgaben der Erfindung werden gelöst durch ein Ge rät, das in den anhängigen Ansprüchen näher erklärt wird. Das neue Gerät ist dadurch gekennzeichnet, dass es anwendbar ist auf alle derzeit definierten Ebenen des Synchronous Optical Network (SONST) und der Synchronous Digital Hierarchy (SDH), zum Beispiel STS-1, STM-1, STM-4, STM-16, und STM-64 usw., wenn sie mit anderen der gleichen Art kombiniert werden. In dieser Kombination kann es auch als verketteter Datenverkehr dienen, wie hier definiert wird als STS-3c, STM-4c, STS-12c und STM-16c Signale usw. Nachstehend implizieren wir immer, wenn wir uns auf ein Signal der SDH-Hierarchie beziehen, dass eine äquivalente Aussage für ein Signal der SONST-Hierarchie richtig ist. Solche Verbesserungen im Hinblick auf den Fachbereich sind begleitet von einem signifikanten Anstieg in der Modularität: Weniger zusätzliche Hardware und horizontale Verbindungen werden benötigt, um das neue Gerät auf eine andere Signalebene anzupassen. Ferner gibt es nur eine Teilenummer zum Implementieren SONET/SDH Prozessoren, die mit einer beliebig definierten Signalrate arbeiten.
In Übereinstimmung mit der Erfindung umfasst das Basismodul in seiner Sendeversion (Tx) einen POH-Einschubabschnitt, einen SOH- und AU-Zeigereinschubabschnitt, und einen Verschlüsselungsabschnitt. Ferner enthält das Basismodul Mittel zum Berechnen aller POH- und SOH-Bytes, wie vom SDH/SONET-Standard verlangt, insbesondere derjenigen Bytes, die zur Fehlerverfolgung benutzt werden, d. h. B1-, B2- und B3-Bytes. Die Empfangs-(Rx)-Version des Basismoduls enthält einen Rahmenausrichtabschnitt, einen Entschlüsselungsabschnitt, einen SOH-Auszugsabschnitt einschl, eines B1- und B2-Überwachungsabschnitts, sowie einen POH-Auszugsabschnitt einschließlich eines B3- Nachprüfabschnitts. Offensichtlich spiegeln sich, mindestens weitgehend, wechselseitig die funktionellen Abschnitte der Tx- und Rx-Module wieder.
Die oben beschriebenen funktionellen Abschnitte werden alle in der entsprechenden ITU-Standardempfehlung (G Serie) erklärt. Sie werden daher in der vorliegenden Erfindung nicht näher erläutert. Das genaue Funktionieren dieser Abschnitte garantiert, dass ein Datenstrom, z. B. ein OC-3/ATM-Zellenstrom, richtig auf ein STM-1-Signal abgebildet wird und dass, umgekehrt, ein STM-1-Signal zurück in einen klaren Datenstrom umgewandelt werden kann. Nachstehend wird dieser Abbildungs- oder Umwandlungsprozess manchmal als "vertikaler" Signal oder Datenfluss im Gegensatz zum "horizontalen" Signalfluss bezeichnet, der auftreten wird zwischen benachbarten Modulen in Kombinationen, wie sie nachstehend beschrieben werden.
Die für den horizontalen Signalfluss eingerichteten Schnittstellen, d. h. Daten, die zwischen mehreren der oben beschriebenen Basismodulen ausgetauscht werden, können als die charakteristischen Merkmale der vorliegenden Erfindung betrachtet werden. Der Hauptteil dieser Schnittstellen wird durch erste Schaltmittel mit zwei möglichen Eingangsschaltverbindungen und zwei möglichen Ausgangsschaltverbindungen gebildet. In einem Einplatz-Modus, d. h. beim Abbilden auf das und von dem STM-1-Signal, verbindet der Schalter den B3- Berechnungsabschnitt mit dem POH-Abschnitt. Wenn das Basismodul in Kombination mit anderen Basismodulen benutzt wird, d. h. zum Abbilden auf und von höheren Signalebenen vom verketteten Typ (STM-Nc), wird das B3-Schaltmittel anders konfiguriert, in Abhängigkeit von der Position des Moduls zwischen den anderen. Eine zweite Schnittstelle beinhaltet zweite Schaltmittel, die ebenfalls zwei mögliche Eingangsverbindungen und zwei mögliche Ausgangsverbindungen aufweisen. Selbstverständlich hängt die Breite der Schnittstelle davon ab, ob die Daten und/oder die Steuersignale parallel oder durch einen Multiplexer übertragen werden.
Im Einplatz-Modus, d. h. beim Abbilden auf das und von dem STM-1-Signal, verbindet der Schalter den B1-Berechnungsabschnitt mit dem POH-Abschnitt. Wenn das Basismodul in Kombination mit anderen Basismodulen benutzt wird, d. h. beim Abbilden auf und von höheren Signalebenen (STM-N und STM-Nc) wird das B1-Schaltmittel anders konfiguriert, in Abhängigkeit von der Position des Moduls zwischen den anderen. Sowohl das B1- als auch das B3-Schaltmittel kann auf unterschiedliche Weise durch Hardware- und durch Softwaremittel implementiert werden.
Als Kombination bilden die Basismodule eine Anordnung, die durch einen Synchronisations-Port synchronisiert wird, durch den das System-Taktsignal und das Rahmen-Synchronsignal gesendet und empfangen werden. Der System- oder Bit-Takt wird vorzugsweise aus einem SDH/SONET-Signal gewonnen. Wenn kein solches Signal verfügbar ist, kann der Bit-Takt auch aus internen Oszillatorschaltungen gewonnen werden. Das Rahmensynchronsignal wird vorzugsweise aus den A1- und/oder A2- Bytes gewonnen, die laut SONET/SDH-Standard am Anfang eines Rahmens stehen. Im Hinblick auf das obengenannte US-Patent US-A-5,257,261 muss man hier annierken, dass die vorliegende Erfindung nicht in Betracht zieht, Bytes aus dem Inneren der Nutzinformation eines Rahmens, z. B. J1, zu benutzen, um ein Synchronisationssignal abzuleiten. Damit ist die vorliegende Erfindung - im Gegensatz zu der bekannten Vorrichtung - voll kompatibel mit dem SONET/SDH-Standard. Als weiterer Vorteil wird betrachtet, dass die Taktrate mit der jedes einzelne Modul arbeitet, die gleiche bleibt, unabhängig davon, ob das. Modul im Einplatz-Betrieb oder in einer Anordnung zum Abbilden von Signalen, z. B. STM-4, STM-4c, STM-64 usw., benutzt wird.
In einer bevorzugten Ausführungsform des Basismoduls ist die Verschlüsselungssektion mit einer Schnittstelle zu anderen Basismodulen versehen, die den horizontalen Austausch der Kodiersequenzen zwischen benachbarten Modulen gestattet. Diese Variante des Basismoduls ermöglicht die Anwendung des Basismoduls für verkettete Signale.
Eine weitere bevorzugte Ausführungsform beinhaltet einen ATM- Adapterabschnitt (ATM - Asynchronous Transfer Mode - Asynchroner Übertragungsmodus), der im Falle der Sende-Version (Tx) des Basismoduls grundlegend ein selbstsynchronisierender Verschlüssler ist. Sein Generator-Polynom ist vorzugsweise x&sup4;³ + 1 gemäß der Standardvorkehrung. In der (Rx)-Version wird der Verschlüssler durch einen Entschlüssler auf der Grundlage des gleichen Polynoms ersetzt. Der ATM-Abschnitt beinhaltet vorzugsweise weitere Mittel zum Stopfen von Bits oder Bytes in den Datenstrom sowie Mittel zum Herausziehen dieser Stopfinformation beim Senden der Daten an eine nachfolgende Stufe, so dass das Verschlüsseln der Zellennutzinformation wortausgerichtet erfolgen kann. Die 5-Byte-Kopfreihe darf nicht verschlüsselt werden. Falls vom Anwender her keine Zellen empfangen werden, werden voll unbelegte Zellen eingeschoben (in Senderichtung) bzw. herausgezogen (in Empfangsrichtung).
Diese und noch weitere neuheitliche Merkmale, die kennzeichnend für die Erfindung sind, werden in den anhängigen Ansprüchen dargestellt. Die Erfindung selbst sowie eine bevorzugte Ausführungsform und noch weitere Aufgaben und Vorteile derselben werden am besten verständlich unter Bezugnahme auf die nachstehende detaillierte Beschreibung darstellender Ausführungsformen anhand der begleitenden Zeichnungen.

BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung wird nachstehend anhand der folgenden Zeichnungen in Einzelheiten beschrieben:
Fig. 1 zeigt eine Übersicht über die SDH-Signal- Hierarchie bis zum STM-N Signal.
Fig. 2 zeigt ein STM-1 Signal mit einem VC-4 Container gemäß Standardvorkehrungen.
Fig. 3A,3B zeigt eine Sende-(Tx) und Empfangs-(Rx)-Version eines Basismoduls gemäß der vorliegenden Erfindung.
Fig. 4A,4B zeigt Einzelheiten des ATM-Abschnitts der Ausführungsform der Fig. 3A und 3B.
Fig. 5 zeigt Einzelheiten des rahmensynchronisierenden Verschlüsselungsabschnitts.
Fig. 6 zeigt eine Anordnung von vier Basismodulen zum Abbilden von vier Zubringersignalen vom ATM-Typ in ein STM-4-Signal.
Fig. 7 zeigt eine Anordnung von vier Basismodulen zum Abbilden eines STM-4c-Signals auf ein ATM 622 Mbit/s Signal.
Fig. 8 zeigt eine Anordnung von vier Basismodulen zum Abbilden eines ATM 622 Mbit/s-Signals auf ein STM- 4c-Signal.
Fig. 9 zeigt eine Anordnung von 16 Basis-Modulen zum Abbilden von vier ATM 622 Mbit/s Signalen auf ein STM-16-Signal.

MODI ZUM AUSFÜHREN DER ERFINDUNG

Die Fig. 3A und 3B zeigen Beispiele für die Module der vorliegenden Erfindung. Das in Fig. 3A dargestellt Modul bildet einen 155 Mbit/s ATM-Zellenstrom, d.i. ein Signal im ATM- Datenformat, auf ein SONET/SDH-STM-1 Signal in Senderichtung ab. Das in Fig. 3B dargestellte Modul bildet ein STM-1-Signal des SONET/SDH-Standards auf einen 155 Mbit/s ATM-Zellenstrom in Senderichtung ab. Wie oben ist die Senderichtung mit Tx, und die Empfangsrichtung mit Rx gekennzeichnet. Die Module der Fig. 3A und 3B bewirken keine Veränderung der Datenrate. Ihre Funktion ist das Umwandeln des Datenformats. Zwecks Einfachheit stellen die obigen Datenraten ungefähre Warte dar, die in Wirklichkeit durch leere Zellen oder Bit-Stopfen weiter verzerrt sein können.
Wenn das Modul einen weiteren Zubringsignaldatenstrom schnittstellenverbinden soll, kann anstatt des ATM-Zellenstroms in das und aus dem STM-1 Format:
(i) die "ATM Leerzellen-Einschub und Zellen-Nutzinformation- Verschlüssel"-Funktion des Tx-Moduls; und
(ii) die "ATM-Leerzellen-Streich- und Nutzinformation- Aufruf"-Entschlüssel"-Funktion des Rx Moduls deaktiviert, umgangen oder ersetzt werden durch einen entsprechenden Abschnitt, der zum Packen des anderen Datenstromformats in ein STM-1-Signal ausgelegt ist.
Die in Fig. 3 gezeigten Module haben auch ihre grundlegenden Unterfunktionen angezeigt durch die verschiedenen Funktionsblöcke in der Figur. Die "Frame delineation" Funktion. (Rahmenumrißfunktion) ist nur für das Rx-Modul erforderlich. Weitere Unterfunktionsblöcke in Tx und Rx Modulen sind entsprechend spiegelbildlich zueinander.
Weitere Einzelheiten der von den Blöcken in Fig. 3 gemäß SONET/SDH-Standard ausgeführten Unterfunktionen können in den ITU-Standardempfehlungen (G-Serie) gefunden werden. Diese Empfehlungen sind jedem bekannt, der aktiv im betreffenden technischen, allgemein bekannten Gebiet tätig ist. Von besonderem Interesse sind G.707, G.708, G.709 und G. YOX, das eine Zusammenfassung der vorhergehenden ist, zusammen mit G.782 "Types and General Characteristics of Synchronous Digital Hierarchy (SDH) Equipment", Bericht COM XV-R 110-E; und G.783, "Characteristics of Synchronous Digital Hierarchy (SDH) Equipment Functional Blocks", Bericht COM XV-R 110-E, die hiermit alle Teil der vorliegenden Beschreibung werden. Einzelheiten aller üblichen Typen von Verschlüsselungsmechanismen werden zusätzlich ausführlich beschrieben z. B. von B. G. Lee und S. C. Lee in "Scrambling Techniques for Digital Transmission," Springer-Verlag, London 1994. Die in diesen Standards beschriebenen Funktionen und die zugrundeliegenden Unterfunktionen, die von den Funktionsblöcken in Fig. 3 ausgeführt werden, sind für alle SONET/SDH-Prozessorsysteme allgemein üblich. Eine detaillierte Beschreibung dieser Merkmale der Ausführungsform würden dem Fachmann keine zusätzlichen Informationen liefern und können sogar von anderen relevanten Merkmalen der Erfindung ablenken und werden daher ausgelassen, abgesehen von den Funktionen die als hilfreich zum Erklären des (horizontalen) Informationsaustauschs zwischen einzelnen Modulen in einer Anordnung angesehen werden.
Die Module der Fig. 3 weisen erfindungsgemäß zusätzliche Merkmale über die grundlegenden Unterfunktionen hinaus auf, die erforderlich sind, um die obigen Stardards zu erfüllen. Ein erstes zusätzliches Merkmal besteht aus einer Anzahl paralleler und serieller Zwischenmodul-Schnittstellen oder Ports. Die Schnittstellen sind in Fig. 3A senderseitig als T0-T8, und in Fig. 3B empfängerseitig als R0-R8 gekennzeichnet.
Die Schnittstellen T0, T1 und R0, R1 werden in dem Fall benutzt, dass ein verkettetes ATM-Signal, z. B. beim ATM 622 Mbit/s Verkehr, durch eine Anordnung mehrerer Module geführt wird. Enthaltend in der Hauptsache einen Entschlüssler vom selbstsynchronisierenden Typ muss der ATM-Abschnitt in jedem Modul im Prinzip Zugriff auf den gesamten Datenstrom haben. Ferner stellt der ATM-Abschnitt für das Verschlüsseln auch die zum Stopfen und Entstopfen benötigten Funktionen bereit, die erforderlich sind, um eine wortangepasste Eingabe in den ATM-Veschlüsselungsabschnitt zu erreichen. Die Stopf- und Entstopf-Funktionen sind als solche im Fachbereich bekannt, und werden in der vorliegenden Ausführungsform durch Einführen zusätzlicher bzw. weniger leerer Taktzyklen beim Senden der Daten an den nachfolgenden Abschnitt realisiert.
Zum Durchführen dieser Funktionen wird der Zugriff auf den vollen Datenstrom, d.i. N*8 Bits, vor und hinter dem Zellenverschlüssler erforderlich. Um eine höhere Taktrate zu vermeiden, muss ein volles N*8 Bit-Signal zwischen den Modulen ausgetauscht werden. Daher sind T0, T1 so konstruiert, dass sie 3*N*8 Bits empfangen und senden können. Für den Empfänger im Fall STM-4c behandeln die Schnittstellen R0 und R1 den gleichen Informationsfluss zum Entschlüsseln und Entpacken. Wie oben erwähnt, korrelieren diese Zahlen nicht notwendigerweise mit der Bit-Breite der Zellen-Schnittstellen, da diese horizontalen Signale z. B. entweder Punkt-zu-Punkt (Direktverbindung nur zum Nachbarpunkt), oder auf Busbasis (Einzelpunkt-zu-Mehrpunkt oder Mehrpunkt-zu-Einzelpunkt), oder aber auf Schalterbasis (Nx8Bit-Schalter) realisiert werden können.
Fig. 4A zeigt Einzelheiten der Konfiguration des ATM Verschlüsselungsabschnitts, wenn das Tx-Modul in einem Einplatzmodus arbeitet, d. h. als selbstsynchronisierender Verschlüssler für einen 8 Bit breiten ATM-Zellenstrom. Laut ITU- Empfehlungen wird die Zellenkopfreihe nicht verschlüsselt. Sie wird also direkt an Port O2 über den Multiplexer Ml (Eingangsport 12 verbunden mit Ausgang O1, Verschlüsslertakten deaktiviert) ausgegeben. Die Nutzinformation wird durch Durchlaufen des XOR ARRAY (Verschlüsslertakten aktiviert) verschlüsselt und wird schließlich an Port O2 über den Multiplexer Ml (Eingangsport 11 verbunden mit Ausgang O1) ausgegeben. Die Registerblöcke C1 bis C6 zusammen mit der Rückkopplung, genommen aus den Registern C5 und C6, zurück in den XOR ARRAY, stellen die parallele Zufallssequenzgenerierung auf der Grundlage des Generatorpolynoms x&sup4;³ + 1 dar. Infolge der Natur des Prinzips des selbstsynchronisierenden Verschlüsslers wird nur eine einzige Voreinstellung ganz zu Anfang und keine weitere periodische Nachsynchronisierung für den Verschlüssler benötigt.
Fig. 4B zeigt die Konfiguration des selbstsynchronisierenden Verschlüsslers eines Tx Moduls für einen 32-Bit ATM Zellenstrom, der durch Multiplexen auf vier Module verteilt wird. Die Nutzinformation ist auf den Datenbus wortausgerichtet, wie oben beschrieben, das erforderliche Stopfen kann der Zellen-Kopfreihe entweder vorangehen oder ihr folgen.
Wieder wird die Zellen-Kopfreihe nicht verschlüsselt und schließlich bei O2 über den Multiplexer Ml (Eingangsport 12 verbunden mit Ausgang O1, Verschlüsslertakten deaktiviert) ausgegeben. Die Nutzinformation wird verschlüsselt durch Durchlaufen des XOR ARRAY (Verschlüsslertakten aktiviert) und wird schließlich bei O2 über den Multiplexer M1 (Eigangs-Port I1 verbunden mit Ausgang O1) und nach Packen der Zellen wieder antiparallel ausgegeben (Entpacken). Um das Polynom X&sup4;³ + 1 für eine 4 · 8 Bit Datenbusbreite zu implementieren, benutzen die vier Module eine Teilgruppe der Register, die im Einplatzfall voll benutzt werden (Fig. 4A). Somit werden zwei Module mit einem 8-Bit-Register Stufe C1 (diese Konfiguration wird in Fig. 4B gezeigt), eid drittes Modul mit zwei kaskadierten 8-Bit-Register-Stufen (C1, C2 der Fig. 4A) und ein viertes Modul mit einer 8-Bit und einer 3-Bit kaskadierten Registerstufe (C1, C6 der Fig. 4Ä) benutzt. Für ein hier betrachtetes Modul wird die Rückkopplung in sein XOR ARRAY immer Von den letzten Registerstufen des benachbarten. Moduls genommen. Somit werden alle Ausgänge der letzten Registerstufen aller Module zwischen allen Modulen über T0 und T1 ausgetauscht.
Die Schnittstellen T2 (R2) und T3 (R3) werden benutzt, um die einzeln erfassten und berechneten B3-Terms von einem Modul zu einem benachbarten Modul zu schicken, siehe Fig. 3A, 3B. Diese Schnittstellen sind mit einer Schaltlogik 11 (13) verbunden, die im Einplatzmodus den Ausgang des B3 Berechnungsabschnitts in den POH-Einschubabschnitt (im Tx Modul) oder in den POH-Auszug/B3 Überprüfungsabschnitt überträgt. Im Falle, dass verschiedene Module zu einer Anordnung verschaltet sind, ist die Schaltlogik a) am "ersten" Modul so geschaltet, dass der Ausgang der B3-Berechnung über die Schnittstelle T2 (R2) an dem benachbarten Modul innerhalb der Anordnung liegt; b) an einem Zwischenmodul liegt, um eine XOR-Operation durchzuführen, wobei ein Operand der Ausgang des internen B3-Berechnungsabschnitts ist und der zweite Operand der Eingang ist, der über die Schnittstelle T3 (R3) empfangen wurde, und das Ergebnis der XOR-Operation über die Schnittstelle T2 (R2) weitergegeben wird; und c) am letzten Modul einer Anordnung so geschaltet ist, dass eine identische XOR-Operation durchgeführt wird, jedoch das Ergebnis an den POH-Einschubabschnitt oder an den POH-Auszug/B3-Überprüfungsabschnitt gesendet wird.
Die Schnittstellen T6 (R6) und T7 (R7) werden benutzt, um die im Modul einzeln erfassten und berechneten B1-Terms von einem Modul zu einem benachbarten Modul weiterzusenden. Diese Schnittstellen liegen an einer Schaltlogik 12 (14), die im Einplatzmodus den Ausgang des B1-Berechnungsabschnitts an den SOH-Einschubabschnitt (im Tx Modul) oder an den SOH Auszug/B1 Überprüfungsabschnitt legt. Falls verschiedene Module zu einer Anordnung verschaltet sind, ist die Schaltlogik a) am "ersten" Modul so geschaltet, dass der Ausgang der B1-Berechnung über die Schnittstelle T6 (R6) zum nächsten Modul innerhalb der Anordnung gelegt wird; b) an einem Zwischenmodul so geschaltet ist, dass eine XOR-Operation durchführt wird mit einem Operand, der der Ausgang des internen B1-Berechnungsabschnitts ist, und der zweite Operand der Eingang ist, der über die Schnittstelle T7 (R7) empfangen wurde, und das Ergebnis dieser XOR-Operation über die Schnittstelle T6 (R6) weitergeleitet wird; und c) am letzten Modul einer Anordnung so geschaltet ist, dass eine identische XOR-Operation ausgeführt wird, jedoch das Ergebnis an den SOH-Einschubabschnitt oder an den SOH Auszug/B1 Überprüfungsabschnitt gesendet wird.
Für SONET/SDH-Signale, die höher als STM-1 sind (z. B. STM-4, STM-4c), stellen die Schnittstellen T4 und T5 den Austausch der Rückkopplungsinformationen von den und an die individuellen Bit-Positionen des SONET/SDH rahmensynchronisierten Parallelverschlüssler dar. Wieder ohne auf bekannte Einzelheiten des rahmensynchronisierten Verschlüsselns einzugehen, kann jeder Verschlüssler oder Entschlüssler als Registerkette angesehen werden, in der die Inhalte der Register, modulo-2- addiert, eine gleiche Anzahl Bits des Datenstroms sind. Die Inhalte der Register werden jedoch auch als Rückkopplung zum Generieren des Registerinhalts beim nächsten Taktzyklus benötigt. Daher braucht der Verschlüssler in jedem Modul im Prinzip Informationen betreffend den Registerinhalt der Register anderer Module, wenn er Signale überträgt, die breiter sind als das 155 Basissignal (STM-1). Da der Registerinhalt jedoch eine Periodizität aufweist, die durch die Charakteristik oder das Generieren eines Polynoms bestimmt ist, kann ein reduziertes Rückkopplungsschema gefunden werden, das nur die Übertragung des Registerinhalts eines einzigen Moduls benötigt.
Dieses Schema lässt sich am besten klären anhand der Fig. 5, die das Verschlüsseln in einer Anordnung von vier Modulen darstellt, d. h. für den Fall STM-4(c). Der Verschlüsselungsabschnitt jedes Moduls enthält eine Kette von acht Registern 55, deren Inhalte parallel zu einem 8 Bit breiten Datenstrom 56 addiert wird. Ferner enthält jedes Modul ein XOR ARRAY, mit dem die Inhalte C der Register verbunden sind, um die vom Verschlüssler benötigte Rückkopplung zu schaffen. Im Einplatzmodus erhält das XOR ARRAY den Eingang von der internen Registerkette als Moduleingang, z. B. von C0-C7, am ersten Modul von rechts. Für den Fall, dass ein 32 Bit breiter Datenstrom D0-D31 von vier parallelen Modulen verarbeitet wird, erhält dieses Modul den Registerinhalt entweder jedes anderen Moduls, d.i. C8-C31, oder, wie oben erklärt, nur aus einer Registerkette, z. B. C24-C31. Dieser letztere Fall wird im Beispiel der Fig. 5 gezeigt. Das XOR ARRAY kann zwischen unterschiedlichen Konfigurationen umgeschaltet werden. Um unterschiedliche XOR-Array-Konfigurationen für alle möglichen Anforderungen vorzusehen, d. h. eine Kombination von vier, sechzehn und möglicherweise noch mehr Modulen innerhalb eines Moduls, bereitet einem Fachmann keine Probleme, da die Anzahl dieser unterschiedlichen Anordnungen begrenzt ist und die Kombinationslogik hinter der XOR-Array- Konstruktion nicht sehr kompliziert ist.
Für das Polynom x&sup7; + x&sup6; + 1 und die Rückkopplung nur vom Byte (Register C25-C31); werden die Kombinationsfunktionen, die die Schaltungsanordnung des XOR ARRAY für jeden einzelnen Registereingang definieren, durch den folgenden Satz Gleichungen gegeben:
C31,ein = C25,aus + C27,aus + C28,aus + C29,aus
C30,ein = C25,aus + C26,aus + C27,aus + C28,aus + C31,aus
C29,ein = C26,aus + C27,aus + C30,aus + C31,aus
C28,ein = C25,aus + C26,aus + C29,aus + C30,aus
C27,ein = C28,aus + C29,aus + C31,aus
C26,ein = C27,aus + C28,aus + C30,aus
C25,ein = C26,aus + C27,aus + C29,aus
C24,ein = C25,aus + C26,aus + C28,aus
C23,ein = C27,aus + C31,aus
C22,ein = C26,aus + C30,aus
C21,ein = C25,aus + C29,aus
C20,ein = C25,aus + C28,aus + C31,aus
C19,ein = C25,aus + C27,aus + C30,aus + C31,aus
C18,ein = C25,aus + C26,aus + C29,aus + C30,aus + C3L,aus
C17,ein = C28,aus + C29,aus + C30,aus + C31,aus
C16,ein = C27,aus + C28,aus + C29,aus + C30,aus
C15,ein = C26,aus + C27,aus + C28,aus + C29,aus
C14,ein = C25,aus + C26,aus + C27,aus + C28,aus
C13,ein = C26,aus + C27,aus + C31,aus
C12, ein = C25,aus + C26,aus + C30,aus
C11,ein = C29,aus + C31,aus
C10,ein = C28,aus + C30,aus
C9,ein = C27,aus + C29,aus
C8,ein = C26,aus + C28,aus
C7,ein = C25,aus + C27,aus
C6,ein = C25,aus + C26,aus + C31,aus
C5,ein = C30,aus + C31,aus
C4,eiü = C29,aus + C30,aus
C3,ein = C28, aus + C29,aus
C2,ein = C27,aus + C28,aus
C1,ein = C26,aus + C27,aus
C0,ein = C25,aus + C26,aus
Für den Empfänger behandeln die Schnittstellen R4 und. R5 den gleichen Informationsfluss für das SONET/SDH mit rahmenparallelem, rahmensynchronisiertem Entschlüsseln.
Die geeigneten Schaltmittel der innermodularen Funktionen zum Unterstützen dieser Schnittstellen werden als zweites zusätzliches Merkmal der vorliegenden Erfindung betrachtet. Die Register der Module sind somit in der Lage, Eingänge von anderen Rx oder Tx Modulen als sie selber zu akzeptieren. Mit diesen Erweiterungen kann das Grundmodul wunschgemäß konfiguriert werden. Zusätzlich werden nachstehend verschiedene Konfigurationen beschrieben, wenn sie sich auf spezifische Anordnungen verschiedener Module beziehen.
Ein drittes zusätzliches Merkmal besteht aus einem Synchronisations-Port T8, R8 zum Austauschen von Systemtakt- und Rahmensynchronsignalen zwischen den Modulen. Der Synchronisations-Port enthält ein Konfigurationsregister, das es ermöglicht, zwischen verschiedenen Operationsmodi zu wählen. Wenn Tx-Module und damit eine SONET/SDH-Leitung frei ist, liefert eine Taktgewinnungsschaltung den Bit-Takt, den Byte- Takt und das Rahmensynchronisationssignal. Dieses Signal wird dann an alle eingesetzten RX-Module und ihre Komponenten verteilt. Die Takterfassungsschaltung liegt zwischen der optisch/elektrischen Signalumwandlung und der Multiplexervorrichtung. Die verschiedenen Taktsignale, insbesondere das bedeutsame Rahmensynchronisationssignal, können entweder parallel, d. h. gleichzeitig an die Multiplexervorrichtung und jedes Modul verteilt werden, oder durch ein Modul einer Anordnung zusammengeführt werden, die ihrerseits das Signal über den Synchronisations-Port an die anderen Module entweder in einer parallelen (Punkt-zu-Mehrpunkt) oder kaskadierten (Punkt-zu-Punkt-Übertragung zwischen benachbarten Modulen) Form überträgt. Diese letzteren Modi können als Master-Slave- Modi angesehen werden. Im Master-Slave-Modus wird das Rahmensynchronisationssignal von jedem Modul mit einer Verzögerungszeit empfangen. Da diese Verzögerungen jedoch festgelegt sind, kann ihre Auswirkung leicht neutralisiert werden durch entsprechend voreingestellte Zeitgeber, Zähler oder Puffer, was eine richtige Synchronisation der Datenflüsse für jedes Modul sichert. Die Taktgewinnung kann auch in eines der Module integriert sein. Diese Alternative widerspricht jedoch der modularen Lösung, die der Hauptaspekt der vorliegenden Erfindung ist.
Weitere Taktopererationsmodi enthalten eine interne Oszillatorschaltung, die entweder auf der gleichen Leiterplatte bzw. Chip montiert ist wie die Module, oder als Teil des ganzen Systems, d. h. auf einer gesonderten Leiterplatte. Die verschiedenen Taktschaltungen sind mittels Schaltmittel verbunden, so dass sie bei einer Störung jeweils durch eine ändere ersetzt werden können.
Die Kombination alle dieser zusätzlichen Merkmale ermöglicht es, dass das Modul erfindungsgemäß funktioniert, d. h. entweder allein oder als Teil einer Anordnung ähnlicher Module. Diese Merkmale fehlen in den bekannten SONET/SDH- Schnittstellen, die oben im Zusammenhang mit dem Stand der Technik in der vorliegenden Anmeldung diskutiert wurden. Das Modul selbst bleibt Standard-kompatibel, es hat jedoch die Fähigkeit erhalten, zusammen mit anderen, gleichen Modulen im "Team" zu arbeiten.
Das im vorstehenden Absatz eingeführte Modul ist allgemein kann benutzt werden, um jeden beliebigen SONET/SDH-Prozessor auf jeder beliebigen standardisierten SONET/SDH-Signalhöhe zu bauen. Es ist ein bedeutsamer Vorteil der vorliegenden Erfindung, dass die Taktgeschwindigkeit (Systemtakt) für alle Ebenen die gleiche bleibt, d.i. 19,44 MHZ, sogar für STM-64 Signale. Beispiele für die SONET/SDH-Prozessoren auf den Ebenen STM-4 und STM-16 sind in den Fig. 6 bis 9 darqestellt. Die genaue Funktion der Zwischenmodulschnittstellen und der Modulregister werden nachstehend erklärt. Die Abkürzung GSTM- 1 wird ab hier für die erfindungsgemäßen allgemeinen STM-1 Module benutzt.
Funktion der erfindungsgemäßen Module im STM-1-Modus:
In der Anordnung der Fig. 3A, B arbeiten die Module im STM-1- Grund-Modus. In diesem Modus arbeiten die Module jeweils allein. Dazu werden ihre Schaltvorrichtungen 11, 12 43, 14) auf den Innenanschluss 3-1 gesetzt. Alle anderen Schnittstellen werden in den "IGNORE"-Status gesetzt. Die übrigen Schnittstellen werden also im STM-1-Modus-Betrieb nicht berücksichtigt. Sie können mit anderen Modulen verschaltet bleiben, wenn der Anschluss bereits existiert: Das hat keine Auswirkung auf ihre Funktion, vorausgesetzt, die Schaltelemente sind richtig geschaltet.
Funktion der erfindungsgemäßen Module im STM-4-Modus:
Im STM-4-Modus sind vier GSTM-1 Module vom Tx-Typ verschaltet, wie in Fig. 6 gezeigt wird: In dieser Anordnung, sowie auch in allen hier folgenden Anordnungen, sind die Module über die Schnittstellen T4 und T5 verbunden, um Verschlüsselungsdaten auszutauschen, wie oben beschrieben ist. Ferner sind die T6-Schnittstellen des zweiten bis vierten (von links) GSTM-1 Tx-Module mit den Schnittstellen T7 des ersten bis zum dritten GSTM-1 Modul entsprechend zusammengeschaltet. Die entsprechende Schalterkonfiguration ist 3-2 für die Module auf der rechten Seite, und 3-2/4-2 für die Module in der Mitte. Das erste GSTM-1 Tx-Modul ist verbunden gemäß der Schalterkonfiguration 3-1/4-1, d. h. intern. In dieser Konfiguration ist die interne B1-Berechnung in drei Modulen nicht mehr mit dem SOH-Einschiebeabschnitt verbunden. In diesen ist der interne B1 Einschub deaktiviert. Wie oben erklärt, wird auf diese Weise eine Registerkette zwischen dem vierten und dem ersten GSTM-1-Modul erstellt. Im Betrieb werden die Bit-verschachtelten Parität-8-Bytes des zweiten bis zum vierten GSTM-1 Moduls sequentiell an das erste GSTM-1 Modul geschickt. In GSTM-1 werden die Bit-verschachtelten Parität-8-Bytes assoziativ XOR-verbunden. Das Ergebnis dieser Operation ist ein einziges Byte, das das "B1"-Byte genannt wird.
Das B1-Byte ist Teil des Abschnittzusatzes eines STM-N- Signals. Es sitzt in dem Teil des Abschnittzusatzes, der von Wiederholern im SONET/SDH-Netzwerk benutzt wird. Dieser Teil der Kopfreihe ist der "Regeneratorabschnittzusatz", siehe Fig. 2. Wiederholer benutzen diesen Teil des Abschnittzusatzes, um den ganzen Rest des restlichen SONET/SDH-Rahmens zu verfolgen. Die besondere Funktion des B1-Byte ist das Ermöglichen der Fehlerverfolgung im TM-N-Signal. Das B1-Byte wird nach dem Verschlüsseln über alle Bits des vorhergehenden. Rahmens des STM-N-Signals berechnet, und wird vor dem Verschlüsseln in den augenblicklichen STM-N-Rahmen übernommen.
Die verfügbare Zeit für alle Byte-Schiebe- und XOR-Operationen, die an der Berechnung des B1-Byte beteiligt sind, ist die Zeit für die erste Reihe des zu übertragenden SONET/SDH- Rahmens. Und zwar deshalb, weil der ges amte vorherige Rahmen bereits übertragen sein muss, so dass die Information zur Berechnung des B1-Byte bereits durch die GSTM-1 Tx Module gelaufen ist, und da das B1-Byte das erste zu übertragenden Byte in der zweiten Reihe des STM-4 Rahmens ist, muss die Berechnung des B1 Byte für den Start der Übertragung der zweiten Reihe des Rahmens rechtzeitig abgeschlossen sein. So kann die Berechnung des B1-Byte nur in der Zeit ausgeführt werden, in der die erste Reihe des augenblicklichen Rahmens des STM-4-Signals übertragen wird. Diese Zeit ist die Zeit zum Übertragen für den ganzen Rahmen geteilt durch die Anzahl der Reihen im Rahmen, d.i. 14 um. Sogar für das STM-64 Signal (9,6 Gb/s) beträgt die verfügbare Zeit für eine Byte-Verschiebung und XOR-Operation noch um 220 ns. Das wird eindeutig unterstützt durch die heutige CMOS-Technologie. Die mit einer Taktrate von etwa 19 MHz (50 ns) ausgelösten Module könnten sogar noch höhere Übertragungsraten unterstützen.
In der Anordnung der Fig. 6 wird das B1-Byte berechnet durch das "Kaskadieren" von Bit-verschachtelten Parität-8-Bytes, wie oben beschrieben ist. Der Rest des Abschnittzusatzes wird von den vier STM-1-Abschnittzusätzen der GSTM-1-Module bytemultiplext. Das ist eine einfache Multiplex-Operation, die im Multiplexer ausgeführt werden kann, der die Ausgänge der vier GSTM-1-Module aufnimmt. Der Multiplexer ist der einzige Teil der Anordnung der vorliegenden Erfindung, der Daten mit der 622 Mbit/s STM-4-Signalrate betreiben muss.
Fig. 6 zeigt ein STM-4 Tx Modul. Analog dazu können vier GSTM-1 Rx Module kombiniert werden, um ein STM-4-Signal aufzunehmen, das damit, durch das entgegengesetzte Verfahren als es in Fig. 6 gezeigt wird, in vier individuelle Zubringersignale umgewandelt werden kann.
Zum Umwandeln eines STM-4c-Signals in einen einzigen ATM- Zellenstrom mit einer Datenrate von 622 MBit/s kann eine Anordnung verwendet werden, wie sie in Fig. 7 gezeigt wird. Diese Anordnung empfängt ein 622 Mbit/s STM-4c-Signal und wandelt dieses um in ein 622 Mbit/s ATM-Signal. Zu diesem Zweck wird das STM-4c-Signal:
(i) Zuerst auf vier 155 Mbit/s Datenströme heruntermultiplext;
(ii) durch vier parallel arbeitende GSTM-1 Rx Module bearbeitet, wobei jedes derselben die im Zusammenhang mit. Fig. 3B (3A) beschriebene Konstruktion aufweist;
(iii) zu einem einzigen 622 Mbit/s ATM-Signal multiplext. Das STM-4c-Signal enthält eine einzige verkettete Nutzinformation. Diese Nutzinformation wird in der Anordnung der Fig. 7 über die vier GSTM-1 Rx Module verteilt.
Im STM-4c Modus werden vier GSTM-1-Module vom Rx-Typ verschaltet wie in Fig. 7 ersichtlich ist: Wie bereits oben erwähnt, bleibt die Verschaltung durch die R4- und R5- Schnittstellen zum Austausch der Verschlüsselungsdaten unverändert. Auch werden die R6-Schnittstellen vom zweiten bis zum vierten GSTM-1 Rx Module (von links) an die R7- Schnittstellen des ersten bis zum dritten GSTM-1-Module entsprechend angeschlossen. Die entsprechende Schalter-14- Konfiguration ist 3-2 für das Modul an der rechten Seite, und 3-2/4-2 für die Module in der Mitte. Das erste GSTM-1 Rx Modul wird gemäß der Schalterkonfiguration 3-1/4-1, d. h. intern, angeschlossen. In dieser Konfiguration ist die interne B1 Berechnung nicht mehr länger an den SOH-Einschubabschnitt in den drei Modulen angeschlossen. Der interne B1- Einschub in diesen ist deaktiviert. Wie oben erklärt, wird auf diese Weise zwischen dem vierten und dem ersten GSTM-1- Modul eine Registerkette erzeugt. Im Betrieb werden die Bitverschachtelten Parität-8 Bytes vom zweiten bis zum vierten GSTM-1-Modul sequentiell an das erste GSTM-1-Modul geschickt. In GSTM-1 werden die Bit-verschachtelten Parität-8 Bytes assoziativ XOR-verbunden. Das Ergebnis dieser Operation ist ein einziges Byte, das das "B1"-Byte genannt wird. Das berechnete B1-Byte wird dann mit dem einen verglichen, das aus dem SOH des folgenden STM-4c-Signals (Rahmen) gewonnen wird.
Das BIP-8 B3 Byte schützt die Nutzinformation des STM-4c Signals und ist Teil des SONET/SDH Standards. Es befindet sich zwischen dem virtuellen Container für Pfadfehler- Überwachung (POH) und wird über alle Bits des vorherigen virtuellen Containers vor dem Verschlüsseln berechnet. Das sich ergebende BIP-8-Byte steht in der B3-Byte-Position des laufenden virtuellen Container vor dem Verschlüsseln. Wie schon das BIP-8 B1-Byte, ist das BIP B3-Byte Teil des Standard-Datenrahmenformats unter SONET/SDH. Aber die vorliegende Erfindung ist insofern einzigartig, als sie einen Weg vorsieht zum Berechnen des B3 auch über mehrere unterschiedliche Module. Gemäß der Anordnung der Erfindung, gezeigt in Fig. 7 der vorliegenden Anmeldung, setzt sich das BIP-8 B3-Byte aus dem B3-Bytes aller GSTM-1 Rx Module zusammen. Die Berechnung des BIP-8 B3-Byte ist analog zur Berechnung des BIP-8 B1-Byte.
In dieser Anordnung sind die Module durch die R2- und R3- Schnittstellen verschaltet, um die B3-Berechnung und Kontrolle durchzuführen. Die R2-Schnittstellen des zweiten bis zum viertem (von links) GSTM-1 Rx Modul sind mit den R3- Schnittstellen des ersten bis zum dritten GSTM-1-Modul entsprechend verbunden. Die entsprechende Schalter- Konfiguration ist 3-2 für das Modul an der rechten Seite, und 3-2/4-2 für die Module in der Mitte. Das erste GSTM-1 Rx Modul ist gemäß der Schalter-Konfiguration 3-1/4-1, d. h. intern, verbunden. In dieser Konfiguration ist die interne B3-Berechnung nicht mehr mit dem SOH-Einschubabschnitt in drei Modulen verbunden. Der interne B3 Einschub ist in diesen deaktiviert. Wie oben erklärt, wird auf diese Weise zwischen dem vierten und dem ersten GSTM-1 Modul eine Registerlette erzeugt. Im Betrieb werden die Bit-verschachtelten Parität-8- Bytes vom zweiten bis zum vierten GSTM-1 Modul sequentiell an das erste GSTM-1 Modul gesendet. In GSTM-1 werden die Bitverschachtelten Parität-8-Bytes assoziativ XOR-verbunden. Das Ergebnis dieser Operation ist ein einziges Byte, das das "B3"-Byte genannt wird. Das berechnete B3-Byte wird dann mit demjenigen verglichen, das aus dem POH des folgenden STM-4c- Signals (Rahmen) gewonnen wird.
In dieser Anordnung sind die Rahmenverschlüsselungsabschnitt- Schnittstellen R4, R5 ebenfalls zur Austausch der Registerinhalte verbunden, wie oben beschrieben.
Im STM-4c-Empfänger der Fig. 7 sind die Module auch über die Schnittstellen des ATM-Abschnitts R0 und R1 verbunden. Die R0 Schnittstellen des zweiten bis vierten GSTM-1 Rx Moduls sind mit den R1 Schnittstellen des ersten bis dritten GSTM-1 Rx Moduls verbunden. Die Funktion dieser Schnittstelle ist vorstehend unter Bezugnahme auf die Fig. 4A und 4B beschrieben.
Schließlich sind die individuellen GSTM-1 Rx Module der Fig. 7 über ihre Schnittstellen R8 mit dem Demultiplexer (DEMUX) verbunden. Diese Schnittstellen R8 unterstützen den Erfassungs- und Rahmenangleichprozess, der durch Erfassen des Übergangs des Byte A1 zum Byte A2 des Abschnittzusatzes ausgeführt wird. Wenn alle vier Rahmenstrukturierungs- Unterfunktionen in den GSTM-1-Modulen anzeigen, dass sie den Übergang A1/A2 an ihren Schnittstellen R8 erfasst haben, wird der STM-4c-Rahmen strukturiert. Dieses Schema ermöglicht den Einsatz einer Demultiplexer-Stufe ohne SONET/SDH-bezügliche Funktion. Nichtsdestoweniger muss der Demultiplexer in der Lage sein, Bitschiebeoperationen auf Anforderung über die R8 Schnittstellen durchzuführen, bis die Byte- und Rahmen-Ausrichtung erreicht ist. Jedoch besteht die Modularität der Erfindung sogar dann weiter fort, wenn der Demultiplexer die Byte- und Rahmenausführungsfunktionen (z. B. durch ein serielles Schieberegister und geeignete Vergleicher) durchführt. In diesem Fall kann die Schnittstelle R8 auf Steuersignale reduziert werden, die den Rahmenausrichtungs- Absuchprozess im Demultiplexer und Statussignale-anzeigenden Rahmenausgleichprozess initialisieren.
Alle Operationen der Moduls werden über den Takt-Bus T8, R8, synchronisiert, durch den das erste (Master) Modul die Rahmensynchronisierung auf die nachfolgenden (Slave) Module überträgt. Hier muss angemerkt werden, dass das Rahmen- Synchronsignal vom System-Taktsignal abgeleitet werden kann, ohne die Module beim Empfang spezifischer Bytes der STM- Nutzinformation synchronisieren zu müssen.
Fig. 8 zeigt einen STM-4c-Sender. Die Funktion dieser Anordnung ist ähnlich der des Empfängers in Fig. 7, und unterscheidet sich hauptsächlich dadurch, dass das STM-4c-Signal generiert wird. Zum Klären der Rolle des Demultiplexer muss man sich vor Augen halten, dass der 622 Mbit/s ATM-Datenstrom aus einer Bytefolge besteht. Diese Bytes werden vom Demultiplexer der Reihe nach zyklisch auf die vier GSTM-1 Tx Module verteilt. So werden das erste, fünfte, neunte usw. Byte des ATM-Datenstroms auf das GSTM-1 Tx Modul gelegt. Es ist daher klar, dass die in den virtuellen Container des SDH Signals einzuschiebenden Daten aufgebrochen und auf die vier GSTM-1 Tx Module verteilt werden. Jedoch kann das BIP-8 B1-Byte noch immer durch die Anordnung der Erfindung, gezeigt in Fig. 8, berechnet werden, weil die Ergebnisse der B1 Bewertungsfunktion, die in jedem der vier GSTM-1 Tx Module ausgeführt werden, durch die Verbindung der Schnittstellen T6 und T7 zusammengebracht werden, wie gezeigt wird. Ähnliches gilt für die Kombination über die Verbindungen T2 und T3 der Ergebnisse der gesonderten B3-Byte-Berechnungen, die in den vier GSTM-1 TX Modulen ausgeführt werden.
Hier muss angemerkt werden, dass das BIP-8 B1-Byte für alle STM-N Signale berechnet wird. Jedoch wird das BIP-8 B3-Byte nur für gemäß dem SONET/SDH-Standard verkettete Signale berechnet, weil es zum Schützen der Nutzinformation aus verketteten Signalen konstruiert ist.
Die Anordnung er Fig. 9 zeigt einen STM-16 Sender, der unter Verwendung der erfindungsgemäßen Module aufgebaut ist. Wegen des Formats der Figur wurden die meisten Zahlzeichen und sonstige identifizierende Kennzeichen weggelassen, weil alle Komponenten bereit oben beschrieben wurden, daher sind nur die Verschaltungen der Module als weitere Informationen von Bedeutung.
Diese Schaltung multiplext vier STM-4c-Signale. In dieser Anordnung gibt es vier STM-4c-Sender, wobei sich die B1- Registerkette über alle sechzehn GSTM-1 Module erstreckt. Das durch diese Register berechnete BIP-8 B1-Byte deckt jedes Bit des STM-16-Rahmens ab. Eine ähnliche Einstellung kann zum Abbilden eines ATM Datenstroms von je 155 Mbit/s auf ein STM- 16 Signal benutzt werden. In dieser Anordnung ist ATM-seitig kein Multiplexen erforderlich.
Es muss darauf hingewiesen werden, dass in der Anordnung der Fig. 9 alle sechzehn GSTM-1 Tx Module mit der gleichen Taktrate arbeiten wie die GSTM-1 Module, die Signale zu und aus den anderen SONET/SDH-Signalebenen über Schnittstellen senden. Wieder einmal ist es nur der Multiplexer und die Demultiplexer, die mit höheren Datenraten als 155 Mbit/s arbeiten müssen. Im vorliegenden Beispiel arbeitet der einzige Multiplexer mit 2,488 Mbit/s, und die vier Demultiplexer arbeiten mit 622 Mbit/s.
Die Beispiele der Fig. 6-9 zeigen, wie GSTM-1 Tx und Rx Module auf SONET/SDH-Signale höherer Ordnung skaliert werden müssen. Hier muss erkannt werden, dass in Anordnungen für die Behandlung von SONET/SDH-Signalen höherer Ordnung gemäß der vorliegenden Erfindung die Taktrate der GSTM-1-Module die gleiche ist, wie wenn sie allein betrieben werden. Diese Paralleloperation der Module erhöht die Datenpfadbreite der Anordnung und damit den Durchsatz des Systems. Die Umwandlung zur Geschwindigkeitsrate der einzelnen SONET/SDH Signale höherer Ordnung wird auf einer Multiplexerstufe ausgeführt, die nicht Teil der GSTM-1 Architektur ist. Der SDH/SCHETseitige Multiplexer und/oder Demultiplexer ist die einzige Komponente der Anordnung, die mit der, vollen Geschwindigkeit des SONET/SDH Signals höherer Ordnung läuft: Die komplexen Steuerfunktionen, die dem SONET/SDH Datenrahmen zugeordnet sind, können somit als über die parallelen GSTM-1 Module verteilt angesehen werden, wodurch die Notwendigkeit für eine etwaige zusätzliche Stufe zur Ausführung von SONET/SDH Funktionen entfällt.
Natürlich kann ein Empfänger für STM-16 oder STM-16c auf analoge Weise, wie in Fig. 9 gezeigt, gebaut werden. Auf gleiche Weise können sowohl Sender als auch Empfänger für STM-64 erfindungsgemäß durch weitere Verdoppelung der Grundanordnung von GSTM-1-Modulen gebaut werden. Ihre Schnittstellen müssen analog zu den Schemata gemäß Fig. 6-9 der vorliegenden Anmeldung verbunden werden.
Die Erfindung kann auch auf Grundmodule erweitert werden, die geringere Taktgeschwindigkeiten aufweisen als die 155 Mbit/s, die in der vorliegenden Erfindung beispielhaft genannt sind. Zum Beispiel können Module gebaut werden, die eine Taktrate haben, die für die SONET STS-1-Signalhöhe passt. Drei solche Module, die analog zu den Anordnungen der Fig. 6-9 verschaltet sind, könnten dann eine Schnittstelle zur STM-1 Signalhöhe bilden. Solche STS-1 Module hätten dann eine Taktrate von 51,84 Mbit/s. Es kann nämlich jeder Zubringerdatenstrom mit einem STM-N-Datenstrom durch eine Anordnung der richtigen Modulanzahl, die die Taktrate dieses Zubringerdatenstroms aufweisen, schnittstellenverbunden werden.

Claims

1. Ein Datenverarbeitungsmodul zum Abbilden von Datensignalen auf ein Standarddatenrahmen-Signal oder umgekehrt, wobei das Modul Mittel zum Bestimmen des Werts eines zweiten Fehlererfassungssignals (B3) aufweist, gekennzeichnet durch:

- Mittel zum Bestimmen des Wertes mindestens eines ersten Fehlererfassungssignals (B1);

- Mittel zum Einfügen bzw. Herausziehen einer Kopfreihe;

- Verschlüsselungsmittel;

- erste (B1) Schaltmittel (12; 14) mit mindestens zwei Schnittstellen (T6, T7; R6, R7), die an benachbarte Module dieser Art anschließbar sind zum Empfangen und Senden von Signalen, die sich auf das erste Fehlererfassungssignal (B1) beziehen;

- zweite (B3) Schaltmittel (11; 13) mit mindestens zwei Schnittstellen (T2, T3; R2, R3) die an benachbarte Module dieser Art anschließbar sind zum Empfangen und Senden von Signalen, die sich auf das zweite Fehlererfassungssignal (83) beziehen;

- ein Synchronisations-Port (T8; R8) der an benachbarte Module dieser Art anschließbar ist zum Senden eines Rahmensynchronisiersignals; und

- Schnittstellen (T4, T5; R4, R5) zum Verbinden der Verschlüsselungsmittel mit Verschlüsselungsmitteln benachbarter Module dieser Art.

2. Das Modul gemäß Anspruch 1, ferner enthaltend einen ATM Adapterabschnitt zum Verschlüsseln bzw. Entschlüsseln von ATM-Zellennutzinformationen, wobei dieser Abschnitt Schnittstellen (T0, T1; R0, R1) aufweist zum Anschluss der ATM Adapterabschnitte benachbarter Module dieser Art.

3. Eine Anordnung, umfassend mehrfache Module gemäß Anspruch 1 und Multiplexer-Mittel (MUX) zum Verschachteln der Datensignale dieser Module.

4. Eine Anordnung, umfassend mehrfache Module gemäß Anspruch 1 und Multiplexer-Mittel (MUX) zum Verschachteln der Datensignale dieser Module, wobei diese multiplen Module eine gleiche Taktgeschwindigkeit aufweisen und die Taktgeschwindigkeit niedriger ist als die zum Betreiben der Multiplexer-Mittel.