DE69519272T2

DE69519272T2 - Schnittstellenschaltung zwischen mit niedriger Versorgungsspannung betriebenem Logikschaltkreis und TTL- bzw. CMOS-Schaltkreis

Info

Publication number: DE69519272T2
Application number: DE69519272T
Authority: DE
Inventors: Remi Gerber; Janick Silloray
Original assignee: Atmel Nantes SA
Current assignee: Microchip Technology Nantes SAS
Priority date: 1994-09-26
Filing date: 1995-09-22
Publication date: 2001-05-17
Anticipated expiration: 2015-09-23
Also published as: FR2725085B1; EP0703671B1; US5880600A; DE69519272D1; EP0703671A1; FR2725085A1

Description

Diese Erfindung betrifft eine Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS- Schaltkreisen.
Bei den heutigen integrierten Schaltungen und insbesondere den Logikschaltungen ist es von höchster Wichtigkeit, dass in einem engen Schaltamplitudenbereich von einem logischen L-Pegel auf einen logischen H-Pegel oder umgekehrt umgeschaltet werden kann.
Aus diesem Grunde wurden Logikschaltungen entwickelt, die mit niedriger Versorgungsspannung betrieben werden, und die das Schalten zwischen einem logischen L-Pegel von 1,1 Volt auf einen logischen H-Pegel von 1,9 Volt ermöglichen.
Diese Art Schaltung entspricht vollkommen den Anforderungskriterien eines niedrigen Stromverbrauchs sowohl im Standby-Modus als auch beim Schalten.
Bei der Verwendung dieser Art Schaltung ergibt sich jedoch das Problem, dass sie mit den klassischen Logikschaltungen wie z. B. den TTL-Schaltungen (Transistor Transistor Logic) und CMOS-Schaltungen, bei denen der L- und der H-Pegel unter 1,0 Volt bzw. im wesentlichen gleich 5 Volt ist, nicht kompatibel sind. Dieses Kompatibilitätsproblem betrifft nicht nur die Werte der Versorgungsspannungen dieser Schaltungen, die es ermöglichen, die dem logischen H-Pegel entsprechenden Spannungswerte zu erzeugen, sondern vor allem auch die Kontinuität der Übertragung der logischen Information, und zwar auf Grund der Gefahr der nicht eindeutigen Trennung zwischen dem logischen H- Pegel der mit niedriger Versorgungsspannung betriebenen Logikschaltung und dem logischen L-Pegel des TTL- bzw. CMOS-Schaltkreises.
Eine Lösung dieses Problems kann darin bestehen, eine gemeinsame Schwellenspannung vorzusehen, die zwischen dem logischen H-Pegel der mit niedriger Versorgungsspannung betriebenen Logikschaltung und dem logischen L-Pegel des TTL- bzw. CMOS-Schaltkreises liegt, und durch Vergleich mit dieser eine Unterscheidung dieser logischen Pegel vorzunehmen.
Diese Lösung ist befriedigend, aber sie hat folgende Nachteile:
- Vorsehen einer Anbaustruktur, durch die die gemeinsame Schwellenspannung hergestellt wird und ggf. eine Unterscheidung der obengenannten logischen Pegel vorgenommen wird;
- im Falle des Integrierens dieser Anbaustruktur in Form einer integrierten Schaltung einer großen Fläche und entsprechender Verbrauch von Silizium.
In der europäischen Patentanmeldung EP-A-0 595 318 ist eine Schnittstellenschaltung beschrieben, bei der ein gemeinsamer Spannungswert verwendet wird, der zwischen einem hohen Pegel und einem niedrigen Pegel liegt.
Die Aufgabe dieser Erfindung ist es, die oben genannten Nachteile zu beseitigen, indem eine Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen vorgesehen wird, bei der keinerlei gemeinsame Schwellenspannung vorgesehen ist.
Eine weitere Aufgabe dieser Erfindung ist es, eine Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen vorzusehen, bei der die Kontinuität der Übertragung der logischen Information zwischen den beiden Typen von Schaltung dadurch gewährleistet wird, dass Umwandlungen zwischen progressiven und kompatiblen Spannungswerten des logischen L-Pegels und des logischen H-Pegels ausgeführt werden.
Die Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS- Schaltkreisen, die Gegenstand dieser Erfindung ist, ist darin bemerkenswert, dass sie folgende Elemente aufweist, die mit einer TTL-Versorgungsspannung gegenüber einer Referenzspannung gespeist werden und kaskadengeschaltet sind: einen ersten invertierenden Verstärker, bestehend aus einem Rückkopplungs-Eingangsverstärker, der eine Selbstkompensation aufweist, die einen konstanten Verstärkungsfaktor über die Frequenz gewährleistet, wobei dieser erste invertierende Verstärker an einem Eingang das genannte Logiksignal mit niedrigem Spannungspegel empfängt und ein erstes invertiertes Logiksignal mit mittlerer Amplitude abgibt; einen zweiten invertierenden Verstärker, der dieses erste invertierte Logiksignal mit mittlerer Amplitude empfängt und ein zweites Logiksignal mit verstärkter mittlerer Amplitude abgibt; eine Signalformerschaltung, die dieses zweite Logiksignal mit verstärkter mittlerer Amplitude empfängt und ein invertiertes Logiksignal auf TTL-Pegel abgibt; einen invertierenden Leistungsverstärker, der dieses invertierte Logiksignal auf TTL-Pegel empfängt und ein verstärktes Logiksignal auf TTL-Pegel abgibt.
Die Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS- Schaltkreisen, die Gegenstand dieser Erfindung ist, findet in der Industrie der integrierten Schaltungen Anwendung.
Sie geht näher aus der Beschreibung und den folgenden Zeichnungen hervor, wobei Fig. 1 einen Funktions- und Einbauplan der erfindungsgemäßen Schnittstellenschaltung für Logiksignale zeigt,
Fig. 2 ein Chronogramm von Signalen zeigt, die an besonderen Testpunkten der in Fig. 1 dargestellten Schnittstellenschaltung abgenommen wurden.
Wie in Fig. 1 dargestellt, umfasst die erfindungsgemäße Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen einen mit einer TTL- Versorgungsspannung VCC gegenüber einer Referenzspannung oder Massespannung gespeisten und kaskadengeschalteten ersten invertierenden Verstärker 1, der an einem Eingang, der einem Testpunkt A entspricht, ein mit sle bezeichnetes logisches Eingangssignal mit niedrigem Spannungspegel empfängt und ein mit sle bezeichnetes erstes invertiertes Logiksignal mit mittlerer Amplitude abgibt. Das erste invertierte Logiksignal sle mit mittlerer Amplitude wird an dem Testpunkt D von Fig. 1 abgegeben.
Ferner umfasst die erfindungsgemäße Schnittstellenschaltung einen zweiten invertierenden Verstärker 2, der das erste invertierte Logiksignal sle mit mittlerer Amplitude empfängt und ein mit slea bezeichnetes zweites Logiksignal mit verstärkter mittlerer Amplitude abgibt. Insbesondere wird das mit slea bezeichnete zweite Logiksignal mit verstärkter mittlerer Amplitude an dem Testpunkt G von Fig. 1 abgegeben.
Ferner umfasst die erfindungsgemäße Schnittstellenschaltung eine mit dem zweiten invertierenden Verstärker 2 in Kaskade geschaltete Signalformerschaltung 3, die dieses zweite Logiksignal slea mit verstärkter mittlerer Amplitude empfängt und ein invertiertes Logiksignal auf TTL-Pegel abgibt, das in der oben genannten Fig. 1 mit slea bezeichnet wird. Insbesondere wird dieses Signal an dem Testpunkt J von Fig. 1 abgegeben.
Und schließlich ist ein invertierender Leistungsverstärker 4 vorgesehen, der mit der Signalformerschaltung 3 in Kaskade geschaltet ist und das invertierte Logiksignal auf TTL-Pegel slea empfängt und ein verstärktes Logiksignal auf TTL-Pegel abgibt, nämlich das Ausgangssignal sls der erfindungsgemäßen Schnittstellenschaltung. Insbesondere wird das verstärkte Logiksignal auf TTL-Pegel sls an dem Testpunkt O von Fig. 1 abgegeben.
Ferner kann die erfindungsgemäße Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen eine Steuerschaltung 5 aufweisen, die ein Steuersignal empfängt, das es ermöglicht, den statischen Stromverbrauch im Standby-Modus zu reduzieren, wobei dieses Steuersignal mit INH bezeichnet ist und an dem Testpunkt K der oben genannten Fig. 1 eingegeben wird.
Es wird nun anhand von Fig. 1 eine detailliertere Beschreibung der Gesamtanordnung der einzelnen Module gegeben, die die erfindungsgemäße Schnittstellenschaltung für Logiksignale bilden.
Wie in der genannten Figur dargestellt, umfaßt der erste invertierende Verstärker 1 beispielsweise eine erste Inverterstufe 10, die aus zwei P-, N-MOS-Transistoren besteht, die die Bezugszahlen 101 und 102 haben und in Kaskade geschaltet sind. Das Gate des PMOS-Transistors 101 bildet den Eingang der Schnittstellenschaltung und empfängt das Logiksignal mit niedriger Spannung, d. h. das logische Eingangssignal sle am Testpunkt A von Fig. 1. Es ist eine zweite Inverterstufe 11 vorgesehen, die aus zwei P-, NMOS-Transistoren 111, 112 besteht, wobei diese Transistoren 111, 112 in Kaskade geschaltet sind. Die erste und die zweite Inverterstufe 10 und 11 sind zwischen der Referenzspannung oder Massespaunung und einem gemeinsamen Pol, mit dem die Source-Elektrode der MOS-Transistoren 101 und 111 verbunden ist, parallel geschaltet. Ferner ist ein PMOS-Leistungstransistor 12 zwischen der Versorgungsspannung VCC und dem gemeinsamen Pol zwischen der oben erwähnten ersten und zweiten Inverterstufe 10 und 11 zwischengeschaltet.
Ferner ist eine dritte Inverterstufe 13 vorgesehen, die aus zwei P-, NMOS-Transistoren 131, 132 besteht, die zwischen der Versorgungsspannung VCC und der Referenzspannung oder Massespannung in Kaskade geschaltet sind. Der gemeinsame Pol zwischen den P-, NMOS-Transistoren 131, 132 der dritten Inverterstufe 13 bildet am Testpunkt D von Fig. 1 den Ausgangsanschluss des ersten invertierenden Verstärkers 1. Dieser Ausgangsanschluss gibt das erste invertierte Logiksignal sle mit mittlerer Amplitude ab.
Schließlich ist eine vierte Inverterstufe 14 vorgesehen, die aus zwei P-, NMOS- Transistoren mit den Bezugszahlen 141, 142 besteht, wobei diese Transistoren in Kaskade geschaltet sind.
Das Gate des PMOS-Transistors 141 der vierten Inverterstufe 14 ist mit dem gemeinsamen Pol der P-, NMOS-Transistoren 141, 142 der vierten Inverterstufe 14 verbunden und das Gate des NMOS-Transistors 142 dieser vierten Inverterstufe ist mit dem gemeinsamen Pol der ersten Inverterstufe 10 des ersten invertierenden. Verstärkers 1, d. h. mit dem Testpunkt B von Fig. 1 verbunden.
Wie ferner in Fig. 1 hinsichtlich des ersten invertierenden Verstärkers 1 zu sehen ist, wird ein Rückkopplungs-Schaltkreis von einem ersten und einem zweiten Rückkopplungs-NMOS-Transistor 102a und 112a gebildet, die jeweils parallel mit dem NMOS-Transistor 102, 112 der ersten bzw. zweiten Inverterstufe 10, 11 verbunden sind. Das Gate der Rückkopplungs-Transistoren 102a, 112a ist am Ausgang des ersten invertierenden Verstärkers, d. h. am Testpunkt D von Fig. 1 angeschlossen.
Der zweite invertierende Verstärker 2 umfasst, wie in Fig. 1 dargestellt, eine erste 21, eine zweite 22, eine dritte 23 und eine vierte 24 Inverterstufe, die jeweils aus zwei P-, NMOS-Transistoren mit den Bezugszahlen 211, 212; 221, 222; 231, 232; 241, 242, wobei diese genannten MOS-Transistor-Paare in Kaskade geschaltet sind. Diese Inverterstufen sind parallel zwischen der Versorgungsspannung VCC und der Referenzspannung oder Massespannung geschaltet. Der Ausgang des ersten invertierenden Verstärkers 1, d. h. der Testpunkt D von Fig. 1, ist mit dem Gate des PMOS-Transistors 211 der ersten Inverterstufe 21 verbunden, um die Verbindung zwischen dem Ausgang des ersten invertierenden Verstärkers 1 und dem Eingang des zweiten invertierenden Verstärkers 2 zu gewährleisten. Der gemeinsame Pol zwischen dem PMOS-Transistor 211 und dem NMOS-Transistor 212 der ersten Inverterstufe 21 ist mit dem Gate des NMOS-Transistors 242 der genannten vierten Inverterstufe 24 verbunden. Das Gate der PMOS-Transistoren 221; 231; 241 der zweiten 22 bzw. dritten 23 und vierten 24 Inverterstufe ist mit dem gemeinsamen Pol der zweiten Inverterstufe 22 bzw. der vierten Inverterstufe 24 verbunden. Der gemeinsame Pol der P-, NMOS-Transistoren 231, 232 der dritten Inverterstufe 23 bildet den Ausgang des zweiten invertierenden Verstärkers 2 und gibt am Testpunkt G von Fig. 1 das zweite Logiksignal mit verstärkter mittlerer Amplitude slea ab.
Ferner ist eine Rückkopplungs-Schaltung vorgesehen, die von einem ersten 212a und einem zweiten 222a Rückkopplungs-NMOS-Transistor gebildet wird, welche jeweils parallel mit dem NMOS-Transistor 212, 222 der ersten 21 bzw. zweiten 22 Inverterstufe verbunden sind. Das Gate der Rückkopplungs-Transistoren 212a, 222a ist am Ausgang des zweiten invertierenden Verstärkers 2 angeschlossen.
Die Signalformerschaltung 3 weist, wie aus Fig. 1 hervorgeht, eine Inverterstufe 30 auf, die aus zwei kaskadengeschalteten P-, NMOS-Transistoren 301, 302 gebildet wird. Die Gates der P-, NMOS-Transistoren sind parallel am Ausgang des genannten zweiten invertierenden Verstärkers 2 angeschlossen, insbesondere am Testpunkt G von Fig. 1, und bilden so einen Eingangsanschluss dieser Signalformerschaltung 3. Der gemeinsame Pol der P-, NMOS-Transistoren 301, 302 bildet einen Ausgangsanschluss der Signalformerschaltung 3 und gibt das invertierte Logiksignal auf TTL-Pegel, das Signal slea, an den invertierenden Leistungsverstärker 4 ab.
Schließlich weist der genannte invertierende Leistungsverstärker 4 eine Inverterstufe auf, die aus zwei kaskadegeschalteten P-, NMOS-Transistoren 401, 402 gebildet wird. Das Gate dieser P-, NMOS-Transistoren bildet den Eingangsanschluss des invertierenden Leistungsverstärkers 4, wobei diese Gates parallel am Ausgang der Signalformerschaltung 3 an dem Testpunkt J von Fig. 1 angeschlossen sind. Der gemeinsame Pol der beiden P-, NMOS-Transistoren 401, 402 bildet einen Ausgangsanschluss dieses invertierenden Verstärkers und gibt das verstärkte Logiksignal auf TTL-Pegel ab, wobei s1 s das logische Ausgangssignal für die erfindungsgemäße Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen bildet.
In einer vorteilhaften Ausführungsform kann die erfindungsgemäße Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen die Steuerschaltung 5 aufweisen, die es ermöglicht, den statischen Stromverbrauch im Standby-Modus zu reduzieren, wobei diese Schaltung beispielsweise, wie in Fig. 1 dargestellt, umfaßt: eine erste 50, eine zweite 51, eine dritte 52 und eine vierte 53 Inverterstufe, die jeweils aus zwei kaskadegeschalteten P-, NMOS-Transistoren 501, 502; 511, 512; 521, 522; 531, 532 bestehen, wobei diese Inverterstufen parallel zwischen der Versorgungsspannung und der Referenzspannung oder Massespannung geschaltet sind. Der gemeinsame Pol der P-, NMOS-Transistoren ist mit den Gates der P-, NMOS-Transistoren der nächsten Inverterstufe verbunden; der gemeinsame Pol der P-, NMOS-Transistoren 531, 532 der vierten und letzten Inverterstufe 53 bildet einen Ausgangsanschluss der Steuerschaltung 5, wobei dieser Ausgangsanschluss einerseits mit dem Gate des PMOS-Leistungstransistors 12 des ersten invertierenden Verstärkers 1 und andererseits mit dem Gate eines ersten 252 und eines zweiten 252a Sperr-NMOS- Transistors verbunden ist. Der erste 252 und der zweite 252a NMOS-Transistor sind parallel zwischen Gate und Referenzspannung oder Massespannung der Rückkopplungs- Transistoren 212a des zweiten invertierenden Verstärkers 2 bzw. zwischen Gate und Referenzspannung der MOS-Transistoren 212, 222 der ersten 2l und der zweiten 22 Inverterstufe des zweiten invertierenden Verstärkers 2 geschaltet.
Es wird nun anhand der Fig. 1 und 2 die Funktionsweise der erfindungsgemäßen Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen beschrieben.
Der erste invertierende Verstärker 1 ist ein Rückkopplungs-Eingangsverstärker, der sich aus einem System zusammensetzt, das einen Verstärkungsfaktor und einen Aufbau aufweist, der eine Selbstkompensation impliziert, um die Stabilität des Systems zu gewährleisten. Die Rückkopplung wird über die oben genannten Rückkopplungs- Transistoren 102a, 112a gewährleistet. Mit dieser Funktionsweise kann ein insgesamt schwächerer, dafür aber konstanter Verstärkungsfaktor über die Frequenz erzielt werden, der gegenüber Temperaturschwankungen, Schwankungen der Versorgungsspannung VCC und des Herstellungsprozesses unempfindlich ist.
Wenn in einem nicht einschränkenden Beispiel der Testpunkt A bei einem Übergang, d. h. bei einem Wechsel auf den logischen H-Pegel mit dem Wert von 1,9 Volt anfangs auf den logischen L-Pegel der mit niedriger Versorgungsspannung betriebenen Logikschaltung mit dem Wert von 1,1 Volt festgesetzt wird, bewirkt dieser Übergang das Absinken der Spannung am Testpunkt B, und auf Grund der Kopplung der ersten Inverterstufe 10 mit der zweiten Inverterstufe steigt die Spannung am Testpunkt C. Wenn die Spannung am Testpunkt B sinkt, steigt die Spannung am Testpunkt E dagegen, während die Spannung am Testpunkt D auf Grund der zwischen dem Testpunkt D und der Versorgungsspannung VCC bestehenden Impedanz sehr rasch sinkt, wobei diese Impedanz dadurch, dass der Testpunkt E tatsächlich die Gate-Source- Spannung des Transistors 131 senkt und sie dessen Schwellenspannung annähert, stark ansteigt. Wenn die Spannung am Testpunkt D stark sinkt, steigt die Spannung am Testpunkt B dagegen an, und die Spannung am Testpunkt C steigt weiter an. Wenn die Spannung an den Testpunkten B und C steigt, nimmt die Spannung am Testpunkt E leicht ab, und die Spannung am Testpunkt D sinkt weiter stark ab, wobei dieses Absinken der Spannung am Testpunkt D jedoch durch das Absinken der Spannung am Testpunkt E auf Grund der Verringerung der Impedanz zwischen dem Testpunkt D und der Versorgungsspannung VCC begrenzt wird.
Es ist nachzuvollziehen, dass bei einem umgekehrten Übergang des logischen Eingangssignals sle mit niedrigem Spannungspegel, d. h. einem Absinken der Spannung am Testpunkt A, d. h. einem Übergang von dem Wert mit dem logischen H-Pegel von 1,9 Volt auf den Spannungswert mit dem logischen L-Pegel von 1,1 Volt, die Spannungen an den zuvor genannten Testpunkten sich in umgekehrter Richtung entwickeln.
Während sich die Spannung beim Spannungsübergang vom dem logischen H-Pegel zum logischen L-Pegel oder umgekehrt vom logischen L-Pegel zum logischen H-Pegel des logischen Eingangssignals sle mit niedrigem Spannungspegel zwischen den Werten 1,9 Volt und 1,1 Volt bzw. umgekehrt entwickelt, ist nachzuvollziehen, dass das erste invertierte Logiksignal sle, das von dem ersten invertierenden Verstärker 1 abgegeben wird, sich invers zwischen zwei sogenannten mittleren Spannungswerten entwickelt, die kleiner als der Spannungswert auf logischem H-Pegel bzw. größer als der Spannungswert auf logischem L-Pegel des TTL-Signals sind. Insbesondere können diese Werte typischerweise zwischen 3,5 und 0,5 Volt betragen.
Der zweite invertierende Verstärker 2 ist ein Zwischenverstärker des gleichen Typs wie der oben beschriebene erste Zwischenverstärker 1, aber er weist einen anderen Gleichgewichtspunkt auf, wobei dieser Gleichgewichtspunkt zwischen den oben erwähnten Spannungswerten liegt.
Wenn der Testpunkt A bei einem Übergang, d. h. bei einem Wechsel auf den logischen H-Pegel mit dem Wert von 1,9 Volt anfangs auf den logischen L-Pegel der mit niedriger Versorgungsspannung betriebenen Logikschaltung mit dem Wert von 1,1 Volt festgesetzt wird, sinkt die Spannung am Testpunkt D rasch von dem logischen H-Pegel mit dem Wert 3,5 Volt auf den logischen L-Pegel mit dem Wert 0,5 Volt ab, wobei diese Werte die logischen Mittelpegel für den zweiten invertierenden Verstärker 2 bilden. Auf Grund des raschen Spannungsabfalls am Testpunkt D, steigt hingegen die Spannung am Testpunkt I, dem gemeinsamen Punkt der ersten Inverterstufe 21, und als Folge sinkt die Spannung am Testpunkt F. Wenn die Spannung am Testpunkt I steigt, sinkt als Folge auch die Spannung am Testpunkt H, und die Gate-Source-Spannung zwischen dem Testpunkt H der PMOS-Transistoren 231 und 241 steigt an und die Impedanz zwischen dem Testpunkt G und der Versorgungsspannung VCC verringert sich stark. Die Spannung am Testpunkt G erhöht sich dann um so mehr, je mehr die Spannung am Testpunkt F sinkt. Wenn letztere Spannung am Testpunkt F sinkt, erhöht sich die Impedanz zwischen dem Testpunkt G und der Referenzspannung oder Masse stark und bestätigt noch den Anstieg der Spannung am Testpunkt G.
Handelt es sich hingegen um den inversen Übergang eines Spannungsanstiegs am Testpunkt D von 0,5 Volt auf 3,5 Volt, ist die obige Beschreibung ausreichend, wobei sich aber sämtliche Spannungen an den Testpunkten in entgegengesetzter Richtung zu der oben beschriebenen entwickeln. Das verstärkte logische Eingangssignal slea, das am Ausgang des zweiten invertierenden Verstärkers 2 abgegeben wird, verändert sich in der gleichen Richtung wie das logische Eingangssignal, aber mit einem höheren Übergangsamplitudenpegel, wie in Fig. 2 dargestellt, zwischen Werten von 0,5 Volt für den logischen L-Pegel und 4,5 Volt für den logischen H-Pegel.
Die Signalformerschaltung 3 hat die Aufgabe, die Spannungsschwankungen am Testpunkt G, d. h. das oben beschriebene verstärkte logische Eingangssignal slea, wie es von dem zweiten invertierenden Verstärker 2 abgegeben wird, in Spannungsschwankungen auf CMOS-Pegel umzuwandeln. Die Signalformerschaltung 3 besteht daher aus dem CMOS-Inverter 30, dessen Schaltpunkt im wesentlichen in der Mitte des Spannungsbereichs am Testpunkt G, d. h. ca. beim Wert von 2,5 Volt, gewählt wurde.
Der invertierende Leistungsverstärker 4 schließlich besteht aus einem CMOS-Inverter, mit dem der Ausgangsstrom beim Schalten verstärkt werden kann. Dadurch kann also ein rasches Schalten mit relativ kurzen Anstiegs- und Abfallzeiten erfolgen. Er empfängt natürlich das Signal, das durch die Übergänge zwischen den logischen CMOS-Pegeln, dem logischen H-Pegel mit 5 Volt und dem logischen L-Pegel mit 0 Volt, die von der Signalformerschaltung 3 an dem Testpunkt J abgegeben werden, wie in Fig. 2 dargestellt ist, gebildet wird.
Die Steuerschaltung 5, mittels derer der statische Stromverbrauch im Standby-Modus reduziert werden kann, empfängt ein Steuersignal INH, das es ermöglicht, nicht nur den statischen Stromverbrauch der ersten und der zweiten Verstärkerstufe I, 2 zu unterbrechen und damit deren Betrieb auszuschalten, sondern auch einen Ausgangs- CMOS-Pegel zu erzeugen, um den statischen Stromverbrauch jedes Bausteins hinter dem invertierenden Leistungsverstärker 4 zu sperren, welcher in der Tat die Ausgangsstufe der erfindungsgemäßen Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen darstellt. Der Transistor 131a schaltet die Versorgungsspannung VCC mittels der Transistoren 211, 102a und 112a aus. Wenn also das Sperrsignal INH auf dem logischen L-Pegel mit 0 Volt steht, ist die erfindungsgemäße Schnittstellenschaltung normal in Betrieb, so wie oben in Verbindung mit den Fig. 1 und 2 beschrieben. Wenn hingegen dieses Signal INH auf dem logischen H-Pegel steht, d. h. auf dem Wert der Versorgungsspannung VCC, werden der erste und der zweite invertierende Verstärker 1, 2 gesperrt und sie haben keinerlei statischen Stromverbrauch. Ferner liegt an dem Testpunkt O des Ausgangs, der normalerweise das Ausgangssignal sls abgibt, die Referenzspannung oder Massespannung an.
Die erfindungsgemäße Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS- Schaltkreisen wird natürlich bevorzugterweise in Form von integrierten Schaltungen in der CMOS-Technologie verwendet.
Unter diesen Bedingungen sind der erste invertierende Verstärker 1, der zweite invertierende Verstärker 2, die Signalformerschaltung 3 und der invertierende Leistungsverstärker 4 sehr wenig empfindlich gegen kleine Änderungen der Kanalbreite der verwendeten N-Transistoren, so dass alle Arten von Anwendungen vor allem auch unter den gröbsten Bedingungen ins Auge gefasst werden können. In einem solchen Fall müssen nämlich in Höhe der Schnäbel, die in Höhe der zwischen dem dicken Oxid und dem dünnen Oxid der N-Transistoren befindlichen Polysilizium-Gates erzeugt werden, Vignetten angebracht werden, um zu verhindern, dass der Drain-Source-Strom den N- Transistor außen umgehen kann. Eine solche Maßnahme kann dadurch vermieden werden, dass die erfindungsgemäße Schnittstellenschaltung mit dem ersten und dem zweiten invertierenden Verstärker 1, 2 ausgerüstet ist, die mit Rückkopplung kaskadengeschaltet sind, wodurch die gesamte Schnittstellenschaltung vollkommen funktionstüchtig bleibt.
Ferner bewahrt die erfindungsgemäße Schnittstellenschaltung dabei die gleichen elektrischen Eigenschaften hinsichtlich der Laufzeit und der Anstiegs- und Abfallzeit.
Es wurde so eine Schnittstellenschaltung für Logiksignale zwischen einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und TTL- bzw. CMOS-Schaltkreisen beschrieben, die den Übergang zwischen zwei Arten von Logikschaltungen mit verschiedenen logischen Pegeln ermöglicht, und zwar einer mit niedriger Versorgungsspannung betriebenen Logikschaltung und einer CMOS-Schaltung.
Diese Anwendung ist insofern besonders vorteilhaft, als sie das Schalten zwischen diesen beiden Typen von Schaltungen bei extremen Schwankungen der Spannung, der Temperatur und im Herstellungsprozess ermöglicht, ohne dass eine gemeinsame Schwellenspannung eingeführt werden muss. Ferner weist die erfindungsgemäße Schnittstellenschaltung eine einfache Struktur auf, die mühelos eingesetzt und verwendet werden kann.

Claims

1. Schnittstellenschaltung für Logiksignale zwischen mit niedriger Versorgungsspannung betriebener Logikschaltung und TTL- bzw. CMOS-Schaltkreis, dadurch gekennzeichnet, daß sie folgende Elemente aufweist, die mit einer TTL- Versorgungsspannung gegenüber einer Referenzspannung gespeist werden und kaskadengeschaltet sind:

einen ersten invertierenden Verstärker (1), bestehend aus einem Rückkopplungs- Eingangsverstärker, der eine Selbstkompensation aufweist, die einen konstanten Verstärkungsfaktor über die Frequenz gewährleistet, wobei dieser erste invertierende Verstärker an einem Eingang das genannte Logiksignal mit niedrigem Spannungspegel empfängt und ein erstes invertiertes Logiksignal mit mittlerer Amplitude abgibt,

- einen zweiten invertierenden Verstärker (2), der dieses erste invertierte Logiksignal mit mittlerer Amplitude empfängt und ein zweites Logiksignal mit verstärkter mittlerer Amplitude abgibt,

- eine Signalformerschaltung (3), die dieses zweite Logiksignal mit verstärkter mittlerer Amplitude empfängt und ein invertiertes Logiksignal auf TTL-Pegel abgibt,

- einen invertierenden Leistungsverstärker (4), der dieses invertierte Logiksignal auf TTL-Pegel empfängt und ein verstärktes Logiksignal auf TTL-Pegel abgibt.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß diese beiden invertierenden Verstärker eine Steuerschaltung (5) aufweisen, die ein Steuersignal empfängt, das es ermöglicht, den statischen Stromverbrauch im Standby-Modus zu reduzieren.

3. Schnittstellenschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dieser erste invertierende Verstärker (1) aufweist:

- eine erste Inverterstufe (10), die aus zwei in Kaskade geschalteten P-, NMOS- Transistoren (101, 102) besteht, wobei das Gate des PMOS-Transistors (101) den Eingang der Schnittstellenschaltung bildet und das genannte Logiksignal mit niedriger Spannung empfängt,

- eine zweite Inverterstufe (11), die aus zwei in Kaskade geschalteten P-, NMOS- Transistoren (111, 112) besteht, wobei die erste und die zweite Inverterstufe zwischen der Referenzspannung und einem gemeinsamen Pol parallel geschaltet sind,

- einen PMOS-Leistungstransistor (12), der zwischen der Versorgungsspannung und dem gemeinsamen Pol zwischengeschaltet ist,

- eine dritte Inverterstufe (13), die aus zwei in Kaskade geschalteten P-, NMOS- Transistoren (131, 132) zwischen der Versorgungsspannung und der Referenzspannung besteht, wobei der gemeinsame Pol zwischen den P-, N-Transistoren der dritten Inverterstufe den Ausgangsanschluss des genannten ersten invertierenden Verstärkers bildet und das genannte erste invertierte Logiksignal mit mittlerer Amplitude abgibt,

- eine vierte Inverterstufe (14), wobei das Gate des PMOS-Transistors (141) der vierten Inverterstufe (14) mit dem gemeinsamen Pol der P-, NMOS-Transistoren (141, 142) dieser vierten Inverterstufe verbunden ist und das Gate des NMOS-Transistors (142) der vierten Inverterstufe (14) mit dem gemeinsamen Pol der ersten Inverterstufe (10) des ersten invertierenden Verstärkers (1) verbunden ist,

- einen Rückkopplungs-Schaltkreis, bestehend aus einem ersten und einem zweiten Rückkopplungs-NMOS-Transistor (102a, 112a), die jeweils parallel mit dem NMOS- Transistor (102, 112) der ersten bzw. zweiten Inverterstufe verbunden sind, wobei das Gate dieser Rückkopplungs-Transistoren am Ausgang dieses ersten invertierenden Verstärkers angeschlossen ist.

4. Schnittstellenschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der genannte zweite invertierende Verstärker (2) aufweist:

- eine erste, eine zweite, eine dritte und eine vierte Inverterstufe (21, 22, 23, 24), die jeweils aus zwei in Kaskade geschalteten P-, NMOS-Transistoren (211, 212; 221, 222; 231, 232; 241, 242) bestehen, wobei diese Inverterstufen parallel zwischen der Versorgungsspannung und der Referenzspannung geschaltet sind, wobei der Ausgang des ersten invertierenden Verstärkers (1) mit dem Gate des PMOS-Transistors (211) der genannten ersten Inverterstufe (21) verbunden ist, um die Verbindung zwischen dem Ausgang des ersten invertierenden Verstärkers (1) und dem Eingang des zweiten invertierenden Verstärkers (2) zu gewährleisten, wobei der gemeinsame Pol zwischen dem PMOS-Transistor (211) und dem NMOS-Transistor (212) dieser Inverterstufe (21) mit dem Gate des NMOS-Transistors (232) der genannten dritten Inverterstufe (23) verbunden ist [Anm. des Übersetzers: richtig wohl: ... mit dem Gate des NMOS- Transistors (242) der genannten vierten Inverterstufe (24) verbunden ist] und das Gate der PMOS-Transistoren (221; 231; 241) dieser zweiten, dritten und vierten Inverterstufe (22, 23, 24) mit dem gemeinsamen Pol der zweiten Inverterstufe (22) bzw. der vierten Inverterstufe (24) verbunden ist, wobei der gemeinsame Pol der P-, NMOS-Transistoren (231, 232) der dritten Inverterstufe (23) den Ausgang dieses zweiten invertierenden Verstärkers (2) bildet, der das genannte zweite Logiksignal mit verstärkter mittlerer Amplitude abgibt,

- eine Rückkopplungs-Schaltung, bestehend aus einem ersten und einem zweiten Rückkopplungs-NMOS-Transistor (212a, 222a), die jeweils parallel mit dem NMOS- Transistor (212, 222) der ersten bzw. zweiten Inverterstufe (21 bzw. 22) verbunden sind, wobei das Gate dieser Rückkopplungs-Transistoren (212a, 222a) am Ausgang dieses zweiten invertierenden Verstärkers (2) angeschlossen ist.

5. Schnittstellenschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die genannte Signalformerschaltung (3) eine Inverterstufe (30) aufweist, die aus zwei in Kaskade geschalteten P-, NMOS-Transistoren (301, 302) gebildet wird, wobei die Gates dieser P-, NMOS-Transistoren, die den Eingang dieser Signalformerschaltung bilden, am Ausgang des genannten zweiten invertierenden Verstärkers (2) angeschlossen sind und der gemeinsame Pol dieser P-, NMOS-Transistoren, der den Ausgang dieser Signalformerschaltung (3) bildet, dieses zweite invertierte Logiksignal auf TTL-Pegel abgibt.

6. Schnittstellenschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der genannte invertierende Leistungsverstärker (4) eine Inverterstufe aufweist, die aus zwei in Kaskade geschalteten P-, NMOS-Transistoren (401, 402) gebildet wird, wobei das Gate dieser P-, NMOS-Transistoren, das den Eingang dieses invertierenden Leistungsverstärkers bildet, am Ausgang der genannten Signalformerschaltung (3) angeschlossen ist und der gemeinsame Pol der beiden P-, NMOS-Transistoren (401, 402), der den Ausgang dieses invertierenden Verstärkers bildet, das genannte verstärkte Logiksignal auf TTL-Pegel abgibt.

7. Schnittstellenschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Steuerschaltung (5), die es ermöglicht, den statischen Stromverbrauch im Standby-Modus zu reduzieren, aufweist: eine erste, eine zweite, eine dritte und eine vierte Inverterstufe (50, 51, 52, 53), die jeweils aus zwei in Kaskade geschalteten P-, NMOS-Transistoren (501, 502; 511, 512; 521, 522; 531, 532) bestehen, wobei diese Inverterstufen parallel zwischen der Versorgungsspannung und der Referenzspannung geschaltet sind, wobei der gemeinsame Pol dieser P-, NMOS-Transistoren mit den Gaten der P-, NMOS-Transistoren der nächsten Inverterstufe verbunden ist, wobei der gemeinsame Pol der P-, NMOS-Transistoren (531, 532) der vierten Inverterstufe, der den Ausgang der Steuerschaltung (5) bildet, einerseits mit dem Gate des genannten PMOS-Leistungstransistors (12) des genannten ersten invertierenden Verstärkers (1) und andererseits mit dem Gate eines ersten und eines zweiten Sperr-NMOS-Transistors (252, 252a) verbunden ist, die parallel zwischen Gate und Referenzspannung der genannten Rückkopplungs-Transistoren (212a) des zweiten invertierenden Verstärkers bzw. zwischen Gate und Referenzspannung der NMOS-Transistoren (212, 222) der ersten und der zweiten Inverterstufe (21, 22) des zweiten invertierenden Verstärkers (2) geschaltet sind.