DE69430344T2

DE69430344T2 - Synchronizierungsvorrichtung asynchroner Schaltungen für Überprüfungsoperationen

Info

Publication number: DE69430344T2
Application number: DE69430344T
Authority: DE
Inventors: Gopi Ganapathy; Stephen C. Kromer
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1993-08-20
Filing date: 1994-08-03
Publication date: 2002-11-28
Anticipated expiration: 2014-08-04
Also published as: DE69430344D1; JP3678774B2; JPH07152451A; EP0639812A2; EP0639812B1; EP0639812A3; US5412663A

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zum Synchronisieren einer Mehrzahl von Schaltungen und insbesondere zum Synchronisieren einer Mehrzahl von asynchronen Schaltungen während Testvorgängen.
Bei vielen Computersystemen werden nicht alle Schaltungen von dem gleichen Taktgeber angetrieben. Computersysteme mit Schaltungen, die von unterschiedlichen Taktgebern angetrieben werden, werden hier als asynchrone Systeme bezeichnet, und Intrasystem-Datenübertragungen zwischen Schaltungen, die von unterschiedlichen Taktgebern angetrieben werden, sind asynchron. Die asynchrone Art von Interschaltungskommunikationen zwischen Schaltungen in einem Computersystem, die von unterschiedlichen Taktgebern angetrieben werden, macht ein genaues Testen derartiger asynchroner Systeme schwierig.
Insbesondere umfasst der Testvorgang im allgemeinen die Schritte eines Überwachens tatsächlicher Ausgaben einer getesteten Schaltung zu vorbestimmten Zeiten und Vergleichen dieser tatsächlichen Ausgaben der getesteten Schaltung mit vorbestimmten richtigen Ausgaben. Die getestete Schaltung wird als fehlerhaft betrachtet, wenn die tatsächlichen Ausgaben nicht im wesentlichen mit den vorbestimmten richtigen Ausgaben übereinstimmen. Damit ein derartiger Testvorgang arbeiten kann, muss man in der Lage sein, genau vorherzusagen, wann eine gültige (nicht fehlerhafte) Schaltung bestimmte Ausgaben erzeugen wird.
Es kann sich jedoch der Zeitpunkt, dass ein asynchrones System eine gegebene Ausgabe erzeugt, variieren, da das Timing der Datenübertragungen innerhalb des Systems zwischen einer von einem Taktgeber angetriebenen Schaltung und einer von einem anderen Taktgeber angetriebenen Schaltung variieren kann. Die Varianz in dem Timing derartiger Datenübertragungen kann beispielsweise aus einer Varianz in der Testtemperatur resultieren. Eine Änderung in der Testtemperatur kann das Übertragungs-Timing zwischen unterschiedlichen Schaltungen auf unterschiedliche Weisen abhängig von der Richtung und dem Betrag der Temperaturänderung und der internen Eigenschaften der beteiligten Schaltungen beeinflussen.
Ein weiterer Grund für eine derartige Varianz im Timing von Datenübertragungen besteht darin, dass derartige Übertragungen häufig bei dem Zusammentreffen bestimmter Timing- oder Taktsignale in zwei asynchronen Schaltungen bewirkt werden; die erforderliche Koinzidenz der unabhängigen Taktsignale nicht mit ausreichender Genauigkeit vorhergesagt werden kann, um tatsächliche Ausgaben mit vorbestimmten Ausgaben ausreichend genau zu vergleichen, um ein Computersystem zuverlässig zu testen.
Das heißt, dass, falls während des Testens die Ausgaben eines asynchronen Systems zu den falschen Zeiten getestet werden, ein gültiges asynchrones System dann einen Testvorgang nicht bestehen oder ein fehlerhaftes asynchrones System einen Testvorgang bestehen kann. Das Testen wird noch schwieriger, wenn die getrennt getakteten Schaltungen eines asynchronen Systems auf einem einzigen integrierten Schaltungschip liegen, da es im allgemeinen keinen zweckmäßigen Weg gibt, um die internen Datenübertragungen eines Chips direkt zu überwachen.
Ferner werden bestimmte Testtechniken, wie beispielsweise das Abtasttesten und das Einbrenntesten, schwierig und unwirksam gemacht, wenn die zu testende Schaltung getrennt getaktete Regionen enthält. Das Abtasttesten besteht aus einem Verschieben von Daten direkt in eine spezifische Komponente eines als eine integrierte Schaltung konfigurierten Systems, einem Takten der Schaltung, um Daten von einer ersten Komponente durch eine Reihe anderer Komponenten zu schieben, und dann ein Hinausschieben der Daten aus dem System. Die hinausgeschobenen Daten werden dann mit vorhergesagten Ausgangsdaten verglichen. Wenn die hinausgeschobenen Daten nicht im wesentlichen mit den vorhergesagten Ausgangsdaten übereinstimmen, dann wird die integrierte Schaltung als fehlerhaft betrachtet.
Pfade innerhalb einer integrierten Schaltung, die die Reihe von Komponenten koppeln, durch die Daten während des Abtasttestens verschoben werden, werden Abtastpfade genannt. Wenn eine integrierte Schaltung keine Mehrzahl getrennt getakteter Schaltungen aufweist, kann ein relativ einfacher Satz von Befehlen verwendet werden, um das Laden und Verschieben von Daten durchzuführen, das von dem Abtasttestprozess verlangt wird. Bei asynchronen Systemen wird jedoch die Grenze zwischen getrennt getakteten Komponenten tatsächlich zu einer Grenze für Abtastpfade. Dies liegt daran, dass es nicht möglich ist, zuverlässig vorherzusagen, ob Daten zwischen asynchronen Komponenten während irgendeines bestimmten Taktzyklus übertragen werden.
Folglich muss jede jeweilige asynchrone Schaltung oder Region innerhalb eines getesteten Systems getrennt Abtast-getestet werden. Als Ergebnis erfordert jede asynchrone Schaltung ihren eigenen Satz von Befehlen zum Laden und Verschieben von Daten, und derartige Befehlssätze sind typischerweise komplexer als sie für das Laden und Testen von Daten innerhalb eines synchronen Systems sein würden, wobei die jeweiligen Intrasystemschaltungen von dem gleichen Taktgeber angetrieben werden. Außerdem ist das Testen bei derartigen asynchronen Systemen weniger umfassend, wobei jeweilige asynchrone Schaltungen getrennt Abtast-getestet werden, da jede getrennt getaktete Schaltung isoliert und nicht in Verbindung mit weiteren Schaltungen getestet wird, mit denen eine jeweilige getestete Schaltung normalerweise arbeitet.
Während des Einbrenntestens wird ein zu testendes System in eine Hochtemperaturumgebung platziert, und ausgewählte Signale werden an das System angelegt, während das System getaktet wird. Indem somit die Komponenten des Systems bei einer hohen Temperatur "trainiert" werden, werden irgendwelche marginale Komponenten in dem System gezwungen auszufallen. Ein Einbrenntesten für asynchrone Systeme ist schwierig, da eine Mehrzahl von Taktsignalen an die getesteten Systeme angelegt werden müssen, um das System wirksam zu "trainieren". Außerdem ist die Ausbreitung von Signalen sogar in einem gültigen Chip nicht vorhersagbar, da derartige Signale die asynchronen Grenzen zwischen den getrennt getakteten Schaltungen auf Komponenten kreuzen müssen.
Ein Versuch wurde durchgeführt, um die Erzeugung von Ausgaben in einem asynchronen System dadurch genau vorherzusagen, in dem es einem Testgerät ermöglicht wird, das Signal einer der Takte in dem getesteten System phasenzuverschieben oder zu "versetzen (skew)". Das Signal eines Takts wird versetzt, um das Ausgangstiming mit dem Timing des Testmechanismus zu "tunen", der die Ausgänge überwacht. Das geänderte Timing des versetzten Taktsignals wird das Timing der asynchronen Datenübertragungen von der von dem versetzten Taktsignal angetriebenen Schaltung und den anderen Schaltungen in dem getesteten System verändern. Das geänderte Timing der asynchronen Datenübertragungen wird seinerseits das Timing der von den asynchronen System erzeugten Ausgaben verändern. Unter der Annahme, dass sich nur ein erfolgreicher Testvorgang ergeben wird, wenn die Ausgangserzeugung genau mit der Ausgangsüberwachung synchronisiert ist, wird der Versatz des Taktsignals eingestellt, bis das asynchrone System gültig testet.
Diese Signalversatztechnik weist den Nachteil auf, dass, sogar wenn das getestete System gültig ist, der Versatzprozess relativ zeitraubend ist. Wenn ferner das getestete System fehlerhaft ist, dann kann das Testgerät beim Versuch, das Taktsignaltiming zu versetzen, Zeit verschwenden, um ein gültiges Testergebnis zu erreichen, wenn ein derartiges Ergebnis unmöglich ist. Ferner überwindet die Signalversatztechnik nicht die Probleme, die das Abtasttesten oder das Einbrenntesten eines asynchronen Systems mit sich bringen, wie es oben beschrieben ist.
Wie es aus dem Vorstehenden ersichtlich ist, ist es klar wünschenswert, eine Vorrichtung bereitzustellen, die ermöglicht, dass asynchrone Systeme ohne einen vorläufigen Taktgeber-Tuning-Prozess genau getestet werden. Es ist ferner wünschenswert, eine Vorrichtung bereitzustellen, die ermöglicht, dass asynchrone Systeme unter Verwendung des Taktsignalversatzprozesses des Stands der Technik schneller getestet werden können, als es gegenwärtig möglich ist. Es ist ferner wünschenswert, eine Vorrichtung bereitzustellen, die ermöglicht, dass asynchrone Systeme genau Abtast-getestet werden können. Schließlich ist es wünschenswert, eine Vorrichtung bereitzustellen, die ermöglicht, dass asynchrone Systeme genau Einbrenn-getestet werden.
Die EP-A-0 454 320 offenbart eine Abtastpfadtestarchitektur zum Testen von Schaltungen mit mehreren Systemtaktgebern mit unterschiedlichen Frequenzen, wobei ein Controller die Systemtaktgeber während eines Testzyklus sperrt und ein Mastertaktgeber ein Signalfrequenzsignal an jedem Schaltungsmodul erzeugt.
Gemäß der vorliegenden Erfindung wird bereitgestellt: eine Taktselektionsschaltung zum Einsatz in einem Computersystem mit einer ersten Schaltung und einer zweiten Schaltung, wobei ein erster Kommunikationsport der ersten Schaltung mit einem zweiten Kommunikationsport der zweiten Schaltung verbunden ist, die Taktselektionsschaltung zum Synchronisieren der ersten Schaltung mit der zweiten Schaltung in Reaktion auf ein Testmodussignal vorgesehen ist, wenn die ersten und zweiten Schaltungen getestet werden, das Computersystem einen ersten Taktgeber, der ein erstes Taktsignal erzeugt, und einen zweiten Taktgeber, der ein zweites Taktsignal erzeugt, aufweist, wobei die Taktselektionsschaltung aufweist: einen ersten Taktgebereingang, der zum Empfangen des ersten Taktsignals operativ mit dem ersten Taktgeber verbunden ist; einen zweiten Taktgebereingang, der zum Empfangen des zweiten Taktsignals operativ mit dem zweiten Taktgeber verbunden ist; einen Testmoduseingang zum Empfangen des Testmodussignals; und einen Taktgeberausgang, der operativ mit dem ersten Taktgebereingang, dem zweiten Taktgebereingang, dem Testmoduseingang und einem Taktgebereingang der ersten Schaltung, jedoch nicht mit der zweiten Schaltung verbunden ist; wobei die Taktselektionsschaltung die erste Schaltung mit dem ersten Taktsignal durch den Taktgeberausgang antreibt, wenn das Testmodussignal in einem ersten vorbestimmten Zustand ist und die ersten und zweiten Schaltungen nicht getestet werden, und die erste Schaltung mit dem zweiten Taktsignal durch den Taktgeberausgang antreibt, wenn das Testmodussignal in einem zweiten vorbestimmten Zustand ist und die ersten und zweiten Schaltungen getestet werden, und die zweite Schaltung von dem zweiten Taktsignal angetrieben wird, und zwar unabhängig von dem Zustand des Testmodussignals, wobei jede Kommunikation zwischen der ersten Schaltung und der zweiten Schaltung durch die ersten und zweiten Kommunikationsports asynchron ist, wenn das Testmodussignal in dem ersten vorbestimmten Zustand ist, und die erste Schaltung und die zweite Schaltung in Reaktion auf das zweite Taktsignal synchron operieren, wenn das Testmodussignal in dem zweiten vorbestimmten Zustand ist.
In den beigefügten Zeichnungen zeigen beispielhaft:
Fig. 1 ein Blockschaltbild für ein asynchrones System, das eine repräsentative Ausführungsform der vorliegenden Erfindung verwendet;
Fig. 2 ein detaillierteres Blockschaltbild einer repräsentativen Ausführungsform der Taktselektorschaltung aus Fig. 1; und
Fig. 3 ein detaillierteres Blockschaltbild einer repräsentativen Ausführungsform der Signalselektoreinheit aus Fig. 2.
Fig. 1 veranschaulicht in Form eines Blockschaltbildes ein asynchrones System 10, das die vorliegende Erfindung verwendet. Das System 10 umfasst eine Mehrzahl von Schaltungen 12 und 14, eine Taktselektionsschaltung ("CSC" = clock selection circuit) 16, eine Mehrzahl von Taktgebersignaleingängen 26 und 28 und einen Testmoduseingang 30.
Der Taktsignalgebereingang 26 ist mit einem Taktgeber 32 und der Taktsignalgebereingang 28 ist mit einem Taktgeber 34 verbunden. Die Schaltung 12 kann beispielsweise eine Schaltung zum Steuern einer Peripherievorrichtung in einem Computersystem sein, während der Taktgeber 32 ein der Peripherievorrichtung zugeordneter Taktsignalgenerator ist. Ebenso kann die Schaltung 14 eine Prozessorvorrichtung in einem Computersystem sein, während der Taktgeber 34 ein Taktsignalgenerator zum Antreiben der Prozessorvorrichtung sein kann. Bei der bevorzugten Ausführungsform der vorliegenden Erfindung liegen die Schaltung 12, die Schaltung 14 und die Taktselektionsschaltung 16 alle auf einem einzigen integrierten Schaltungschip.
Der Testmoduseingang 30 ist mit einem Testmodusselektor 36 verbunden. Die Taktselektionsschaltung 16 umfasst einen ersten CSC-Taktgebereingang 18, einen zweiten CSC-Taktgebereingang 20, einen CSC-Testmoduseingang 22 und einen CSC-Taktgeberausgang 24. Der CSC-Taktgebereingang 18 ist mit dem Taktsignalgebereingang 26 verbunden, und der CSC-Taktgebereingang 20 ist mit dem Taktsignalgebereingang 28 verbunden. Der CSC- Testmoduseingang 22 ist mit dem Testmoduseingang 30 verbunden.
Die Schaltung 12 umfasst einen schaltungsgetriebenen Taktgebereingang 38 und einen Kommunikationsport 40. Die Schaltung 12 wird von Taktgeberimpulsen angetrieben, die an einen schaltungsgetriebenen Takteingang 38 angelegt werden, der mit dem CSC-Taktgeberausgang 24 verbunden ist. Die Schaltung 14 umfasst einen schaltungsgetriebenen Taktgebereingang 42 und ein Kommunikationsport 44. Die Schaltung 14 wird von Taktgeberimpulsen angetrieben, die an den schaltungsgetriebenen Taktgebereingang 42 angelegt werden, der mit dem Taktgebersignalausgang 28 verbunden ist. Der Kommunikationsport 40 der Schaltung 12 ist mit dem Kommunikationsport 44 der Schaltung 14 verbunden.
Der Testmodusselektor 36 überträgt ein Testmodussignal an die Taktselektionsschaltung 16 durch den Testmoduseingang 30 und den CSC-Testmoduseingang 22. Der Zustand des Testmodussignals gibt an, ob das System 10 gegenwärtig getestet oder ob es betriebsmäßig verwendet wird. Beispielsweise kann das Testmodussignal ein logisches HIGH sein, wenn das System 10 betriebsmäßig verwendet und getestet wird, und ein logisches LOW sein, wenn das System 10 nicht getestet wird.
Der Taktgeber 32 überträgt ein Taktsignal durch den Taktgebersignaleingang 26 und den CSC-Taktgebersignaleingang 18 an die Taktselektionsschaltung 16. Der Taktgeber 34 überträgt ein unterschiedliches Taktsignal durch den Taktsignalgebereingang 28 an den CSC-Taktgebersignaleingang 20 und den schaltungsgetriebenen Taktgebereingang 42.
Wenn das Testmodussignal an dem CSC-Testmoduseingang 22 angibt, dass das System 10 nicht getestet wird, erzeugt die Taktselektionsschaltung 16 am CSC-Taktgeberausgang 24 das an dem CSC-Taktgebereingang 18 empfangene Taktsignal. Wenn umgekehrt das Testmodussignal an dem CSC-Testmoduseingang 22 angibt, dass das System 10 getestet wird, erzeugt die Taktselektionsschaltung 16 am CSC-Taktgeberausgang 24 das an dem CSC-Taktgebereingang 20 empfangene Taktsignal.
Demgemäß konfiguriert wird die Schaltung 14 von dem Taktsignal von dem Taktgeber 34 unabhängig von dem Zustand des von dem Testmodusselektors 36 erzeugten Testmodussignals angetrieben; die Schaltung 12 wird von dem Taktsignal von dem Taktgeber 32, wenn das Testmodussignal angibt, dass das System 10 nicht getestet wird, und von dem Taktsignal von dem Taktgeber 34, wenn das Testmodussignal angibt, dass das System 10 getestet wird, angetrieben.
Folglich wird während des Nicht-Testvorgangs die Schaltung 12 von einem ersten Taktsignal und die Schaltung 14 von einem zweiten Taktsignal angetrieben, und jede Kommunikation, die zwischen der Schaltung 12 und der Schaltung 14 durch die Kommunikationsport 40 und 44 stattfindet, ist asynchron. Während eines Testvorgangs werden sowohl die Schaltung 12 als auch 14 von dem von dem Taktgeber 34 erzeugten Taktsignal angetrieben. Da beide Schaltungen 12 und 14 von dem gleichen Taktgeber angetrieben werden, werden die Kommunikationen zwischen den Schaltungen 12 und 14 synchronisiert oder synchron. Als Ergebnis wird das Timing der Datenübertragungen zwischen der Schaltung 12 und der Schaltung 14 vorhersagbar. Da das Timing der Datenübertragungen zwischen den Schaltungen 12 und 14 vorhersagbar ist, ist das Timing der Ausgaben des Systems 10 vorhersagbar. Tatsächlich wird das System 10 in eine synchrone Schaltung für die Zwecke des Testens transformiert, womit alle der oben mit Bezug auf das Testen von asynchroner Systeme erläuterten Vorhersagbarkeitsprobleme vermieden werden.
Fig. 2 veranschaulicht in Form eines Blockschaltbildes die Taktselektionsschaltung 16 von Fig. 1 ausführlicher. Die Taktselektionsschaltung 16 umfasst eine Signalselektoreinheit ("SSU" = signal selector unit) 50 und ein ODER-Gatter 52. Die Signalselektoreinheit 50 umfasst eine Mehrzahl von SSU-Taktgebersignaleingängen 54 und 58, eine Mehrzahl von SSU-Taktgebersignalausgängen 60 und 62 und ein Testsignaleingang 56. Der SSU-Taktgebersignaleingang 54 ist mit dem CSC-Taktgebereingang 18 verbunden, und der SSU-Taktsignalgebereingang 58 ist mit dem CSC-Taktgebereingang 20 verbunden. Der Testsignaleingang 56 ist mit dem CSC-Testmoduseingang 22 verbunden.
Das ODER-Gatter 52 umfasst eine Mehrzahl von Eingängen 64 und 66 und einen Ausgang 68. Der Eingang 64 ist mit dem SSU-Taktsignalgeberausgang 60 verbunden, und der Eingang 66 ist mit dem SSU-Taktgebersignalausgang 62 verbunden. Der Ausgang 68 ist mit dem CSC-Taktgeberausgang 24 verbunden.
Demgemäß konfiguriert empfängt der Signalselektoreinheit 50 das Testmodussignal am Testeingang 56, das Taktsignal von dem Taktgeber 32 an dem SSU-Taktsignalgebereingang 54 und das Taktsignal von dem Taktgeber 34 an dem SSU-Taktsignalgebereingang 58. Wenn das Testmodussignal am Testeingang 56 angibt, dass das System 10 nicht getestet wird, ermöglicht die Signalselektoreinheit 50 dem Taktsignal am SSU-Taktsignalgebereingang 54 durch den SSU-Taktsignalgeberausgang 60 zu laufen, und setzt den SSU- Taktsignalgeberausgang 62 auf ein logisches LOW. Das ODER-Gatter 52 empfängt das Signal an dem SSU-Taktsignalgeberausgang 60 am Eingang 64 und das Signal am SSU-Taktsignalgeberausgang 62 am Eingang 66. Da das an dem SSU-Taktsignalgeberausgang 62 erzeugtes Signal LOW ist, wird der Ausgang des ODER-Gatters 52 das an den Eingang 64 angelegte Signal spiegeln. Genauer gesagt wird das ODER-Gatter 52 am Ausgang 68 ein logisches HIGH erzeugen, wenn das an den SSU-Taktsignalgebereingang 54 angelegte Taktgebersignal HIGH ist, und ein logisches LOW erzeugen, wenn das an den SSU- Taktsignalgebereingang 54 angelegte Signal LOW ist.
Folglich spiegelt, wenn das Testmodussignal angibt, dass das System 10 nicht getestet wird, das Signal am Ausgang 68 das Signal an dem SSU-Taktsignalgebereingang 54. Da das Signal am SSU-Taktsignalgebereingang 54 von dem Taktgeber 32 erzeugt wird, und die Schaltung 12 durch den schaltungsgetriebenen Takteingang 38 durch das Signal am Ausgang 68 angetrieben wird, wird das Timing der Schaltung 12 von dem Taktgeber 32 bestimmt. Im Gegensatz dazu wird das Timing der Schaltung 14 von dem Taktgeber 34 erzeugt, der ein Taktsignal erzeugt, um die Schaltung 14 durch den schaltungsgetriebenen Taktgebereingang 42 zu treiben.
Somit wird, wenn das Testmodussignal angibt, dass das System 10 nicht getestet wird, die Schaltung 12 von einem unterschiedlichen Taktgeber als die Schaltung 14 angetrieben. Da die Schaltungen 12 und 14 von unterschiedlichen Taktgebern angetrieben werden, ist die Kommunikation zwischen den Schaltungen 12 und 14 asynchron. Das heißt, dass alle zwischen den Schaltungen 12 und 14 über die Ports 40 und 44 gesendeten Daten synchron mit einem Taktgeber gesendet werden, wobei sie jedoch synchron mit einem anderen Taktgeber empfangen werden. Wie es oben erwähnt ist, macht die asynchrone Art dieser Kommunikationen den Empfang von übertragenen Daten, deren Vorhersage für das Durchführen bestimmter Testtechniken wesentlich ist, extrem schwierig.
Wenn das Testmodussignal angibt, dass das System 10 getestet wird, ermöglicht die Signalselektoreinheit 50 dem Taktsignal an dem SSU-Taktgebersignaleingang 58 durch den SSU-Taktsignalgeberausgang 62 zu laufen und setzt den SSU-Taktsignalgeberausgang 60 auf ein logisches LOW. Das ODER-Gatter 52 empfängt das an dem SSU-Taktsignalgeberausgang 60 erzeugte LOW-Signal am Eingang 64 und das Taktsignal am SSU-Taktsignalgeberausgang 62 am Eingang 66. Da das am SSU-Taktsignalgeberausgang 60 erzeugte Signal LOW ist, wird der Ausgang des ODER-Gatters 52 das an den Eingang 66 angelegte Signal spiegeln. Genauer gesagt, wird das ODER-Gatter 52 am Ausgang 68 ein logisches HIGH erzeugen, wenn das an den SSU-Taktsignalgebereingang 58 angelegte Taktsignal HIGH ist, und ein logisches LOW erzeugen, wenn das an den SSU-Taktsignalgebereingang 58 angelegte Taktsignal LOW ist.
Folglich spiegelt, wenn das Testmodussignal angibt, dass das System 10 getestet wird, das Signal am Ausgang 68 das Signal am SSU-Taktsignalgebereingang 58. Da das Signal am SSU-Taktsignalgebereingang 58 von dem Taktgeber 34 erzeugt wird und die Schaltung 12 durch den schaltungsgetriebenen Taktgebereingang 38 von dem Signal an dem Ausgang 68 angetrieben wird, wird das Timing der Schaltung 14 ebenfalls von dem Taktgeber 34 bestimmt.
Somit wird, wenn das Testmodussignal angibt, dass das System 10 getestet wird, die Schaltung 12 von dem gleichen Taktgeber wie die Schaltung 14 angetrieben. Da die Schaltungen 12 und 14 von dem gleichen Taktgeber angetrieben werden, ist die Kommunikation zwischen den Schaltungen 12 und 14 synchron. Das heißt, alle zwischen den Schaltungen 12 und 14 über die Ports 40 und 44 gesendeten Daten werden synchron mit dem gleichen Taktgeber gesendet und empfangen. Folglich kann der Empfang der zwischen den Schaltungen 12 und 14 übertragenen Daten genau vorhergesagt werden, was es dem zu testenden System 10 ermöglicht, Testtechniken zu verwenden, was andernfalls nicht möglich sein würde.
Fig. 3 zeigt ein Blockschaltbild, das die bevorzugte Ausführungsform der Signalselektoreinheit 50 aus Fig. 2 ausführlicher darstellt. Die Signalselektoreinheit 50 umfasst vorzugsweise eine Mehrzahl von UND-Gattern 70 und 72 und einen Inverter 74. Das UND-Gatter 70 umfasst eine Mehrzahl von Eingängen 76 und 78 und einen Ausgang 80. Der Eingang 76 ist mit dem SSU- Taktsignalgebereingang 58 und der Eingang 78 mit dem Eingang 56 verbunden. Der Ausgang 80 ist mit dem SSU-Taktsignalgeberausgang 62 verbunden.
Das UND-Gatter 72 umfasst eine Mehrzahl von Eingängen 82 und 84 und einen Ausgang 88. Der Eingang 82 ist mit einem Ausgang 86 des Inverters 74 und der Eingang 84 ist mit dem SSU-Taktsignalgebereingang 54 verbunden. Der Ausgang 88 ist mit dem SSU-Taktsignalgeberausgang 60 verbunden.
Demgemäß konfiguriert wird, wenn das Testmodussignal am Eingang 58 HIGH ist, das Signal am Eingang 78 HIGH und das Signal am Eingang 82 LOW sein. Da der Eingang 82 LOW ist, wird der Ausgang 88 des UND-Gatters 72 unabhängig von dem an dem Eingang 84 durch den SSU-Taktsignalgebereingang 54 angelegte Signal LOW sein. Andererseits wird, da der Eingang 78 HIGH ist, der Ausgang 80 des UND-Gatters 70 das Signal an dem SSU-Taktsignalgebereingang 58 spiegeln, wenn es an den Eingang 76 angelegt wird.
Wenn das Testmodussignal am Eingang 56 LOW ist, wird das Signal am Eingang 82 HIGH und das Signal am Eingang 78 LOW sein. Da das Signal am Eingang 78 LOW ist, ist der Ausgang 80 des UND-Gatters 70 unabhängig von dem an den Eingang 76 durch den SSU-Taktsignalgebereingang 78 angelegten Signal LOW. Andererseits wird, da der Eingang 82 HIGH ist, der Ausgang 88 des UND-Gatters 72 das Signal am SSU-Taktsignalgebereingang 54 spiegeln, wenn es an den Eingang 84 angelegt wird.
Folglich spiegelt, wenn das Testmodussignal LOW ist, der Ausgang 88 das Signal am SSU-Taktsignalgebereingang 54, und der Ausgang 80 ist LOW. Umgekehrt, wenn das Testmodussignal HIGH ist, spiegelt der Ausgang 80 das Signal an dem SSU-Taktsignalgebereingang 58, und der Ausgang 88 ist LOW.
Da die Signale an den Ausgängen 88 und 80 an das ODER-Gatter 52 gesendet werden, erzeugt das ODER-Gatter 52 am Ausgang 68 das Signal an dem SSU- Taktsignalgebereingang 54, wenn das Testmodussignal LOW ist, und das Signal an dem SSU-Taktsignalgebereingang 58, wenn das Testmodussignal HIGH ist. Da ferner das Signal am SSU-Taktsignalgebereingang 54 und das Signal am SSU-Taktsignalgebereingang 58 von den Taktgebern 32 bzw. 34 erzeugt werden, wird der Ausgang 68 das Taktsignal des Taktgebers 32 erzeugen, wenn das Testmodussignal LOW ist, und das Taktsignal des Taktgebers 34 erzeugen, wenn das Testmodussignal HIGH ist.
Es ist offensichtlich, dass die angegeben ausführlichen Zeichnungen und die spezifischen Beispiele bevorzugte Ausführungsformen der Erfindung beschreiben und für den Zweck der Darstellung sind, dass die Vorrichtung der Erfindung nicht auf die offenbarten genauen Einzelheiten und Bedingungen beschränkt ist, und dass verschiedene Änderungen daran durchgeführt werden können, ohne von der Erfindung abzuweichen, die durch die folgenden Ansprüche definiert ist.

Claims

1. Taktselektionsschaltung (CSC) zum Einsatz in einem Computersystem mit einer ersten Schaltung (12) und einer zweiten Schaltung (14), wobei ein erster Kommunikationsport (40) der ersten Schaltung (12) mit einem zweiten Kommunikationsport (44) der zweiten Schaltung (14) verbunden ist, die Taktselektionsschaltung (CSC) zum Synchronisieren der ersten Schaltung (12) mit der zweiten Schaltung (14) in Reaktion auf ein Testmodussignal (30) vorgesehen ist, wenn die ersten und zweiten Schaltungen getestet werden, das Computersystem einen ersten Taktgeber (32), der ein erstes Taktsignal (26) erzeugt, und einen zweiten Taktgeber (34), der ein zweites Taktsignal (28) erzeugt, aufweist; und wobei die Taktselektionsschaltung (CSC) aufweist:

einen ersten Taktgebereingang (18), der zum Empfangen des ersten Taktsignals (26) operativ mit dem ersten Taktgeber (32) verbunden ist;

einen zweiten Taktgebereingang (20), der zum Empfangen des zweiten Taktsignals (28) operativ mit dem zweiten Taktgeber (34) verbunden ist;

einen Testmoduseingang (22) zum Empfangen des Testmodussignals (30); und

einen Taktgeberausgang (24), der operativ mit dem ersten Taktgebereingang (18), dem zweiten Taktgebereingang (20), dem Testmoduseingang (22) und einem Taktgebereingang (38) der ersten Schaltung (12), jedoch nicht mit der zweiten Schaltung (14) verbunden ist;

wobei die Taktselektionsschaltung (CSC) die erste Schaltung (12) mit dem ersten Taktsignal (26) durch den Taktgeberausgang (24) antreibt, wenn das Testmodussignal (30) in einem ersten vorbestimmten Zustand ist und die ersten und zweiten Schaltungen nicht getestet werden, und die erste Schaltung (12) mit dem zweiten Taktsignal (28) durch den Taktausgang (24) antreibt, wenn das Testmodussignal (30) in einem zweiten vorbestimmten Zustand ist und die ersten und zweiten Schaltungen getestet werden, und die zweite Schaltung (14) von dem zweiten Taktsignal (28) angetrieben wird, und zwar unabhängig von dem Zustand des Testmodussignals (30), wobei jede Kommunikation zwischen der ersten Schaltung (12) und der zweiten Schaltung (14) durch die ersten und zweiten Kommunikationsports (40,44) asynchron ist, wenn das Testmodussignal (30) in dem ersten vorbestimmten Zustand ist, und die erste Schaltung (12) und die zweite Schaltung (14) in Reaktion auf das zweite Taktsignal (28) synchron operieren, wenn das Testmodussignal (30) in dem zweiten vorbestimmten Zustand ist.

2. Taktselektionsschaltung nach Anspruch 1, bei der der Taktgeberausgang (24) operativ mit dem ersten Taktgebereingang (18) und dem zweiten Taktgebereingang (20) und dem Testmoduseingang (22) über eine logische Einrichtung (SSU+52) verbunden ist, wobei die logische Einrichtung (SSU+52) zum Erzeugen eines Signals am Taktgeberausgang (24) vorgesehen ist, das logisch auf Signale am ersten Taktgebereingang (18), am zweiten Taktgebereingang (20) und am Testmoduseingang (22) bezogen ist.

3. Taktselektionsschaltung nach Anspruch 2, bei der die logische Einrichtung (SSU+52) eine Signalselektoreinheit (SSU) aufweist, die operativ mit dem ersten Taktgebereingang (18), dem zweiten Taktgebereingang (20) und dem Testmoduseingang (22) verbunden ist, wobei die Signalselektoreinheit (SSU) einen ersten Signalselektoreinheitsausgang (60) und einen zweiten Signalselektoreinheitsausgang (62) aufweist.

4. Taktselektionsschaltung nach Anspruch 3, bei der die Signalselektoreinheit (SSU) den ersten Taktgebereingang (18) elektrisch mit dem ersten Signalselektoreinheitsausgang (60) koppelt und den zweiten Signalselektoreinheitsausgang (62) auf LOW setzt, wenn das Testmodussignal (30) im ersten vorbestimmten Zustand ist, und die Signalselektoreinheit den zweiten Taktgebereingang (20) elektrisch mit dem zweiten Signalselektoreinheitsausgang (62) koppelt und den ersten Signalselektoreinheitsausgang (60) auf LOW setzt, wenn das Testmodussignal (30) im zweiten vorbestimmten Zustand ist.

5. Taktselektionsschaltung nach Anspruch 4, bei der die logische Einrichtung (SSU+52) ferner eine logische Schaltung (52) aufweist, die zum Erzeugen eines Signals am Taktgeberausgang (24), das logisch auf Signale am ersten Signalselektoreinheitsausgang (60) und am zweiten Signalselektoreinheitsausgang (62) bezogen ist, operativ mit dem ersten Signalselektoreinheitsausgang (60), dem zweiten Signalselektoreinheitsausgang (62) und dem Taktgeberausgang (24) verbunden ist.

6. Taktselektionsschaltung nach Anspruch 5, bei der die logische Schaltung (52) ein ODER-Gatter (52) mit einem ersten ODER-Eingang (64) aufweist, der elektrisch mit dem ersten Signalselektoreinheitsausgang (60) verbunden ist, einen zweiten ODER-Eingang (66) aufweist, der elektrisch mit dem zweiten Signalselektoreinheitsausgang (62) verbunden ist, und einen ODER-Ausgang (68) aufweist, der elektrisch mit dem Taktausgang (24) verbunden ist.

7. Taktselektionsschaltung nach einem der Ansprüche 3 bis 6, bei der die Signalselektoreinheit (SSU) aufweist:

ein erstes UND-Gatter (72) mit einem ersten UND1-Eingang (84), einem zweiten UND1-Eingang (82) und einem UND1-Ausgang (88), wobei der erste UND1-Eingang (84) operativ mit dem ersten Taktgebereingang (54) verbunden ist und der UND1-Ausgang (88) operativ mit dem ersten Signalselektoreinheitsausgang (60) verbunden ist;

ein zweites UND-Gatter (70) mit einem ersten UND2-Eingang (76), einem zweiten UND2-Eingang (78) und einem UND2-Ausgang (80), wobei der erste UND2-Eingang operativ mit dem zweiten Taktgebereingang (58) verbunden ist und der zweite UND2-Eingang (78) operativ mit dem Testmoduseingang (56) verbunden ist und der UND2-Ausgang (80) operativ mit dem zweiten Signalselektoreinheitsausgang (62) verbunden ist; und

einen Inverter (74) mit einem Invertereingang und einem Inverterausgang (86), wobei der Invertereingang operativ mit dem Testmoduseingang verbunden ist und der Inverterausgang (76) operativ mit dem zweiten UND1-Eingang (82) verbunden ist.

8. Integrierte Schaltung (10), bei der sich die Taktselektionsschaltung nach einem der Ansprüche 1 bis 7 mit der ersten Schaltung (12) und der zweiten Schaltung (14) auf einem einzigen IC-Chip befindet.

9. Integrierte Schaltung nach Anspruch 8, bei der die erste Schaltung (12) eine Steuerungseinrichtung für eine Peripherievorrichtung aufweist und die zweite Schaltung (14) einen Prozessor aufweist.