DE69424370T2

DE69424370T2 - Befehlscachespeicher mit Kreuzschienenschalter

Info

Publication number: DE69424370T2
Application number: DE69424370T
Authority: DE
Inventors: Howard G. Sachs
Original assignee: Intergraph Corp
Current assignee: Intergraph Corp
Priority date: 1993-11-05
Filing date: 1994-10-27
Publication date: 2001-02-15
Anticipated expiration: 2014-10-28
Also published as: EP0652509A1; DE69430018T2; US7039791B2; EP0974894B1; HK1044056A1; EP1369775A1; DE69433124T2; DE69433124D1; HK1044056B; EP1186995B1; EP1186995A1; EP0974894A3; EP0974894A2; US20030079112A1; US5794003A; US20030191923A1; DE69430018D1; DE69424370D1; EP0652509B1; US6892293B2

Description

Die Erfindung bezieht sich auf ein Computersystem gemäß dem Oberbegriff von Anspruch 1 und auf ein Verfahren zum parallelen Ausführen von Gruppen einzelner Befehle gemäß dem Oberbegriff von Anspruch 5.
Ein gemeinsames Ziel bei der Konstruktion von Computerarchitekturen besteht in der Erhöhung der Ausführungsgeschwindigkeit einer gegebenen Menge von Befehlen. Ein Zugang zur Erhöhung der Befehlausführungsraten besteht in der Ausgabe mehr als eines Befehls pro Taktzyklus, mit anderen Worten, in der parallelen Ausgabe von Befehlen. Dies ermöglicht, daß die Befehlsausführungsrate die Taktrate übersteigt. Computersysteme, die während jedes Taktzyklus mehrere unabhängige Befehle ausgeben, müssen das Problem lösen, die einzelnen parallel abgesendeten Befehle an ihre jeweiligen Ausführungseinheiten zu lenken. Ein zum Erreichen dieses parallelen Lenkens der Befehle verwendeter Mechanismus wird allgemein "Kreuzschienenschalter" ("crossbar switch") genannt.
In Computern des derzeitigen Standes der Technik, z. B. in dem Digital Equipment Alpha, in dem Sun Microsystems SuperSparc und in dem Intel Pentium, ist der Kreuzschienenschalter als Teil der Befehlspipeline verwirklicht. In diesen Maschinen ist die Kreuzschiene zwischen der Befehlsdecodierungs- und der Befehlsausführungsstufe angeordnet. Dies liegt daran, daß der herkömmliche Zugang erfordert, daß die Befehle decodiert werden, bevor die Pipeline bestimmt werden kann, an die sie abgesendet werden sollten. Leider verlangsamt das Decodieren auf diese Weise die Systemgeschwindigkeit und erfordert eine zusätzliche Oberfläche auf der integrierten Schaltung, auf der der Prozessor ausgebildet ist. Diese Nachteile sind weiter unten erläutert.
Aus IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS AND SIGNAL PROCESSING, 9. Mai 1991, Victoria, CA., S. 21-24, MINAGAWA, u. a., Pre-decoding mechanism for superscalar architecture, ist eine Superskalararchitektur bekannt, die einen Vordecodierer, der bestimmt, welche Funktionseinheit einen Befehl ausführen sollte, wobei sie ihn mit einem jedem Befehl zugeordneten ldentifizierungskennzeichen registriert, eine Registeranzeigetafel, die Abhängigkeiten erfaßt, und einen Befehls-Kreuzschienenschalter, der die Befehle zu den Pipelines lenkt, durch die sie parallel ausgeführt werden, umfaßt.
Die Aufgabe der Erfindung es, eine Computersystemarchitektur zu schaffen, die ermöglicht, die Befehle schneller, mit weniger Leistung und mit einer einfacheren Schaltungsanordnung, als es zuvor möglich war, zu einer richtigen Pipeline zu lenken.
Diese Aufgabe wird gemäß den Ansprüchen 1 und 5 dadurch gelöst, daß der in einer Gruppe einzelner Befehle jedem Befehl zugeordnete Pipeline-Identifikator durch Software zur Kompilierungszeit bestimmt wird.
Der Kreuzschienenschalter ist früher in der Pipeline angeordnet, was ihn zu einem Teil der Anfangs-Befehlsholoperation macht. Dies ermöglicht, daß die Kreuzschiene anstelle einer Stufe in der Befehlspipeline ein Teil des Caches selbst ist. Außerdem ermöglicht es, daß die Kreuzschiene Schaltungskonstruktionsparameter nutzt, die anstatt für die zufällige Logik typisch für reguläre Speicherstrukturen sind. Solche Vorteile umfassen: niedrigere Schaltspannungen (200-300 Millivolt anstatt 3-5 Volt), eine kompaktere Konstruktion und höhere Schaltgeschwindigkeiten. Außerdem wird beim Anordnen der Kreuzschiene in dem Cache die Notwendigkeit vieler Leseverstärker beseitigt, was die in dem System als Ganzes erforderliche Schaltungsanordnung verringert.
Zum Verwirklichen des Kreuzschienenschalters müssen die von dem Cache kommenden oder anderweitig bei dem Schalter eintreffenden Befehle gekennzeichnet oder ihnen anderweitig ein Pipeline-Identifikator zugeordnet werden, um die Befehle zur Ausführung an die richtige Pipeline zu leiten. Mit anderen Worten, die Pipeline-Zusendeinformationen müssen zur Befehlsholzeit, bevor die herkömmliche Befehlsdecodierung stattgefunden hat, bei dem Kreuzschienenschalter verfügbar sein. Es gibt mehrere Möglichkeiten, wie diese Fähigkeit erfüllt werden kann: In einer Ausführungsform enthält dieses System einen Mechanismus, der jeden Befehl in einer Reihe von parallel in einer richtigen Pipeline auszuführenden Befehlen in der Weise lenkt, wie es durch ein während der Kompilierung jedem Befehl zugewiesenes oder in einem den ursprünglichen Befehl begleitenden getrennten Identifizierungsbefehl angeordnetes Pipeline-Identifizierungskennzeichen bestimmt ist. Alternativ kann die Pipeline-Zugehörigkeit nach der Kompilierung zu dem Zeitpunkt, zu dem die Befehle aus dem Speicher in den Cache geholt werden, mit einer Spezial-Vordecodierereinheit bestimmt werden.
In einer Verwirklichung enthält dieses System somit ein Register oder eine andere Einrichtung zum Halten von parallel auszuführenden Befehlen, z. B. die Speicherzellen, die die Speicherung einer Linie in dem Cache schaffen. Jedem Befehl ist ein Pipeline-Identifikator zugeordnet, der die Pipeline angibt, an die dieser Befehl auszugeben ist. Es ist ein Kreuzschienenschalter vorgesehen, der eine erste Menge von Verbindern besitzt, die zum Empfang der Befehle gekoppelt sind, während er eine zweite Menge von Verbindern besitzt, die an die Verarbeitungspipelines, an die die Befehle zur Ausführung abgesendet werden sollen, gekoppelt sind. Es wird eine Einrichtung geschaffen, die auf die Pipeline-Identifikatoren der der ersten Menge von Verbindern zugeführten einzelnen Befehle in der Gruppe anspricht, um diese einzelnen Befehle an die richtigen Pfade der zweiten Menge von Verbindern zu lenken, wobei somit jeder parallel auszuführende Befehl in der Gruppe der richtigen Pipeline zugeführt wird.
In einer bevorzugten Ausführungsform dieser Erfindung ist die Assoziativ- Kreuzschiene in dem Befehls-Cache verwirklicht. Durch Anordnen der Kreuzschiene in dem Cache erfolgt das gesamte Schalten bei niedrigen Signalpegeln (ungefähr 200-300 Millivolt). Das Schalten bei diesen niedrigen Pegeln ist wesentlich schneller als das Schalten bei höheren Pegeln (5 Volt) nach den Leseverstärkern. Außerdem beseitigt die niedrigere Leistung den Bedarf an großen Ansteuerschaltungen, wobei sie zahlreiche Leseverstärker beseitigt. Außerdem ist durch Verwirklichen der Kreuzschiene in dem Cache der Entwurfsabstand der Kreuzschienenleitungen an den Abstand des Entwurfs des Caches angepaßt.
Fig. 1 ist ein Blockschaltplan, der eine typische Umgebung für eine bevorzugte Verwirklichung dieser Erfindung zeigt;
Fig. 2 ist ein Diagramm, das die Gesamtstruktur des Befehls-Caches aus Fig. 1 zeigt;
Fig. 3 ist ein Diagramm, das eine Ausführungsform der Assoziativ-Kreuzschiene zeigt;
Fig. 4 ist ein Diagramm, das eine weitere Ausführungsform der Assoziativ- Kreuzschiene zeigt; und
Fig. 5 ist ein Diagramm, das eine weitere Ausführungsform der Assoziativ- Kreuzschiene zeigt.
Fig. 1 zeigt die Organisation der integrierten Schaltungschips, durch die das Computersystem gebildet wird. Wie gezeigt ist, enthält das System eine erste integrierte Schaltung 10, die eine Zentraleinheit, eine Gleitkommaeinheit und einen Befehls-Cache enthält.
In der bevorzugten Ausführungsform ist der Befehls-Cache ein 16 Kilobyte-Zweiwege-Mengenassoziativ-32 Bytes-Linien-Cache. Ein Mengenassoziativ-Cache ist ein Cache, in dem die Linien (oder Blöcke) nur an einer begrenzten Menge von Stellen angeordnet werden können. Die Linie wird zunächst in eine Menge abgebildet, wobei sie aber irgendwo in dieser Menge angeordnet werden kann. In einem Zweiwege-Mengenassoziativ-Cache werden zwei Mengen oder Abteile bereitgestellt, wobei jede Linie in einem Abteil oder in dem anderen angeordnet werden kann.
Außerdem enthält das System einen Daten-Cache-Chip 20, der einen 32 Kilobytes-Vierwege-Mengenassoziativ-32 Bytes-Linien-Cache umfaßt. Der dritte Chip 30 des Systems enthält einen Vordecodierer, einen Cache-Controller und einen Speicher-Controller. Der Vordecodierer und der Befehls-Cache werden weiter unten erläutert. Für die Zwecke dieser Erfindung können die CPU, die FPU, der Daten-Cache, der Cache-Controller und der Speicher-Controller sämtlich als herkömmlich konstruiert betrachtet werden.
Die Kommunikationspfade zwischen den Chips sind in Fig. 1 durch Pfeile gezeigt. Wie gezeigt ist, kommunizieren die CPU/FPU und der Befehls-Cache- Chip über einen 32 Bits breiten Bus 12 mit dem Vordecodiererchip 30. Der Stern wird verwendet, um zu zeigen, daß diese Kommunikationen multiplexiert werden, so daß ein 64 Bits-Wort in zwei Zyklen kommuniziert wird. Außerdem empfängt der Chip 10 über die 64 Bits breiten Busse 14, 16 Informationen von dem Daten- Cache 20, während er dem Daten-Gache 20 über die drei 32 Bits breiten Busse 18 Informationen zuführt. Der Vordecodierer decodiert einen von dem Sekundär- Cache empfangenen 32 Bits-Befehl in ein 64 Bits-Wort und führt dieses 64 Bits- Wort dem Befehls-Gache in dem Chip 10 zu.
Jedes Mal, wenn ein Nichttreffer des Caches der ersten Ebene auftritt, wird der Cache-Controller im Chip 30 aktiviert. Hierauf geht der Cache-Controller entweder zum Hauptspeicher oder zu dem Sekundär-Gache, um die erforderlichen Informationen zu holen. In der bevorzugten Ausführungsform sind die Sekundär- Cache-Linien 32 Bytes-Linien, während der Cache eine Seitengröße von 8 Kilobytes besitzt.
Der Daten-Cache-Chip 20 kommuniziert mit dem Cache-Controller-Chip 30 über einen weiteren 32 Bits breiten Bus. Außerdem kommuniziert der Cache- Controller-Chip 30 über einen 64 Bits breiten Bus 32 mit dem DRAM-Speicher, über einen 128 Bits breiten Bus 34 mit einem Sekundär-Cache und über einen 64 Bits breiten Bus 36 mit den Eingabe/Ausgabe-Vorrichtungen.
Wie weiter unten beschrieben wird, enthält das in Fig. 1 gezeigte System mehrere Pipelines, die an diese parallelen Pipelines gleichzeitig abgesendete getrennte Befehle parallel verarbeiten können. In einer Ausführungsform werden die parallelen Befehle durch den Compiler identifiziert und mit einem Pipeline- Identifizierungskennzeichen gekennzeichnet, das die spezifische Pipeline angibt, an die dieser Befehl abgesendet werden sollte.
In diesem System können eine beliebige Anzahl von Befehlen parallel ausgeführt werden. In einer Ausführungsform dieses Systems enthält die Zentraleinheit acht Funktionseinheiten, wobei sie acht Befehle parallel ausführen kann. Diese Pipelines sind mit den Ziffern 0 bis 7 bezeichnet. Außerdem wird für diese Erläuterung angenommen, daß jedes Befehlswort 32 Bits (4 Bytes) lang ist.
Wie oben kurz erläutert wurde, werden in der bevorzugten Ausführungsform während der Kompilierung einzelnen Befehlen in einer Menge von Befehlen Pipeline-Identifikatoren zugeordnet. In der bevorzugten Ausführungsform wird dies durch Kompilieren der auszuführenden Befehle mit einer wohlbekannten Compilertechnik erreicht. Während der Kompilierung werden die Befehl auf Datenabhängigkeiten, auf eine Abhängigkeit von früheren Verzweigungsbefehlen oder auf andere Bedingungen, die ihre Ausführung parallel zu anderen Befehlen ausschließen, geprüft. Das Ergebnis der Kompilierung ist die Identifizierung einer Menge oder Gruppe von Befehlen, die parallel ausgeführt werden können. Außerdem bestimmt der Compiler in der bevorzugten Ausführungsform die richtige Pipeline zur Ausführung eines einzelnen Befehls. Diese Bestimmung ist im wesentlichen eine Bestimmung des Typs des zugeführten Befehls. Zum Beispiel werden Ladebefehle an die Ladepipeline, Speicherbefehle an die Speicherpipeline usw. gesendet. Die Zuordnung des Befehls zu der gegebenen Pipeline kann entweder durch den Compiler oder durch spätere Untersuchung des Befehls selbst, z. B. während der Vordecodierung, erreicht werden.
Wieder mit Bezug auf Fig. 1 führt die CPU im Normalbetrieb Befehle aus dem Befehls-Cache gemäß wohlbekannten Prinzipien aus. Bei einem Befehls- Cache-Nichttreffer wird jedoch eine Menge von Befehlen, die den nicht getroffenen Befehl enthält, aus dem Hauptspeicher in den Sekundär-Cache und hierauf in den Primär-Befehls-Cache oder aus dem Sekundär-Cache in den Primär-Befehls- Cache übertragen, wo sie eine Linie des Befehls-Cache-Speichers belegt. Da die Befehle nur aus dem Befehls-Cache ausgeführt werden, unterliegen sämtliche Befehle schließlich dem folgenden Verfahren.
Zu dem Zeitpunkt, zu dem eine Gruppe von Befehlen in den Befehls-Cache übertragen wird, werden die Befehlswörter durch den Vordecodierer 30 vordecodiert. Als Teil des Vordecodierungsprozesses wird ausgehend von einem durch den Compiler zu dem Befehl hinzugefügten Identifizierungskennzeichen zu jedem Befehl ein Mehrbitfeld-Dateianfangsetikett hinzugefügt. Dieses Dateianfangsetikett gibt die explizite Pipeline-Abschnitt-Nummer der Pipeline, an die dieser Befehl gelenkt wird, an. Zu dem Zeitpunkt, zu dem ein Befehl aus dem Vordecodierer dem Befehls-Cache zugeführt wird, besitzt somit jeder Befehl einen Pipeline-Identifikator.
Es kann wünschenswert sein, das System dieser Erfindung in Computersystemen zu verwirklichen, die bereits existieren und somit Befehlsstrukturen besitzen, die bereits ohne verfügbare Leerfelder für die Pipeline-Informationen definiert wurden. In diesem Fall werden die Pipeline-Identifikator-Informationen in einer anderen Ausführung dieser Erfindung in einem anderen Taktzyklus zugeführt, wobei sie hierauf mit den Befehlen in dem Cache vereinigt oder in einem getrennten; kleineren Cache angeordnet werden. Ein solcher Zugang kann dadurch erreicht werden, daß zu Feldern, die die Pipeline zur Ausführung des Befehls identifizieren, ein "No-op"-Befehls hinzugefügt wird, oder dadurch, daß die Informationen, die sich auf die parallelen Befehle beziehen, auf andere Weise zugeführt werden. Somit ist klar, daß die Art, in der der Befehls- und Pipeline- Identifikator zur Verarbeitung an der Kreuzschiene eintrifft, etwas beliebig ist. Zur Bezeichnung des Konzepts, daß die Pipeline-Identifikatoren keine feste Beziehung zu den Befehlswörtern zu haben brauchen, wird hier das Wort "zugeordnet" verwendet. Das heißt, die Pipeline-Identifikatoren brauchen nicht selbst durch den Compiler in die Befehle eingebettet zu werden. Statt dessen können sie von einer anderen Einrichtung oder in einem anderen Zyklus eintreffen.
Fig. 2 ist ein vereinfachtes Diagramm, das den Sekundär-Cache, den Vordecodierer und den Befehls-Cache zeigt. Diese Figur sowie die Fig. 3, 4 und 5 werden zur Erläuterung der Art verwendet, in der die mit dem Pipeline-Identifikator bezeichneten Befehle zu ihren bestimmten Befehlspipelines gelenkt werden.
In Fig. 2 wird zur Erläuterung angenommen, daß die Gruppen von parallel auszuführenden Befehlen in einer einzigen Übertragung über einen 256 Bits (32 Bytes) breiten Pfad aus einem Sekundär-Cache 50 in den Vordecodierer 60 geholt werden. Wie oben erläutert wurde, versieht der Vordecodierer den Befehl mit dem Pipelinefeld "P" als Dateianfangsetikett. Nach dem Vordecodieren wird die resultierende Menge von Befehlen in den Primär-Befehls-Cache 70 übertragen. Gleichzeitig wird in dem Identifizierungskennzeichenfeld 74 für diese Linie ein Identifizierungskennzeichen angeordnet.
In der bevorzugten Ausführungsform arbeitet der Befehls-Cache als herkömmlicher physikalisch adressierter Befehls-Cache. In dem in Fig. 2 gezeigten Beispiel enthält der Befehls-Cache 512 Bitmengen von Anweisungen zu jeweils acht Befehlen, die in zwei Abteilen zu 256 Linien organisiert sind.
Die Adressierungsquellen für den Befehls-Cache treffen bei einem Multiplexer 80 ein, der die nächste zu holende Adresse auswählt. Da die Befehle bevorzugt immer Maschinenwörter sind, werden die dem Multiplexer 80 zugeführten zwei Adressenbits < 1 : 0> niedriger Ordnung des 32 Bits Adressenfelds verworfen. Diese zwei Bits bezeichnen Byte- und Halbwortgrenzen. Von den verbleibenden 30 Bits werden die nächsten drei Adressenbits < 4 : 2> niedriger Ordnung, die ein einzelnes Befehlswort in der Menge bezeichnen, über den Bus 81 direkt an die Assoziativ-Kreuzschiene gesendet. Die nächstniedrigen acht Adressenbits < 12 : 5> werden über den Bus 82 dem Befehls-Cache 70 zugeführt, wo sie zum Wählen einer der 256 Linien in dem Befehls-Cache verwendet werden. Schließlich werden die verbleibenden 19 Bits der virtuellen Adresse < 31 : 13> an den Übersetzungs-Look-Aside-Puffer (TLB) 90 gesendet. Der TLB übersetzt diese Bits in die hohen 19 Bits der physikalischen Adresse. Hierauf führt sie der TLB über den Bus 84 dem Befehls-Cache zu. In dem Cache werden sie mit dem Identifizierungskennzeichen der ausgewählten Linie verglichen, um zu bestimmen, ob es in dem Befehls-Cache einen "Treffer" oder "Nichttreffer" gibt.
Falls es in dem Befehls-Cache einen Treffer gibt, was angibt, daß der adressierte Befehl in dem Cache vorhanden ist, wird die ausgewählte Menge von Befehlen über den 512 Bits breiten Bus 73 an die Assoziativ-Kreuzschiene 100 übertragen. Die Assoziativ-Kreuzschiene 100 sendet hierauf die adressierten Befehle über die Busse 110, 111, ..., 117 an die richtigen Pipelines ab. Bevorzugt sind die Bitleitungen von den Speicherzellen, die die Bits des Befehls speichern, selbst an die Assoziativ-Kreuzschiene gekoppelt. Dies beseitigt die Notwendigkeit zahlreicher Leseverstärker und ermöglicht, daß die Kreuzschiene ohne die normalerweise dazwischenliegende Treiberschaltungsanordnung, die den Systembetrieb verlangsamt, direkt die Hub-Informationen von der Cache-Linie mit niedrigerer Spannung bearbeitet.
Fig. 3 zeigt ausführlicher eine Ausführungsform der Assoziativ-Kreuzschiene. Ein 512 Bits breites Register 130, das die Speicherzellen in einer Linie des Caches darstellt (oder das ein physikalisch getrenntes Register sein kann), enthält wenigstens die Menge der Befehle, die ausgegeben werden können. Für Erläuterungszwecke ist das Register 130 in der Weise gezeigt, daß es bis zu acht Befehlswörter W0 bis W7 enthält. Mit einer in der obenerwähnten gleichzeitig anhängigen Anmeldung beschriebenen Einrichtung wurden die Befehle zur parallelen Ausführung in Gruppen sortiert. Zur Erläuterung wird hier angenommen, daß die Befehle in der Gruppe 1 an die Pipelines 1, 2 und 3; die Befehle in der Gruppe 2 an die Pipelines 1, 3 und 6; und die Befehle in der Gruppe 3 an die Pipelines 1 und 6 abgesendet werden sollen. Das Decodiererwählsignal ermöglicht, daß lediglich die richtige Menge von Befehlen parallel ausgeführt wird, wobei es im wesentlichen ermöglicht, daß das Register 130 mehr als nur eine Menge von Befehlen enthält. Wenn nur das Register 130 nur für eine Menge paralleler Befehle gleichzeitig verwendet werden soll, ist das Decodiererwählsignal natürlich nicht erforderlich.
Wie in Fig. 3 gezeigt ist, enthält der Kreuzschienenschalter selbst zwei Mengen gekreuzter Parallelpfade. In horizontaler Richtung befinden sich die Pipeline-Parallelpfade 180, 181, ..., 187. In vertikaler Richtung befinden sich die Befehlswortpfade 190, 191, ..., 197. Jeder dieser Pipeline- und Befehlsparallelpfade ist selbst ein Bus zur Übertragung des Befehlsworts. Jeder horizontale Pipeline- Parallelpfad ist an eine Pipeline-Ausführungseinheit 200, 201, 202, ..., 207 gekoppelt. Jeder der vertikalen Befehlswort-Parallelpfade 190, 191, ..., 197 ist an einen richtigen Abschnitt des Registers oder der Cache-Linie 130 gekoppelt.
Die jedem Befehlswort-Parallelpfad zugeordneten Decodierer 170, 171, ..., 177 empfangen den 4 Bits-Pipeline-Code von dem Befehl. Jeder Decodierer, z. B. der Decodierer 170, liefert acht 1 Bits-Steuerleitungen als Ausgang. Jeder Pipeline-Parallelpfad-Kreuzung dieses Befehlswort-Parallelpfads ist eine dieser Steuerleitungen zugeordnet. Das wie mit Bezug auf Fig. 3 beschriebene Wählen eines Decodierers aktiviert die dieser Eingangs-Pipeline-Abschnitt-Nummer entsprechende Ausgangs-Bitsteuerleitung. Dies signalisiert der Kreuzschiene, daß sie den Schalter zwischen dem diesem Decodierer zugeordneten Wortpfad und dem durch diese Bitleitung ausgewählten Pipeline-Abschnitt-Pfad schließen soll. Das Herstellen der Kreuzverbindung zwischen diesen zwei Parallelpfaden bewirkt, daß ein ausgewähltes Befehlswort in die ausgewählte Pipeline fließt. Zum Beispiel hat der Decodierer 173 die Pipeline-Bits für das Wort W3 empfangen. Dem Wort W3 ist der Pipeline-Pfad 1 zugeordnet. Die Bits des Pipeline-Pfads 1 werden decodiert, um den Schalter 213 zu aktivieren, so daß er das Befehlswort W3 über den Pipeline-Pfad 181 der Pipeline-Ausführungseinheit 201 zuführt. Auf ähnliche Weise aktiviert die Identifizierung des Pipeline-Pfads 3 für den Decodierer D4 den Schalter 234, so daß er das Befehlsworts W4 dem Pipeline-Pfad 3 zuführt. Schließlich aktiviert die Identifizierung der Pipeline 6 für das Wort W5 im Decodierer D5 den Schalter 265 zum Übertragen des Befehlsworts W5 für den Pipeline- Parallelpfad 186 an die Pipeline-Ausführungseinheit 206. Somit werden die Befehle W3, W4 und W5 durch die Pipeline-Abschnitte 201, 203 bzw. 206 ausgeführt.
Die in Fig. 3 gezeigten Pipeline-Verarbeitungseinheiten 200, 201, ..., 207 können gewünschte Operationen ausführen. In einer bevorzugten Ausführungsform der Erfindung enthält jede der acht Pipelines zunächst einen Leseverstärker, um den Zustand des Signals auf den Bitleitungen von der Kreuzschiene zu erfassen. In einer Ausführungsform enthalten die Pipelines erste und zweite Arithmetik- Logik-Einheiten; erste und zweite Gleitkommaeinheiten; erste und zweite Ladeeinheiten; eine Speichereinheit und eine Steuereinheit. Die besondere Pipeline, an die ein gegebenes Befehlswort abgesendet wird, hängt von Hardware-Nebenbedingungen sowie von Datenabhängigkeiten ab.
Fig. 4 ist ein Diagramm, das eine weitere Ausführungsform der Assoziativ- Kreuzschiene zeigt. In Fig. 4 sind neun an die Kreuzschiene gekoppelte Pipelines 0-8 gezeigt. Genau wie in dem System aus Fig. 3 wird die Decodierungsauswahl verwendet, um eine Teilmenge der Befehle in dem Register 130 zur Ausführung freizugeben.
Hierauf werden die Ausführungsports ausgewählt, die mit den durch die Pipeline-Identifikationsbits der freigegebenen Befehle spezifizierten Pipelines verbinden, um die richtigen Befehle aus dem Inhalt des Registers herauszumultiplexieren. Falls eine oder mehrere Pipelines nicht zum Empfang eines neuen Befehls bereit sind, verhindert eine Menge von Haltezwischenspeichern am Ausgang der Ausführungsports, daß irgendeiner der freigegebenen Befehle ausgegeben wird, bis die "beschäftigte" Pipeline frei ist. Andernfalls werden die Befehle transparent über die Haltezwischenspeicher in ihre jeweiligen Pipelines übergeben. Das Ausgangssignal jedes Ports wird von einem "Portgültigkeits"-Signal begleitet, das angibt, ob der Port gültige Informationen zur Ausgabe an den Halte zwischenspeicher besitzt.
Fig. 5 zeigt eine alternative Ausführungsform für die Erfindung, bei der die Pipeline-Identifizierungskennzeichen nicht mit dem Befehl enthalten sind, sondern getrennt zugeführt werden, oder bei der die Cache-Linie selbst als das Register für die Kreuzschiene verwendet wird. In diesen Situationen können die Pipeline-Identifizierungskennzeichen in einem getrennten schnellen Cache-Speicher 200 angeordnet werden. Das Ausgangssignal von diesem Speicher kann dann die Kreuzschiene ebenso wie in Verbindung mit Fig. 3 beschrieben steuern. Dieser Zugang beseitigt die Notwendigkeit von Leseverstärkern zwischen dem Befehls-Cache und der Kreuzschiene. Dies ermöglicht, daß die Kreuzschiene Signale mit sehr niedriger Spannung schneller als Signale mit hohem Pegel schaltet, wobei die Notwendigkeit von Hunderten von Leseverstärkern beseitigt wird. Um zur Steuerung der Kreuzschiene ein Signal mit höherem Pegel zuzuführen, ist zwischen dem Pipeline-Identifizierungskennzeichen-Cache 200 und der Kreuzschiene 100 der Leseverstärker 205 angeordnet. Da der Pipeline-Identifizierungskennzeichen- Cache ein verhältnismäßig kleiner Speicher ist, kann er jedoch schneller als der Befehls-Cache-Speicher arbeiten, wobei die Identifizierungskennzeichen somit trotz des Leseverstärkers zwischen dem Cache 200 und der Kreuzschiene 100 rechtzeitig zur Steuerung der Kreuzschiene verfügbar sind. Sobald das Schalten an der Kreuzschiene stattfindet, werden die Signale, bevor sie den verschiedenen Pipelines zur Ausführung zugeführt werden, durch die Leseverstärker 210 verstärkt.
Die obenbeschriebene Architektur schafft viele einzigartige Vorteile für ein System mit dieser Kreuzschiene. Die beschriebene Kreuzschiene ist äußerst flexibel, wobei sie ganz je nach "Intelligenz" des Compilers die sequentielle oder parallele Ausführung von Befehlen ermöglicht. Es ist wichtig, daß die Assoziativ- Kreuzschiene auf den Inhalt der decodierten Nachricht aufbaut und nicht auf eine externe Steuerschaltung, die unabhängig von den ausgeführten Befehlen wirkt. Im wesentlichen ist die Assoziativ-Kreuzschiene selbststeuernd.
Ein weiterer wichtiger Vorteil dieses Systems besteht darin, daß es intelligentere Compiler ermöglicht. Bei zwei Befehlen, die gegenüber einem Hardware- Decodierer (wie etwa in dem obenbeschriebenen Stand der Technik) voneinander abhängig zu sein scheinen, kann der Compiler bestimmen, daß sie nicht voneinander abhängig sind. Zum Beispiel würde ein Hardware-Decodierer die parallele Ausführung der zwei Befehle R1 + R2 = R3 und R3 + R5 = R6 nicht zulassen. Ein Compiler kann jedoch "intelligent" genug sein, um zu bestimmen, daß das zweite R3 ein früherer Wert von R3 und nicht der durch R1 + R2 berechnete ist, wobei er somit die gleichzeitige Ausgabe beider Befehle ermöglichen kann. Dies ermöglicht, daß die Software flexibler und schneller ist.
Obgleich im Vorstehenden die bevorzugte Ausführungsform der Erfindung beschrieben wurde, ist für den Fachmann auf dem Gebiet offensichtlich, daß an der Erfindung zahlreiche Abwandlungen und Änderungen vorgenommen werden können, ohne vom hier beschriebenen Umfang abzuweichen. Zum Beispiel können beliebige Anzahlen von Pipelines, beliebige Anzahlen von Decodierern und verschiedene Architekturen verwendet werden, die dennoch auf dem hier entwickelten System beruhen.

Claims

1. Computersystem, das einen Compiler zum Bilden von Gruppen von Befehlen enthält und in welchem Gruppen einzelner Befehle durch Verarbeitungspipelines parallel ausführbar sind, mit einer Einrichtung zum Lenken jedes parallel auszuführenden Befehls in einer Gruppe an eine geeignete Befehlspipeline (0, ..., 7), wobei die Einrichtung umfaßt:

- einen Speicher (70) zum parallelen Halten wenigstens zweier solcher Gruppen von Befehlen, wobei jedem darin befindlichen Befehl ein Pipeline- Identifikator zugeordnet ist, der die Pipeline (0, ..., 7) für die Ausführung dieses Befehls angibt,

- eine Kreuzschiene (100) mit einer ersten Menge von Verbindern (73), die mit dem Speicher (70) gekoppelt sind, um von diesem einzelne Befehle zu empfangen, und einer zweiten Menge von Verbindern (110, ..., 117), die mit der Verarbeitungspipeline (0, ..., 7) gekoppelt sind, und

eine Einrichtung, die auf den Pipeline-Identifikator der einzelnen Befehle in der Gruppe anspricht, zum Lenken einzelner Befehle zu geeigneten der zweiten Menge von Verbindern (110, ..., 117), um dadurch jeden Befehl in einer solchen Gruppe der geeigneten Pipeline (0, ..., 7) zuzuführen, dadurch gekennzeichnet, daß

der Pipeline-Identifikator, der jedem Befehl in einer solchen Gruppe zugeordnet ist, zum Kompilierungszeitpunkt durch Software bestimmt wird.

2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß

die erste Menge von Verbindern (73) aus einer Menge erster Kommunikationsbusse, einer für jeden Befehl im Speicher (70), besteht;

die zweite Menge von Verbindern (110, ..., 117) aus einer Menge zweiter Kommunikationsbusse (180, ..., 187), einer für jede Pipeline (0, ..., 7), besteht; und

die Einrichtung, die auf den Pipeline-Identifikator anspricht, umfaßt:

eine Menge von Decodierern (170, ..., 177), die mit dem Speicher (70) gekoppelt sind, um als erste Eingangssignale die Pipeline-Identifikatoren zu empfangen und als Antwort darauf als Ausgangssignale ein Schaltsteuersignal zu liefern; und

eine Menge von Schaltern (213, 234, 265), die mit den Decodierern gekoppelt sind, wobei sich am Schnittpunkt jedes der ersten Menge von Verbindern (73) mit der zweiten Menge von Verbindern (110, ..., 117) ein Schalter befindet, wobei die Schalter als Antwort auf den Empfang des Schaltsteuersignals Verbindungen schaffen, um dadurch jeden parallel auszuführenden Befehl in der Gruppe der geeigneten Pipeline (0, ..., 7) zuzuführen.

3. Computersystem nach Anspruch 1, gekennzeichnet durch

Wähleinrichtungen, die so angeschlossen sind, daß sie die Menge von Befehlen empfangen und Informationen über jene Befehle, die als nächstes parallel auszuführen sind, empfangen, um als Antwort darauf ein Ausgangssignal zu liefern, das die nächste Menge von parallel auszuführenden Befehlen angibt; und

Decodierer (170, ..., 177), die so angeschlossen sind, daß sie das Ausgangssignal und jeden der Pipeline-Identifikatoren der Befehle im Speicher (70) empfangen, um selektiv einige der ersten Menge von Verbindern (73) mit einigen der zweiten Menge von Verbindern (110, ..., 117) zu verbinden, um dadurch jeden parallel auszuführenden Befehl in der Menge der geeigneten Pipeline (0, ..., 7) zuzuführen.

4. Computersystem nach Anspruch 3, dadurch gekennzeichnet, daß ein Multiplexer ein Ausgangssignal an die Decodierer (170, ..., 177) liefert, um die nächste Gruppe von Befehlen zu wählen, die den Pipelines (0, ..., 7) zuzuführen ist.

5. Verfahren zum parallelen Ausführen von Gruppen einzelner Befehle durch Verarbeitungspipelines (0, ..., 7) eines Computersystems, gemäß welchem jeder auszuführende Befehl in einer Gruppe über einen Kreuzschienenschalter mit einer ersten Menge von Verbindern (73), die mit einem Speicher (70) gekoppelt sind, um von diesem Befehle zu empfangen, und mit einer zweiten Menge von Verbindern (110,.., 117), die mit den Verarbeitungspipelines (0, ..., 7) gekoppelt sind, übertragen wird,

wobei im Speicher (70) wenigstens eine Gruppe von parallel auszuführenden Befehlen gespeichert wird, wobei jedem Befehl in der Gruppe ein Pipeline-Identifikator zugeordnet ist, der die Pipeline angibt, die diesen Befehl ausführt; und

wobei die Pipeline-Identifikatoren der einzelnen Befehle in der wenigstens einen Gruppe von Befehlen, die auszuführen sind, anschließend zum Steuern von Schaltern (213, 234, 265) zwischen der ersten Menge von Verbindern und der zweiten Menge von Verbindern verwendet wird, um dadurch jeden parallel auszuführenden Befehl in der Gruppe der geeigneten Pipeline zuzuführen, dadurch gekennzeichnet, daß der jedem Befehl in einer solchen Gruppe zugeordnete Pipeline-Identifikator zum Kompilierungszeitpunkt durch Software bestimmt wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß

die Pipeline-Identifikatoren der einzelnen Befehle in der wenigstens einen Gruppe von Befehlen einer entsprechenden Anzahl von Decodierern (170, ..., 177) zugeführt werden, wobei jeder der Decodierer (170, ..., 177) ein die Pipeline- Identifikatoren angebendes Ausgangssignal erzeugt; und

die Decodierer-Ausgangssignale zum Steuern der Schalter zwischen der ersten Menge von Verbindern und der zweiten Menge von Verbindern verwendet werden, um dadurch jeden parallel auszuführenden Befehl in der Gruppe der geeigneten Pipeline (0, ..., 7) zuzuführen.