DE69406942T2

DE69406942T2 - Abtastprüfungsschaltung mit schnellem übertragungsgateschalter

Info

Publication number: DE69406942T2
Application number: DE69406942T
Authority: DE
Inventors: Zwie Amitai; Mark Muegge
Original assignee: Quality Semiconductor Inc
Current assignee: Quality Semiconductor Inc
Priority date: 1993-09-16
Filing date: 1994-09-12
Publication date: 1998-03-19
Anticipated expiration: 2014-09-13
Also published as: CA2171307C; JP3533451B2; WO1995008153A1; AU693474B2; EP0719431B1; JPH09503053A; US5673277A; KR960705273A; CA2171307A1; EP0719431A1; AU7686694A; DE69406942D1

Description

HINTERGRUND DER ERFINDUNG

1. Fachgebiet der Erfindung

Die Erfindung betrifft allgemein das Testen von elektronischen Systemen, die miteinander verbundene integrierte Schaltungen umfassen, und betrifft insbesondere Testschaltungen mit Abtastzellen, die zum Testen solcher integrierten Schaltungen und Verbindungen benutzt werden.

2. Beschreibung des zugehörigen Stands der Technik

In der Vergangenheit wurden integrierte Schaltungen (ICs) getestet, indem eine vollständige Außenabtastung durchgeführt wurde. Es wurde auf jeden Anschluß physikalisch zugegriffen und er wurde getestet, und zwar Anschluß für Anschluß. Da jedoch die Abmessungen von ICs abgenommen haben, ist es zunehmend schwierig geworden, zum Testen physikalisch auf IC-Anschlüsse zuzugreifen. Als Folge wurden serielle Testverfahren entwickelt. Insbesondere wurde der "Joint Test Action Group"-Standard (JTAG) gebildet und als formaler IEEE-Standard IEEE 1149.1 übernommen.
Der Standard verlangt, daß ein IC mehrere bestimmte Anschlüsse aufweist, die zum Testen verwendet werden. Die Anschlüsse steuern einen seriellen Datenweg auf dem IC, der einen Zugang zu der funktionalen Eingabe/Ausgabe-Struktur (E/A) des IC vorsieht. Entlang des seriellen Wegs sind Abtastzeilen angeordnet, und zwar eine für jeden E/A-Anschluß. Von jedem der funktionalen E/A-Anschlüsse des IC können Daten "erfaßt" oder gelesen werden und in einer entsprechenden Abtastzelle gespeichert werden. Die gespeicherten Werte können dann zur Untersuchung seriell aus dem IC ausgeschoben werden. Alternativ können die Abtastzellen auch seriell mit Datenwerten geladen werden, wobei den E/A-Anschlüssen dann die Werte in den Abtastzellen "aufgezwungen" werden können. Auf diese Weise können den Eingängen und Ausgängen beim Testen bestimmte gewünschte Werte aufgezwungen werden.
Der IEEE 1149.1-Standard wurde auf anwenderspezifischen integrierten Schaltungen (ASICs) ebenso wie auf Basislogik-ICs implementiert. Allerdings wird der IEEE 1149.1-Standard immer noch auf relativ wenigen ICs angeboten. Dies hat Probleme für Entwickler aufgeworfen, die beispielsweise versuchen, Subsysteme von ICs und Zwischenverbindungen auf gedruckten Schaltungsplatten zu testen.
Ein Subsystem von ICs auf einer gedruckten Schaltungsplatte beispielsweise kann gemäß dem IEEE 1149.1-Standard getestet werden, wenn jeder IC in dem Subsystem, der Eingaben zu dem Subsystem akzeptiert, und jeder IC, der Ausgaben von dem Subsystem bereitstellt, den zur Implementierung des standardgemäßen Testverfahrens notwendigen Schaltungsaufbau aufweist. Jedoch besitzen nicht alle ICs den Abtastschaltungsaufbau, der erforderlich ist, um sie IEEE 1149.1 geeignet zu machen.
Eine Lösung für dieses Problem ist, IEEE 1149.1-geeignete Puffer in dem Subsystem zu verwenden. Die Eingaben und Ausgaben dieser Puffer können aufgezwungen oder erfaßt werden, wenn sie durch den Puffer hindurchgehen. In der Vergangenheit waren Puffer für diese Anwendung erhältlich. Beispielsweise gibt es den von Texas Instruments hergestellten 8244-Puffer, den von National Semiconductor hergestellten SCAN 18244 und den von Quality Semiconductor, hier der Rechtsinhaberin, hergestellten 05618244.
Obwohl diese früheren IEEE 1149.1-geeigneten Puffer im allgemeinen akzeptabel waren, gab es Nachteile bei ihrer Benutzung. Insbesondere ziehen die Puffer beispielsweise Leistung, wobei dieses Leistungsproblem bei einigen Anwendungen bedeutend sein kann. Oftmals gibt es auch ein Geschwindigkeitsproblem; die Puffer bringen eine Verzögerung in das System ein. Gelegentlich muß die Schaltungsplatte neu gestaltet werden, um die Verzögerung zu berücksichtigen. Darüber hinaus können einige Anwendungen einen bidirektionalen Datenfluß zwischen Subsystemen verlangen. Für solche Anwendungen ist ein bidirektionaler Schalter wünschenswert, der weitestgehend passiv ist, wenn er geschlossen ist.
Es bestand also ein Bedarf nach einem IEEE 1149.1-geeigneten Puffer, der bidirektional ist, einen niedrigen Energieverbrauch besitzt und, wenn überhaupt, eine geringe Verzögerung mit sich bringt. Die vorliegende Erfindung erfüllt diesen Bedarf.
Die GB-A-2 260 618 offenbart einen integrierten Halbeiterspeicher mit einer integrierten Testschaltung, bei der ein Logikkreis zum Vergleichen eines ausgelesenen Signals mit einem Referenzsignal vorgesehen ist.

ABRISS DER ERFINDUNG

Um die oben diskutierten Nachteile der bekannten Testverfahren zu überwinden, betrifft ein Aspekt der vorliegenden Erfindung nach Anspruch 1 eine Schnellübertragungs-Pufferanordnung mit Abtastzellen für integrierte Schaltungen. Die Pufferanordnung weist zwei Eingabe-/Ausgabeknoten auf und wirkt dahingehend, die bidirektionale Übertragung externer Datensignale zwischen den Knoten zu gewähren oder zu blockieren. Die Schaltanordnung umfaßt einen bidirektionalen Feldeffekttransistor mit einem ersten Anschluß, der mit einem ersten Eingabe-/Ausgabeknoten verbunden ist, einem zweiten Anschluß, der mit einem zweiten Eingabe-/Ausgabeknoten verbunden ist, und einem Gate-Anschluß. Der Transistor läßt bidirektionale externe Datensignale zwischen den Eingabe-/Ausgabeknoten durch, wenn der Transistor eingeschaltet ist, und blockiert den Durchgang externer Datensignale, wenn der Transistor ausgeschaltet ist.
Abtastzellen sind mit jedem Eingabe-/Ausgabeknoten verbunden und wirken dahingehend, Datensignale von den Eingabe-/Ausgabeknoten zu erfassen und zu speichern oder Datensignale den Eingabe-/Ausgabeknoten aufzuzwingen. Die gespeicherten Datensignale können seriell durch die Abtastzeilen geschoben werden und zum Testen und zur Untersuchung über einen Testdatenausgangsknoten ausgeschoben werden.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft nach Anspruch 6 die Verwendung einer Schnellübertragungs-Schaltanordnung für integrierte Schaltungen zum Testen von Subsystemen und Zwischenverbindungen auf einer gedruckten Schaltungsplatte. Da die Pufferanordnung einen bidirektionalen Feldeffekttransistor mit den oben angegebenen Abmessungen aufweist, sind ihr Energieverbrauch und ihre Zeitverzögerung minimal. Weiterhin kann die Anordnung als alleinstehendes Bauteil ausgeführt sein, das gut zur selektiven Anordnung beispielsweise auf einer gedruckten Schaltungsplatte zum Testen geeignet ist, wo der Zugriff auf Datensignale nicht bereits verfügbar ist.

KURBESCHREIBUNG DER ZEICHNUNGEN

Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung werden dem Fachmann anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen klarer werden, in denen:
Figur 1 ein schematischer Schaltplan eines früheren passiven Übertragungs gatterschalters und eines Treibers und Empfängers bei Darstellung einer herkömmlichen Ausbildung des Schalters ist,
Figur 2 eine schematische Ansicht einer früheren aktiven Schaltanordnung mit einem gesteuerten Puffer und eines Treibers und Empfängers zur Darstellung einer weiteren herkömmlichen Ausbildung ist,
Figur 3 eine zur Darstellung der Erfindung nützliche Perspektivansicht eines MOS-Transistors ist,
Figur 4 eine Querschnittsansicht des Transistors der Figur 3 ist,
Figur 5A ein schematischer Schaltplan eines schnellen Übertragungsgatterschalters und eines Treibers und Empfängers zur Darstellung eines bevorzugten Ausführungsbeispiels der Erfindung ist,
Figur 5B eine teilweise quergeschnittene Ansicht und teilweise schematische Ansicht des Iibertragungsgatterschalters der Figur 5A ist,
Figur 5C ein schematischer Schaltplan ist, der in näherer Einzelheit ein Ausführungsbeispiel des Treibers 104 der Figur 5B darstellt,
Figur 5D eine schematische Ansicht des Schalters der Figur 5B ist, die in näherer Einzelheit die Kapazitäten des Schalters darstellt,
Figur 5E zur Veranschaulichung der Erfindung ein Ersatzschaltplan ist, der die RC-Verzögerung darstellt, die ein von einem Knoten A zu einem Knoten B laufendes Signal erfährt,
Figur 6 ein schematischer Schaltplan eines schnellen Übertragungsgatterschalters und eines Treibers und Empfängers zur Darstellung eines alternativen Ausführungsbeispiels der Erfindung ist,
Figuren 7 und 8 schematische Schaltpläne von zwei verschiedenen Übertragungsgatterschaltern zur Darstellung zusätzlicher alternativer Ausführungsbeispiele der Erfindung sind,
Figur 9 eine schematische Ansicht eines Busschalters zum Schalten von Signalen zwischen zwei Gruppen von Busleitungen ist,
Figur 10 ein schematischer Schaltplan eines Buswechseischalters ist,
Figuren 11 A, 11B schematische Schaltpläne sind, die die Wirkungsweise der Schaltung in den Figuren 5A bis 5D veranschaulichen,
Figur 12 ein Blockdiagramm einer erfindungsgemäßen Pufferanordnung mit schnellen Übertragungsgattern ist,
Figur 13 ein detaillierteres Blockdiagramm eines Teils der Pufferanordnung der Figur 12 ist, das zusätzliche Einzelheiten der zur Steuerung der Abtast-/Speicherzellen verwendeten Steuerleitungen zeigt und einen repräsentativen schnellen Übertragungsgatterschalter zeigt,
Figur 14 eine schematische Darstellung einer Abtast-/Speicherzelle der Pufferanordnung der Figuren 12 und 13 ist,
Figur 15 ein Blockdiagramm ist, das zusätzliche Einzelheiten der Steuerlogik der Pufferanordnung der Figuren 12 und 13 zeigt,
Figur 16 ein Zustandsdiagramm ist, das die Wirkungsweise der Testzugangsschnittstelle der Steuerlogik der Figur 15 veranschaulicht.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Die vorliegende Erfindung umfaßt ein neuartiges Verfahren und eine neuartige Vorrichtung zum Testen elektronischer Schaltungen. Die folgende Beschreibung wird gegeben, um es jeder Person, die im Fachgebiet bewandert ist, zu ermöglichen, die Erfindung auszuführen und zu benutzen. Beschreibungen spezieller Anwendungen sind lediglich als Beispiele vorgesehen. Für einen Fachmann werden ohne weiteres verschiedene Abwandlungen der bevorzugten Ausführungsform ersichtlich sein, wobei die hier festgelegten Grundprinzipien bei anderen Ausführungsformen und Applikationen zur Anwendung kommen können, ohne vom Inhalt und Umfang der Erfindung abzuweichen. Die vorliegende Erfindung ist somit nicht auf die gezeigte Ausführungsform beschränkt; vielmehr ist ihr der breiteste Umfang zuzusprechen, der mit den hier offenbarten Grundsätzen und Merkmalen in Einklang steht.

Schneller Übertragungsgatterschalter

Figur 1 ist ein schematischer Schaltplan eines herkömmlichen Übertragungsgatterschalters 20, der mit dem Ausgang eines Treibers 22 und dem Eingang eines Empfängers 24 an Knoten A bzw. B verbunden ist. Das zu schaltende Signal erscheint am Ausgang des Treibers 22. Wenn der Schalter 20 die Knoten A und B verbindet, wird ein solches Signal zum Knoten B übertragen und erscheint am Eingang des Empfängers 24. Der Treiber 22 und der Empfänger 24 können jeweils Teil eines anderen, auf einer gedruckten Schaltungsplatte angebrachten Schaltungschipbauteils sein, wobei der Schalter 20 durch leitende Pfade 32 über die Knoten A, B mit diesen Chipbauteilen verbunden ist.
Der Schalter 20 weist einen Widerstand R auf, so daß der Schalter bildlich als Widerstand 26 in Reihe mit einem reinen Schalter 28 dargestellt werden kann, wie in Figur 1 gezeigt. Ein zwischen den Knoten A und B laufendes Signal erfährt kapazitive Wirkungen der den Schalter 20 und den Empfänger 24 verbindenden Pfade 32, des Empfängers 24 und des Schalters 20. Der Schalter 20 wird typischerweise in Form eines elektronischen Bauteils mit an die Knoten A, B angeschlossenen Anschlußbeinen eingesetzt. Wie auf den Seiten 705, 706 von Modern Microelectronic Circuit Design, IC Applications, Fabrication Technology, Band 2, von Mitarbeitern der Research and Education Association, Dr. Folgiel, Direktor, Research and Education Association, New York, New York, 1981, festgelegt, kann die parasitäre Kapazität eines elektronischen Gerätebauteils mit Leitungen oder Anschlußbeinen zweierlei Art sein, nämlich eine Zwischenleitungskapazität und eine Kapazität von Leitung zu Masse. Der Schalter 20 besitzt drei Leitungen, wobei durch die Pfade 32 auf einer gedruckten Schaltungsplatte eine mit dem Treiber 22 verbunden ist und die andere mit dem Empfänger 24 verbunden ist, sowie eine dritte Leitung für das Schalterfreigabesignal. Zwischen den drei Leitungen des Schalters 20 sind Zwischenleitungskapazitäten vorhanden; außerdem sind Kapazitäten zwischen den drei Leitungen des Schalters 20 und Masse vorhanden.
Die zuvor beschriebenen Zwischenleitungs- und Leitung-Masse-Kapazitäten des Bauteils 20, die durch die Pfade 32 und andere plattenseitige Verbindungen eingebracht werden, sind bildlich durch einen Kondensator 30 dargestellt, der zwischen den Knoten B und Masse geschaltet ist und in Figur 1 "parasitäre Kapazität" bezeichnet ist. Da diese durch den Kondensator dargestellte parasitäre Kapazität dem Schalter inhärent ist, ist der Kondensator 30 gestrichelt gezeigt. Selbstverständlich hängen die Zwischenleitungskapazitäten ebenso wie die Leitung-Masse-Kapazitäten des Schalters 20 von der Größe, der Geometrie, dem Material und der exakten Gestaltung des Bauteils 20, dessen Leitungen sowie der Pfade 32 und anderer plattenseitiger Verbindungen ab. Die gesamte Innenkapazität des Schalters 20 ist durch die gesamte kapazitive Wirkung der parasitären Kapazität des Kondensators 30 und der Kapazität der anderen Teile des Schalters 20 gegeben, deren Wert von der Struktur des Schalters abhängt. Daher ist die von einem zwischen den Knoten A und B laufenden Signal gesehene Gesamtkapazität durch die Wirkungen der Innenkapazität des Schalters 20, der Kapazität des Empfängers 24 und der Kapazität der den Schalter 20 mit dem Empfänger 24 verbindenden Pfade 32 gegeben. Die Verzögerung des vom Knoten A zum Knoten B laufenden Signals wird demnach durch zwei RC-Verzögerungen bewirkt: (1) das Produkt des Widerstandswerts R des Widerstands 26 und der Kapazität des den Schalter 20 mit dem Empfänger verbindenden Pfads 32 und des Empfängers 24 sowie (2) das Produkt des Widerstandswerts R des Widerstands 26 und der Innenkapazität des Schalters 20 einschließlich derjenigen des Kondensators 30. Das zweite (2) Produkt hängt von der speziellen Struktur des Schalters 20 ab und wird vorerst außer Betracht gelassen, da das erste Produkt alleine den Schalter 20 ungeeignet zur Verwendung beim Hochgeschwindigkeitsschalten zwischen Logikbausteinen macht, wie anhand der nachfolgenden Diskussion klar wird.
Bei typischen Gestaltungen von gedruckten Schaltungsplatten für Computer- und Logikanwendungen beträgt eine typische Kapazität des Busses (beispielsweise die des Pfads 32, des Empfängers 24 und anderer zugeordneter Schaltungsteile, deren kapazitive Wirkungen am Knoten B wahrgenommen werden) stromabwärts des Schalters 20 etwa 50 pF. Wenn der Schalter 20 einen großen Widerstandswert besitzt, ist die aus diesem Widerstandswert und der typischen Buskapazität von 50 pF resultierende RC-Zeitkonstante daher groß, was zu einer signifikanten Signalverzögerung führt, wenn das Signal von A nach B läuft. Die durch den Schalter eingebrachte Laufverzögerung ist daher zumindest gleich dem Wert der RC-Zeitkonstante. Ein standardmäßiger Übertragungsgatterschalter ist der integrierte Schaltkreis CMOS 4016. Die typischen Widerstandswerte bestehender Übertragungsgatterschalter, wie etwa des 4016, liegen im Bereich von 250 - 1000 Ohm. Dieser Typ von Schalter bringt daher zumindest eine Verzögerung in der Größenordnung von 12 - 50 Nanosekunden ein, bei Annahme einer Buskapazität von 50 pF. Eine derartige Verzögerung ist unakzeptabel, um Hochgeschwindigkeitssignale zu schalten, wie es in vielen Computer- und Logikanwendungen erforderlich ist. Aus diesem Grund wird der Schalter vom 4016-Typ eher in analogen Schaltungen und selten leiterplattenseitig bei Computer- oder digitalen Logikdesigns verwendet. Für die letzteren Anwendungen wurden aktive Logikbausteine, etwa 74F244-Industriestandard-Puffer, verwendet, wie beispielsweise in Figur 2 gezeigt. Zur Vereinfachung der Beschreibung sind identische Komponenten und die Figuren dieser Anwendung durch die gleichen Zahlen identifiziert.
Wie in den Figuren 1 und 2 gezeigt, wurde in Figur 2 ein Übertragungsgatterschalter 20 durch einen Logikpuffer 40 ersetzt. Der Treiber 22 und der Empfänger 24 können Teil von Computer- oder Logikchipbauelementen sein, die auf einer gedruckten Schaltungsplatte angebracht sind und durch leitende Pfade 32 auf der Platte mit dem Puffer 40 verbunden sind. Der Puffer 40 liegt ebenfalls in Form eines Bauelement mit parasitären Zwischenleitungs- und Leitung-Masse-Kapazitäten vor, deren Werte sich von denen des Schalters 20 unterscheiden können; aus diesem Grund sind diese parasitären Kapazitäten des Puffers 40 durch einen ebenfalls gestrichelt gezeigten Kondensator 30' dargestellt. Der Puffer 40 führt jedoch aufgrund der inhärenten Geschwindigkeitsbeschränkungen der aktiven Logik eine Eigenverzögerung ein. Der eine Last von 50 pF treibende 74F244-Puffer bringt eine Verzögerung von etwa 6,5 Nanosekunden mit sich. Obwohl somit die Verwendung eines Logikpuffers 40 als Ersatz für den Schalter 20 die Verzögerung bei der Signalübertragung reduziert, ist es schwierig, die durch den Puffer selbst eingebrachte Verzögerung weiter zu reduzieren. Es ist daher wünschenswert, einen verbesserten Schaltbaustein vorzusehen, bei dem die zuvor beschriebenen Schwierigkeiten gemildert sind.
Figur 3 ist eine Perspektivansicht eines schnellen MOS-Übertragungstransistors, der bei einer gegenwärtigen Ausführungsform einer erfindungsgemäßen Pufferschaltung eingesetzt wird. Figur 4 ist eine Querschnittsansicht des Transistors der Figur 3. Wie in den Figuren 3 und 4 gezeigt, ist die Kanallänge eines Transistors vom MOS-Typ der Abstand L zwischen den Source- und Drainbereichen des Transistors, während die Kanalweite das Maß W des Transistors in derjenigen Richtung ist, in der sich die Querschnittsgestalt des Transistors nicht ändert. Eine andere übliche Definition der Kanallänge ist die Gate-Breite, die den aktiven Bereich des Transistors zwischen Source und Drain überlappt. Eine weitere übliche Definition der Kanaiweite ist die Gate-Länge, die den aktiven Bereich des Transistors zwischen Source und Drain überlappt.
Figur 5A ist ein schematischer Schaltplan eines schnellen Übertragungsgatterschalters und eines Treibers und Empfängers, die zur Verwendung in einem erfindungsgemäßen Pufferbaustein geeignet sind. Wie in Figur 5A gezeigt, umfaßt das Übertragungsgatter 100 einen N-Kanal MOS-Transistor 102 sowie einen Treiber oder ein Gatter 104 zur Steuerung der Gate- Elektrode des Transistors 102 in Antwort auf ein externes Signal von einem Knoten C. Die Kanallänge des Transistors 102 beträgt vorzugsweise weniger als 1,5 µm und bei einigen Anwendungen vorzugsweise weniger als 1 µm. Die Kanalweite des Transistors 102 beträgt vorzugsweise mehr als 1000 µm und in einigen Fällen vorzugsweise 1200 µm oder mehr. Bezugnehmend auf die Figuren 3 und 4 kann durch Verkürzung der Kanallänge der Widerstandswert des Widerstands verringert werden, da die Stromträger einen kürzeren Weg zu überwinden haben, um zwischen den Knoten A, B einen Strom zu leiten. Durch Verwendung eines Transistors mit großer Kanalweite, verglichen mit den Transistoren bei dem Gatter vom 4016-Typ, wird der Widerstandswert des Transistors 102 im Vergleich weiter verringert. Bei dem vorstehend beschriebenen Design für den Transistor 102 hat sich herausgestellt, daß der inhärente Widerstand des Übertragungsgatterschalters 100 zwischen den Knoten A, B bei eingeschaltetem Transistor 102 (Ein-Widerstand) auf einen Wert von weniger als 10 Ohm reduziert werden kann, obwohl ein Wert von weniger als 50 Ohm geeignet sein kann. Die Anmelderin hat entdeckt, daß bei einigen Gestaltungen der Widerstandswert des Schalters 100 bei eingeschaltetem Transistor 102 auf einen Wert von weniger als 5 Ohm reduziert werden kann. Kürzere Kanallängen führen auch zu einer verringerten Kapazität des Transistors 102. Die Innenkapazität des Schalters 100 und ihre Auswirkung auf die Signalverzögerung werden nachfolgend unter Bezugnahme auf die Figuren 5B - 5E im Detail erläutert.
Figur 5B stellt die Struktur des schnellen Übertragungsgatterschalters 100 der Figur 5A in näherer Einzelheit dar. In Figur 5B ist eine teilweise quergeschnittene Ansicht eines Teils des Transistors 102 gezeigt. Der Transistor 102 umfaßt eine Gate-Elektrode 112, eine Drain-Elektrode 114, eine Source-Elektrode 116 sowie ein Substrat 118, wobei die Gate-Elektrode von der Drain- und der Source-Elektrode und dem Substrat durch eine Isolierschicht 120 getrennt ist. Die Drain-Elektrode 114 ist über einen Leiter 122 über ein Bauelementengehäuse (nicht gezeigt) des Schalters 100 mit einem Eingangs-/Ausgangsanschluß (symbolisch gezeigt) bei 124 verbunden. in ähnlicher Weise ist die Source-Elektrode 116 über einen Leiter 126 über das Bauelementengehäuse (nicht gezeigt) mit einem Eingangs-/Ausgangsanschluß 128 verbunden. Der Anschluß 124 ist mit dem Knoten A der Figur 5A über einen Pfad 32 verbunden und der Anschluß 128 mittels eines weiteren Pfads 32 mit dem Knoten B verbunden. Der Ausgang des Treibers 104 ist mit der Gate-Elektrode 112 über einen Knoten 130 verbunden. Der Treiber empfängt das Schaltsignal vom Knoten C über einen Anschluß 132. Unter Bezugnahme auf die Figuren 5A, 5B würde die parasitäre Zwischenleitungskapazität des Schalters 100 die Kapazitäten zwischen den Anschlüssen 124, 128, 132 sein, und die parasitären Leitung-Masse-Kapazitäten des Schalters 100 wären die Kapazitäten der Anschlüsse 124, 128, 132 gegenüber Masse. Zusätzlich dazu, daß es diese Kapazitäten erfährt, erfährt ein zwischen den Anschlüssen 124, 128 laufendes Signal außerdem die Wirkungen der Kapazitäten zwischen der Gate-Elektrode 124 einerseits und der Drain-Elektrode 114 und der Source- Elektrode 116 andererseits ebenso wie der Kapazitäten zwischen der Drain- Elektrode 114, der Source-Elektrode 116 und dem Substrat 118, die als die Kapazität des Transistors bezeichnet werden. Die Innenkapazität des Schalters 100 ist durch die gesamten kapazitiven Wirkungen der Kapazität des Transistors und der parasitären Kapazität des Schalters gegeben, die aus den Zwischenleitungs- und den Leitung-Masse-Kapazitäten besteht und durch einen Kondensator 30" in Figur 5A dargestellt ist.
Die wichtigsten Bestandteile der soeben aufgezählten Kapazitäten sind die Leitung-Masse-Kapazitäten und die Gate-Drain- und Gate-Source-Kapazitäten. Für viele weithin verwendete Bauelemente liegen die von Signalen, die über die Leitungen des Bauelements übertragen werden, erfahrenen gesamten kapazitiven Wirkungen der Zwischenleitungs- und der Leitung-Masse- Kapazitäten in der Größenordnung von 8 oder 10 pF. Bei einer Ausbildung des Transistors 102 betragen die Gate-Drain- und Gate-Source-Kapazitäten etwa 1 oder 2 pF und jede der Leitung-Masse-Kapazitäten der Anschlüsse 124, 128, 132 etwa 4 pF. Wie in dem 1991er Datenhandbuch, Seiten 5-24 von Quality Semiconductor, Inc., der Rechtsinhaberin der vorliegenden Anmeldung, angegeben, betragen die interne Ein-Kapazität eines Schalters mit Eigenschaften, die ähnlich denjenigen des Schalters 100 sind, etwa 10 pF und seine Aus-Kapazität etwa 6 pF. Wenn demnach der Transistor 102 ausgeschaltet ist, ist die am Anschluß 124 oder 128 gesehene Innenkapazität die Gate-Drain- und Gate-Source-Kapazität und die Leitung-Masse- Kapazität dieses speziellen Anschlusses. Wenn dagegen der Transistor 102 eingeschaltet ist, umfaßt die an jedem Anschluß gesehene Innenkapazität auch die Leitung-Masse-Kapazität des anderen Anschlusses. Aus diesem Grund ist die am Anschluß 124 oder 128 gesehene Innenkapazität des Schalters 100 größer, wenn der Transistor eingeschaltet ist, verglichen mit derjenigen, die gesehen wird, wenn der Transistor ausgeschaltet ist. Typischerweise ist das Substrat 118 mit Masse verbunden, wobei sich der Knoten 130 am Ausgang des Treibers 104 auf einem stabilen Gleichspannungspotential befindet, wenn der Transistor nicht ein- oder ausgeschaltet wird.
Figur 5C ist ein schematischer Schaltplan, der ein Ausführungsbeispiel des Treibers 104 darstellt. Wie in Figur 5C gezeigt, ist der Treiber 104 ein Inverter mit einem P-Kanal Transistor 142 und einem N-Kanal Transistor 144, die zwischen dem Schaltanschluss 132 (Schaltanschluß des Schalters 100) und dem Knoten 130 parallel geschaltet sind. Wie ebenfalls in Figur 5C angedeutet, sind die beiden Transistoren in üblicher Weise mit einer Betriebsspannungsleitung VCC und mit Masse verbunden. Obwohl der Treiber 104 als Inverter gezeigt ist, ist zu verstehen, daß andere Treiber- oder Gatterausbildungen verwendet werden können, etwa NOR- oder NAND-Gatter. Da sich die parasitäre Kapazität des Schalters 100 von der der Schalter 20 und 40 unterscheiden kann, ist der Kondensator in Figur 5A mit 30" bezeichnet, um zu zeigen, daß er sich von dem der Schalter 20 und 40 unterscheiden kann.
Figur 5D ist eine schematische Ansicht des schnellen Übertragungsgatterschalters 100, die in näherer Einzelheit einige der bedeutenderen Kapazitäten in dem Schalter darstellt. Dabei ist die Leitung-Masse-Kapazität der Leitung 124 durch einen phantomartig gezeigten Kondensator 162 dargestellt und die Leitung-Masse-Kapazität der Leitung 128 durch einen phantomartig gezeigten Kondensator 164 dargestellt. Die Gate-Drain- und Gate- Source-Kapazitäten sind gestrichelt als Kondensatoren 166, 168 gezeigt.
Bei der oben angegebenen Ausbildung und in dem 1991er Datenhandbuch von Quality Semiconductor, Inc. beträgt die Kapazität des Schalters 100 bei eingeschaltetem Transistor etwa 10 pF. Damit beträgt die durch den Widerstand und die Innenkapazität des Schalters hervorgerufene Laufverzögerung unter der Annahme eines Widerstandswerts zwischen den Anschlüssen 124 und 128 von etwa 5 Ohm etwa 0,05 Nanosekunden. Wenn die Buskapazität 50 pF beträgt, beträgt die durch den Schalterwiderstand von etwa 5 Ohm und die Buskapazität von 50 pF hervorgerufene RC-Verzögerung etwa 0,25 Nanosekunden, so daß die von einem durch den Schalter laufenden Signal gesehene Gesamtverzögerung zum Erreichen des Empfängers etwa 0,3 Nanosekunden beträgt, was deutlich unterhalb der Verzögerung von 6,5 Nanosekunden liegt, die von dem typischen herkömmlichen Puffer hervorgerufen wird.
Figur 5E ist ein Ersatzschaltbild, das die RC-Verzögerung darstellt, die ein vom Knoten A zum Knoten B laufendes Signal erfährt. Unter Verweis auf Figur 5E ist also der Widerstand des Transistors 102 Ri. Die Innenkapazität des Schalters ist Ci und die Buskapazität Cb, wobei der Widerstand und die beiden Kondensatoren gestrichelt gezeigt sind, da sie den jeweiligen Widerstandswert und die jeweiligen Kapazitäten des Schalters und des Busses darstellen und keine wirklichen Schaltungseemente sind. Die gesamte RC- Verzögerung, die von dem Schalter hervorgerufen wird, ist bei Betrachtung eines vom Knoten A zum Knoten B laufenden Signals dann durch R (C&sub1; + Cb) gegeben. Solange diese von dem Schalter 100 hervorgerufene Gesamtverzögerung Ri (Ci + Cb) kleiner als die typische von dem Puffer hervorgerufene Verzögerung von 6,5 Nanosekunden für einen eine Last von 50 pF treibenden 74F244-Puffer ist, ist es vorteilhaft, den Puffer durch den Schalter der Erfindung zu ersetzen. Für jede gegebene Buskapazität Cb werden daher Ri und Ci so gewählt, daß die von dem Schalter 100 hervorgerufene Gesamtverzögerung Ri (Ci + Cb) kleiner als die typische Verzögerung ist, die von dem Puffer hervorgerufen wird.
Der vorstehend beschriebene Übertragungsgatterschalter 100 kann vorteilhafterweise dazu verwendet werden, aktive Logikbausteine zum Schalten von digitalen logischen Hochgeschwindigkeitssignalen, wie etwa 74F244, 74F245, beim Leiterplattendesign zu ersetzen. Die Ersetzung des aktiven Bausteins durch den Baustein 100 verringert in starkem Maß die Laufverzögerung, das logische Rauschen (z.B. "Masseprall"-Rauschen; engl.: "'ground bounce' noise") und die mit dem ersetzten aktiven Baustein verbundene Verlustleistung. Man sehe bitte in der "Application Note AN- 01" des 1991er Handbuchs von Quality Semiconductor, Inc. nach; der Schalter 100 ist auch inhärent bidirektional. Weitere Ausführungsbeispiele des Schalters, die nachfolgend unter Bezugnahme auf die Figuren 5 - 8 beschrieben werden, haben ebenfalls ähnliche Vorteile.
Der schnelle Übertragungsgatterschalter 100 kann abgewandelt werden, indem der Transistor 102 durch einen P-Kanal Transistor ersetzt wird, wobei die Polarität des Signals zur Steuerung der Gate-Elektrode des Transistors nötigenfalls angeglichen ist, um eine Anpassung an ein P-Kanal- Bauelement herbeizuführen. Wenn auch das P-Kanal-Bauelement die oben beschriebenen Kanalängen und -weiten hat, kann der Schalter 100 mit einem Ein-Widerstand von nicht mehr als 10 Ohm gebaut werden.
Die Gate-Elektrode des Transistors 102 wird durch den Ausgang eines Treibers 104 gesteuert, der ein Paar von P-Kanal- und N-Kanal-Widerständen umfassen kann, die parallel zwischen dem Knoten C und der Gate- Elektrode des Transistors 102 geschaltet sind. Zur Erhöhung der Schaltgeschwindigkeit werden die beiden Transistoren im Treiber 104 vorzugsweise jeweils eine Kanallänge von 1,5 µm oder weniger und Kanaweiten von größer als 200 µm aufweisen. Wenn ein Treiber 104 und ein Transistor 102 unter Verwendung der gleichen Herstellungstechnologie als alleinstehendes integriertes Schaltungsbauteil 100 hergestellt werden, können die Transistoren in dem Bauelement 100 so vergrößert werden, daß alle Transistoren in dem Bauelement kurze Kanalängen besitzen. Wenn das Bauelement 100 als integrierte Schaltung hergestellt wird, kann es in Form eines Bausteins mit fünf Anschlüssen zur Verbindung mit den Knoten A, B, C und mit der Betriebsspannung und Masse ausgeführt sein.
Figur 6 ist ein schematischer Schaltplan eines schnellen Übertragungsgatterschalters und eines Treibers und Empfängers zur Darstellung eines alternativen Schalters, der zur Verwendung bei der Erfindung geeignet ist. Wie in Figur 6 gezeigt, umfaßt der Schalter 150 ein Paar eines N-Kanal Transistors 102 und eines P-Kanal Transistors 152, die zwischen Knoten A, B parallel geschaltet sind. Die Gate-Elektrode des Transistors 102 wird wie in Figur 5 durch einen Treiber 104 gesteuert und die Gate-Elektrode des Transistors 152 durch den Ausgang des Treibers 154 gesteuert, dessen Eingang mit dem Ausgang des Treibers 104 verbunden ist. Wenn beide Transistoren 102, 152 die Kanallängen und -weiten haben, wie sie oben für den Transistor 102 beschrieben wurden, beträgt der Ein-Widerstand des Schalters 150 10 Ohm oder weniger.
Die Figuren 7 und 8 sind schematische Schaltpläne zweier verschiedener schneller Übertragungsgatterschalter zur Darstellung zusätzlicher alternativer Schalter, die zur Verwendung bei der Erfindung geeignet sind. Bipolartransistoren weisen typischerweise Ein-Widerstände von weniger als 1 Ohm auf, so daß sie anstelle des MOS-Transistors 102 verwendet werden können. Eine solche Ausbildung ist in einem Schalter 200 der Figur 7 dargestellt. Obwohl in diesem Schalter 200 ein npn-Transistor 202 benutzt wird, ist zu verstehen, daß statt dessen ein Transistor vom pnp-Typ verwendet werden kann und dies im Umfang der Erfindung liegt. Wie in Figur 7 gezeigt, wird die Basis des Transistors 202 durch den Ausgang eines Treibers 204 über einen Widerstand 206 gesteuert. Der Treiber 204 kann einer der 7400 TTL-Serie von Logikgattern sein, etwa das 74F04-Gatter.
In Figur 8 ist eine Kreuzschaltung bzw. Antiparallelschaltung zweier npn- Transistoren 202 und 252 für einen Schalter 250 gezeigt, obwohl statt dessen zwei pnp-Transistoren verwendet werden können. Es ist bekannt, daß im Gegensatz zu einem MOS-Transistor bei einem bipolaren Transistor der zwischen dem Kolektor und dem Emitter fließende Strom in einer Richtung größer als in der anderen ist. Indem zwei Transistoren 202, 252 in zwei parallelen Wegen angeordnet und so mit Knoten A, B verbunden werden, daß jeder Knoten mit einem Kollektor eines Transistors und dem Emitter des anderen Transistors verbunden ist (antiparallele Anordnung), fließen Ströme in jeder Richtung durch den Weg mit dem kleineren Widerstand, so daß die Strommenge, die durch den Schalter gepumpt werden muß, verringert ist.
Figur 9 ist ein schematischer Schaltplan eines CMOS-Schalterbauelements mit mehreren Transistorschaltern zum Schalten von Signalen zwischen zwei Gruppen von Datenleitungen. Quality Semiconductor, Inc. aus Santa Clara, Kalifornien, die Rechtsinhaberin der vorliegenden Anmeldung, hat ein Schalterbauelement wie das in Figur 9 gezeigte als Busschalter in dem Produkt 74FCT3384 eingesetzt. Wie in Figur 9 gezeigt, ist ein Schalterbauelement 500 ein Hochgeschwindigkeits-TTL-Busverbindungsbauelement. Im freigegebenen Zustand verbindet das Busschalterbauelement zwei Busse mit dem Verbindungswiderstand von weniger als 5 Ohm direkt. Die fünf Leitungen A0, A1, A2, A3, A4 beim Bus A sind jeweils über einen Transistor 102 mit den Buseitungen B0, B1, B2, B3 bzw. B4 verbunden. Die Gate-Elektroden der fünf Transistoren 102, die A0 - A4 mit B0 - B4 verbinden, werden durch den Ausgang eines Treibers 104' gesteuert. In ähnlicher Weise sind die fünf Leitungen A5 - A9 beim Bus A mit der jeweiligen der fünf Busleitungen B5 - B9 beim Bus B über Transistoren 102 verbunden, deren Gate-Elektroden durch die Ausgänge eines Treibers 104" gesteuert werden. Das Schalterbauelement 500 umfaßt demnach zehn Schalter 102, die als zwei Fünferreihen angeordnet sind und von zwei verschiedenen Treibern gesteuert werden. Dies erlaubt es, das Schalterbauelement 500 als 10-Bit Schalter oder als 5-Bit 2-zu-1-Multiplexer zu verwenden. Dies wird dadurch erreicht, daß die Leitungspaare B0 - B5, B1 - B6, B2 - B7, B3 - B8 und B4 - B9 elektrisch verbunden werden. Wenn in diesem Fall der Ausgang des Treibers 104' hochpegelig ist, werden die auf den Leitungen A0 - A4 liegenden Signale zum B-Bus übertragen, wogegen in dem Fall, daß der Ausgang des Treibers 104" hochpegelig ist, statt dessen die auf den Leitungen A5 - A9 liegenden Signale zum B-Bus übertragen werden, um die 2-zu-1-Multiplexerfunktion zu erzielen. Wenn der Ausgang eines der beiden Treiber niederpegelig ist, werden die von dem Treiber getriebenen Transistoren ausgeschaltet und die jeweiligen Busleitungen, die durch diese Transistoren verbunden sind, voneinander getrennt. Die soeben beschriebene Wirkungsweise wird in der nachfolgenden Funktionstabelle zusammengefaßt. Funktionstabelle:
Das Bauelement 500 umfaßt im wesentlichen 10 Schalter, wobei jeder Schalter einen von einem CMOS-Gatter getriebenen N-Kanal MOS-Transistor umfaßt. Wenn der Schalter freigegeben ist, liegt die Gate-Elektrode des N-Kanal Transistors auf Vcc (+ 5 Volt), und das Bauelement ist eingeschaltet. Diese Bauelemente besitzen einen Ein-Widerstand von weniger als 5 Ohm für Spannungen nahe Masse und treiben jeweils mehr als 64 mA. Der Widerstand steigt etwas an, wenn die E/A-Spannung von einem TTL- Tiefpegel von 0,0 Volt auf einen TTL-Hochpegel von 2,4 Volt ansteigt. In diesem Bereich sind die A- und B-Anschlüsse geschlossen verbunden, wobei der Busschalter über diesen Bereich in der gleichen Weise wie ein TTL-Bauelement spezifiziert ist. Wenn die E/A-Spannung auf ungefähr 4,0 Volt ansteigt, schaltet der Transistor aus. Dies entspricht einem typischen TTL-Hochpegel von 3,5 bis 4,0 Volt.
Figur 10 ist ein schematischer Schaltplan eines CMOS-Buswechselschalters 600 in einem anderen Produkt 74FCT3383. Der Schalter 600 umfaßt zwei Reihen von zehn Schaltern, die zum Durchlassen oder Wechseln zweier Reihen von fünf Signalen angeordnet sind. Dies erlaubt es, den Schalter 600 als 10-Bit Schalter oder als 5-Bit Zweiwege-Buswechselbauelement zu verwenden. Nützlich ist der Schalter 600 insbesondere für Wechsel- und Leitungsführungsoperationen, etwa Byteaustausch, Kreuzschienenfelder (engl.: "crossbar matrices") sowie RAM-Zuteilung (engl.: "RAM sharing"). Die Funktionen des Schalters 600 werden in der nachfolgenden Tabelle zusammengefaßt. Funktionstabelle:
Der Busschalter stellt einen Weg für ein Treiberbauelement bereit, um eine Kapazität auf Masse zu treiben und eine Kapazität von Masse hochzutreiben. Dies ist in den Figuren 11 A, 11 B gezeigt. Wenn der A- (oder B-) Eingang auf einen TTL-Tiefpegel von 0,0 Volt getrieben wird, ist der N- Kanal Transistor voll eingeschaltet, wobei der B- (oder A-) Ausgang diesem folgt. In gleicher Weise ist der Schalter voll eingeschaltet, wenn der A- (oder B-) Eingang von einem TTL-Tiefpegel von 0,0 Volt getrieben wird, wobei der B- (oder A-) Ausgang diesem durch die Schwelle und darüber hinaus folgt. Dies bedeutet, daß die Anstiegs- und Abfallzeitcharakteristiken und -wellenformen des B- (oder A-) Ausgangs durch den TTL-Treiber und nicht durch den Busschalter bestimmt werden. Der Schalter bringt eine unerhebliche Laufverzögerung ein.
Wenn der Busschalter nicht freigegeben ist, liegt die Gate-Elektrode des N- Kanal Transistors auf 0,0 Volt, und der Transistor ist ausgeschaltet. Aufgrund der Art des Designs des N-Kanal Transistors sind die A- und B- Anschlüsse voll isoliert, wenn der Transistor ausgeschaltet ist. Leckage und Kapazität gehen eher zum Chipsubstrat (d.h. Masse) als zwischen Eingang und Ausgang. Dies minimiert die Durchleitung im Aus-Zustand. Weil lediglich ein N-Kanal Transistor verwendet wird, können A- oder B-Anschluß (Anschlüsse) auf Vcc und darüber gelegt werden, und die Anordnung kann abgeschaltet werden, ohne einen Bus zu laden.
Die vorstehend beschriebenen schnellen Übertragungsgatterschalter haben sowohl niedrige Ein-Widerstände und Innenkapazitäten als auch schnelle Einschalt- und Ausschaltzeiten. Wenn die Transistoren in den Treibern 104 (und der Treiber 104', 104") Kanallängen von 1,5 µm oder weniger und Kanalweiten von 200 µm oder mehr besitzen und die Gate-Drain- und Gate- Source-Kapazitäten des Transistors 102 in der Größenordnung von 1 oder 2 pF liegen, kann der Transistor 102 bei Anlegung eines Schaltsignals an den Knoten C in nur wenigen Nanosekunden eingeschaltet oder ausgeschaltet werden, in jedem Fall in weniger als 7 Nanosekunden.

Pufferanordnung gemäß IEEE 1149.1-Standard mit schnellem Übertragungsgatterschalter

Bezugnehmend auf die darstellende Zeichnung der Figur 12 ist dort ein Bockdiagramm einer erfindungsgemäßen Pufferanordnung 800 für eine integrierte Schaltung gezeigt. Die Anordnung ist so aufgebaut, daß sie die Erfordernisse des IEEE 1149.1-Standards erfüllt. Die Gesamtarchitektur ist damit nicht neu, und es ist kein Anspruch auf die Gesamtarchitektur an sich gerichtet. Die Verwendung von schnellen Übertragungsgatterschaltern zur selektiven Verbindung von Abtastzellen in einem konstruierten IC wird jedoch nicht durch den IEEE 1149.1-Standard gelehrt.
Die Pufferanordnung 800 umfaßt eine Anzahl von Datenanschlüssen A0, A1, A2 ... An und B0, B1, B2 ... Bn. Die Datenanschlüsse A0 ... An sind längs einer Seite der Anordnung angeordnet, die Datenanschlüsse B0 ... Bn längs der anderen Seite angeordnet. Mehrere schnelle Übertragungsgatterschaltertransistoren/Registerverriegelungsschaltungen 802-0 bis 802-n sind in der Anordnung angeordnet. Ein schneller Übertragungsgatterschaltertransistor in der Schaltung 802-0 kann dazu verwendet werden, selektiv den Datenweg zwischen beispielsweise dem Datenanschluß A0 und dem Datenanschluß B0 zu öffnen oder zu schließen. In ähnlicher Weise kann ein schneller Übertragungsgatterschaltertransistor in der Schaltung 802-1 dazu verwendet werden, selektiv einen Datenweg zwischen dem Datenanschluß A1 und B1 zu öffnen oder zu schließen, und ein schneller Übertragungsgatterschaltertransistor in der Schaltung 802-n kann dazu verwendet werden, selektiv einen Datenweg zwischen dem Datenanschluß An und dem Datenanschluß Bn zu öffnen oder zu schließen.
In der Anordnung sind mehrere Datenabtast-/-speicherzellen 804-A0... 804an und 804-B0... 804bn angeordnet. Die Abtast-/Speicherzellen können dazu verwendet werden, Daten an jeweiligen Datenanschlüssen zu erfassen oder Daten jeweiligen Datenanschlüssen aufzuzwingen. Bei dem vorliegenden Ausführungsbeispiel gibt es für jeden Datenanschluß eine Speicherzelle. Die Abtast-/Speicherzelle 804-A0 kann dazu verwendet werden, Daten an dem Datenanschluß A0 zu erfassen, oder sie kann dazu verwendet werden, beispielsweise dem Datenanschluß A0 einen Datenwert aufzuzwingen. In gleicher Weise kann die Abtast-/Speicherzelle 804-Bn dazu verwendet werden, Daten an dem Datenanschluß Bn zu erfassen, oder sie kann dazu verwendet werden, dem Datenanschluß Bn einen Datenwert aufzuzwingen. Somit gibt es für die 2n Datenanschlüsse 2n Abtast-/Speicherzellen. Jede Datenzelle kann digitale Daten speichern, die an einem jeweiligen Datenanschluß erfaßt werden, oder kann einem jeweiligen Datenanschluß digitale Daten aufzwingen. Die jeweiligen Datenanschlüsse und die jeweiligen Abtast-/Speicherzellen können betriebsmäßig mit einem seriellen Digitalweg 806 verbunden sein, der von einem Testeingangsanschluß 808 zu einem Testausgangsanschluß 810 verläuft.
Im Betrieb kann die Pufferanordnung 800 zwischen zwei externen Einrichtungen 830 und 840 angeordnet sein. Beispielsweise können die Datenanschlüsse auf einer Seite der Anordnung A0 ... An mit Anschlußstellen einer ersten zu testenden Einrichtung 830 verbunden sein. Die Datenanschlüsse auf der anderen Seite der Anordnung 800 können mit Datenanschlüssen der zweiten im Test befindlichen Einrichtung 840 verbunden sein.
Während des Betriebs im Nichttest-Modus sind die schnellen Übertragungsgatterschalter in den Schaltungen 802-0 bis 802-n geschlossen und der serielle Datenweg 806 nicht in Betrieb. Digitale Informationen können bidirektional zwischen der ersten externen Einrichtung 830 und zweiten externen Einrichtung 840 übertragen werden.
Während des Betriebs im Test-Modus können die schnellen Übertragungsgatterschalter in den Schaltungen 802-0 bis 802-n geöffnet werden. Der serielle Datenweg 806 kann dazu verwendet werden, Testdaten seriell in die verschiedenen Abtast-/Speicherzellen zu schieben, beispielsweise um entsprechenden Datenanschlüssen Daten aufzuzwingen. Speziell können beispielweise in die Abtastzelle 804-A2 geladene digitale Informationen dazu verwendet werden, dem Datenanschluß A2 einen gewünschten Digitalwert aufzuzwingen. Im speziellen kann dann, wenn der Schalter in der Schaltung 802-n geöffnet ist, der Wert in der Zelle 804-A2 dem Datenanschluß A2, nicht aber dem Anschluß B2 aufgezwungen werden. Die Antwort der ersten externen Einrichtung 830 auf den dem Anschluß A2 aufgezwungenen digitalen Wert kann dann beobachtet werden.
Alternativ kann beispielsweise die erste externe Einrichtung 830 betrieben werden, wobei zu geeigneten Zeitpunkten die Daten an den Datenanschlüssen A0 ... An erfaßt und in die jeweiligen Abtastzellen 804-A0 bis 804-An geladen werden können. Diese Daten können dann auf dem seriellen Digitalweg 806 über den Ausgangstestanschluß 810 zwecks Auswertung seriell ausgeschoben werden. Die Schalter in den Schaltungen 802-0 bis 802-n können die Datenanschlüsse A0 ... An von den Datenanschlüssen B0 ... Bn isolieren. Falls die jeweiligen Schalter in den Schaltungen 802-0 bis 802-n geöffnet sind, wenn die Daten an den Datenanschlüssen A0 ... An erfaßt werden, werden Datenwerte an den Datenanschlüssen B0 ... Bn die erfaßten und in die Zellen 804-B0 bis 804-Bn geschriebenen Datenwerte nicht beeinflussen.
In dem Test-Modus können Daten seriell von einem Testdateneingangsanschluß 808 in die Abtastzellen geschoben werden. Beispielsweise könnte ein Datenbit nacheinander zuerst zur Zelle 804-An, dann zur Zelle 804-An-1 und schließlich weiter bis zu den Zellen 804-A1, 804-A0 geschoben werden; von dort könnte es nacheinander von der Zelle 804-B0 zur Zelle 804- Bn geschoben werden. Wenn das Datenbit an der Zelle 804-Bn ankommt, könnte es dann dazu verwendet werden, dem Datenanschluß Bn einen Wert "aufzuzwingen". Alternativ könnte beispielsweise ein am Datenanschluß A1 erfaßtes und in der Zelle 804-A1 gespeichertes Datenbit dann der Reihe nach zur Zelle 804-A0 und weiter zu den Zeilen 804-B0 bis 804-Bn geschoben werden, woraufhin es auf den Datenausgangsanschluß 810 ausgeschoben werden könnte.
In Figur 12 ist außerdem eine Steuerlogik 812 gezegit, die dazu verwendet wird, den Betrieb des seriellen Digitalwegs und den Betrieb der Abtast-/Speicherzellen zu steuern. Bezugnehmend auf Figur 13 ist dort ein detaillierteres Blockdiagramm vorgesehen, das die Verbindung der Steuerlogik 812 mit den Abtastzellen 804-An und 804-Bn und einem repräsentativen schnellen Übertragungsgatterschalter 814 zeigt. Anzumerken ist selbstverständlich, daß die vollständige Arbeitsweise des gesamten digitalen Wegs und der übrigen Abtast-/Speicherzellen anhand der Erläuterung der Arbeitsweise der Abtastzellen 804-An und 804-Bn und der Arbeitsweise des Schalters 814, die in Figur 13 gezeigt sind, ersichtlich wird.
Figur 13 stellt die Verwendung eines schnellen Übertragungsgatterschalters 814 in einer Pufferanordnung 800 dar, die die Erfordernisse nach IEEE 1149.1 erfüllt. Der Schalter spricht auf mindestens ein bei Cn angelegtes externes Ein/Aus-Steuersignal an und umfaßt einen ersten Eingangs-/Ausgangsknoten An und einen zweiten Eingangs-/Ausgangsknoten Bn. Die Schaltanordnung ist dahingehend wirksam, die bidirektionale Übertragung externer Datensignale zwischen dem Knoten An und dem Knoten Bn durchzulassen oder zu blockieren. Die Schaltanordnung 800 umfaßt einen bidirektionalen schnellen Übertragungsgatter-Feldeffekttransistor 814 mit einem ersten Eingangs-/Ausgangsanschluß und einem zweiten Eingangs- /Ausgangsanschluß sowie einem Gate-Anschluß. Der Anschluß An ist mit einem Datenweg 816 und unter Bildung eines zweiten Datenwegs 818 mit dem Anschluß Bn verbunden. Der Transistor läßt bidirektionale externe Datensignale zwischen den Anschlüssen An und Bn durch, wenn der Transistor 814 eingeschaltet ist, und blockiert den Durchgang externer Datensignale zwischen den Anschlüssen An und Bn, wenn der Transistor 814 ausgeschaltet ist.
Ein externer Anschluß Cn zum Empfang des mindestens einen externen Ein/Aus-Steuersignals sowie eine Treiberschaltung 820 stellen ein internes Ein/Aus-Steuersignal für den Gate-Anschluß des Feldeffekttransistors 814 bereit.
Gemäß IEEE 1149.1 ist eine erste Abtast-/Speicherzelle 804-An mit dem ersten Datenanschluß An verbunden und wirkt dahingehend, Datensignale von dem Datenanschluß An zu erfassen und zu speichern. Eine zweite Abtast-/Speicherzelle 818 ist mit dem zweiten Datenweg 818 verbunden und wirkt dahingehend, Datensignale von dem zweiten Datenanschluß Bn zu erfassen und zu speichern.
Das erste Ausführungsbeispiel der vorliegenden Erfindung umfaßt ferner einen Testdateneingangsknoten 808 sowie einen Testdatenausgangsknoten 810. Das Abtast-/Speicherzellenmittel 804-n empfängt Daten von dem Testdateneingangsknoten 808. Die Abtast-/Speicherzelle 804-Bn ist mit dem Testdatenausgangsknoten 810 über einen Multipexer 820 verbunden. Der Multiplexer 820 erlaubt es, die Abtast-/Speicherzelle 804-Bn zu umgehen und andere Signale über den Testdatenausgangsknoten 810 auszugeben.
Wie vorstehend beschrieben, besitzt jede Abtastzelle mindestens zwei Betriebsmodi, nämlich einen Erfassungsmodus sowie einen Schiebemodus. Wenn sie im Erfassungsmodus arbeitet, erfaßt und speichert die Abtast-/#Speicherzelle 804-An Datensignale von dem ersten Datenanschluß An und erfaßt und speichert die zweite Abtast-/Speicherzelle 804-Bn Datensignale von dem zweiten Datenanschluß Bn.
Ein Taktsignal wird der Steuerlogik 812 über den Testtaktknoten 824 zugeführt, und über den Testmodusknoten 826 wird dem Steuerlogikmittel ein Testmoduswahlsignal zugeführt. Das Steuerlogikmittel erzeugt und liefert ein internes Taktsignal ICK1, ICK2 sowie ein Schiebewahlsignal SS1, SS2 für jede Abtast-/Speicherzelle 804-An bis 804-Bn. Jedes Abtastzellenmittel erfaßt und speichert ein neues Datensignal nur bei Übergängen seines jeweiligen internen Taktsignals ICK1, ICK2, wobei jede Abtastzelle nur dann im Schiebemodus arbeitet, wenn ihr jeweiliges Schiebewahlsignal SSI, SS2 einen vorbestimmten Schiebewert besitzt. Bei dem bevorzugten Ausführungsbeispiel ist dieser Schiebewert eine niedrige Spannung oder eine logische "0", die an das Abtastzellenmittel angelegt ist.
Die Abtastzelle kann darüber hinaus dazu verwendet werden, den Datenwegen Datenwerte aufzuzwingen. Jede Abtastzelle weist einen Ausgangsdatenwert auf, wobei die Steuerlogik für jede Abtastzelle ein Ausgangsmodussignal OM1, OM2 erzeugt und an diese liefert.
Die Abtastzelle 804-An zwingt den Datenanschluß An auf einen Datenwert gleich dem Ausgangsdatenwert der Abtastzelle 804-An, wenn das Ausgangsmodussignal dieser Abtastzelle einen vorbestimmten Erzwingungswert besitzt. Bei dem bevorzugten Ausführungsbeispiel ist dieser Erzwingungswert eine hohe Spannung oder eine logische "1", die an die Abtastzelle angelegt ist.
In ähnlicher Weise zwingt die Abtastzelle 804-Bn den Datenanschluß Bn auf einen Datenwert gleich dem Ausgangsdatenwert der Abtastzelle 804-Bn, wenn das Ausgangsmodussignal dieser Abtastzelle einen vorbestimmten Erzwingungswert besitzt. Bei dem bevorzugten Ausführungsbeispiel ist der Erzwingungswert eine hohe Spannung oder eine logische "1", die an die Abtastzelle angelegt ist.
Abhängig von den internen Steuersignalen, die von der Steuerlogik 812 erzeugt werden, kann die Abtastzelle demnach mit Daten von dem Testdateneingangsknoten seriell geladen werden oder kann Daten von ihren jeweiligen Datenwegen erfassen und speichern. Die in den Abtastzellen gespeicherten Daten können aus dem Testdatenausgangsknoten auch seriell ausgeschoben werden, wobei die Ausgabewerte der Abtastzellen dazu verwendet werden können, den Datenwegen die gleichen Datenwerte aufzuzwingen.
Die Implementierung der Abtastzellen ist im Stand der Technik wohlbekannt. Eine Implementierung ist beispielsweise im National Semiconductor, IEEE 1149.1-1990 Seminarhandbuch (Edition 1992) beschrieben. Figur 14 stellt eine beispielhafte Abtastzelle 804-An dar, obwohl ein Fachmann erkennen wird, daß es viele andere mögliche Ausführungsformen zur Erfassung und Speicherung von Datensignalen in Übereinstimmung mit IEEE 1149.1 gibt. Bezugnehmend auf Figur 14 wird ein Multiplexer 902 dazu verwendet, eine Auswahl unter Dateneingängen zu der Abtastzelle zu treffen. Ein Dateneingang ist das Datensignal von dem Datenweg 816, der andere Dateneingang ist ein Datensignal von einer vorhergehenden Abtastzelle in dem seriellen Datenweg. Bei der ersten Abtastzelle in dem seriellen Datenweg ist dieser Eingang mit dem Testdateneingangsknoten anstatt mit einer vorhergehenden Abtastzelle verbunden. Das Schiebewahlsignal SS wird an den Multipexer 902 angelegt und bestimmt, welcher Eingang in die Abtastzelle gelesen wird. Wenn SS einen niedrigen Spannungswert oder einen logischen "0"-Wert besitzt, wird das Datensignal von dem Datenweg 816 durch den Multiplexer hindurchgelassen und das Datensignal von der vorhergehenden Abtastzelle blockiert. Wenn SS einen hohen Spannungswert oder einen logischen "1"-Wert besitzt, wird das Datensignal von der vorhergehenden Abtastzelle durch den Multipexer hindurchgelassen und das Datensignal von dem Datenweg 904 blockiert. Der Multiplexerausgang wird als Dateneingang dem Datenverriegelungsglied 906 zugeführt. Das interne Taktsignal ICK wird dem Takteingang des Datenverriegelungsglieds zugeführt. Der Dateneingang des Datenverriegelungsglieds wird erfaßt und während des ansteigenden Flankenübergangs des internen Datensignals ICK in dem Datenverriegelungsglied gespeichert. Der in dem Datenverriegelungsglied 906 gespeicherte Datenwert wird an ein Aktualisierungsverriegelungsglied 908 ausgegeben und an die nächste Abtastzelle in dem seriellen Datenweg geliefert. Die letzte Abtastzelle liefert diesen Ausgang an den Testdatenausgangsknoten. Ein Aktualisierungssignal US wird durch die Steuerlogikmittel erzeugt und an den Takteingang des Aktualisierungsverriegelungsglieds geliefert. Das Aktualisierungsverriegelungsglied 908 erfaßt und speichert den Ausgang des Datenverriegelungsglieds 906 während des ansteigenden Flankenübergangs des Aktualisierungssignals US. Das Aktualisierungsverriegelungsglied liefert seinen Ausgangswert als Dateneingang an den Schalter 910. Das Ausgangsmodussignal OM von dem Steuerlogikmittel steuert den Schalter. Bei der bevorzugten Ausführungsform wird dem Datenweg 816 ein Wert gleich dem Ausgang des Aktualisierungsverriegelungsglieds aufgezwungen, wenn das Ausgangsmodussignal OM einen hohen Spannungswert oder einen logischen "1"-Wert besitzt. Wenn das Ausgangsmodussignal OM einen niedrigen Spannungswert oder einen logischen "0"-Wert besitzt, hat das Aktualisierungsverriegelungsglied 908 keine Wirkung auf den Datenweg 816.
Für einen Fachmann ist ersichtlich, daß andere Ausführungsformen benutzt werden können, um Werte zum seriellen Testen zu durchlaufen. Beispielsweise könnten die Verriegelungsglieder so ausgebildet sein, daß sie beim abfallenden Flankenübergang der Taktsignale arbeiten. Außerdem könnte der Schalter 910 durch einen Multiplexer ersetzt werden, der entweder das Datensignal von dem Datenweg 904 oder den Ausgang von dem Aktualisierungsregister 906 durchläßt. Darüber hinaus könnte eine serielle Kleinstbetrieb-Testeinrichtung ohne ein Aktualtisierungsregister und einen Schalter entworfen werden, um dem Datenweg 816 Werte aufzuzwingen.
Die Implementierung der Steuerlogik 812 ist im Stand der Technik wohlbekannt. Eine repräsentative Steuerlogik ist im National Semiconductor IEEE 1149.1-1990 Seminarhandbuch (Edition 1992) beschrieben. Bezugnehmend auf Figur 15 spricht die Steuerlogik 812 auf Signale von dem Testdateneingangsknoten 808, dem Taktknoten 824 und dem Testmodusknoten 826 an. Die Steuerlogik 812 umfaßt eine Testzugangsschnittstelle 920, ein Befehlsregister 924 und ein Bypassregister 926.
Die Testzugangsschnittstelle (TAP) 920 realisiert einen endlichen Automaten mit 16 Zuständen, der interne Steuersignale an die Abtastzellen, das Bypassregister und das Befehlsregister liefert. Das Zustandsdiagramm für die Testzugangsschnittstelle ist in Figur 16 dargestellt. Bezugnehmend auf die Figuren 15 und 16 wird der Ablauf in dem Automaten durch ein Testmoduswahlsignal (TMS) gesteuert, das an den Testmodusknoten 826 um eine Vorbereitungszeit vor der ansteigenden Flanke des an dem Taktknoten 824 anliegenden Taktsignals angelegt wird. Die bei jedem Zustandsübergangspfeil gezeigten 1en und 0en zeigen den Wert von TMS, der an dem Testmodusknoten zum Zeitpunkt der nächsten ansteigenden Flanke des Taktsignals für diesen Übergang vorhanden sein muß. Das Befehlsregister wird zum Schieben ausgewählt, wenn der momentane Zustand einer der sieben in der rechtsseitigen Spalte der Figur 16 ist. Es kann von dem Testdateneingangsknoten ein Wert seriell in das Befehlsregister geschoben werden oder es kann ein fester Wert parallel eingeladen werden. Das Instruktionsregister wird gewählt, wenn bei Übergang von dem SELECT-IR- Zustand TMS 0 ist. Sodann wird in den CAPTURE-IR-Zustand eingetreten. Wenn TMS 1 ist, wird ein vorbestimmter Wert parallel in das Befehlsregister eingeladen. Ansonsten wird in den SHIFT-IR-Zustand eingetreten. Solange TMS 0 ist, verbleibt die TAP in dem SHIFT-IR-Zustand. In diesem Zustand werden Daten seriell in das Befehlsregister bei der ansteigenden Flanke des Taktsignals von dem Testdateneingangsknoten geschoben. Wenn das parallele Laden oder Schieben abgeschlossen ist, wird in den EXIT1-IR- Zustand eingetreten; falls TMS 0 ist, wird in einen PAUSE-IR-Zustand eingetreten, um eine Verzögerung und Synchronisierung mit anderen Geräten zu erlauben. Wenn eine Pause beendet ist, tritt der Automat in einen weiteren Austrittszustand EXIT2-IR ein. Falls TMS 0 ist, kehrt der Automat in den SHIFT-IR-Zustand zurück. In jedem Austrittszustand tritt der Automat in den UPDATE-IR-Zustand ein, falls TMS list. Während des UPDATE-IR-Zustands wird der in das Befehlsregister geladene Wert in Datenverriegelungsglieder geladen, um den momentanen Befehl vorzuhalten, bis ein neuer Befehlswert eingeladen oder eingeschoben wird.
Der in das Befehlsregister 924 geladene Wert bestimmt, welche Register während des Testens aktiv sind. Beispielsweise kann in Figur 15 das Befehlsregister das Bypassregister 926 oder den seriellen Datenweg wählen, der durch die an den funktionalen Eingangs-/Ausgangsknoten angebrachten Abtastzellen definiert ist. IEEE 1149.1 erlaubt es, optionale zusätzliche Register hinzuzufügen und für Kundentests auszuwählen. Wenn das Bypassregister 926 gewählt wird, können Daten von dem Testdateneingangsknoten zu dem Testdatenausgangsknoten geschoben werden, wobei sie den von den Abtastzellen definierten seriellen Datenweg umgehen. Wenn der von den Abtastzellen definierte serielle Datenweg gewählt wird, können Daten von den verschiedenen an den Eingangs-/Ausgangsknoten hängenden Datenwegen parallel geladen werden oder von dem Testdateneingangsknoten seriell durch die Abtastzellenmittel zu dem Testdatenausgangsknoten seriell geschoben werden. Das Verhalten des gewählten Registers wird durch die TAP-Zustände in der linksseitigen Spalte der Figur 16 gesteuert. Die Zustände sind ähnlich den Befehlsregisterzuständen. Wenn TMS bei Übergang von dem CAPTURE-DR-Zustand list, können Daten parallel in die Abtastzellen geladen werden. Bezugnehmend auf Figur 14 ist in diesem Fall das Schiebewahlsignal SS eine logische "0", und es werden Daten von dem Datenweg 816 geladen. Bezugnehmend auf die Figuren 14 und 16 ist während des SHIFT-DR-Zustands das Schiebewahlsignal SS eine logische "1", solange TMS 0 ist, und es werden Daten seriell in die Abtastzelle von der vorhergehenden Abtastzelle geschoben. Nachdem Daten parallel oder seriell geladen wurden, wird in den UPDATE-DR-Zustand eingetreten. Dieser Zustand bewirkt einen ansteigenden Flankenübergang bei dem Aktualisierungssignal US in Figur 14. Der momentane Wert des Abtastzellenmittels wird in das Aktualisierungsverriegelungsglied geladen und solange gespeichert, bis ein neuer Wert parallel oder seriell in das Abtastzellenmittel eingeladen wird.
In Figur 15 wird der Multiplexer 822 dazu verwendet, den zu dem Testdatenausgangsknoten 810 zu übermittelnden Ausgang zu wählen. Wenn das Befehlsregister 924 durch den TAP-Automaten gewählt wird, wird dessen Ausgang gewählt. Wenn das Bypassregister 926 gewählt wird, wird dessen Ausgang zu dem Testdatenausgangsknoten 810 geleitet. Wenn der von den Abtastzellen definierte serielle Datenweg gewählt wird, wird der Ausgang von der letzten Abtastzelle zu dem Testdatenausgangsknoten 810 geleitet.
Obwohl ein spezielles Ausführungsbeispiel der Erfindung offenbart wurde, ist für einen Fachmann ohne weiteres ersichtlich, daß trotzdem zahlreiche weitere Modifikationen und Abwandlungen, die vorstehend nicht erwähnt wurden, vorgenommen werden können, ohne vom Umfang der wie nachstehend beanspruchten Erfindung abzuweichen.

Claims

1. Testpufferanordnung für integrierte Schaltungen, die dahingehend wirkt, die Übertragung von Datensignalen zwischen einem ersten Knoten und einem zweiten Knoten zu gewähren oder zu blockieren, umfassend:

- einen bidirektionalen Feldeffekttransistor mit einem ersten Eingangs-/Ausgangsanschluß und einem zweiten Eingangs-/Ausgangsanschluß sowie einem Gate-Anschluß, wobei der erste Anschluß unter Bildung eines ersten Datenwegs mit dem ersten Knoten verbunden ist und der zweite Anschluß unter Bildung eines zweiten Datenwegs mit dem zweiten Knoten verbunden ist, wobei der Transistor bidirektionale externe Datensignale zwischen dem ersten und dem zweiten Knoten durchläßt, wenn der Transistor eingeschaltet ist, und den Durchgang externer Datensignale zwischen dem ersten und dem zweiten Knoten blockiert, wenn der Transistor ausgeschaltet ist, wobei der Feldeffekttransistor eine Kanalläng von nicht mehr als 1,5 µm und eine Kanalweite von nicht weniger als 1000 µm besitzt, wobei der Transistor eine Zeitkonstante von nicht mehr als 5 ns aufweist,

- eine Treiberschaltung zum Bereitstellen eines Ein/Aus-Steuersignals für den Gate-Anschluß des Feldeffekttransistors sowie

- ein erstes Abtastzellenmittel, welches betriebsmäßig mit dem ersten Datenweg verbindbar ist und dahingehend wirkt, Datensignale von dem ersten Datenweg zu erfassen oder zu speichern,

- ein zweites Abtastzellenmittel, welches betriebsmäßig mit dem zweiten Datenweg verbindbar ist und dahingehend wirkt, Datensignale von dem zweiten Datenweg zu erfassen oder zu speichern.

2. Anordnung nach Anspruch 1, ferner umfassend einen Testdatenausgangsknoten, wobei das erste Abtastzellenmittel mit dem zweiten Abtastzellenmittel verbunden ist und das zweite Abtastzellenmittel mit dem Testdatenausgangsknoten verbunden ist und wobei jedes Abtastzellenmittel mindestens zwei Betriebsmodi besitzt, nämlich einen Erfassungsmodus und einen Schiebemodus, derart, daß bei Betrieb im Erfassungsmodus das erste Abtastzellenmittel Datensignale von dem ersten Datenweg erfaßt und speichert und das zweite Abtastzellenmittel Datensignale von dem zweiten Datenweg erfaßt und speichert und daß bei Betrieb im Schiebemodus das erste Abtastzellenmittel Datensignale an das zweite Abtastzellenmittel ausgibt und das zweite Abtastzellenmittel Datensignale von dem ersten Abtastzellenmittel erfaßt und speichert und Datensignale an den Testdatenausgangsknoten ausgibt, wobei die Abtastzellenmittel und der Testdatenausgangsknoten bei Betrieb im Schiebemodus einen seriellen Datenweg bilden, derart, daß von den Abtastzellenmitteln gespeicherte Datensignale seriell zu dem Testdatenausgangsknoten geschoben werden können.

3. Anordnung nach Anspruch 2, ferner umfassend einen Testdateneingangsknoten, wobei das erste Abtastzellenmittel mit dem Testdateneingangsknoten verbunden ist und das erste Abtastzellenmittel bei Betrieb im Schiebemodus Datensignale von dem Testdateneingangsknoten erfaßt und speichert, wodurch bei Betrieb im Schiebemodus Datensignale seriell von dem Testdateneingangsknoten in die Abtastzellenmittel geschoben werden.

4. Anordnung nach Anspruch 3, ferner umfassend einen Testtaktknoten, einen Testmodusknoten und Steuerlogikmittel zum Erzeugen interner Steuersignale, wobei die Steuerlogikmittel mit dem Testdateneingangsknoten, dem Testtaktknoten, dem Testmodusknoten und jedem Abtastzellenmittel verbunden sind und ein Taktsignal über den Testtaktknoten an die Steuerlogikmittel geliefert wird und ein Testmoduswahlsignal über den Testmodusknoten an die Steuerlogikmittel geliefert wird, wobei die Steuerlogikmittel für jedes Abtastzellenmittel ein internes Taktsignal und ein Schiebewahlsignal erzeugen und an dieses liefern, wobei jedes Abtastzellenmittel ein neues Datensignal nur bei Übergängen seines jeweiligen internen Taktsignals erfaßt und speichert und jedes Abtastzellenmittel nur dann im Schiebemodus arbeitet, wenn sein jeweiliges Schiebewahlsignal einen vorbestimmten Schiebewert besitzt, wobei der Betrieb der Abtastzellenmittel durch ein an den Testtaktknoten angelegtes Taktsignal und ein an den Testmodusknoten angelegtes Testmoduswahlsignal gesteuert wird.

5. Anordnung nach Anspruch 3, bei der jedes Abtastzellenmittel einen Ausgangsdatenwert aufweist und die Steuerlogikmittel für jedes Abtastzellenmittel ein Ausgangsmodussignal erzeugen und an dieses liefern und bei der das erste Abtastzellenmittel dem ersten Datenweg einen Datenwert gleich dem Ausgangsdatenwert des ersten Abtastzellenmittels aufzwingt, wenn das Ausgangsmodussignal des ersten Abtastzellenmittels einen vorbestimmten Erzwingungswert besitzt, und das zweite Abtastzellenmittel dem zweiten Datenweg einen Datenwert gleich dem Ausgangsdatenwert des zweiten Abtastzellenmittels aufzwingt, wenn das Ausgangsmodussignal des zweiten Abtastzellenmittels einen vorbestimmten Erzwingungswert besitzt, wodurch Eingangs- und Ausgangsdatensignalen der Schaltanordnung die Ausgangswerte der Abtastzellenmittel aufgezwungen werden können.

6. Schnellübertragungs-Schaltanordnung für integrierte Schaltungen, die auf mindestens ein jeweiliges externes Ein/Aus-Signal anspricht und mehrere jeweilige erste Eingangs-/Ausgangsknoten und mehrere jeweilige zweite Eingangs-/Ausgangsknoten umfaßt, wobei die Schaltanordnung dahingehend wirkt, die bidirektionale Übertragung jeweiliger individueller externer Datensignale zwischen jeweiligen individuellen ersten Knoten und jeweiligen individuellen zweiten Knoten jeweils zu gewähren oder zu blockieren, wobei die Schaltanordnung umfaßt:

- mehrere jeweilige Feldeffekttransistoren, die jeweils einen jeweiligen ersten Eingangs-/Ausgangsanschluß und einen jeweiligen zweiten Eingangs-/Ausgangsanschluß und einen jeweiligen Gate- Anschluß umfassen, wobei jeder jeweilige erste Anschluß unter Bildung eines jeweiligen ersten Datenwegs mit einem jeweiligen ersten Knoten verbunden ist und jeder jeweilige zweite Anschluß unter Bildung eines jeweiligen zweiten Datenwegs mit einem jeweiligen zweiten Knoten verbunden ist, wobei jeder jeweilige Transistor bidirektionale individuelle externe Datensignale zwischen jeweiligen individuellen ersten und zweiten Eingangs-/Ausgangsknoten jeweils durchläßt, wenn der jeweilige Transistor eingeschaltet ist, und den Durchgang individueller externer Datensignale zwischen jeweiligen individuellen ersten und zweiten Eingangs-/Ausgangsknoten jeweils blockiert, wenn der jeweilige Transistor ausgeschaltet ist, wobei jeder jeweilige Feldeffekttransistor eine Kanalläng von nicht mehr als 1,5 µm und eine Kanalweite von nicht weniger als 1000 µm besitzt, wobei jeder jeweilige Transistor eine Zeitkonstante von nicht mehr als 5 ns aufweist, und

- mindestens eine Treiberschaltung mit einem jeweiligen externen Anschluß zum Empfang des mindestens einen jeweiligen externen Ein/Aus-Signals, wobei die Treiberschaltung ein jeweiliges internes Ein/Aus-Steuersignal an jeweilige Steueranschlüsse von mindestens zweien der jeweiligen Feldeffekttransistoren liefert, und

- mehrere jeweilige erste Abtastzellenmittel, wobei mindestens ein erstes Abtastzellenmittel mit jedem jeweiligen ersten Datenweg verbunden ist und dahingehend wirkt, Datensignale von dem ersten Datenweg zu erfassen und zu speichern, und mehrere jeweilige zweite Abtastzellenmittel, wobei mindestens ein Abtastzellenmittel mit jedem jeweiligen zweiten Datenweg verbunden ist und dahingehend wirkt, Datensignale von dem zweiten Datenweg zu erfassen und zu speichern, wodurch Eingangs- und Ausgangsdatensignale der Schaltanordnung erfaßt und gespeichert werden können.

7. Schaltanordnung nach Anspruch 6, ferner umfassend einen Testdatenausgangsknoten, wobei jedes jeweilige erste Abtastzellenmittel mit dem nächsten jeweiligen ersten Abtastzellenmittel verbunden ist, das letzte jeweilige erste Abtastzellenmittel mit dem ersten jeweiligen zweiten Abtastzellenmittel verbunden ist, jedes jeweilige zweite Abtastzellenmittel mit dem nächsten jeweiligen zweiten Abtastzellenmittel verbunden ist und das letzte jeweilige zweite Abtastzellenmittel mit dem Testdatenausgangsknoten verbunden ist und wobei jedes Abtastzellenmittel mindestens zwei Betriebsmodi besitzt, nämlich einen Erfassungsmodus und einen Schiebemodus, derart, daß bei Betrieb im Erfassungsmodus jedes jeweilige erste Abtastzellenmittel Datensignale von seinem jeweiligen ersten Datenweg erfaßt und speichert und jedes jeweilige zweite Abtastzellenmittel Datensignale von seinem jeweiligen zweiten Datenweg erfaßt und speichert und daß bei Betrieb im Schiebemodus jedes jeweilige erste Abtastzellenmittel Ausgangsdatensignale an das nächste jeweilige erste Abtastzellenmittel ausgibt und jedes weitere jeweilige erste Abtastzellenmittel neben dem ersten jeweiligen ersten Abtastzellenmittel Datensignale von dem vorhergehenden jeweiligen ersten Abtastzellenmittel erfaßt und speichert, das letzte jeweilige erste Abtastzellenmittel Datensignale an das erste jeweilige zweite Abtastzellenmittel ausgibt und das erste jeweilige zweite Abtastzellenmittel Datensignale von dem letzten jeweiligen ersten Abtastzellenmittel erfaßt und speichert und daß bei Betrieb im Schiebemodus jedes jeweilige zweite Abtastzellenmittel Datensignale an das nächste, jeweilige zweite Abtastzellenmittel ausgibt und jedes weitere jeweilige zweite Abtastzellenmittel neben dem ersten jeweiligen zweiten Abtastzellenmittel Datensignale von dem vorhergehenden jeweiligen zweiten Abtastzellenmittel erfaßt und speichert und das letzte jeweilige zweite Abtastzellenmittel Datensignale an den Testdatenausgangsknoten ausgibt, wodurch die Abtastzellenmittel und der Testdatenausgangsknoten bei Betrieb im Schiebemodus einen seriellen Datenweg bilden, derart, daß von den Abtastzellenmitteln gespeicherte Datensignale seriell zu dem Testdatenausgangsknoten geschoben werden können.

8. Schaltanordnung nach Anspruch 7, ferner umfassend einen Testdateneingangsknoten, wobei das erste jeweilige erste Abtastzellenmittel mit dem Testdateneingangsknoten verbunden ist und das erste jeweilige erste Abtastzellenmittel bei Betrieb im Schiebemodus Datensignale von dem Testdateneingangsknoten erfaßt und speichert, wodurch Datensignale bei Betrieb im Schiebemodus von dem Testdateneingangsknoten seriell in die Abtastzellenmittel geschoben werden.

9. Schaltanordnung nach Anspruch 8, ferner umfassend einen Testtaktknoten, einen Testmodusknoten und Steuerlogikmittel zum Erzeugen interner Steuersignale, wobei die Steuerlogikmittel mit dem Testdateneingangsknoten, dem Testtaktknoten, dem Testmodusknoten und jedem Abtastzellenmittel verbunden sind und ein Taktsignal über den Testtaktknoten an die Steuerlogikmittel geliefert wird und ein Testmoduswahlsignal über den Testmodusknoten an die Steuerlogikmittel geliefert wird, wobei die Steuerlogikmittel für jedes Abtastzellenmittel ein internes Taktsignal und ein Schiebewahlsignal erzeugen und an dieses liefern, wobei jedes Abtastzellenmittel ein neues Datensignal nur bei Übergängen seines jeweiligen internen Taktsignals erfaßt und speichert und jedes Abtastzellenmittel nur dann im Schiebemodus arbeitet, wenn sein jeweiliges Schiebewahlsignal einen vorbestimmten Schiebewert besitzt, wobei der Betrieb der Abtastzellenmittel durch ein an dem Testtaktknoten anliegendes Taktsignal und ein an dem Testmodusknoten anliegendes Testmoduswahlsignal gesteuert wird.

10. Schaltanordnung nach Anspruch 9, bei der jedes Abtastzellenmittel einen Ausgangsdatenwert aufweist und die Steuerlogikmittel für jedes Abtastzellenmittel ein Ausgangsmodussignal erzeugen und an dieses liefern, wobei jedes jeweilige erste Abtastzellenmittel seinem jeweiligen ersten Datenweg einen Datenwert gleich dem Ausgangsdatenwert des jeweiligen ersten Abtastzellenmittels aufzwingt, wenn das jeweilige Ausgangsmodussignal einen vorbestimmten Erzwingungswert besitzt, wobei jedes jeweilige zweite Abtastzellenmittel seinem jeweiligen zweiten Datenweg einen Datenwert gleich dem Ausgangsdatenwert des jeweiligen zweiten Abtastzellenmittels aufzwingt, wenn das jeweilige Ausgangsmodussignal einen vorbestimmten Erzwingungswert besitzt, wodurch Eingangs- und Ausgangsdatensignalen der Schaltanordnung die Ausgangswerte der Abtastzellenmittel aufgezwungen werden können.