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JPH0758319B2 - テスト容易化回路 - Google Patents

テスト容易化回路

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JPH0758319B2
JPH0758319B2 JP1026593A JP2659389A JPH0758319B2 JP H0758319 B2 JPH0758319 B2 JP H0758319B2 JP 1026593 A JP1026593 A JP 1026593A JP 2659389 A JP2659389 A JP 2659389A JP H0758319 B2 JPH0758319 B2 JP H0758319B2
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JP
Japan
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test
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    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、論理回路のテスト容易化回路に関し、特にシ
リアルスキャンにおける効果的なスキャンパスの構成に
関するものである。
（従来の技術） 近年、論理回路は大規模化する傾向にあり、そのテスト
時間の長さが問題になり始めている。論理回路の効果的
なテストを行う方法としては、例えばパラレルスキャン
による方法とシリアルスキャンによる方法がある。前者
は、テストを行う論理回路内の任意のレジスタのアドレ
スが可能なので、種々のテストを効果的に行うことが可
能である。しかし、その一方、テストの為だけに必要な
回路要素が多くなり全体の回路規模が増大してしまう面
もあった。後者のシリアルスキャンは、或る一連のレジ
スタグループをアドレスし、そのレジスタグループ毎に
読み出し、書き込みを行うものである。即ち、アドレス
はレジスタグループ毎に行われるので、アドレスに必要
な回路要素は少なくてすむ。しかしながら、この場合に
は、アドレスしたレジスタグループは必ず全体がスキャ
ンされるので、そこに含まれる不必要なレジスタをスキ
ャンする分だけテスト時間が長くなってしまう。これに
対する対策として、内部バスを利用して複数のスキャン
パスを同時にスキャンする方法、或はスキャンパスを論
理回路内の機能ブロック毎に構成して、各機能ブロック
を独立にテストする方法などが行われている。
（発明が解決しようとする課題） 上記した最後の改良方法、即ち機能ブロック毎にスキャ
ンパスを構成する方法は、各機能ブロックを独立にテス
ト出来るという点で大変優れているが、夫々のブロック
相互の組み合わせ回路をテストしたい場合には、改良以
前と同様に非効率的である。
従って、本発明は上記の問題点に鑑みて為されたもので
あり、その目的とするところは、各機能ブロックを独立
にテスト出来るのみならず、ブロック相互の組み合わせ
回路のテストも効率的に行い得るテスト容易化回路を提
供することである。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するために、本発明のテスト容易化回路
は、所定の機能に対応する処理を行う機能回路と入出力
制御回路からなる機能ブロックを少なくとも２つ含み、
これら機能ブロックは互いに前記入出力制御回路を介し
て信号の受け渡しを行うことにより論理演算を行う論理
回路の為のテスト容易化回路であって、夫々の機能ブロ
ックには、機能回路内部に設けられたレジスタを含む第
１のスキャンパスと、前記機能回路と前記入出力制御回
路とを接続する信号線上に設けられたレジスタを含む第
２のスキャンパスとが設けられ、前記第１のスキャンパ
スと前記第２のスキャンパスの互いに独立にスキャン動
作が可能であることを特徴とする。
（作用） 本発明によるテスト容易化回路によれば、効率良く記憶
内容の入出力が行われ、回路規模に比較して短い時間で
論理回路のテストが行われる。
（実施例） 第１図は、本発明によるテスト容易化回路を示すブロッ
ク図である。ここで、二つの機能ブロック1,2を含む論
理回路の為のテスト容易化回路が示されている。機能ブ
ロック1,2は、夫々の機能に対応する処理を行う機能回
路11,21、ブロック1,2間の組み合わせ回路を構成する入
出力制御回路12,22を有している。111-114,121-124,241
-244,231-234は、機能回路11,21内のレジスタ（F/F）グ
ループを示し、131-134,141-144,211-214,221-224は、
夫々入出力制御回路と機能回路間に位置するレジスタグ
ループを示している。これらのレジスタグループはシフ
トレジスタで構成されている。図では、レジスタグルー
プの構成レジスタの数は夫々４個示されているが、これ
に限らず一般には夫々の数も異なっている。
レジスタグループには夫々スキャンパスが設けられてお
り、内部バスIB1−８に接続されている。即ち、図に示
されている様にスキャンパスP11,P12,P13,P14,P21,P22,
P23,P24がこの順序で、レジスタグループ111-114,121-1
24,131-134,141-144,211-214,221-224,241-244,231-234
の夫々に形成されている。
各スキャンパスには、トライステートバッファ16-19,26
-29が設けられており、デコーダ30からの制御信号A1−
4,B1−４によって各レジスタからの出力を行う際、夫々
のバスの選択が可能になっている。ここで、重要なの
は、レジスタグループはその機能別に完全に区分けされ
ており、夫々毎にこのトライステートバッファによって
選択されるということである。言い換えれば、レジスタ
の機能ごとのアドレスが可能となっているのである。
又、各スキャンパスと内部バスの接続も、テスト中に同
時選択が有利となるスキャンパスを優先的に異なる内部
バスに振り分けている。この内容は、以下のスキャンの
具体例によってより理解されるであろう。
機能回路11,21を独立にテストするには、バッファ16,1
7,18,19及び26,27,28,29へ制御信号を生成して、レジス
タ111-114,121-124,131-134,141-144及び211-214,221-2
24,231-234,241-244での信号の出し入れを行う。これら
は、デコーダ30を用いて、夫々のバッファをアドレスし
て機能回路11,21の双方を独立に行うことができる。機
能ブロック1,2相互間の信号の交換のテストを行う場合
は、後に示す様にバッファ18,19及び26,27が選択され
る。
機能回路11,21のテストに要する時間Ttは、スキャンパ
スP11,P12,P13,P14,P21,P22,P23,P24のスキャン長、即
ちレジスタグループ111-114,121-124,131-134,141-144,
211-214,221-224,241-244,231-234の夫々の構成レジス
タ数の最大をL3とし、レジスタ一つをスキャンするのに
要する時間をTcとすれば、次の式で与えられる。
Tt≒２×L3×Tc 上式中係数２は、初めにテストデータを入力し、その後
にこれらの機能回路で処理された信号を出力する為に現
れる。
機能ブロック1,2間のインターフェイスのテストは、次
の様にして行うことができる。即ち、内部バスIB1,2,5,
6を介してレジスタ131-134,211-214へテストデータを入
力し、その後内部バスIB3,4,7,8を介してレジスタ141-1
44,221-224をスキャンしてデータを出力する。テスト時
間TtiはP13,P21及びP14,P22の長い方のスキャン長を夫
々L1,L2として、次の様に与えられる。
Tti≒（L1＋L2）×Tc 以上の実施例について、各レジスタでの信号の入出力の
関係を示せば、以下の表の如くになる。表中、入力が１
という意味は、そのレジスタへテスト信号が入力される
ことであり、出力が１という意味は、そのレジスタから
トライステートバッファを介して内部バスへ信号が出力
されるということである。０は入力も出力もされないこ
とを意味する。出力が行なわれる場合には対応するトラ
イステートバッファへ制御信号が生成される。
各機能回路11,21の独立のテストでは、多くの場合テス
トデータの入力時には、出力にかかわるレジスタのスキ
ャンは行わず、テスト処理データの出力時には、入力に
かかわるレジスタのスキャンは行わない。従って、第２
図に示されている様に、スキャンパスP13とP14,P21とP2
2を夫々同一の内部バスに接続することができる。この
場合には内部バスの使用は６本に減ずる。テスト中のデ
コーダ出力は、下表の通りである。
［発明の効果］ 以上述べた様に本発明によれば、小規模でかつテスト時
間の短い論理回路を構成することができる。さらに本発
明のテスト容易化回路によれば、内部バスの使用本数を
少なくすることができる。
【図面の簡単な説明】
第１図は、本発明によるテスト容易化回路を用いた論理
回路を示すブロック図である。 第２図は本発明によるテスト容易化回路を用いた論理回
路の他の例を示すブロック図である。 1,2……機能ブロック 11,21……機能回路 12,22……入出力制御回路 16〜29,26〜29……トライステートバッファ 30……デコーダ 111〜114,121〜124,131〜134、141〜144,211〜214,221
〜224,231〜234,241〜244……シフトレジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】所定の機能に対応する処理を行う機能回路
    と入出力制御回路からなる機能ブロックを少なくとも２
    つ含み、これら機能ブロックは互いに前記入出力制御回
    路を介して信号の受け渡しを行うことにより論理演算を
    行う論理回路の為のテスト容易化回路であって、夫々の
    機能ブロックには、機能回路内部に設けられたレジスタ
    を含む第１のスキャンパスと、前記機能回路と前記入出
    力制御回路とを接続する信号線上に設けられたレジスタ
    を含む第２のスキャンパスとが設けられ、前記第１のス
    キャンパスと前記第２のスキャンパスの互いに独立にス
    キャン動作が可能であることを特徴とするテスト容易化
    回路。
  2. 【請求項２】前記第１及び第２のスキャンパスは、前記
    論理回路の内部バスに接続されていることを特徴とする
    請求項１に記載のテスト容易化回路。
  3. 【請求項３】前記第１及び第２のスキャンパスは、夫々
    スイッチ素子を介して前記内部バスに接続されており、
    このスイッチ素子を適宜オンオフすることにより、所定
    のスキャンパスにのみテストに必要なデータが入力され
    ることを特徴とする請求項２に記載のテスト容易化回
    路。
  4. 【請求項４】前記機能回路から前記入出力制御回路へ信
    号を送るのに用いられる前記信号線上のレジスタと、前
    記入出力制御回路から前記機能回路へ信号を送るのに用
    いられる前記信号線上のレジスタは夫々に独立したスキ
    ャンパスが設けられていることを特徴とする請求項１に
    記載のテスト容易化回路。
  5. 【請求項５】前記入出力制御回路へ信号を送るのに用い
    られる信号線上のレジスタを含むスキャンパスと、前記
    入出力制御回路から前記機能回路へ信号を送るのに用い
    られる前記信号線上のレジスタを含むスキャンパスは、
    前記論理回路の内部バスの共通の信号線に接続している
    ことを特徴とする請求項４に記載のテスト容易化回路。
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