DE69327027T2

DE69327027T2 - Digitale Schaltung zur Signalflankenpositionsmessung

Info

Publication number: DE69327027T2
Application number: DE69327027T
Authority: DE
Inventors: Shinichi Fukuda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-18
Filing date: 1993-09-17
Publication date: 2000-07-20
Anticipated expiration: 2013-09-18
Also published as: KR940007850A; US5428648A; DE69327027D1; EP0588656A2; EP0588656A3; EP0588656B1

Description

Die Erfindung betrifft eine digitale Schaltung mit Phasenregelschleife (PLL-Schaltung), insbesondere eine digitale PLL-Schaltung, bei der die Flankenposition des Eingangssignals detektiert wird und die PLL-Funktion auf der Basis der detektierten Flankenposition erfolgt.
Die PLL-Schaltung ist eine Phasensynchronisierschaltung, in der die Phase eines Eingangssignals der Phase eines Referenzsignals folgt. Eine analoge PLL-Schaltung besteht aus einem Phasenkomparator, einem Tiefpaßfilter und einem spannungsgesteuerten Oszillator. In neuerer Zeit wurden digitale PLL-Schaltungen vorgeschlagen, bei denen die Funktion der analogen PLL-Schaltung digital realisiert wird.
Bei digitalen PLL-Schaltungen wird die Phasendifferenz zwischen dem PLL-Ausgangssignal und dem Eingangssignal mit einem Haupttakt gemessen. Das heißt, mit Hilfe des Haupttakts wird die Phasendifferenz zwischen der Flanke des Eingangssignals und dem Ausgangstakt der PLL-Schaltung ermittelt. Auf der Basis dieser Phasendifferenz wird dann der Ausgangstakt so gesteuert, daß er mit dem Eingangstakt in Phase ist. Für den Haupttakt wird eine Genauigkeit gefordert, die zumindest um eine Ziffernstelle größer ist als der Bittakt des Eingangssignals.
Wenn die Taktfrequenz des Eingangssignals größer wird, wird es zunehmend schwieriger, die Haupttaktfrequenz so zu wählen, daß sie wenigstens um eine Ziffernstelle größer ist, weil die Frequenz des Betriebstakts nicht unbegrenzt erhöht werden kann. Somit entstand die Forderung nach einer digitalen PLL-Schaltung, die eine einfachere Detektierung der Phasendifferenz erlaubt, ohne daß der Haupttakt eine höhere Frequenz haben muß. (n einer digitalen PLL-Schaltung werden die Eingangssignale mit den Haupttakten abgetastet. Die Zeitlage der Eingangssignalflanke, die durch eine solche Abtastung gewonnen wird, enthält einen Fehler, der von den Haupttakten abhängt. Deshalb muß zur Vermeidung von Datenfehlern das Eingangssignal in der PLL-Schaltung mit einem Haupttakt abgetastet werden, dessen Periode so kurz wie möglich ist, um die Zeitlage der Eingangssignalflanke exakt zu erfassen. Trotz der Forderung nach einer höheren Wiedergabetaktfrequenz der Haupttaktfrequenz sind durch die Zwänge des Halbleiterprozesses Beschränkungen auferlegt; um diese Beschränkungen zu überwinden, entstand der Wunsch nach einer PLL-Schaltung, die auch dann eine zufriedenstellende Fehlerrate gewährleistet, wenn das Verhältnis Haupttaktfrequenz zu PLL-Ausgangstaktfrequenz in der Größenordnung von 2 oder darüber liegt.
Die Erfinder, auf die die vorliegende Anmeldung zurückgeht, haben in der japanischen Patentanmeldung SHO 62-127168 (JP-Patentpublikation KOKAI Nr. 63-292825) ein Verfahren vorgeschlagen, bei dem die Zeitdauer einer Zahl von Ausgangstaktimpulsen der PLL-Schaltung mit einem Haupttakt detektiert wird, der eine vorbestimmte Frequenz besitzt, und bei dem diese Zeitdauer mit 1/N multipliziert wird, um die Periode der PLL-Takte mit einer Genauigkeit zu ermitteln die gleich dem N-fachen des Haupttakts ist.
Nach der Lehre der japanischen Anmeldung Nr. SHO 62-175732 (JP-Patentpublikation KO- KAI Nr. 64-19826) wird die Zeitdauer für die Ausgabe von N/K Ausgangstakten der PLL- Schaltung nacheinander detektiert. Es werden dann K nacheinander detektierte Zeitdauern mit 1/N multipliziert, um die Daten der Ausgangstaktperiode zu ermitteln. Durch diese Verfahren erhält man eine digitale PLL-Schaltung, die Haupttakte mit einer niedrigeren Frequenz verwendet.
Die europäische Patentanmeldung EP-A-0 467 712 offenbart eine Phasendetektorschaltung, in der ein Referenzsignal an den Nulldurchgängen eines Eingangssignals verriegelt wird und die Ausgangssignale eines Ringoszillators dann mit dem verriegelten Referenzsignal verriegelt werden.
In neuerer Zeit wurde die PLL-Ausgangstaktfrequenz (die Wiedergabetaktfrequenz) vergrößert, um mit der höheren Systemleistung Schritt zu halten. Es besteht nun die Forderung nach einem Verhältnis Haupttaktfrequenz zu PLL-Ausgangstaktfrequenz, das in der Größenordnung von 2 oder 3 liegt. Da die Fehlerrate mit den oben beschriebenen Verfahren tendenziell anwächst, besteht der Wunsch nach weiterer Verbesserung.
Gemäß vorliegender Erfindung ist eine Schaltung vorgesehen zur Messung der Flankenzeit eines Eingangssignals
mit einem Ringoszillator mit einer ungeraden Zahl von Invertern, die zu einem Ring geschaltet sind,
mit einer Einrichtung zum Detektieren der Flanken eines Eingangssignals,
mit einer ersten Verriegelungseinrichtung zum Erfassen der Zustände verschiedener Stufen des Ringoszillators in der Zeitlage, in der eine Flanke des Eingangssignals detektiert wird,
mit einer zweiten Verriegelungseinrichtung zum Erfassen der Zustände der betreffenden Stufen des Ringoszillators in der Zeitlage eines Haupttakts und
mit einer Flankenpositionsberechnungseinrichtung zum Vergleichen der von der ersten Verriegelungseinrichtung erfaßten Zustände der betreffenden Stufen des Ringoszillators und der von der zweite Verriegelungseinrichtung erfaßten Zustände der betreffenden Stufen des Ringoszillators und zur Ausgabe der Differenz zwischen diesen Zuständen als Flankenpositionsdetektorsignal.
Die Flankenpositionsberechnungseinrichtung umfaßt vorzugsweise eine dritte Verriegelungseinrichtung zum Erfassen des Ausgangssignals der ersten Verriegelungseinrichtung in der Zeitlage des Anstiegs des Haupttakts sowie eine vierte Verriegelungseinrichtung zum Erfassen des Ausgangssignals der ersten Verriegelungseinrichtung in der Zeitlage des Abfalls des Haupttakts,
wobei das Ausgangssignal der dritten Verriegelungseinrichtung und das Ausgangssignal der vierten Verriegelungseinrichtung ausgewählt werden, wenn die Flanke des Eingangssignals in einem Bereich hohen Pegels des Haupttakts bzw. in einem Bereich niedrigen Pegels des Haupttakts liegt, und das so ausgewählte Ausgangssignal von der Flankenpositionsberechnungseinrichtung mit dem Ausgangssignal der zweiten Verriegelungseinrichtung verglichen wird.
Der Ringoszillator besteht vorteilhafterweise aus Inverterelementen mit variabler Verzögerung, wobei diese Verzögerung in Abhängigkeit von dem Verhältnis der Schwingungsperiode des Ringoszillators 2 der Periode des Haupttakts durch Schalten ausgewählt wird. Die Schaltung zur Messung der Zeitlage einer Eingangssignalflanke ist vorzugsweise bei einer digitalen PLL-Schaltung anwendbar, die weiterhin aufweist:
eine Schaltung zur Messung der Flankenzeit eines Eingangssignals nach einem der vorhergehenden Ansprüche,
ferner eine Einrichtung zum Abtasten des Eingangssignals, die ein Flankendetektorsignal ausgibt, das das Vorhandensein oder Nichtvorhandensein einer Flanke des Eingangssignals in der Zeitlage des Haupttakts anzeigt,
eine Wiedergabetaktgeneratoreinrichtung zur Ausgabe von Wiedergabetakten auf der Basis von Phasenfehlerdaten und von Wiedergabetaktperiodendaten,
und eine Phasenfehlerdetektoreinrichtung zum Ermitteln der Phasenfehlerdaten, die den Phasenfehler zwischen den Wiedergabetakten und der Flanke des Eingangssignals auf der Basis des Flankenpositionsdetektorsignals und des Flankendetektorsignals repräsentieren, und zum Übertragen der Phasenfehlerdaten zu der Wiedergabetaktgeneratoreinrichtung.
Die PLL-Schaltung umfaßt ferner vorzugsweise eine Wiedergabetaktperioden-Detektoreinrichtung zum Detektieren der Periodendaten der Wiedergabetakte aus der Wiedergabetaktgeneratoreinrichtung zum Übertragen der Periodendaten zu der Wiedergabetaktgeneratoreinrichtung.
Da sich in den weiter unten beschriebenen Ausführungsbeispielen die Zustände der verschiedenen Stufen des Ringoszillators sich mit der Laufzeit ändern, die sich ergibt, wenn die Schwingungsperiode des Ringoszillators durch die Zahl der Stufen des Ringoszillators dividiert wird, kann die Differenz in der Erfassung der Zeitlage durch die erste und zweite Verriegelungseinheit durch den Ablauf der Meßzeiteinheit repräsentiert werden. Das heißt, die Eingangssignalflanke kann für jede Haupttaktperiode sehr genau durch den Ablauf der Meßzeiteinheit dargestellt werden.
Der Phasenfehler zwischen dem Wiedergabetakt und der Eingangssignalflanke kann mit der Genauigkeit des Ablaufs der Meßzeiteinheit auf der Basis der Position der Eingangsflanke ermittelt werden, die durch den Ablauf der Meßzeiteinheit repräsentiert wird, so daß selbst dann eine optimale PLL-Funktion beibehalten werden kann, wenn die Haupttaktperiode sich der Wiedergabetaktperiode annähert.
Die genannte Phasenfehlerdetektoreinrichtung weist vorzugsweise auf:
ein erstes Schieberegister, dem das genannte Flankendetektorsignal zugeführt wird,
eine Fensterschaltung zum Begrenzen des Ausgangssignals des ersten Schieberegisters auf eine Bitzahl, die einer Periode eines Wiedergabetakts entspricht,
eine erste Verriegelungsschaltung zum Erfassen der Bits, die die Flankendetektorsignal durchlaufen haben,
eine Flankenbitpositionsdetektoreinrichtung zum Detektieren des möglichen Auftretens der Flanke des Eingangssignals und von deren Bitposition aus dem von der ersten Verriegelungsschaltung erfaßten Wert,
ein zweites Schieberegister, dem das Flankenpositionsdetektorsignal zugeführt wird,
einen Wähler zum Auswählen eines Ausgangssignals des zweiten Schieberegisters, das das Flankenpositionsdetektorsignal darstellt, für das das Flankendetektorsignal das Vorhandensein einer Flanke des Eingangssignals anzeigt,
eine zweite Verriegelungsschaltung zum Erfassen des Ausgangssignals des Wählers und
eine Einrichtung zum Erzeugen der genannten Phasenfehlerdaten durch Subtrahieren eines einer Nullphasenfehler-Flankenposition entsprechenden Werts von einem aus dem Ausgangssignal der Flankenbitpositionsdetektoreinrichtung und dem von der zweiten Verriegelungsschaltung erfaßten Ausgangssignal des Wählers kombinierten Ausgangssignal.
Die folgende Beschreibung an Ausführungsbeispielen der Erfindung, die auf die anliegenden Zeichnungen Bezug nimmt, soll das Verständnis der Erfindung weiter vertiefen.
Fig. 1 zeigt ein schematisches Blockschaltbild einer Anordnung für eine Schaltung zur Messung der Zeitlage der Eingangssignalflanke in einer digitalen PLL-Schaltung gemäß der Erfindung,
Fig. 2 zeigt eine Schaltungsanordnung eines Ringoszillators in der PLL-Schaltung von Fig. 1,
Fig. 3 zeigt ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Ringoszillators von Fig. 2,
Fig. 4 zeigt ein Zeitdiagramm zur Erläuterung der Flankendetektierung des Eingangssignals,
Fig. 5 zeigt ein Zeitdiagramm zur Erläuterung der Detektierung der Flankenposition des Eingangssignals,
Fig. 6 zeigt ein Schaltungsdiagramm einer exemplarischen binären Umwandlungsschaltung,
Fig. 7 zeigt ein schematisches Blockschaltbild einer Phasensynchronisierschaltung in der digitalen PLL-Schaltung von Fig. 1,
Fig. 8 zeigt spezifische Werte von Signalen, die die Flankenpositionen anzeigen,
Fig. 9 zeigt die Berechnung der Flankenpositionen für einen Phasenfehler 0,
Fig. 10 zeigt ein Blockschaltbild eines exemplarischen Fenstergenerators in Fig. 7,
Fig. 11 zeigt die Arbeitsweise des Fenstergenerators von Fig. 10,
Fig. 12 zeigt ein Blockschaltbild der Fensterschaltung von Fig. 7 und die entsprechende periphere Schaltung,
Fig. 13 zeigt ein Blockschaltbild einer exemplarischen Schaltung zur Messung der Wiedergabetaktperiode,
Fig. 14 zeigt ein Zeitdiagramm zur Veranschaulichung einer fehlerhaften Detektierung der Flankenposition des Eingangssignals,
Fig. 15 zeigt ein schematisches Blockschaltbild einer Schaltung zur Messung der Zeitlage der Flanke von Eingangssignalen, wobei diese Messung frei ist von fehlerhafter Detektierung der Flankenposition des Eingangssignals,
Fig. 16 zeigt ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Schaltung von Fig. 15,
Fig. 17 zeigt ein Schaltungsdiagramm eines modifizierten Ausführungsbeispiels zur Verhinderung einer fehlerhaften Detektierung der Flankenposition des Eingangssignals,
Fig. 18 zeigt ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Schaltung von Fig. 17,
Fig. 19 zeigt ein Blockschaltbild eines Beispiels der Schaltung zur Messung der Ringverzögerungszeit und eines Beispiels der Schaltung zur Auswahl der Schleifenverzögerung von Fig. 15,
Fig. 20 zeigt ein Blockschaltbild eines Ausführungsbeispiels eines Ringoszillators, dessen Verzögerungszeiten durch Schalten ausgewählt werden können,
Fig. 21 zeigt ein Schaltungsdiagramm eines Ausführungsbeispiels eines Inverters, der in dem Ringoszillator verwendet wird, dessen Verzögerungszeiten durch Schalten ausgewählt werden können,
Fig. 22 zeigt ein Blockschaltbild einer Phasensynchronisierschaltung, in der die digitale PLL-Schaltung gemäß der Erfindung mit einer Steuereinrichtung zum Schalten der Schleifenverstärkung ausgestattet ist,
Fig. 23 zeigt ein Entscheidungssignal für die PLL-Verriegelung.
Fig. 1 zeigt in einem Blockschaltbild die Anordnung einer Schaltung zur Messung der Flanke eines Eingangssignals, die in der digitalen PLL-Schaltung gemäß der vorliegenden Erfindung benutzt wird.
In der Schaltung von Fig. 1 wird einem Eingang 11 ein Hochfrequenzsignal (HF-Signal) RFin zugeführt, dessen Takte reproduziert werden sollen. Ein Haupttaktsignal MCK, das als Referenzsignal dienen soll, wird einem Eingang 12 zugeführt. Das HF-Eingangssignal RFin wird dem Dateneingang D eines Flipflops 13 zugeführt, an dem der Haupttakt MCK als Takt anliegt, so daß das Eingangssignal RFin mit der Zeitlage des Haupttakts erfaßt wird. Das Ausgangssignal des Flipflops 13 und ein entsprechendes Signal, das von einem Flipflop 14 um eine Periode des Haupttakts verzögert wird, werden einem Exklusiv-ODER-Glied 15 zur Flankendetektierung zugeführt. An einem Ausgang 16 wird ein Detektorsignal ED ausgegeben, das zeitlich auf das Haupttaktsignal MCK abgestimmt ist und das Vorhandensein oder Nichtvorhandensein der Eingangssignalflanke anzeigt.
Das HF-Eingangssignal RFin wird von dem Eingang 11 auch einem Verzögerungselement 21 zugeführt, dessen Verzögerungszeit hinreichend kürzer ist als die Periode des Haupttakts TMC, sowie einem Exklusiv-ODER-Glied 22 zur Flankendetektierung, bevor es dem Takteingang einer Flipflopschaltung 23 zugeführt wird. Die Flipflopschaltung 23 besteht aus n parallel geschalteten Flipflops. Die Zahl n entspricht der Stufenzahl n eines Ringoszillators 30. Dies ist eine ungerade Zahl, z. B. 15. Das heißt, die aus diesen n Flipflops zusammengesetzte Flipflopschaltung 23 dient dazu, an ihren einzelnen Dateneingängen D die von den Flankendetektor-Ausgangssignalen des Eingangssignals RFin abhängigen Zustände der Stufen des aus einem ringförmigen Array von n Inverterstufen bestehenden n-Bit-Ringoszillators 30 zu erfassen. Die Flipflopschaltung 23 besteht aus 15 parallel geschalteten Flipflops zur Erfassung der Zustände der 15 Inverterstufen, aus denen der Ringoszillator 30 besteht.
Anhand von Fig. 2 wird eine exemplarische Anordnung des Ringoszillators 30 erläutert. In der Anordnung von Fig. 2 ist die. Zahl n zur Vereinfachung der Darstellung auf 5 gesetzt.
Der in Fig. 2 dargestellte fünfstufige oder 5-Bit-Ringoszillator 30' umfaßt fünf Inverter 31a, 31b, 31c, 31d und 31e, die zu einem Ring zusammengeschaltet sind. Da die Zahl der Inverter ungerade ist, gibt es einen Inverter, der auch dann die Polarität "H" beibehält, wenn das Eingangssignal auf "H" wechselt.
Wenn das Ausgangssignal des Inverters nach der ihm eigenen Verzögerungszeit auf "L" wechselt, wird dieser Zustand zu dem nächsten Inverter übertragen. Dies gewährleistet eine stabile Schwingung. In der Anordnung von Fig. 2 dient ein NAND-Glied mit zwei Eingängen als Element 31a zum Starten und Stoppen der Schwingung des Ringoszillators 30'. Dem einen Eingang des NAND-Glieds 31a wird das Ausgangssignal des Inverters 31e zugeführt, während seinem anderen Eingang ein Steuersignal für die Steuerung der Schwingung zugeführt wird.
Fig. 3 zeigt die Signalwellenformen an verschiedenen Teilen des Ringoszillators 30' von Fig. 2. So sind das Steuersignal STOP und die Ausgangssignale a, b, c, d und e der Inverter 31a, 31b, 31c, 31d und 31e dargestellt. Die Verzögerungszeiten dieser Inverter 31a, 31b, 31c, 31d und 31e sind mit τa, τb, τc, τd bzw. τe bezeichnet. Wenn das Steuersignal STOP ansteigt, klingt das invertierte Ausgangssignal a des Inverters 31a nach Ablauf der Zeit τa ab. Die Invertierung der Signals erfolgt sequentiell durch die nachfolgenden Inverter 31b bis 31e, so daß die in Fig. 3 mit (b) bis (e) bezeichneten Ausgangssignalwellenformen erzeugt werden. Die Periode TRN der Ausgangssignale hängt von der Ausbreitungszeit der fünf Inverter des Ringoszillators 30' ab:
TRN = 2(τa + τb + τc + τd + τe)
Wenn die Verzögerungszeiten τa, τb, τc, τd und τe der Inverter einander gleich sind, d. h. wenn τa = τb = τc = τd = τe = τ0 ist, gilt
TRN = 10 τ0.
Die Verzögerung pro Inverter und die Zahl der Inverterstufen sind so gewählt, daß die Schwingungsperiode TRN des Ringoszillators größer ist als die Periode TMC des Haupttakts MCK. Dies ist deshalb notwendig, weil es nicht möglich ist, die Zeitlage zu bestimmen, wenn der Ringoszillator während einer Periode des Haupttakts MCK mehr als einmal den gleichen Zustand hat.
Wenn man den Anstieg der Ausgangssignale a bis e in Fig. 3 betrachtet, so erkennt man, daß die Signale b, d, a, c und e in dieser Reihenfolge auftreten. Diese Signale b, d, a, c und e werden als Oszillatorausgangssignale S1, S2, S3, S4 und S5 an den Ausgängen 32 (1), 32(2), 32(3), 32(4) bzw. 32(5) ausgegeben. Es sind diese Ausgangssignale S1 bis S5, die den jeweiligen Flipflops zugeführt werden, die die in Fig. 1 dargestellte Flipflopschaltung bilden.
In dem Ausführungsbeispiel von Fig. 1 wird ein aus 15 Invertern bestehender fünfzehnstufiger Ringoszillator 30 verwendet. Die Ausgangssignale S1 bis S15 der Inverter werden den Dateneingängen D der 15 Flipflops zugeführt, die den Ringoszillator 30 bilden. In der Flipflopschaltung 23 werden die Ausgangssignale S1 bis S15 des Ringoszillators 30 von den Flipflops in der Zeitlage des HF-Eingangssignals RFin erfaßt, um insbesondere eine Feinmessung der Zeit durchzuführen, wie dies weiter unten erläutert wird, und die Eingangssignalflanken relativ zu den ansteigenden Flanken des Haupttakts MCK zu detektieren. Wenn man für die Zustände der Inverter des Ringoszillators 30 ausschließlich, wie oben erwähnt, den Signalanstieg berücksichtigt, ist die Zeiteinheit tun für die Zeitmessung, d. h. die Einheit für die weiter unten erläuterte Messung der Flankenposition des Eingangssignals, doppelt so groß wie die Verzögerungszeit τ0 des Inverters, d. h. tun = 2τ0.
Fig. 4 zeigt ein Signalzeitdiagramm zur Erläuterung der Arbeitsweise bei der Flankendetektierung des Eingangssignals für jeden Haupttakt mit Hilfe der Flipflops 13 und 14 und des Exklusiv-ODER-Glieds 15 von Fig. 1.
In der Darstellung von Fig. 4 erfaßt das Flipflop 13 das HF-Eingangssignal RFin vom Eingang 11 in Fig. 1 mit der Zeitlage des Anstiegs des Haupttaktsignals MCK und gibt ein Signal FF13 aus. Das Flipflop 14 verzögert das Ausgangssignal FF13 um eine Verzögerungszeit, die gleich der Haupttaktperiode TMC ist, und gibt ein Signal FF14 aus. Das Exklusiv-ODER- Glied 15 bewirkt eine Exklusiv-ODER-Verknüpfung der Signale FF13 und FF14 und liefert an den Ausgang 16 ein Signal EX15. Der "H"-Zustand des Ausgangssignals EX15 repräsentiert den Zustand der Flankendetektierung in der unmittelbar vorausgehenden Taktperiode. Dadurch kann für jeden Haupttakt festgestellt werden, ob eine Flanke des Eingangssignals auftritt.
Im folgenden wird anhand der in Fig. 5 dargestellten Signalwellenform die Messung der Zeitlage der Eingangssignalflanke durch den in Fig. 1 dargestellten, aus 15 Invertern bestehenden Oszillator 30, d. h. die Messung der heiklen Flankenposition in der Haupttaktperiode TMC, erläutert.
Wie Fig. 5 zeigt, kann der aus 15 Invertern bestehende Ringoszillator 30 die Zeit mit der Zeiteinheit tun messen, die durch das Ausgangssignal RS dargestellt wird und feiner unterteilt ist als die Haupttaktperiode MCK. Die Zeitdifferenz d zwischen der ansteigenden Flanke des Haupttakts MCK und der ansteigenden oder abfallenden Flanke des HF-Eingangssignals RFin wird durch das Ringoszillator-Ausgangssignal RS auf der Basis der Zeiteinheit tun gemessen.
Die Haupttakte MCK werden von dem Eingang 1 der Flipflopschaltung 27 zugeführt, die aus einer Zahl von Flipflops besteht, die gleich der Zahl der Inverter des Ringoszillators 30 ist, so daß die Haupttakte MCK durch diese Flipflops als Takte erfaßt werden. Die Zustände der Inverter des Ringoszillators 30 werden von den Flipflops in den Zeitlagen der ansteigenden Flanken der Haupttakte MCK erfaßt. Ein Beispiel für ein Ausgangssignal der Flipflopschaltung 27 ist in Fig. 5 als Signal FF27 dargestellt.
Die Flankendetektierung des an dem Eingang 11 anliegenden HF-Eingangssignals RFin erfolgt durch das Verzögerungselement 21 und das Exklusiv-ODER-Glied 22, das ein Flankendetektorsignal EX22 erzeugt. Das Flankendetektorsignal EX22 wird dem Takteingang aller Flipflops der Flipflopschaltung 23 zugeführt, so daß die Zustände der Inverter des Ringoszillators 30 von den Flipflops in der Zeitlage der Flanken des Eingangssignals erfaßt werden. Das Ausgangssignal FF23 jedes Flipflops der Flipflopschaltung 23 wird den entsprechenden Flipflops der Flipflopschaltung 24 in der nächsten Stufe zugeführt. Da der Flipflopschaltung 24 der Haupttakt MCK als Takt zugeführt wird, wird das Signal FF23 erneut in der Zeitlage der Anstiegsflanke des Haupttakts MCK erfaßt, so daß die Flipflopschaltung 24 das Ausgangssignal FF24 erzeugt.
Das in Fig. 5 dargestellte Ausgangssignal RS des Ringoszillators wird durch die Zahlen 1 bis 15 gekennzeichnet, die den 15 Zuständen des aus 15 Invertern aufgebauten Ringoszillators 30 entsprechen. Das heißt, diese 15 Zustände entsprechen den Zuständen (15 Zuständen), die durch das Dividieren der Schwingungsperiode TRN des Ringoszillators durch die Zahl der Inverter gewonnen werden. Die Ausgangssignale FF23, FF24 und FF27 der einzelnen Flipflopschaltungen sind durch die Zahlen gekennzeichnet, die den inneren Stufen des Ringoszillators 30 entsprechen. So ist z. B. der Zustand des Ringoszillator-Ausgangssignals RS in der Zeitlage t1 des Anstiegs des Haupttakts MCK i in Fig. 5 gleich "1". Dieser Zustand wird von den 15 Flipflops der Flipflopschaltung 27 erfaßt. Infolgedessen wird der Zustand des Ausgangssignals der Flipflopschaltung 27 von dieser Zeitlage t1 an zu "1".
Als konkretes Beispiel für die Feinmessung der Position innerhalb der Haupttaktperiode TMC in Fig. 5 wird die Messung einer Zeitperiode d1 von der Zeitlage t11 der Anstiegsflanke des Eingangssignals RFin bis zu der Zeitlage t2 der Anstiegsflanke des nächsten Haupttakts MCK erläutert.
In der Zeitlage t11 der Flanke des Eingangssignals RFin hat das Ringoszillator-Ausgangssignal RS den Zustand "2". Dieser Zustand "2" wird von der Flipflopschaltung 23 erfaßt, so daß deren Ausgangssignal gleich "2" wird. Das Ausgangssignal "2" der Flipflopschaltung 23 wird von der Flipflopschaltung 24 in der Zeitlage t2 erfaßt und einer binären Umwandlungsschaltung 25 zugeführt. Der Zustand des Ringoszillator-Ausgangssignals RS in der Zeitlage t2 ist gleich "9". Dieser Zustand "9" wird von der Flipflopschaltung 27 erfaßt, so daß zu der binären Umwandlungsschaltung 28 das Ausgangssignal "9" übertragen wird. Diese Ausgangssignale der Flipflopschaltungen 27, 24 repräsentieren die Ausgangszustände der 15 Flipflops. Diese Zustände werden von den binären Umwandlungsschaltungen 28, 25 in numerische Daten BN28 bzw. BN25 umgewandelt. In dem Beispiel von Fig. 5 werden die numerischen Daten "9" und "2" einer Subtrahiereinheit 26 zugeführt. Der konkrete Aufbau der binären Umwandlungsschaltungen 28, 25 wird im folgenden anhand von Fig. 6 erläutert.
Der Wert des Ausgangssignals der Subtrahiereinheit 26 ist der Zeitdauer d1 äquivalent, die die Feinposition der Eingangssignalflanke in der Zeiteinheit tun angibt. Die Zeitdauer von dem Zeitpunkt τ2 bis zu der Anstiegszeit t3 des nächsten Haupttakts MCK ist gleich "7" (9 - 2).
Das heißt, die Zeitdauer d1 von der Flankenzeit t11 bis zum Anstieg des Haupttakts t2 wird gemessen und ist im wesentlichen gleich der Verzögerungszeit von 7 tun (14 τ0) und entspricht damit sieben Meßzeiteinheiten tun (= 2 τ0) des Ringoszillators 30.
Ähnlich wird die Zeitdauer d2 von der abfallenden Flanke tt12 des Eingangssignals RFin bis zu der nächsten Anstiegszeit t4 des Haupttakts MCK von der Subtrahiereinheit 26, die den Ausgangszustand des Ringoszillator-Ausgangssignals RS im Zeitpunkt t12, das den Wert "7" hat, von dem Ausgangszustand des Ausgangssignals RS im Zeitpunkt t4, das den Wert "10" hat, subtrahiert, als Ausgangswert "3" (= 10 - 7) ermittelt.
Der konkrete Aufbau der binären Umwandlungsschaltungen 28, 25 wird anhand von Fig. 6 erläutert. Diese Figur zeigt zur Vereinfachung der Darstellung eine Konstruktion, in der die sieben Zustände, die von einem aus sieben Invertern bestehenden Ringoszillator ausgegeben werden, durch binäre Umwandlung umgewandelt werden.
Die sieben Flipflops F1 bis F7 in Fig. 6 entsprechen den Flipflopschaltungen 24 oder 27. Die Zustände der Eingangssignale S1 bis S7 werden von diesen Flipflops F1 bis F7 in den Zeitlagen der ansteigenden Flanken des Haupttakts MCK erfaßt.
Die Ausgangssignale der Flipflops F1 bis F7 werden einer Frühestsignal-Detektorschaltung 41 zugeführt, in der ein Signal, das soeben angestiegen ist, detektiert und auf "1 " gesetzt wird, während die übrigen Signale den Wert "0" haben. Da die Signale S1 bis S7 in chronologisch ansteigender Reihenfolge angeordnet sind, ist dann, wenn ein Signal Sk gleich "H" und das nächste Signal Sk+1 gleich "L" ist, das Signal Sk das oben erwähnte früheste Signal. Der Wert von k läuft von 1 bis 7, und k+1 = 1, falls k = 7 ist. Um den Zustand zu ermitteln, in welchem ein gegebenes Signal Sk gleich "H" und das nächste Signal Sk+1 gleich "L" ist, be steht die Frühestsignal-Detektorschaltung 41 aus Invertern N1 bis N7 und UND-Gliedern A1 bis A7.
In Abhängigkeit von den Zuständen der Signale S1 bis S7 gelangt nur eines der Ausgangssignale der Frühestsignal-Detektorschaltung 41 in den Zustand "H" ("1"), während die übrigen Ausgangssignale alle den Wert "L" ("0") haben.
Ein aus UND-Gliedern A10 bis A12 aufgebauter 7-3-Codierer 42 dient dazu, diese Ausgangssignale in einer binären Form auszudrücken.
Die Ausgangssignale des zweiten, vierten und sechsten UND-Glieds A2, A4 bzw. A6 der Frühestsignal-Detektorschaltung 41 werden dem UND-Glied A10 auf der Seite des niedrigstwertigen Bits B&sub0; zugeführt. Die Ausgangssignale des dritten, vierten und siebten UND- Glieds A3, A4 bzw. A7 der Frühestsignal-Detektorschaltung 41 werden dem UND-Glied A11 zugeführt, während die Ausgangssignale des fünften, sechsten und siebten UND-Glieds A5, A6 bzw. A7 der Frühestsignal-Detektorschaltung 41 dem UND-Glied A12 auf der Seite des höchstwertigen Bits B2 zugeführt werden. Mit Hilfe dieser Anordnung werden die über sieben Leitungen ankommenden Eingangssignale in binäre 3-Bit-Codedaten umgewandelt.
Wenn das Ausgangssignal des UND-Glieds A1 der Frühestsignal-Detektorschaltung 41 gleich "1" wird, wird das 3-Bit-Ausgangssignal des 7-3-Codierers gleich "000". Wenn die Ausgangssignale der UND-Glieder nacheinander den Wert "1" annehmen, ändert sich das 3-Bit- Ausgangssignal sequentiell von "001" bis "110".
Auf diese Weise werden die Zustände der Ausgangssignale der Flipflopschaltungen 27, 24 von Fig. 1 von den binären Umwandlungsschaltungen 28, 25 in entsprechende Binärwerte umgewandelt, die dann der Subtrahiereinheit 26 zugeführt werden, in der das Ausgangssignal der binären Umwandlungsschaltung 25 von dem Ausgangssignal der binären Umwandlungsschaltung 28 subtrahiert wird. Das Ausgangssignal der Subtrahiereinheit 26 repräsentiert die Zeit, die von der Flanke des Eingangssignals RFin bis zu dem Anstieg des nächsten Haupttakts MCK verstreicht, d. h. die oben erwähnten Zeitdauern d1 oder d2, die in Meßzeiteinheiten tun dargestellt werden. Das Subtrahierer-Ausgangssignal wird einem Multiplizierer 36 zugeführt.
Der Multiplizierer 36 multipliziert das Subtrahierer-Ausgangssignal mit der Meßzeiteinheit tun auf der Basis der Zustände der Inverter des Ringoszillators 30, um die Zeitdauern d1 und d2 für die Feinposition der Eingangsflanke zu ermitteln. Die Feinposition der Zeitdauer wird durch numerische Zahlen auf der Basis der Haupttaktperiode TMC als Referenz dargestellt.
In der vorliegenden Erfindung wird die Arbeitsperiode TRN des Ringoszillators 30 von einer Schaltung 33 zur Messung der Ringverzögerungszeit zu dem Multiplizierer 36 übertragen. Die numerische Zahl des Multiplikations-Ausgangssignals wird durch Zustandsinvertierung in dem Inverter 37 in die Zeitdauer umgewandelt, die von der Zeit der Eingangsflanke bis zu der ansteigenden Flanke des unmittelbar nachfolgenden Haupttakts MCK verstreicht, wie z. B. TMC - d1 oder TMC - d2. Dieses Zeitdauersignal wird an einem Ausgang 38 als Flankenpositionssignal EP ausgegeben. Wenn das Flankenpositionssignal EP z. B. ein 6-Bit-Signal ist, repräsentiert es die Zeit von der ansteigenden Flanke des Haupttakts MCK bis zu der ansteigenden Flanke des nächsten Haupttakts durch eine binäre Bruchzahl (0.)000000 (0.)111111, wobei die Haupttaktperiode TMC auf 1 gesetzt ist. In Wirklichkeit wird die vorderste "0" des ganzzahligen Teils nicht verwendet.
In der oben beschriebenen Schaltung zur Messung der Zeitlage der Eingangssignalflanke wird das Ausgangssignal des Ringoszillators 30, der aus einer ungeraden Zahl von zu einem Ring zusammengeschalteten Invertern besteht, von der Flipflopschaltung 23 als der ersten Verriegelungseinrichtung in der Zeitlage der Flankendetektierung des Eingangssignals RFin erfaßt. Es wird außerdem von der Flipflopschaltung 27 als der zweiten Verriegelungseinrichtung in der Zeitlage des Haupttakts MCK erfaßt. Die Differenz zwischen den Zuständen der von der ersten und zweiten Verriegelungseinrichtung erfaßten Ausgangssignale wird durch eine Zeit repräsentiert und als Flankenpositionssignal ausgegeben, um die Position der Eingangsflanke oder die Zeitlage der Flanke in Meßzeiteinheiten tun zu gewinnen, wobei die Einheit tun die Zeitdauer der Zustandsänderung des Ringoszillators 30 ist, d. h. die Schwingungsperiode des Ringoszillators TRN, geteilt durch die Zahl der Inverter oder Inverterstufen. Dies ermöglicht eine hochpräzise Messung der Eingangssignale.
Dadurch, daß man der digitalen PLL-Schaltung die vorangehend beschriebene Schaltung zur Messung der Zeitlage der Eingangssignalflanke hinzufügt, ist eine PLL-Funktion möglich, die ohne Rücksicht auf die Haupttaktfrequenz auch dann zufriedenstellend arbeitet, wenn die Frequenz in der Nähe der Wiedergabetaktfrequenz liegt. Man erhält so eine digitale PLL- Schaltung, bei der die Fehlerrate nicht größer wird, weil die Genauigkeit der Zeitlage der Flanke trotzt einer niedrigeren Haupttaktfrequenz nicht beeinträchtigt wird.
Anhand von Fig. 7 wird ein exemplarischer Aufbau für eine Phasensynchronisierschaltung erläutert. In der Anordnung von Fig. 7 wird der Haupttakt MCK einem Eingang 12 zugeführt. Das Flankendetektorsignal ED, das das Vorhandensein oder Nichtvorhandensein der Signalflanke des Eingangssignals RFin anzeigt, wird einem Eingang 38 zugeführt, während ein Flankensignal EP, das die Flankenposition des Eingangssignals auf der Basis der Haupttaktperiode TMC anzeigt, einem Eingang 38 zugeführt wird.
Das an dem Eingang 16 anliegende Flankendetektorsignal ED wird einem Schieberegister 51 mit mehreren Bits, z. B. einem 9-Bit-Schieberegister, zugeführt, so daß mehrere Bits, z. B. 9 Bits, in chronologischer Reihenfolge parallel ausgegeben werden. Das Ausgangssignal wird über eine Fensterschaltung 52 zugeführt, deren Zeitdauer der Wiedergabetaktperiode entspricht, einer Wiedergabetaktperioden-Verriegelungsschaltung 53. Das 9-Bit-Ausgangssignal aus der Wiedergabetaktperioden-Verriegelungsschaltung 53 wird von einem Decodierer 54 für den ganzzahligen Teil der Flankenposition z. B. in ein Signal mit einem 4-Bit-Binärwert umgewandelt, das einer Subtrahiereinheit 55 zugeführt wird. Das an dem Eingang 38 anliegende Flankenpositionssignal EP stellt Daten dar, die die Flankenposition in mehreren Bits, z. B. in sechs Bits, auf der Basis der Haupttaktperiode TMC repräsentieren. Diese Bits, im vorliegenden Fall sechs Bits, werden parallel einem mehrstufigen (z. B. einem neunstufigen) Schieberegister 56 zugeführt. Das neunstufige Ausgangssignal des Schieberegisters 56 mit sechs parallelen Bits wird zu einem Wähler 57 übertragen, in welchem die 6-Bit-Flankenpositionsdaten derjenigen Stufe, in der die Eingangsflanke auftritt, ausgewählt und der Verriegelungsschaltung 53 für die Wiedergabetaktperiode zugeführt werden. Die Daten werden als 6-Bit-Bruchteildaten für die Flankenposition mit der niedrigwertigen Seite der Daten des ganzzahligen Teils aus dem Decodierer 54 für den ganzzahligen Teil der Flankenposition verknüpft, und die so miteinander verknüpften Daten werden einer Subtrahiereinheit 55 zugeführt.
Die Wiedergabetaktperiodendaten TRC werden, wie weiter unten erläutert, einem Eingang 61 zugeführt. Die Wiedergabetaktperiodendaten TRC werden außerdem einer Addiereinheit 62 zugeführt. Die Addiereinheit 62 bildet zusammen mit einer Verriegelungsschaltung 63 und einer Addiereinheit 64 eine Schleife, die einem spannungsgesteuerten Oszillator VCO äquivalent ist, der einen Teil der PLL bildet. Das heißt, während die Daten in der Schleife umlaufen, werden in der Addiereinheit 62 Wiedergabetaktperiodendaten zu den Daten addiert. In der Addiereinheit 64 werden Phasenfehlerkorrekturdaten zu den Daten addiert. Die Subtrahiereinheit 55 führt der Addiereinheit 64 die Phasenfehlerkorrekturdaten über eine 1/4-Schaltung 58 und eine Flipflopschaltung 59 zu. Das Flankendetektorsignal, das in einem Fenster aus dem Decodierer 54 für den ganzzahligen Teil der Flankenposition auftritt, wird als Additionssteuersignal zugeführt. Wenn innerhalb des Fensters eine Flanke auftritt, werden die Ausgangsdaten der Verriegelungsschaltung 63 und die Fehlerkorrektursignaldaten aus der Flipflopschaltung 59 zusammenaddiert, und das resultierende Summensignal wird ausgegeben. Wenn innerhalb des Fensters keine Flanke auftritt, werden die Ausgangsdaten derVerriegelungsschaltung 63 ausgegeben.
Die Frequenz der von dem Eingang 61 kommenden Wiedergabetaktperiodendaten TRC wird in einem Frequenzhalbierer 65 halbiert, so daß ein Halbperioden-Wiedergabetakt TRC/2 erzeugt wird, der über die Verriegelungsschaltung 63 einer Addiereinheit 66 zugeführt wird.
Die Daten der unteren sechs Bits der 9-Bit-Ausgangsdaten der Addiereinheit 64 werden ebenfalls der Addiereinheit 66 zugeführt. Das resultierende Summensignal wird einem Fenstergenerator 67 zugeführt. Die Daten der unteren 4 Stufen (Eingangsstufendaten) aus dem neunstufigen 6-Bit-Parallel-Schieberegister 56, d. h. 24-Bit-Daten, werden dem Fenstergenerator 67 zugeführt. Das Ausgangssignal des Fenstergenerators 67 wird einer Fensterschaltung 52 zugeführt, deren Zeitfenster einer Periode des Wiedergabetakts entspricht.
Die oberen 3-Bit-Daten des 9-Bit-Ausgangssignals der Addiereinheit 64 werden einem Komparator 71 zugeführt. Der an dem Eingang 12 anliegende Haupttakt MCK wird einem 3-Bit- Zähler 72 zugeführt. Das Ausgangssignal des 3-Bit-Zählers wird dem Komparator 71 zugeführt. Wenn der Komparator 71 Übereinstimmung zwischen den beiden Eingangssignalen feststellt, wird ein Koinzidenz-Ausgangssignal als Aktivierungssignal AGE für die Aliedergabetaktperiode zu den Aktivierungseingängen der Verriegelungsschaltung 53 für die Wiedergäbetaktperiode und die Verriegelungsschaltung 63 sowie zu dem Ausgang 73 übertragen. Das Aktivierungssignal RCE für die Wiedergabetaktperiode wird über ein Flipflop 74 an dem Ausgang 75 als Wiedergabetakt-Ausgangssignal RCK ausgegeben. Das von dem Komparator 71 ausgegebene Aktivierungssignal RCE für die Wiedergabetaktperiode wird einem UND-Glied 76 zugeführt. Das Ausgangssignal des UND-Glieds 76 wird über Flipflops 77, 78 als geformtes HF-Ausgangssignal RFout an dem Ausgang 79 ausgegeben. Der an dem Eingang 12 anliegende Haupttakt MCK wird den Takteingängen der Flipflops 74, 77 und 78 zugeführt. Der Decodierer 54 für den ganzzahligen Teil der Flankenposition führt das Flankendetektorsignal UND-Glied 76 zu.
Im allgemeinen detektieren digitale PLL-Schaltungen die Größe der relativen Verschiebung einer Eingangsflanke gegenüber der idealen oder "Soll"-Position der Eingangsflanke auf der Basis eines Haupttakts und bewirken dann in Abhängigkeit von der Größe der Verschiebung eine Phasenänderung des Wiedergabetakts. Die Sollposition der Eingangsflanke kann fein berechnet werden, indem die Zeitdauer einer Periode durch einen Haupttakt gemessen und die Zeitperioden integriert werden. Da die Zeitlage der Eingangsflanke jedoch auf der Basis eines Haupttakts als kleinster Zeitmeßeinheit gemessen wird, unterliegt sie einem Zeitfehler, der der Breite der Haupttaktperiode TMC entspricht. Obwohl die Eingangsflanke unter der Annahme ermittelt wird, daß sie in einer zentralen Position der Haupttaktperiode liegt, unterliegt sie noch einem Fehler, der die Breite der Haupttaktperiode TMC hat. Gemäß vorliegender Erfindung kann die Feinposition der Flanke hingegen aus dem Flankenpositionssignal EP gewonnen werden, so daß ein Flankenpositionsfehler genau ermittelt werden kann. Die Fensterbegrenzung kann ebenfalls genau ermittelt werden.
Das an dem Eingang 16 der Anordnung von Fig. 7 anliegende Flankendetektorsignal ED wird dem Schieberegister 51, z. B. einem 9-Bit-Schieberegister, zugeführt, das daraus ein paralleles 9-Bit-Ausgangssignal in chronologischer Reihenfolge erzeugen kann. Das parallele 9-Bit-Ausgangssignal des Schieberegisters 51 wird über eine Fensterschaltung 52 übertragen, dessen Zeitfenster einer Wiedergabetaktperiode der Wiedergabetaktperioden-Verriegelungsschaltung 53 entspricht. Das parallele 9-Bit-Ausgangssignal des Schieberegisters 51 wird in einer optimalen Zeitlage verriegelt, wenn es von der PLL-Schaltung verrastet wird. Der Phasenfehler der Eingangsflanke ist dann gleich Null. Die Verriegelungsdauer ist gleich der Periode TRC des Wiedergabetakts RCK.
Das Flankenpositionssignal EP mit beispielsweise sechs Bits, das über den Eingang 38 von Fig. 7 zugeführt wird, wird in paralleler 6-Bit-Anordnung einem mehrstufigen, z. B. einem neunstufigen Schieberegister 56 zugeführt. Das parallele 6-Bit-Ausgangssignal des Schieberegisters 56 wird dem Wähler 57 zugeführt. Das parallele 6-Bit-Ausgangssignal des Wählers 57 wird von der Wiedergabetaktperioden-Verriegelungsschaltung 53 mit der Periode TRC des Wiedergabetakts RCK erfaßt. Falls das verriegelte Signal relativ zu einer vorbestimmten Position in eine 1-Bit-Offset-Position verschoben ist, kann daraus geschlossen werden, daß die Phasen- oder Zeitabweichung relativ zu der Haupttaktperiode TMC als Referenz gleich 1 Bit ist. Aus einem separat verriegelten Kantenpositionssignal kann ermittelt werden, in welcher Position die Kante innerhalb des Haupttakts liegt.
Die auf einen Haupttakt bezogene Flankenposition ist durch eine ganze Zahl darzustellen, z. B. als 1, 2, ... in zeitlicher Rückwärts- oder Zukunftsrichtung und -1, -2, ... in zeitlicher Vorwärts- oder Vergangenheitsrichtung, wobei die optimale Verriegelungszeit gleich 0 ist. Auf der anderen Seite wird ein Flankenpositionssignal, das eine Flankenposition innerhalb des Haupttakts anzeigt, durch einen Bruchteil von 0 bis kleiner 1 der Vorwärts- oder Rückwärtsrichtung dargestellt. Die Position der Eingangsflanke kann als numerische Zahl dargestellt werden, die aus einer Kombination aus dem ganzzahligen Teil und dem Bruchteil besteht. In der Darstellung von Fig. 8 wird die zeitlich vorderste Position innerhalb des zentralen Bits gleich 0,0. In dem konkreten Beispiel von Fig. 8, bei dem die Zahl der Schieberegisterstufen gleich 7 ist, wird der ganzzahlige Teil durch drei Bit und das Flankenpositionssignal durch vier Bit (0000 bis 1111) dargestellt.
Die Verriegelungszeit wird feiner berechnet als auf einer Bit für-Bit-Basis. Das heißt die Wiedergabetaktperiode TRC wird nicht durch eine ganze Zahl in Perioden des Haupttakts, wie 5 TMC oder 6 TMC, dargestellt, sondern durch eine Zahl, die einen Bruchteil enthält. Eine Anzahl dieser Taktperioden werden integriert und liefern ein Integrationsergebnis, dessen ganzzahliger Teil die zu verriegelnde Zeitlage bildet. Es gibt außerdem einen Bruchteil. Das Flankenpositionssignal in der Eingangsflanke, die keine Phasenfehler aufweist, wird bei der Verriegelung durch den Bruchteil dargestellt, der für die Darstellung der Verriegelungszeit benutzt wird. Ein konkretes Beispiel ist in Fig. 9 dargestellt.
In dem konkreten Beispiel von Fig. 9 bestehen der ganzzahlige Teil und der Bruchteil zur Vereinfachung der Darstellung jeweils aus drei Bits, wobei die Periodendauer TRC des Wiedergabetakts gleich 100,011 ist.
Durch Subtrahieren des Bruchteils einer numerischen Zahl, die die Verriegelungszeitlage bilden soll, von einer zuvor ermittelten numerischen Zahl, die die Flankenposition anzeigt, kann die Größe der Abweichung gegenüber einer Zeit ermittelt werden, in der die Flanke auftreten sollte. Es genügt, nur den Bruchteil zu subtrahieren, weil der ganzzahlige Teil für die Festlegung der Verriegelungszeitlage verwendet wird. Auf diese Weise kann der Phasenfehler der Flanke mit einer Genauigkeit ermittelt werden, die wesentlich größer ist, als es dem Haupttakt entspricht.
Das Ausgangssignal des Schieberegisters 51, dem das Flankendetektorsignal ED zugeführt wird, über also für jedes Aktivierungssignal RCE der Wiedergabetaktperiode über die Fensterschaltung 52 von der Verriegelungsschaltung 53 verriegelt. Auf der anderen Seite wird das Flankenpositionssignal EP, das demjenigen Bit des Schieberegister-Ausgangssignals entspricht, für das das Flankendetektor-Ausgangssignal gesetzt wird, von dem Wähler 57 für das Schieberegister 56 ausgewählt, so daß es von der Verriegelungsschaltung 53 verriegelt wird. Das Aktivierungssignal RCE für die Wiedergabetaktperiode ist ein Aktivierungssignal, das in Abhängigkeit von der "Soll"-Flankenposition erzeugt wird, wie sie in der Phasensynchronisierschaltung berechnet wird.
Das von der Verriegelungsschaltung 53 erfaßte Ausgangssignal des Schieberegisters 51 kann als zentrales Bit, z. B. als fünftes Bit für das 9-Bit-Schieberegister, erscheinen, wenn die PLL-Schaltung verriegelt ist und die Eingangsflanke in der korrekten Zeitlage liegt. Der Desodierer 54, dem das Ausgangssignal der Verriegelungsschaltung 53 zugeführt wird, gibt einen Wert aus, der von der 0-Zentrumsposition in negativer Richtung inkrementiert ist, z. B. -1, -2, ..., während er einen Wert ausgibt, der in positiver Richtung inkrementiert ist, wie z. B. +1, +2, ..., wenn die Zentrumsposition gleich 0 ist.
Der Decodierer 54 der das Vorhandensein oder Nichtvorhandensein einer Flanke detektiert, liefert auch ein Detektierungsergebnis, das anzeigt, ob in einem der Bits in dem Fenster ein Flankendetektor-Flag auftritt. Die korrekte Position der Eingangsflanke wird ermittelt, indem das von der Verriegelungsschaltung 53 simultan an sub-binären Positionen der Werte der Positionen des Flankenbits verriegelte Flankenpositionssignal addiert wird. Der vordere Teil der Zahl wird innerhalb der Zeit des zentralen Bits gleich 0,0. Aus diesem numerischen Wert kann der Fehler der Eingangsflanke sehr genau ermittelt werden. Dieser Fehler wird von dem Frequenzteiler 58 z. B. auf 1/4 reduziert, um eine geeignete Schleifenverstärkung für die Bildung eines Fehlerkorrektursignals zu gewinnen, das dann der Schleife für die Phasensteuerung zugeführt wird.
Im folgenden wird die Berechnung einer Fenstergrenze erläutert, wobei das Flankenpositionssignal EP benutzt wird.
Das an dem Eingang 16 anliegende Flankendetektorsignal ED wird dem 9-Bit-Schieberegister 51 zugeführt, das ein paralleles 9-Bit-Ausgangssignal erzeugt. Dieses Ausgangssignal wird über die Fensterschaltung 52, deren Zeitfenster einer Wiedergabetaktperiode entspricht, zu der Wiedergabeperioden-Verriegelungsschaltung 53 übertragen.
Wenn die PLL-Schaltung verriegelt ist und der Phasenfehler der Eingangsflanke gleich 0 ist, wird das parallele 9-Bit-Ausgangssignal des Schieberegisters 51 in einer optimalen Zeitlage verriegelt. Die Verriegelungszeitlage ist gleich der Periode TRC des Wiedergabetakts RCK. Da die Verriegelung für jede Wiedergabetaktperiode TRC durchgeführt wird, wird der Zustand des Schieberegisters 51 um nur eine Wiedergabetaktperiode TRC fortgeschaltet, bis die nächste Erfassung auftritt. Falls alle neun Ausgangsbits erfaßt sind, kann es deshalb vorkommen, daß die Flanke, die von der Verriegelungsschaltung 53 einmal erfaßt wurde, bei der nächsten Erfassung erneut erfaßt wird, so daß eine Flanke zweimal gezählt werden kann. Um eine solche Situation zu vermeiden, ist zwischen dem Schieberegister 51 und der Verriegelungsschaltung 53 die Fensterschaltung 52 angeordnet, deren Zeitfenster einem Wiedergabetakt entspricht, so daß nur dasjenige Bit-Ausgangssignal durchgelassen wird, das ±1/2 Wiedergabetaktperioden (±TRC/2) entspricht, die um ein vorbestimmtes Bit des Schieberegisters 51 zentriert ist, ohne daß die übrigen Bits passieren können.
Das Verriegelungszeitsignal wird von einem Komparator 71, der eine Phasensynchronisierschaltung bildet, als Aktivierungssignal RCE für den. Wiedergabetakt erzeugt. Das Aktiverungssignal RCE für die Wiedergabetaktperiode wird nicht nach Maßgabe der Haupttaktperiode TMC erzeugt, sondern feiner, nämlich auf der Basis der Meßzeiteinheit tun. Der Grund hierfür besteht darin, daß die Wiedergabetaktperiode TRC als numerische Zahl mit einem sub-binären Bruchteil gewonnen wird und das Phasenkorrektursignal auch den Wiedergabetakt RCK in Einheiten steuert, die kleiner sind als sub-binäre Punkte.
Die Fenstergrenze in der Fensterschaltung 52 mit der zeitlichen Länge einer Wiedergabetaktperiode beträgt ±1/2 Wiedergabetaktperioden gegenüber der theoretischen oder Soll- Flankenposition (±TRC/2). Obwohl für die Enstscheidung, ob das Bit auf der Grenzlinie innerhalb des Fensters liegt, gerundet werden kann, wird die Position der Eingangsflanke aus dem Flankenpositionssignal EP des Grenzbits hergeleitet und, falls das Bit kleiner oder größer ist als der Bruchteil des Grenzwerts, wird das Grenzbit in das Fenster einbezogen bzw. als außerhalb des Fensters liegend betrachtet. In dem letzteren Fall wird das Bit beim nächsten Mal erfaßt.
Fig. 10 und 11 zeigen ein Blockschaltbild eines konkreten Beispiels für einen Fenstergenerator 67 zum Berechnen des oben erwähnten Fensterbereichs bzw. eine schematische Ansicht zur Erläuterung ihrer Funktion.
Dem Addierer 66 in Fig. 10 werden über die Verriegelungsschaltung 63 Daten XA zugeführt, die eine halbe Periode TRC/2 des Wiedergabetakts angeben und in dem Frequenzteiler 65 erzeugt werden, sowie Daten XB, die die unteren 6-Bit-Daten des 9-Bit-Ausgangssignals des Addierers 64 bilden und die Soll-Flankenposition innerhalb des zentralen Bits anzeigen. Von den 9-Bit-Summendaten repräsentieren die Daten XC der oberen drei Bits das Bit, in dem die Grenze existiert, während die unteren 6-Bit-Daten XD die Grenzposition innerhalb des Grenzbits repräsentieren. Diese Daten XA bis XD sind in Fig. 11 dargestellt.
Die vier parallelen 6-Bit-Ausgangssignale in Richtung der zeitlich späteren oder linken Seite der genauen Zentrumsposition des Schieberegisters 56 in Fig. 10 werden Komparatoren 68a, 68b, 68c und 68d zugeführt. Die unteren 6 Bits des 9-Bit-Ausgangssignals des Addierers 66, d. h. die Daten, die die Grenzposition innerhalb des Grenzbits XD anzeigen, werden verglichen und, falls XD größer ist, wird "H" oder "1" ausgegeben.
Die Daten XC, die das Grenzbit als das obere 3-Bit-Ausgangssignal des Addierers 66 angeben, werden dem Decodierer 68e zugeführt. Falls die Daten XC gleich 1 oder mehr, gleich 2 oder mehr, gleich 3 oder mehr bzw. gleich 4 sind, wird den UND-Gliedern 69a, 69b, 69f, 69d bzw. 69g ein Signal "H" zugeführt. Das Ausgangssignal des Komparators 68a wird über ein ODER-Glied 69e einem UND-Glied 69a zugeführt. Das Ausgangssignal des Komparators 68b wird über ein ODER-Glied 69f einem UND-Glied 69b zugeführt. Das Ausgangssignal des Komparators 68c wird über ein ODER-Glied 69g einem UND-Glied 69c zugeführt. Das Ausgangssignal des Komparators 68d wird direkt einem UND-Glied 69d zugeführt. Die Ausgangssignale dieser UND-Glieder 69a bis 69d dienen als Fenstersignale W1 bis W4, die der in Fig. 7 dargestellten Fensterschaltung 52 zugeführt werden, deren Zeitfenster dem Wiedergabetakt entspricht.
Es sei nun auf Fig. 11 Bezug genommen. Wenn die vorherige Flankenposition in dem Punkt p2 einer Eingangsflanken-Datenkette liegt, liegen die neun zuvor verriegelten Bits in einem Bereich von dem Punkt p1 bis zu dem Punkt p5 oder 4 Bits vor und hinter dem zentralen Bit, das den Punkt p2 enthält. Die Grenze des Fensters auf der linken oder zeitlich späteren Seite wird als Punkt p4 in Fig. 11 ermittelt, indem die Daten XA der halben Wiedergabetaktperiode zu der Sollposition der Flanke des zentralen Bits (Punkt p2) addiert werden.
Die laufende Flankenposition ist der Punkt p7, der dadurch gewonnen wird, daß die Wiedergabetaktperiode TRC oder der doppelte Wert der Halbperiodendaten XA zu dem Punkt p2 addiert werden. Die zu dieser Zeit verriegelten neun Bits liegen in einem Bereich von dem Punkt p3 bis zu dem Punkt p9 mit dem Bit als Zentrum, das den Punkt p7 enthält. Der Punkt p8, der dadurch gewonnen wird, daß die Halbperiodendaten zu der linken oder Zukunftsseite der laufenden Flankenposition (Punkt p7) addiert werden, repräsentiert die Position der linken Grenze. Der Punkt p4, der die vorherige linke Grenze darstellt, kann als rechte Grenzposition benutzt werden.
Falls durch Runden ermittelt wird, ob das Bit an der Grenze in dem Fenster enthalten ist, erzielt man keine große Genauigkeit. Mit dem Ausführungsbeispiel der Erfindung werden das Flankenpositionssignal des Grenzbits und die in der oben beschriebenen Weise berechnete Position innerhalb des Grenzbits (sub-binäre Kommakomponente) miteinander verglichen. Falls die Flanke innerhalb der Grenze liegt, ist sie in dem Fenster enthalten. Wenn die Flanke hingegen außerhalb des Fensters liegt, wird sie in der Zeitlage erfaßt.
Die meisten Zufallsfehler in dem tatsächlichen Wiedergabesignal werden dadurch verursacht, daß die Flanke wegen eines Spitzenwert-Verschiebungsphänomens abweicht, und falls Rauschen als Einflußfaktor wirksam ist, wird die Flanke mit einer Verschiebung detektiert, die einer Wiedergabetaktperiode TRC entspricht. Auf diese Weise kann die Fehlerrate durch die Genauigkeit der Fenstergrenze verbessert werden.
Die Grenze auf der rechten Seite kann übrigens unberücksichtigt bleiben, wenn die Signale vereinigt, die durch das Schieberegister relativ zu den Bits, die während der vorangehenden Verriegelung das Fenster durchlaufen haben, zu einer flankenfreien Polarität verschoben werden. Ein konkretes Beispiel ist in Fig. 12 dargestellt. Das Flankendetektorsignal, das durch die Fensterschaltung 52 übertragen und von der Verriegelungsschaltung 53 verriegelt wird, wird in der nächsten Stufe des Schieberegisters 51 auf Null gelöscht. Das Signal, das das Vorhandensein einer Flanke anzeigt, wird nicht durch das Schieberegister 51 geschoben, sobald es verriegelt ist, so daß auf die Fensterkonstruktion auf der rechten Seite des Zentrums verzichtet werden kann. Da sich auf diese Weise ein hochgenaues Fenster herstellen läßt, kann die Phase der Eingangsflanke mit den zeitlich korrekten Wiedergabesignalen verglichen werden, um so das Auftreten von Signalfehlern zu verringern.
Es sei noch einmal auf Fig. 7 Bezug genommen. Die Fehlergröße der hochgenauen Eingangsflanke wird, so wie sie von dem Subtrahierer 55 ermittelt wurde, von dem Frequenzteiler 58 auf ein Viertel verringert, um eine passende Schleifenverstärkung zu gewinnen und ein Fehlerkorrektursignal zu erzeugen, das über die Flipflopschaltung 59 dem Addierer 64 zugeführt wird.
Der Addierer 64 bildet zusammen mit dem Addierer 62 und der Verriegelungsschaltung 63 eine PLL-Schleife. Der Wiedergabetakt TRC und die genaue Fehlerkorrekturgröße werden den Addierern 62 bzw. 64 zugeführt. Die Verriegelungsschaltung 63 ist ein Flipflop, dessen Aktivierungseingang das Aktivierungssignal RCE für den Wiedergabetakt zugeführt wird und das bei jeder Wiedergabetaktperiode TRC Daten erfaßt. Wenn die Fehlerkorrekturgröße zu allen Zeiten gleich 0 ist, wird die Zahl in der Schleife um eine Periode des Wiedergabetakts TRC vergrößert.
Es ist weiterhin ein Zähler 72, z. B. ein 3-Bit-Zähler, vorgesehen, der jeden Haupttakt MCK in Aufwärtsrichtung zählt, so daß dieser als Maß für die Zeitsteuerung verwendet werden kann. Wenn das Ausgangssignal des Zählers 72 mit der Einheitsbitgröße des 9-Bit-Ausgangssignals der Schleife (den oben erwähnten drei oberen Bits des ganzzahligen Teils) übereinstimmt, liefert der Komparator 71 das Aktivierungssignal RCE für den Wiedergabetakt. Gegebenenfalls erfaßt der Komparator 71 ein Ausgangssignal des Schieberegisters 51, wie das Flankendetektorsignal ED, oder aktualisiert die numerische Zahl in der Schleife auf eine entsprechende Zahl, die um eine Wiedergabetaktperiode vergrößert ist. Die so aktualisierte numerische Zahl in der Schleife (Ausgangswert des Addierers 64) repräsentiert die Zeitlage, in der das nächste Aktivierungssignal für die Wiedergabetaktperiode ausgegeben wird.
Wenn der Zählwert des Zählers 72 dem Wert dieser Zeitlage entspricht, gibt der Komparator 71 das nächste Aktivierungssignal RCE für die Wiedergabetaktperiode aus.
Die oben erwähnte numerische Zahl in der Schleife repräsentiert die Sollposition der Eingangsflanke. Das heißt, der ganzzahlige Teil mit den oberen drei Bits des 9-Bit-Ausgangssignals des Schleifenaddierers 64 repräsentiert die Zeitlage, in der die gerade eingehende Flanke erfaßt wird, wenn sie in dem Zentrum des Registers 51 erscheint, in dem die Ausgabezeit des Aktivierungssignals RCE für die Wiedergabetaktperiode gesteuert wird. Der Bruchteil mit den unteren sechs Bits wird von der Position der Eingangsflanke subtrahiert und so zur Ermittlung einer Fehlergröße verwendet. In dem Fenstergenerator 67 wird die halbe Periode des Wiedergabetakts zu dem numerischen Wert der Schleife addiert, so daß der ganzzahlige Teil und der Bruchteil die bit-basierte Fenstergrenze bzw. den detaillierten Wert der Grenze innerhalb des Bits repräsentieren.
Der endgültige Wiedergabetakt RCK wird aus dem Aktivierungssignal RCE für die Wiedergabetaktperiode und dem Haupttakt MCK gebildet. Das heißt, durch die Übertragung des Aktivierungssignals RCE für die Wiedergabetaktperiode zu dem Flipflop 74, das als Takt den Haupttakt MCK hat, erzeugt das Flipflop 74 den Wiedergabetakt RCK, der auf den Haupttakt MCK synchronisiert ist. Die Ausgangsdaten werden aus einem Signal, das aus dem Decodierer 54 für den ganzzahligen Teil der Flankenposition stammt und das Vorhandensein oder Nichtvorhandensein der Flanke in dem Fenster anzeigt, ferner dem Aktivierungssignal RCE für die Wiedergabetaktperiode und dem Haupttakt MCK erzeugt. Das Ausgangssignal des UND-Glieds 76 wird über die Flipflops 77, 78 als geformtes HF-Ausgangssignal RFout an dem Ausgang 79 abgegriffen.
Anhand von Fig. 13 wird ein konkretes Beispiel für eine Schaltung zur Messung der Länge der Wiedergabetaktperiode erläutert, die die Daten der Wiedergabetaktperiode (TRC) erzeugt, die dem Eingang 61 zugeführt werden sollen.
In der Anordnung von Fig. 13 wird der an dem Eingang 12 anliegende Haupttakt MCK den jeweiligen Takteingängen eines 6-Bit-Zählers 81, eines 10-Bit-Zählers 82 und einer 10-Bit- Verriegelungsschaltung 83 zugeführt. Das an dem Eingang 73 anliegende Aktivierungssignal RCE für die Wiedergabetaktperiode wird dem Aktivierungseingang des 6-Bit-Zählers 81 zugeführt. Das Zählerausgangssignal des 6-Bit-Zählers 81 wird dem Ladeeingang des 10-Bit- Zähiers 82 und dem Aktivierungseingang der 10-Bit-Verriegelungsschaltung 83 zugeführt. Dem Dateneingang des 10-Bit-Zählers 1 wird ständig der Wert "1" zugeführt. Das Ausgangssignal des 10-Bit-Zählers 82 wird über die 10-Bit-Verriegelungsschaltung 83 einem Komparator 84 und einem Wähler 85 zugeführt. Eine Konstante K1, die den kleinsten Vergleichswert oder den unteren Grenzwert bilden soll, und eine Konstante K2, die den größten Vergleichswert oder den oberen Grenzwert bilden soll, werden von Konstantengeneratoren 86 bzw. 87 dem Komparator 84 zugeführt. Ein Vergleicherausgangssignal, das anzeigt, ob die Konstanten K1 und K2 innerhalb dieser Bereiche liegen, wird an den Wähler 85 ausgegeben. Der Wähler 85 wählt in Abhängigkeit von dem Ausgangssignal des Komparators 84 entweder das Ausgangssignal der 10-Bit-Verriegelungsschaltung 83 oder eine Konstante K3 aus einem Konstantengenerator 88 aus und liefert die ausgewählten Daten als die Daten TRC, die eine Periodenlänge verkörpern, an den Ausgang 61.
Die Daten TRC, die eine Periodenlänge verkörpern, werden durch einen numerischen Wert repräsentiert, der so normiert ist, daß die Haupttaktperiode TRC gleich 1 ist. Wenn man einen Wiedergabetaktzyklus überblickt, so gibt es in diesem nicht viele Haupttakte, so daß eine hochgenaue Messung nicht möglich ist. Deshalb wird die Zahl der Haupttakte gezählt, die in 2n Wiedergabetakten enthalten sind, wobei n eine ganze Zahl gleich 2 oder größer ist. Der resultierende Zählwert wird dann durch 2n geteilt. Für die Division durch 2n genügt es, eine Verschiebung von n Bits vorzunehmen, so daß eine hochgenaue Messung leicht durchgeführt werden kann.
Der resultierende Meßwert wird nicht direkt als Wiedergabetakt-Periodenlänge benutzt, sondern es wird geprüft, ob der Wert innerhalb eines Fangbereichs liegt. Das heißt, der Wert wird in dem Komparator 84 mit den voreingestellten oberen und unteren Grenzwerten K1, K2 der Periode verglichen, um das Ausgangssignal der 10-Bit-Verriegelungsschaltung 83 auszuwählen, falls der Wert innerhalb des durch diese Grenzwerte definierten Bereichs liegt. Andernfalls wählt der Wähler 85 anstelle des Meßwerts die voreingestellte zentrale Periode K3 aus dem Konstantengenerator 88 und gibt diese als Längendaten für die Wiedergabetaktperiode aus. Wenn der Fangbereich keiner Begrenzung unterworfen wird, benötigt der Fangvorgang längere Zeit, so daß die Gefahr eines sog. "Pseudofangens" besteht. Es sei erwähnt, daß die konkrete Schaltung zur Messung der Wiedergabetakt-Periodendauer nicht auf das in Fig. 13 dargestellte Ausführungsbeispiel beschränkt ist.
Es werde noch einmal auf Fig. 1 Bezug genommen. Die Position der Eingangsflanke kann erfaßt werden, indem man die Differenz zwischen dem mit der Eingangsflanke erfaßten Wert des Ringoszillators (den oben erwähnten Zustand des Ausgangssignals RS) und den mit dem Haupttakt MCK erfaßten Wert des Ringoszillators 30 bildet. Zur Bildung dieser Differenz ist es erforderlich, das Signal mit Hilfe der Flipflopschaltung 23 mit der Eingangsflanke, ferner mit Hilfe der Flipflopschaltung 24 mit der Haupttaktperiode MCK zu erfassen, um ein Haupttakt-Synchronisiersignal zu gewinnen. Das von dem Haupttakt erfaßte Signal ist jedoch ein Signal, das sich mit der Zeitlage der Eingangsflanke ändert, die nicht mit dem Haupttakt synchronisiert ist. Es wird deshalb unbestimmt, welches der Eingangssignale vor und nach der Änderung erfaßt werden soll, falls das Eingangssignal der Flipflopschaltung 24 zur Erfassung des Haupttakts sich innerhalb einer Einrichtungszeit oder Haltezeit der Flipflopschaltung 24 ändert. Da die Flipflopschaltung 24 aus einer Zahl von Flipflops zusammengesetzt ist, die gleich der Stufenzahl des Ringoszillators 30 ist, existieren auf der Bit für-Bit- Basis gleichzeitig alte und neue Daten.
Fig. 14 zeigt das Ausgangssignal FF23 der Flipflopschaltung 23, den Haupttakt MCK und das Ausgangssignal FF24 der Flipflopschaltung 24 in Abhängigkeit von dem HF-Eingangssignal RFin. In Fig. 14 bezeichnen a, b und c den Wert oder die Zustände des Ringoszillators 30. In Fig. 14 steigt der Haupttakt MCK in dem Zeitpunkt t1, in welchem die Flipflopschaltung 23 den Zustand "a" des Ringoszillators 30 erfaßt, an und bewirkt, daß die Flipflopschaltung 24 den Wert "a" erfaßt. In dem Anstiegszeitpunkt t11 des Eingangssignals RFin erfaßt die Flipflopschaltung 23 den Wert "b" des Ringoszillators, der seinerseits in dem Anstiegszeitpunkt t2 des Haupttakts MCK von der Flipflopschaltung 24 erfaßt wird. Falls der Haupttakt MCK in einem Zeitpunkt t3 unmittelbar nach dem Abfallzeitpunkt t12 des Eingangssignals RFin ansteigt, findet die Erfassung durch die Flipflopschaltung 24 während der Haltezeit für die Erfassung des Ringoszillatorwerts "c" in dem Zeitpunkt t12 durch die Flipflop schaltung 23 statt, mit dem Ergebnis, daß das Ausgangssignal der Flipflopschaltung 24 nach dem Zeitpunkt t3 auf der Bit für-Bit-Basis die Werte "b" und "c" sein können.
Aus diesem Grund bedient sich das vorliegende Ausführungsbeispiel der in Fig. 15 dargestellten Schaltungskonstruktion, um den mit der oben erwähnten asynchronen Signalerfassung verbundenen Nachteil zu vermeiden. Gegenüber der Anordnung von Fig. 1 ist in der Anordnung von Fig. 15 die Schaltung zwischen der Flipflopschaltung 23 und dem Subtrahierer 26 und zwischen den Flipflops 13A, 13B und dem ODER-Glied 15C modifiziert. Die übrigen unveränderten Teile sind mit den gleichen Bezugszeichen versehen. Zur Vereinfachung der Darstellung wird auf die entsprechende Beschreibung verzichtet. Eine Ringverzögerungs-Auswahlschaltung 34 dient zur Umschaltung der Verzögerungszeiten der Ringoszillatorelemente, wie dies weiter unten erläutert wird.
In der Anordnung von Fig. 15 wird das Ausgangssignal der Flipflopschaltung 23 einer Flipflopschaltung 24A und einer Flipflopschaltung 24B zugeführt, die das Ausgangssignal in den Zeitlagen des Anstiegs bzw. des Abfalls des Haupttakts MCK erfassen.
Das Ausgangssignal der Flipflopschaltung 24A und das Ausgangssignal der Flipflopschaltung 24B werden über binäre Umwandlungsschaltungen 25A bzw. 25B einem Wähler 25C zugeführt. Das Ausgangssignal des Wählers 25C wird zu dem Subtrahierer 26 übertragen, in dem es von dem Ausgangssignal der binären Umwandlungsschaltung 28 subtrahiert wird. Das an dem Eingang 11 anliegende HF-Eingangssignal RFin wird dem Flipflop 13A zugeführt, das es in der Zeitlage des Anstiegs des Haupttakts MCK erfaßt, sowie dem Flipflop 13B, das es in der Zeitlage des Abfalls des Haupttakts MCK erfaßt. Das Ausgangssignal des Flipflops 13A wird dem Flipflop 14A und dem Exklusiv-ODER-(EX-OR)-Glied 15A zugeführt, während das Ausgangssignal des Flipflops 13B dem Flipflop 14B zugeführt wird. Das Ausgangssignal des Flipflops 14B wird dem EX-OR-Glied 15B zugeführt, während das Ausgangssignal des Flipflops 14B den EX-OR-Gliedern 15A, 15B zugeführt wird.
Die Ausgangssignale der EX-OR-Glieder 15A, 15B werden dem Wähler 25C als Auswahlsteuersignale zugeführt und außerdem zu dem ODER-Glied 15C übertragen. Das Ausgangssignal des ODER-Glieds 15C wird an dem Ausgang 16 als Flankendetektorsignal ED abgegriffen.
Was die Verriegelung der Ausgangsdaten der Flipflopschaltung 23 bei der Eingangsflanke betrifft, so ist darauf zu achten, daß Daten, die sich verändern, wenn bei der Erfassung in der Anstiegszeit des Haupttakts MCK ein Fehler erzeugt wird, nicht zu einem Fehler werden, wenn die Erfassung mit dem Anstieg des Haupttakts MCK erfolgt. Wenn die Erfassung einfach in der Zeitlage des Abfalls des Haupttakts MCK durchgeführt wird, stellen Daten mit dieser Zeitlage ein Problem dar und erzeugen einen Fehler, wenn die Erfassung mit der Zeitlage des Abfalls durchgeführt wird. Mit Rücksicht darauf sollen von den Daten, die in der Zeitlage des Anstiegs oder in der Zeitlage des Abfalls erfaßt werden, diejenigen ausgewählt werden, die keinen Fehler erzeugen.
Fig. 16 zeigt ein Zeitdiagramm, in dem die Signalwellenformen und Zustände (Werte) in verschiedenen Teilen der Schaltung von Fig. 15 dargestellt sind. Das Signal FF23 ist das Ausgangssignal der Flipflopschaltung 23, während das Signal EX15B das Ausgangssignal des EX-OR-Glieds 15B und das Signal SL25C das Ausgangssignal des Wählers 25C darstellen. In dem Beispiel von Fig. 16 fällt der Haupttakt MCK in dem Zeitpunkt t02 unmittelbar nach der Abfallszeit t12 der Eingangsflanke ab, während der Haupttakt MCK in dem Zeitpunkt t4 unmittelbar nach der Anstiegszeit t13 der Eingangsflanke ansteigt.
In dem Beispiel von Fig. 16 werden diejenigen Daten, die von der Flipflopschaltung 23 mit der Eingangsflanke verriegelt werden, die während der Zeit, in der der Haupttakt MCK niedrigen Pegel hat, d. h. während der Zeitpunkte t01 und t02, t02 und t03 usw. einen Übergang ausgeführt hat, wie die Daten "d", die von der Flipflopschaltung 23 mit der Eingangsflanke erfaßt wurden, die in dem Zeitpunkt t13 zwischen den Zeitpunkten t03 und t04 angestiegen ist, von der Flipflopschaltung 23 in dem Abfallzeitpunkt t04 des nächsten Haupttakts MCK erfaßt. Der Grund hierfür liegt darin, daß dann, wenn die Daten "d" mit dem Anstieg des Haupttakts MCK in dem Zeitpunkt t4 erneut verriegelt werden, die Setzzeit (Haltezeit) der Flipflopschaltung 23 nicht eingehalten ist, wenn die Eingangsflanke unmittelbar vor dem Anstieg des Haupttakts auftritt, so daß eine korrekte Erfassung nicht möglich ist. Deshalb werden die Daten "d" von der Flipflopschaltung 24B in dem Abfallzeitpunkt t04 des nächsten Haupttakts MCK erfaßt.
Umgekehrt werden diejenigen Daten, die von der Flipflopschaltung 23 mit der Eingangsflanke verriegelt werden, die während der Zeit, in der der Haupttakt MCK hohen Pegel hat, einen Übergang ausgeführt hat, d. h. während der Zeitpunkte t1 und t01, t2 und t02 usw., wie die Daten "c", die von der Flipflopschaltung 23 mit der Eingangsflanke erfaßt wurden, die in dem Zeitpunkt t12 zwischen den Zeitpunkten t2 und t02 abgefallen ist, von der Flipflopschaltung 23 in dem Abfallzeitpunkt t02 des nächsten Haupttakts MCK erfaßt. Der Grund hierfür liegt darin, daß dann, wenn die Daten "c" mit dem Abfall des Haupttakts MCK in dem Zeitpunkt t02 erneut verriegelt werden, die Setzzeit (Haltezeit) der Flipflopschaltung 23 nicht eingehalten ist, wenn die Eingangsflanke unmittelbar vor dem Abfall des Haupttakts auftritt, so daß eine korrekte Erfassung nicht möglich ist. Deshalb werden die Daten "c" von der Flipflopschaltung 24B in dem Anstiegszeitpunkt t03 des nächsten Haupttakts MCK erfaßt.
Wenn die Eingangsflanke über zwei Halbperioden TMC/2 des Haupttakts andauerte, können beide Flanken mit Hilfe einer Schaltung annulliert werden, wie sie z. B. in Fig. 17 dargestellt ist. In der Schaltung von Fig. 17 sind nur die Schaltungsteile dargestellt, die der Anordnung zwischen den Eingängen 11, 12 und dem Ausgang 16 von Fig. 15 entsprechen. Die Ausgangssignale der betreffenden Flipflops sind in Fig. 18 dargestellt.
In Fig. 17 und 18 sind vier EX-OR-Glieder 91 bis 94 dargestellt. Von diesen entspricht das EX-OR-Glied 93 dem EX-OR-Glied 15A von Fig. 15, während das EX-OR-Glied 92 dem EX- OR-Glied 15B von Fig. 15 entspricht. Die vorangehenden und nachfolgenden Flanken werden auf der Basis der Halbperioden (TMC/2) des Haupttakts betrachtet. Das UND-Glied 95 unterzieht die Negation des Ausgangssignals des EX-OR-Glieds 91, das Ausgangssignal des EX-OR-Glieds 92 und die Negation des Ausgangssignals EX-OR-Glieds 93 einer UND-Verknüpfung und detektiert eine Eingangsflanke innerhalb eines Zeitraums, der dem "H"-Pegel des Haupttakts MCK entspricht, während das UND-Glied 96 die Negation des Ausgangssignals des EX-OR-Glieds 92, das Ausgangssignal des EX-OR-Glieds 93 und die Negation des Ausgangssignals des EX-OR-Glieds 94 einer UND-Verknüpfung unterzieht und eine Eingangsflanke in einem Zeitraum detektiert, der dem "L"-Pegel des Haupttakts MCK entspricht. Auf diese Weise wird das Flankendetektorsignal ED nur dann ausgegeben, wenn während der Zeiträume vor und nach der Halbperiode, in der die Eingangsflanke aufgetreten war, keine Flanke auftritt.
Im folgenden wird die in Fig. 15 dargestellte Ringverzögerungs-Auswahlschaltung 34 erläutert.
Falls eine digitale PLL-Schaltung mit dem Ringoszillator 30 ausgestattet wird, ist es möglich, die Detektierung der optimalen Eingangsflankenzeit zu messen, so daß Haupttakte mit niedrigerer Frequenz benutzt werden können, wie dies oben erläutert wurde. Der Ringoszillator benutzt jedoch die Inverterverzögerung, die sich bei Fluktuationen in dem Halbleiterherstellprozeß, Spanngsschwankungen der Stromversorgungsquellen oder der Temperaturschwankungen signifikant ändert. Falls sich die Rate des digitalen Signals ändert, das der PLL-Schaltung zugeführt wird, können Änderungen in den Wiedergabetakten nicht durch Änderungen der Mittenfrequenz der Schaltung bewältigt werden, ohne daß der Schaltungsumfang signifikant größer wird. Deshalb ist es wünschenswert, die Haupttakte mit einer Rate zu ändern, die mit derjenigen der Wiedergabetakte vergleichbar ist. Das Verhältnis der Ratenänderung der digitalen Signale, die der PLL-Schaltung zugeführt werden, wird in der Größenordnung von 1 : 8 angenommen, wobei das Verhältnis der Änderung der Haupttaktfrequenz vorzugsweise in der Größenordnung von 1 : 4 liegen sollte.
In einem System, in dem die Inverterverzögerung oder die Haupttaktperioden TMC nicht konstant sind, ist es nicht praktikabel, mit einer kleinen Gatterverzögerung zu arbeiten, die für eine kurze Haupttaktperiode TMC eine hinreichende Auflösung liefert, oder mit einer langen Periode, in der der Ringoszillator innerhalb einer Haupttaktperiode TMC keinen Umlauf ausführt, falls die Haupttaktperiode TMC lang ist. Deshalb wird ein Ringoszillator verwendet, bei dem die stufenweise Verzögerung schrittweise umschaltbar ist. Diese stufenweise Verzögerung wird so gewählt, daß sie in dem Bereich am kleinsten wird, in dem der Ringoszillator keinen Umlauf innerhalb der Haupttaktperiode TMC ausführt.
Eine solche automatische Umschaltung oder Auswahl der Verzögerung des Ringoszillators wird im folgenden anhand von Fig. 19 bis 21 beschrieben.
Fig. 19 zeigt ein Blockschaltbild eines konkreten Beispiels für die Schaltung 33 zur Messung der Ringverzögerungszeit und der Schaltung 34 zur Auswahl der Verzögerungszeit, die in Fig. 15 dargestellt sind. In Fig. 19 wird das Ausgangssignal eines beliebigen Inverters des Ringoszillators 30 von Fig. 15 einem Eingang 101 der Schaltung 33 zur Messung der Ringverzögerungszeit zugeführt. Ein 11-Bit-Meßausgangssignal, das an einem Ausgang 109 anliegt, wird dem Multiplizierer 36 von Fig. 15 zugeführt. Fig. 20 zeigt eine konkrete typische Konstruktion des Ringoszillators 30", in dem die Verzögerungszeit von der Ringverzögerungs-Auswahlschaltung 34 von Fig. 19 selektiv gesteuert werden kann. Fig. 21 zeigt ein konkretes Beispiel eines Inverters, der in dem Ringoszillator 30" verwendet werden kann.
Die Schaltung 33 zur Messung der Ringverzögerungszeit mißt die Periode TRN des Ringoszillators auf der Basis der Haupttaktperiode TMC. Die zu messende Wellenform ist das Ausgangssignal eines der Inverter des Ringoszillators. Wenn eine Wellenform (eine Periode) gemessen wird, läßt sich jedoch keine hinreichende Genauigkeit erzielen. Deshalb wird eine Anzahl von Wellenformen (Perioden) gemessen und durch die Zahl der Wellenformen dividiert, um eine Wellenform (Periode) zu ermitteln. In der Praxis wird die Dauer von 2n Wellenformen gemessen, wobei N eine natürliche Zahl ist, und dann um N Bit verschoben, um den Wert zu ermitteln, der dem 1/2 N-fachen der Dauer der 2 N Wellenformen entspricht. In dem Beispiel von Fig. 19 ist N auf 6 gesetzt, und die Messung wird an einer Zahl von Haupttakten durchgeführt, die in den 64 Wellenformen enthalten sind.
In der Anordnung von Fig. 19 wird das Ausgangssignal eines beliebigen Inverters des Ringoszillators über den Eingang 101 einem Zähler 102, z. B. einem 6-Bit-Zähler, zugeführt. Das MSB-Ausgangssignal oder das sog. Q6 wird dem Flipflop 103 zugeführt und von diesem verriegelt und dann von dem Flipflop 104, dem Inverter 105 und dem UND-Glied 106 differenziert, um eine Abfallflanke zu detektieren. Der Haupttakt MCK wird als Takt für die einzelnen Flipflops 102 und 103 verwendet.
Das Ausgangssignal des UND-Glieds 106 hat eine Impulsperiode von 64 TRN und ist gleich dem 64-fachen des Ausgangssignals TRN des Ringoszillators, wobei die Impulsbreite einer Haupttaktperiode TMC entspricht. Dieses Ausgangssignal wird einem Ladeeingang eines 11-Bit-Zählers 107 und einem Aktivierungseingang der 11-Bit-Verriegelungsschaltung 108 zugeführt, um die Zahl der Haupttakte MCK innerhalb der Zeit von 64 TRN zu ermitteln. Dabei werden durch einen Ausgangsimpuls des UND-Glieds 106 Daten "1" in den 11-Bit-Zähler 107 geladen, um einen Anfangswert "0" zu setzen, und der Wert unmittelbar vor dem Rücksetzen wird in einer Verriegelungsschaltung 108 erfaßt. Wenn das Intervall zwischen dem sechsten und siebten Bit als binäres Komma gewertet wird, wird das Dezimalkomma des ganzzahligen 11-Bit-Ausgangssignals um sechs Bits in Richtung auf die Seite mit dem höheren Stellenwert verschoben. Dies bedeutet, daß die Daten mit 1/64 multipliziert werden. Dies ist gleichbedeutend mit der Messung der Periode TRN eines kompletten Umlaufs des Ringoszillators mit einer Genauigkeit, die 1/64 der Haupttaktperiode TMC entspricht.
Die Ringverzögerungs-Auswahlschaltung 34 dient dazu, einen angemessenen Wert für die Verzögerung des Ringoszillators auszuwählen. Wenn der Meßwert in der Schaltung 33 zur Messung der Ringverzögerung z. B. gleich 1 oder kleiner ist, führt der Ringoszillator innerhalb einer Haupttaktperiode TMC einen vollständigen Umlauf oder mehr als einen vollständigen Umlauf durch. Deshalb muß die Verzögerung um eine Rangstufe größer gewählt werden. Die Umschaltung erfolgt vorzugsweise mit einer gewissen Toleranz, so daß die Verzögerung auf einen um eine Rangstufe größeren Wert umgeschaltet wird, wenn der Meßwert unter einem vorbestimmten unteren Grenzwert kMIN in der Größenordnung von 1,2 liegt, obwohl der Meßwert den Wert Eins (1) nicht erreicht. Falls der Meßwert exzessiv groß ist, was bedeutet, daß die Periode TRN eines Ringoszillatorumlaufs unnötig groß ist, wird die Zeiteinheit tun, die durch Dividieren der Periode TRN durch die Zahl der Ringoszillatorstufen gewonnen wird, größer, so daß die Meßgenauigkeit, d. h. die Auflösung innerhalb der Haupttaktperiode TMC kleiner wird. Deshalb sollte die Verzögerung auf einen um eine Rangstufe niedrigeren Wert umgeschaltet werden, wenn ein oberer Grenzwert kMAX überschritten wird.
In der Ringverzögerungs-Auswahlschaltung 34 wird der gemessene Ausgangswert aus der Verriegelungsschaltung 108 in dem Komparator 111 mit dem unteren Grenzwert kMIN in der Größenordnung von 1,2 und dem oberen Grenzwert kMAX in der Größenordnung von 2 verglichen. Wenn der gemessene Ausgangswert innerhalb des Bereichs zwischen den Grenzwerten kMIN und kMAX liegt, wird dem Addierer 112 eine "0" zugeführt. Wenn der gemessene Ausgangswert kleiner ist als der untere Grenzwert kMIN oder größer als der obere Grenzwert kMAX wird dem UND-Glied 112 "+1" bzw. "-1" zugeführt. Das Additions- Ausgangssignal des Addierers 112 wird einer Verriegelungsschaltung 113 zugeführt, deren Aktivierungseingang ein Impulsausgangssignal des 64-TRN-Perioden-Impulsausgangssignals aus dem UND-Glied 106 zugeführt wird, während das Ausgangssignal der Verriegelungsschaltung 113 dem Addierer 112 und dem Decodierer 114 zugeführt wird. Der Decodierer 114 decodiert das Ausgangssignal der Verriegelungsschaltung 113 mit z. B. fünf Signalen X1 bis X5 und gibt das decodierte Ausgangssignal aus.
Fig. 20 zeigt ein Beispiel für den Ringoszillator 30", dessen Verzögerung durch Umschalten mittels der Signale X1 bis X5 gesteuert wird. Eine Zahl von n Inverterschaltungen 311 bis 31n, wobei n ungerade ist, sind zu einem Ring zusammengeschaltet. An den jeweiligen Verbindungspunkten werden Ausgangssignale abgegriffen. Die Verzögerungszeiten dieser Inverterschaltungen 311 bis 31n werden durch die Signale X1 bis X5 aus der Ringverzögerungs-Auswahlschaltung 34 von Fig. 19 in fünf Stufen umgeschaltet. Fig. 21 zeigt ein konkretes Beispiel für die Inverterschaltung 31, deren Verzögerungszeit in fünf Stufen umschaltbar ist.
Der Eingang 120 der Inverterschaltung 31 von Fig. 21 ist mit einem Ende einer Serienschaltung aus Verzögerungselementen 121, 122 und 123 verbunden, deren Verzögerungszeiten τ1, τ2 bzw. τ3 betragen und die mit UND-Gliedern 124 und 125 verbunden sind.
Die Ausgänge der Verzögerungselemente 121, 122 und 123 sind mit UND-Gliedern 126, 127 bzw. 128 verbunden. Den UND-Gliedern 124 bis 128 werden die Signale X1 bis X5 zugeführt, und eines der UND-Glieder wird leitend, wenn das zugeordnete Exemplar der Signale X1 bis X5 auf "H"-Pegel geht. Die Ausgangssignale der UND-Glieder 125 bis 128 werden über ein ODER-Glied 129 einem NOR-Glied 130 zugeführt, während das Ausgangssignal des UND-Glieds 124 zu dem NOR-Glied 130 übertragen wird. Das Ausgangssignal des NOR- Glieds 130 wird an einem Ausgang 130 als Ausgangssignal der Inverterschaltung 31 abgegriffen.
Wenn in der Anordnung von Fig. 21 die Verzögerungszeiten der UND-Glieder 124 bis 128 einander gleich und gleich τAND sind, die Verzögerungszeit des ODER-Glieds 129 gleich τOR und die Verzögerungszeit des NOR-Glieds 130 gleich τNOR ist, und wenn das Signal X1 ausgewählt wird, um das Ausgangssignal der Inverterschaltung 31 auf hohen "1"-Pegel zu führen, ist die Verzögerungszeit τX1 der Inverterschaltung 31 gegeben durch
τX1 = τAND + τNOR
Ähnlich sind die Verzögerungszeiten τX2, τX3, τX4 und τX5 der Inverterschaltung 31 durch die folgenden Gleichungen gegeben, wenn die Signale X2, X3, X4 bzw. X5 ausgewählt werden, so daß das Ausgangssignal der Inverterschaltung auf hohen Pegel geht, d. h. gleich "1" wird.
τX2 = τAND + τOR + τNOR
τX2 = τ1 + τAND + τOR + τNOR
τX4 = τ1 + τ2 + τAND + τOR + τNOR
τX5 = τ1 + τ2 + τ3 + τAND + τOR + τNOR
Deshalb werden die Verzögerungen jedesmal größer, wenn die Signale X1, X2, X3, X4 und X5 in dieser Reihenfolge ausgewählt werden.
Bei der Einstellung der Verzögerungen τX1 bis τX5, die in der beschriebenen Weise durch Umschalten ausgewählt werden können, sollten die Relationen zwischen benachbarten Verzögerungswerten, z. B. τX2/τX1, τX3/τX2 usw. vorzugsweise auf einen Wert gesetzt werden, der unter einem vorbestimmten Wert R liegt. Was die Schaltbedingungen der Ringverzögerungszeit betrifft, so muß unter der Annahme, daß die Verzögerung um eine Stufe vergrößert oder verkleinert wird, die Bedingung kMAX/kMIN > R erfüllt sein, wenn der oben erwähnte (auf der Basis der auf 1 gesetzten Haupttaktperiode TMC normierte) Wert nicht kleiner ist als der untere Grenzwert KMIN bzw. wenn der Wert größer ist als der obere Grenzwert kMAX.
Falls diese Bedingung nicht erfüllt ist, R = 2, kMIN = 1,2 und kMAX = 2,0 ist, und die Verzögerungszeit um eine Stufe vergrößert wird, wenn der gemessene Ausgangswert der Ringvergrößerung von der Zeit der Auswahl von X1 kleiner wird als der untere Grenzwert kMIN = 1, 2, jedoch extrem nahe bei 1,2 liegt, wird X2 gewählt, und der gemessene Ausgangswert der Ringverzögerungszeit wird geringfügig kleiner als 2,4. Da dieser Wert größer ist als der obere Grenzwert kMAX = 2,0, wird automatisch umgesteuert, um die Verzögerung um eine Stufe zu verringern, so daß der gemessene Ausgangswert wiederum geringfügig kleiner wird als der untere Grenzwert kMIN = 1,2 und nahe bei 1,2 liegt. Dieser Vorgang wird wiederholt durchgeführt. Das heißt, die Umschaltung der Verzögerung wird unstabil. Deshalb muß die obige Bedingung kMAX/kMIN > R erfüllt sein.
Aus den vorangehenden Ausführungen ist ersichtlich, daß trotz Schwankungen bei den Halbleitern oder Schwankungen der Komponentenverzögerung durch Temperaturänderungen oder Änderungen der Versorgungsspannung die normale PLL-Funktion durch automatisches Umschalten der Verzögerungszeit des Ringoszillators aufrechterhalten werden kann und so einen Entwurf für die Massenherstellung der integrierten Schaltungen (LSIs) erlaubt. Bei der Anwendung in PLL-Schaltungen können Änderungen der Rate des Eingangssignals für die PLL-Schaltung aufgefangen werden, indem die Haupttakte geändert werden, um den Schaltungsaufbau zu vereinfachen.
Im allgemeinen haben PLL-Schaltungen den Vorteil, daß die Phasenverriegelungsschleife um so empfindlicher ist, je größer die Schleifenverstärkung ist, und deshalb die Phase des Wiedergabetakts durch den detektierten Phasenfehler signifikant in der Richtung verändert wird, in der Koinzidenz mit den Eingangsdaten herbeigeführt wird, so daß die Zeit bis zur Verriegelung kürzer wird und Pseudoverriegelung kaum auftritt. Wenn jedoch die Schleifenverstärkung größer wird, nachdem die Verriegelung erreicht ist, werden durch kleinere Störungen erhebliche Phasenänderungen erzeugt, so daß die PLL-Schaltung unstabil wird und die Fehler durch Bitverschiebung in dem reproduzierten Signal größer werden. Dies hat zur Folge, daß der Wert der Schleifenverstärkung ein Kompromiß ist zwischen der Effizienz bis zur Verriegelung und der Effizienz nach der Verriegelung.
Man kann daran denken, das Verhältnis des übertragenen Phasenfehlers zu dem Wiedergabetaktoszillator variabel zu steuern oder die sogenannte Schleifenverstärkung variabel zu steuern, um die Schleifenverstärkung in Abhängigkeit davon zu steuern, ob die PLL sich in dem phasenverriegelten Zustand befindet.
In der Anordnung von Fig. 22 wird ein Flankenpositions-Fehlersignal von dem Subtrahierer 55 einem 1/4-Dämpfungsglied 58a und einem 1/2-Dämpfungsglied 58b zugeführt. Die gedämpften Ausgangssignale dieser Dämpfungsglieder werden einem Wähler 58c zugeführt, der durch ein Phasenverriegelungs-Diskriminatorsignal (PLL-Verriegelungssignal) von dem Eingang 58d umgeschaltet wird. Das Signal aus dem 1/4-Dämpfungsglied 58a und das Signal aus dem 1/2-Dämpfungsglied 58b werden für die PLL-Verriegelung bzw. für den PLL- Fangvorgang ausgewählt, und das ausgewählte Signal wird einer Flipflopschaltung 59 zugeführt. Im übrigen sind die Konstruktion und die Funktion die gleichen wie bei der oben beschriebenen Anordnung von Fig. 7. Das Ausgangssignal der Flipflopschaltung 59 wird z. B. als Phasenfehler-Korrekturgröße einem Addierer 64 eines Wiedergabetaktoszillators zugeführt, der außer dem Addierer 64 einen Addierer 62 und eine Verriegelungsschaltung 63 umfaßt.
Das Wählersteuersignal an dem Eingang 58d ist ein 1-Bit-Phasenverriegelungs-Diskriminatorsignal, das anzeigt, ob der von der PLL-Schaltung erzeugte Wiedergabetakt mit dem Eingangssignal synchronisiert ist. Während der Verriegelung wird eine kleinere Flankenfehlergröße gewählt, um eine PLL-Funktion zu realisieren, die gegen Störungen resistent und weniger anfällig für die Verriegelung ist und die eine niedrige Fehlerrate und eine stabile PLL-Funktion mit sich bringt. Umgekehrt wird während des asynchronen Betriebs (Fangen) eine größere Flankenfehlergröße gewählt, um einen Betrieb zu erreichen, in welchem die Zeit bis zur Verriegelung kürzer ist und ein rasches Fangen mit dem kleinstmöglichen Risiko einer Pseudoverriegelung erreicht wird. Der kleinere Flankenfehler wird z. B. aus dem 1/4- Dämpfungsglied gewonnen, während der größere Flankenfehler z. B. aus dem 1/2-Dämp fungsglied 58a gewonnen wird. Es ist bequem, die Fehlergröße auf Potenzen von 2 einzustellen, weil dann eine einfache Bitverschiebung genügt.
Anhand von Fig. 23 wird ein konkretes Beispiel für die Gewinnung des Phasenverriegelungs-Diskriminatorsignals (PLL-Verriegelungssignals) im Detail erläutert.
Das Eingangssignal RFin, aus dem Takte extrahiert werden, ist üblicherweise ein digitales Signal ist und enthält irgendwelche Information, so daß dem Signal ein Fehlerkorrekturcode angehängt ist, der eine Fehlererfassung und -korrektur ermöglicht, damit die Information korrekt reproduziert werden kann. Falls der digitale Schaltungsteil 1 sich im Verriegelungszustand befindet und korrekte Takte reproduziert werden, die mit den Wiedergabedaten synchronisiert sind, werden die der Fehlerkorrekturschaltung 2 bei jedem Takt zugeführten Wiedergabedaten geprüft, damit sie mit einer gewissen hohen Wahrscheinlichkeit wiedergegeben werden. Die Fehlerrate von digitalen Vorrichtungen für zivile Anwendungen ist auf Wiedergabe-Bit-Basis z. B. nicht größer als 106.
Wenn umgekehrt die PLL-Schaltung nicht verriegelt ist, sind die Wiedergabedaten so beschaffen, daß die Takte nicht auf Bit für-Bit-Basis zugeordnet sind. Es werden dann Fehler erzeugt, wie Bit-Dropouts oder Bit-Verschiebungen, bei denen ein Bit für zwei Bits gehalten wird. Da Paritätsdaten in dem Fehlerkorrekturcode mit einem Block von zehn bis zu hunderten von Bits (sog. Fehlerkorrekturblock) erzeugt werden, ist ein gegebener Block fehlerfrei, wenn alle Bits des Blocks korrekt sind. Wenn die PLL nicht verriegelt ist, ist es kaum möglich, daß ein Block fehlerfrei ist. Deshalb kann der verriegelte Zustand der PLL erkannt werden, indem man eine geeignete Schwelle setzt, so daß die PLL-Schaltung als verriegelt gilt, wenn fehlerfreie Blöcke mit einer Rate von 2 pro 100 Blöcke auftreten. Es genügt, die Entscheidungsergebnisse, die in Abhängigkeit von dem Fehlerzustand in der Fehlerdetektorschaltung 2 erzeugt werden, als das oben erwähnte Phasenverriegelungs-Diskriminatorsignal (PLL-Verriegelungssignal) zu dem Anschluß 58d der PLL-Schaltung 1 zu übertragen.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt, die lediglich zur Erläuterung dienen. So sind z. B. die Bitzahl (Zahl der Stufen oder Elemente) des Ringoszillators, die Bitzahl des Ausgangssignals der Ringverzögerungszeitmessung, die Zahl der Bits oder Stufen des Schieberegisters oder der Verriegelungsschaltungen zur Erfassung des Flankenpositionssignals oder des Flankendetektorsignals und andere Daten nicht auf die in den oben beschriebenen Ausführungsbeispielen angegebenen Zahlen beschränkt.

Claims

1. Schaltung zur Messung der Flankenzeit eines Eingangssignals mit einem Ringoszillator (30) mit einer ungeraden Zahl von Invertern, die zu einem Ring geschaltet sind,

mit einer Einrichtung (21, 82) zum Detektieren der Flanken eines Eingangssignals (RFin),

mit einer ersten Verriegelungseinrichtung (23) zum Erfassen der Zustände verschiedener Stufen des Ringoszillators in der Zeitlage, in der eine Flanke des Eingangssignals detektiert wird,

mit einer zweiten Verriegelungseinrichtung (27) zum Erfassen der Zustände der betreffenden Stufen des Ringoszillators in der Zeitlage eines Haupttakts und

mit einer Flankenpositionsberechnungseinrichtung (26) zum Vergleichen der von der ersten Verriegelungseinrichtung (23) erfaßten Zustände der betreffenden Stufen des Ringoszillators und der von der zweite Verriegelungseinrichtung (27) erfaßten Zustände der betreffenden Stufen des Ringoszillators und zur Ausgabe der Differenz zwischen diesen Zuständen als Flankenpositionsdetektorsignal (EP).

2. Schaltung zur Messung der Flankenzeit eines Eingangssignals nach Anspruch 1,

bei der die Flankenpositionsberechnungseinrichtung eine dritte Verriegelungseinrichtung (24A) zum Erfassen des Ausgangssignals der ersten Verriegelungseinrichtung (23) in der Zeitlage des Anstiegs des Haupttakts sowie eine vierte Verriegelungseinrichtung (24B) zum Erfassen des Ausgangssignals der ersten Verriegelungseinrichtung (23) in der Zeitlage des Abfalls des Haupttakts aufweist,

und bei der das Ausgangssignal der dritten Verriegelungseinrichtung (24A) und das Ausgangssignal der vierten Verriegelungseinrichtung (24B) ausgewählt werden, wenn die Flanke des Eingangssignals in einem Bereich hohen Pegels des Haupttakts bzw. in einem Bereich niedrigen Pegels des Haupttakts liegt, und das so ausgewählte Ausgangssignal von der Flankenpositionsberechnungseinrichtung (26) mit dem Ausgangssignal der zweiten Verriegelungseinrichtung verglichen wird.

3. Schaltung zur Messung der Flankenzeit eines Eingangssignals nach Anspruch 1 oder 2,

bei der der Ringoszillator (30) aus Inverterelementen (31n) mit variabler Verzögerung aufgebaut ist

und bei der diese Verzögerung in Abhängigkeit von dem Verhältnis der Oszillationsperiode des Ringoszillators zu der Periode des Haupttakts durch Schalten ausgewählt wird.

4. Digitale PLL-Schaltung

mit einer Schaltung zur Messung der Flankenzeit eines Eingangssignals nach einem der vorhergehenden Ansprüche,

ferner mit einer Einrichtung (13, 14, 15) zum Abtasten des Eingangssignals, die ein Flankendetektorsignal (ED) ausgibt, das das Vorhandensein oder Nichtvorhandensein einer Flanke des Eingangssignals in der Zeitlage des Haupttakts anzeigt,

mit einer Wiedergabetaktgeneratoreinrichtung (62, 64) zur Ausgabe von Wiedergabetakten auf der Basis von Phasenfehlerdaten und von Wiedergabetaktperiodendaten,

sowie mit einer Phasenfehlerdetektoreinrichtung (51-59) zum Ermitteln der Phasenfehlerdaten, die den Phasenfehler zwischen den Wiedergabetakten und der Flanke des Eingangssignals auf der Basis des Flankenpositionsdetektorsignals (EP) und des Flankendetektorsignals (ED) repräsentieren, und zum Übertragen der Phasenfehlerdaten zu der Wiedergabetaktgeneratoreinricütung.

5. Digitale PLL-Schaltung nach Anspruch 4, ferner mit einer Wiedergabetaktperiodendetektoreinrichtung (81-85) zum Detektieren der Periodendaten der Wiedergabetakte aus der Wiedergabetaktgeneratoreinrichtung zum Übertragen der Periodendaten zu der Wiedergabetaktgeneratoreinrichtung.

6. Digitale PLL-Schaltung nach Anspruch 4 oder 5, bei der die Phasenfehlerdetektoreinrichtung aufweist:

ein erstes Schieberegister (51), dem das genannte Flankendetektorsignal (ED) zugeführt wird,

eine Fensterschaltung (52) zum Begrenzen des Ausgangssignals des ersten Schieberegisters (51) auf eine Bitzahl, die einer Periode eines Wiedergabetakts entspricht,

eine erste Verriegelungsschaltung (53) zum Erfassen der Bits, die die Flankendetektorsignal durchlaufen haben,

eine Flankenbitpositionsdetektoreinrichtung (54) zum Detektieren des möglichen Auftretens der Flanke des Eingangssignals und von deren Bitposition aus dem von der ersten Verriegelungsschaltung (53) erfaßten Wert,

ein zweites Schieberegister (56), dem das Flankenpositionsdetektorsignal (EP) zugeführt wird,

einen Wähler (57) zum Auswählen eines Ausgangssignals des zweiten Schieberegisters (56), das das Flankenpositionsdetektorsignal (EP) darstellt, für das das Flankendetektorsignal (ED) das Vorhandensein einer Flanke des Eingangssignals anzeigt,

eine zweite Verriegelungsschaltung (53) zum Erfassen des Ausgangssignals des Wählers (57) und

eine Einrichtung (55) zum Erzeugen des Phasenfehlersignals durch Subtrahieren eines einer Nullphasenfehler-Flankenposition entsprechenden Werts von einem aus dem Ausgangssignal der Flankenbitpositionsdetektoreinrichtung (54) und dem von der zweiten Verriegelungsschaltung (53) erfaßten Ausgangssignal des Wählers (57) kombinierten Ausgangssignal.

7. Digitale PLL-Schaltung nach Anspruch 6, die eine Fenstergeneratorschaltung (67) zum Berechnen der Fensterbreite der Fensterschaltung (52) aufweist mit

einer Wähleinrichtung zum Berechnen der Fenstergrenze auf der Eingangsseite des Schieberegisters (51) bis zu einer Innenbitposition und zum Auswählen des dem berechneten Grenzbit entsprechenden Ausgangssignals des zweiten Schieberegisters (56),

einem Komparator zum Vergleichen des Ausgangssignals der Wähleinrichtung und der Innenbitposition der Fenstergrenze und einer Einrichtung, die aus dem Ergebnis des Vergleichs entscheidet, ob das Grenzbit in das Fenster einzubeziehen ist oder nicht, wobei die Fenstergeneratorschaltung (67) ein Signal zur Steuerung der Fensterschaltung (52) erzeugt.

8. Digitale PLL-Schaltung nach Anspruch 6, bei der die Phasenfehlerdetektoreinrichtung aufweist:

ein erstes Schieberegister (51), dem das Flankendetektorsignal (ED) zugeführt wird,

eine Fenstergeneratorschaltung (67) zum Berechnen der Fensterbreite der Fensterschaltung (52),

und ein zweites Schieberegister (56), dem das Flankenpositionsdetektorsignal (EP) zugeführt wird,

wobei die Fenstergeneratorschaltung (67) aufweist:

eine Wähleinrichtung zum Berechnen der Fenstergrenze auf der Eingangsseite des Schieberegisters (51) bis zu einer Innenbitposition und zum Auswählen des dem berechneten Grenzbit entsprechenden Ausgangssignals des zweiten Schieberegisters (56), einen Komparator zum Vergleichen des Ausgangssignals der

Wähleinrichtung und der Innenbitposition der Fenstergrenze und eine Einrichtung, die aus dem Ergebnis des Vergleichs entscheidet, ob das Grenzbit in das Fenster einzubeziehen ist oder nicht, wobei die Fenstergeneratorschaltung (67) ein Signal zur Steuerung der Fensterschaltung (52) erzeugt.