DE69324778T2

DE69324778T2 - Gerät und Verfahren zum Starten eines Mehrprozessorsystems mit einer Global/Lokalspeicherarchitektur

Info

Publication number: DE69324778T2
Application number: DE69324778T
Authority: DE
Inventors: William Rudolph Hardell; James Dodd Henson; Oscar Reid Mitchell
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-10-30
Filing date: 1993-11-01
Publication date: 1999-12-09
Anticipated expiration: 2013-11-02
Also published as: US5448716A; ATE179812T1; JPH06231097A; CA2099413C; CA2099413A1; EP0602791A2; EP0602791A3; EP0602791B1; DE69324778D1

Description

Bezugnahme auf vewandte Anmeldungen

Die vorliegende Erfindung ist mit der ebenfalls anhängigen Europäischen Patentanmeldung Nr. 93308323.0 (IBM-Verzeichnisnr. AT 992 147) mit dem Titel "Apparatus and Method for Steering Spare Bits in a Multiple Processor System" verwandt und weist Miterfinderschaft und denselben Anmelder auf.

Der Erfindung zugrundeliegender allgemeiner Stand der Technik

Die vorliegende Erfindung betrifft allgemein Mehrprozessor- Rechnersysteme. Insbesondere betrifft die Erfindung Systeme und Verfahren, die dazu dienen, ein Mehrprozessorsystem, das durch das Vorhandensein eines gemeinsam benutzten globalen Speichers und einer Vielzahl von Prozessoren, die verhältnismäßig unabhängig voneinander betrieben werden können und über spezifische Rücksetz- und Laderessourcen verfügen, zu laden/zu starten/erneut zu starten/zurückzusetzen.
Systeme, die aus mehreren, aber koordinierten Prozessoren bestehen, wurden zuerst im Zusammenhang mit Großrechnern entwickelt und eingesetzt. In der letzten Zeit hat das Interesse an Mehrprozessorsystemen als Folge der niedrigen Kosten und der hohen Leistungsfähigkeit von Mikroprozessoren mit dem Ziel, die Leistungsfähigkeit von Großrechnern durch die parallele Verwendung von mehreren Mikroprozessoren zu vervielfältigen, stark zugenommen.
Viele verschiedene Architekturen wurden für Mehrprozessorsysteme definiert. Die meisten Konzepte stützen sich auf Grund der Notwendigkeit der Übereinstimmung von Cachespeichern in hohem Maße auf integrierte Architekturen. In diesen Systemen wird die Übereinstimmung der Cachespeicher durch die Verbindung der zu den einzelnen Mikroprozessoren gehörenden Cachespeicher über komplexe Logikschaltungen aufrechterhalten, um eine Übereinstimmung der Daten sicherzustellen, die in den verschiedenen Cachespeichern und im Hauptspeicher widergespiegelt wird.
Ein etwas anderer Ansatz zur Definition der Architektur eines Mehrprozessorsystems stützt sich auf eine verhältnismäßig lose Kopplung der einzelnen Prozessoren auf Hardwareebene, mit der einzigen Ausnahme, dass Schaltlogik den Zugriff auf den gemeinsam benutzen globalen Speicher steuert, und auf die Verwendung von Software zur Verwaltung der Übereinstimmung der Cachespeicher. Eine Architektur, die sich auf softwareverwaltete Cachespeicherübereinstimmung stützt, erlaubt dem Entwickler die Nutzung von bestehender Prozessor-Hardware in höchstmöglichem Umfang, einschließlich der Nutzung von Ressourcen zum Laden/Starten/erneuten Starten/Zurücksetzen, die in die Prozessor-Hardware integriert sind. Diese Unabhängigkeit der Prozessoren eignet sich auf für Mehrprozessorsysteme mit sehr unterschiedlichen Verfügbarkeitsgraden, da diese Unabhängigkeit die Aufrechterhaltung eines kontinuierlichen Systembetriebs bei einem Ausfall oder einer Entnahme von einem oder mehr Prozessoren erleichtert. Die Koordination beim Zugriff auf und die Übereinstimmung mit einem gemeinsam benützten globalen Speicher ist bei dieser Unabhängigkeit der Prozessoren natürlich etwas schwieriger.
Ein grundlegendes Problem, das bei solchen Mehrprozessorsystemen mit spezifischen Prozessoren auftritt, schließt die Koordination zur Durchführung eines systemweiten Hochfahrens ein.
Nicht nur werden die vielen Prozessoren zur Durchführung der spezifischen Startvorgänge entwickelt und konfiguriert, sondern diese Startvorgänge müssen auch die Wirkungen eines gemeinsamen asynchronen Startsignals beinhalten. Das asynchrone Signal wird gewöhnlich vom, Zustand der Stromversorgung abgeleitet. Das Mehrprozessorsystem muss auch über Ressourcen zur Synchronisation der Prozessoren verfügen, die nach einem Haupttakt spezifisch gestartet werden, sowie über Einrichtungen und Verfahren, um die Initialisierung und Prüfung aller Prozessoren sowie des gemeinsam benutzten globalen Speichers sicherzustellen. Dies angesichts eines Fehlers in einem oder mehreren der Prozessoren durchzuführen, kompliziert die Verwaltung des Hochfahrens, da die Verantwortung für den Ladevorgang nicht ständig ausgewählten der Prozessoren zugewiesen werden kann.

Zusammenfassung der Erfindung

Die vorliegende Erfindung stellt ein Verfahren und eine Vorrichtung zum Hochfahren eines Mehrprozessor-Rechnersystems bereit, das einen gemeinsam benutzten globalen Speicher und einen im Prozessor befindlichen lokalen Speicher aufweist, wobei die Vorrichtung folgendes umfasst: Mittel, um mehrere Prozessoren asynchron zu starten; und Mittel, um ein Signal in der Startfolge eines jeden der vielen Prozessoren auf einen Haupttakt zu synchronisieren, wobei das Synchronisationsmittel Rücksetzschaltungen umfasst, um ein allgemein verteiltes Startsignal und Startfolgen von prozessorspezifischen Ressourcen zu synchronisieren, wobei die Rücksetzschaltungen so ausgelegt sind, dass sie taktsynchronisierte Rücksetzsignale verteilen, um sowohl den lokalen Speicher als auch den globalen Speicher zurückzusetzen.
Vorzugsweise definiert die vorliegende Erfindung eine Mehrprozessorarchitektur und ein Betriebsverfahren, bei dem eine Viel zahl von Prozessoren, die getrennte Startressourcen haben, auf ein gemeinsames Startsignal und einen gemeinsamen Haupttakt ansprechen, um nicht nur ihre spezifischen Prozessorressourcen, sondern auch den globalen Speicher auf Systemebene zu laden. Außerdem werden die Aufgaben im Zusammenhang mit einer Architektur gelöst, die ungeachtet eines Fehlers in oder bei Nichtvorhandensein von einem oder mehreren der spezifischen Prozessoren eine Startoperation durchführt.
In einer Ausführungsform schließt die vorliegende Erfindung eine Vorrichtung zum Hochfahren eines Mehrprozessorsystems ein, das sowohl einen im Prozessor befindlichen lokalen als auch einen gemeinsam benutzen globalen Speicher hat, wobei die Prozessoren über spezifische Startmittel verfügen, wobei das System ein Mittel enthält, um ein gemeinsames Startsignal an alle Prozessoren zu erzeugen, ein Haupttaktmittel, um die vielen Prozessoren zu synchronisieren, und ein Mittel, um den lokalen Speicher und den globalen Speicher synchron mit dem Haupttaktmittel und als Antwort auf das gemeinsame Startsignal zu prüfen. In einer anderen Ausführungsform betrifft die Erfindung Verfahren, welche die von der Vorrichtung näher bezeichneten Schritte durchführen.
Eine bevorzugte Ausführungsform der Erfindung schließt eine Vielzahl von Prozessoren ein, die auf spezifische, chipexterne Folgesteuerungseinheiten ansprechen, um die Prozessoren zu starten und zu prüfen. Jeder Prozessor verfügt über einen lokalen Speicher und hat über einen blockierungsfreien Koppelpunktschalter Zugriff auf den gemeinsam benutzten globalen Speicher. Der Zugriff auf den globalen Speicher wird durch eine autarke Speicherzugriffs-Steuereinheit koordiniert, während die Übereinstimmung der Cachespeicher durch Software verwaltet wird. Ein gemeinsames Startsignal wird als Antwort auf den Zustand einer gemeinsamen Stromversorgung erzeugt und über Rücksetz schaltungen auf einen Haupttakt synchronisiert. Die Rücksetzschaltungen synchronisieren und koordinieren auch das Zurücksetzen des lokalen und des globalen Speichers. Die Prüfung des globalen Speichers wird vom ersten Prozessor, der einen angegebenen Zustand in einer Programmladefolge erreicht, durchgeführt, wobei dieser Zustand diesem ersten Prozessor den Zugriff auf den globalen Speicher ermöglicht, während andere Prozessoren von diesem Zugriff ausgeschlossen werden.
Die Vorteile und die Merkmale der Architektur und der Verfahren, auf die sich die vorliegende Erfindung bezieht, werden nach Prüfung der folgenden Beschreibung einer ausführlichen Ausführungsform klarer verstanden und als vorteilhaft erkannt werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein schematisches Blockschaltbild eines Mehrprozessorsystems gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist ein Blockschaltbild, das die in einer Rücksetzschaltung enthaltenen Schaltfunktionen gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 und Fig. 4 veranschaulichen durch Signalformen das Verfahren, nach dem die Schaltung von Fig. 2 arbeitet, um bei zwei verschiedenen Hardware-Startbedingungen einen Rücksetzvorgang und eine Prüfung durchzuführen.

Kurze Beschreibung der bevorzugten Ausführungsform

Fig. 1 veranschaulicht anhand eines schematischen Blockschaltbilds eine Architektur für das Mehrprozessorsystem, auf das sich die vorliegende Erfindung bezieht. In dem System enthalten sind vier Prozessoren, die mit den Bezugszahlen 1 bis 4 gekennzeichnet sind. Ein repräsentatives Beispiel für einen Prozessor ist der Arbeitsplatzrechner RISC System/6000 mit zugehörigem Betriebssystem AIX, die von der IBM Corporation im Handel erhältlich sind. (RISC System/6000 ist ein eingetragenes Warenzeichen der International Business Machines Corporation). Jeder Prozessor enthält eine chipexterne Folgesteuerungseinheit (OCS) 6 und einen Taktgeber 7, die in Erwartung des Beginns des einleitenden Programmladens (IPL), das dazu dient, das Betriebssystem zu laden, den zugehörigen Prozessor gemeinsam einer Folge von Rücksetz- und Prüfbedingungen zyklisch unterwerfen. Sobald die chipexterne Folgesteuerungseinheit 6 ihre Zyklen abgeschlossen hat, wird der herkömmlichen Praxis entsprechend auf den ROM 8 für das einleitende Programmladen (IPL-ROM) zugegriffen, um mit dem Laden des Betriebssystems aus einem nichtflüchtigen Speicher, wie beispielsweise der Festplatte (nicht gezeigt), zu beginnen. Das Mehrprozessorsystem in Fig. 1 zeigt das Vorhandensein von mehreren solcher Prozessoren und ihrer jeweils zugehörigen Startsysteme. Zu jedem Prozessor 1 bis 4 gehört ein entsprechender lokal adressierbarer Speicherblock, der mit den Bezugszahlen 9, 11, 12 und 13 gekennzeichnet ist. Obwohl dies nicht ausdrücklich gezeigt ist, enthält jeder Prozessor auch einen Speicher vom Typ eines Cachespeichers für Befehle sowie für Daten. Wie zuvor erwähnt wurde, wird die Übereinstimmung der Cachespeicher auf eine Art und Weise von Software verwaltet, die nachfolgend beschrieben werden wird.
Der Aufbau eines Mehrprozessorsystems aus einer Vielzahl von spezifischen Prozessorsystemen, einschließlich ihrer zugehörigen Start- und Speicherressourcen, macht die anderen Elemente notwendig. Beispielsweise wird auf der Leitung 14 ein Signal "Spannung in Ordnung" an alle chipexternen Prozessor-Folgesteuerungseinheiten verteilt, um die Startfolge einzuleiten.
Erwartungsgemäß ist das Signal "Spannung in Ordnung" auf der Leitung 14 asynchron zum Haupttaktsignal auf der Leitung 16. Deshalb werden die chipexternen Folgesteuerungseinheiten und der Haupttakt nicht gleichzeitig gestartet. Dieses Synchronisationsproblem wird durch die Tatsache, dass die als Ausführungsbeispiel dienenden chipexternen Folgesteuerungseinheiten 6 oftmals auf ihre eigenen Takte 7 synchronisiert werden, weiter verschärft.
Weitere Ausführungsformen des Mehrprozessorsystems befinden sich in den autarken Semaphoren 17 der autarken Steuereinheit 15, die es der Software ermöglichen, Zugriffe auf die globale Speichermatrix, die allgemein bei 18 gezeigt ist, zu koordinieren. Die autarke Semaphor-Steuereinheit verwendet sperrbare Register vom Typ Semaphor. Die autarke Semaphor-Steuereinheit gestattet nur jeweils einem Prozessor den Erwerb des ausschließlichen Zugriffs auf ein Semaphor-Register. Jedoch können verschiedene Prozessoren gleichzeitig verschiedene Semaphore besitzen, und jeder Prozessor kann zur selben Zeit mehr als ein Semaphor besitzen. Die Software verwendet die Semaphore zur Auswahl der Prozessoren, die auf verschiedene Blöcke des globalen Speichers zugreifen können. Die Software verwendet auch Cachespeicher-Löschzyklen, um die Übereinstimmung des globalen Speichers mit jeweiligen Prozessor-Cachespeichern aufrechtzuerhalten. Der autarke Zähler 19 spielt beim Hochfahrendes Mehrprozessorsystems eine Rolle und wird verwendet, um den Prozessor auszuwählen, der die globale Speichermatrix 18 auf Defekte und dergleichen prüft.
Der blockierungsfreie Koppelpunktschalter 23 verwendet ein verhältnismäßig übliches Konzept, mit dem erden Prozessoren 1 bis 4 den direkten Zugriff auf die gesamte globale Speichermatrix 18 erlaubt, wenn keine Adressenkonflikte vorhanden sind. Die Prozessoren sind dadurch in der Lage, gleichzeitig mit dem globalen Speicher zu kommunizieren.
Die Verwaltung der Startoperation für das Mehrprozessorsystem in Fig. 1 wird über zwei Rücksetzschaltungen, die Rücksetzschaltung RC1 an der Bezugszahl 21 und die Rücksetzschaltung RC2 an der Bezugszahl 22 durchgeführt. Obwohl normalerweise eine einzige Rücksetzschaltung ausreichend wäre, verwendet die Ausführungsform auf Grund von Einschränkungen bei der physischen Chipgröße und um Zeitverschiebungen innerhalb des Systems zu minimieren zwei Rücksetzschaltungen. Die Rücksetzschaltungen 21 und 22 sind über Kreuz gekoppelt, um sicherzustellen, dass beide Teile der globalen Speichermatrix, nämlich die Speicherbänke 0 bis 3 und die Speicherbänke 4 bis 7, weitgehend gleichzeitig zurückgesetzt werden.
Fig. 1 zeigt auch das Vorhandensein von Speichertrennschaltern 26, die zwischen jedem Prozessor und dem Speicherbus, der sich sowohl zum lokalen Speicher als auch zum globalen Speicher erstreckt, zwischengeschaltet sind. Die Speichertrennschalter 26 dienen zum selektiven Entkoppeln der chipexternen Folgesteuerungsaktivitäten der drei Prozessoren, die den globalen Speichertest nicht durchführen. Dadurch wird verhindert, dass fremde Speicherbusaktivitäten den globalen Speicher erreichen, während der globale Speicher gerade von dem einzigen ausgewählten Prozessor geprüft wird.
Die Mehrprozessor-Startoperation des als Ausführungsbeispiel dienenden Systems in Fig. 1 beginnt mit einem asynchron erzeugten Signal "Spannung in Ordnung" auf der Leitung 14. Das asynchrone Signal "Spannung in Ordnung" löst eine Vielzahl von asynchronen und einzeln getakteten. Rücksetzsignalen in den chipexternen Folgesteuerungseinheiten aus, die jedem Prozessor einzeln zugeordnet sind. Die Rücksetzsignale, die von diesen chipexternen Folgesteuerungseinheiten ausgehen, werden in den Rücksetzschaltungen 21 und 22 auf das Haupttaktsignal auf der Leitung 16 synchronisiert, wobei die Rücksetzschaltung 21 die Rücksetzsynchronisation für die Prozessoren 1 und 2 und die Rücksetzschaltung 22 für die Prozessoren 3 und 4 durchführt. Die taktsynchronisierten Rücksetzsignale werden an die jeweiligen Prozessoren übertragen. Von den Rücksetzschaltungen 21 und 22 gehen auch taktsynchronisierte Rücksetzsignale aus, die an die jeweiligen lokalen Speicher 9, 11, 12 und 13 sowie die jeweiligen Teile der globalen Speichermatrix 18 übertragen werden. Auf diese Weise behalten die Prozessoren weitgehend unabhängige Lade- oder Startressourcen, werden unter Verwendung eines Haupttakts aber dennoch auf ein gemeinsames Startsignal vom Typ "Spannung in Ordnung" und auf spezifische Rücksetzsignale synchronisiert.
Jede chipexterne Folgesteuerungseinheit durchläuft im Verlauf der Prüfung ihres zugehörigen Prozessors mehrere Zustände. Zu diesen Zuständen gehören mehrere Rücksetzzyklen, die wieder durch die Rücksetzschaltungen 21 und 22 synchronisiert werden. Jede chipexterne Folgesteuerungseinheit schließt mit dem Laden des Codes für das einleitende Programmladen aus dem ROM 8, wobei dieser Code dann das Laden des Betriebssystems einleitet. In dieser Ausführungsform enthält der Code für das einleitende. Programmladen einen Befehl, der den Prozessor anweist, die Daten im Zähler 19 der autarken Steuereinheit 15 zu lesen. Der Zähler 19 wird beim Einschalten auf null gesetzt und nach jeder Leseoperation des Prozessors erhöht Leseoperationen durch aufeinanderfolgende Prozessoren werden serialisiert, so dass keine zwei Prozessoren denselben Wert lesen. Der Wert 0 weist den Empfangsprozessor darauf hin, dass er nicht nur seinen eigenen lokalen Speicher, sondern auch den gesamten globalen Speicher prüfen muss. Im Gegensatz dazu werden Prozessoren, die Werte ungleich null lesen, angewiesen, nur ihre jeweiligen lokalen, im Prozessor befindlichen Speicher zu prüfen. Das Erfordernis, dass nur ein Prozessor während eines Zeitintervalls den globalen Speicher prüft, ist offensichtlich wichtig, während die Auswahl des ersten Prozessors als des den Zähler lesenden Prozessors auf praktischen Überlegungen beruht. Da die chipexternen Folgesteuerungseinheiten nämlich nicht synchronisiert werden, ist es nicht möglich, vorherzusagen, welcher Prozessor zuerst mit dem einleitenden Programmladen (IPL) beginnen wird. Wenn einer oder mehr Prozessoren funktionsunfähig sind, erfordert das ursprüngliche Entwurfsziel außerdem, dass die System- Startoperation dennoch abgeschlossen wird und dass nur ein einziger Prozessor die Prüfung des globalen Speichers übernimmt.
Nach ausführlicher Betrachtung sollte offensichtlich sein, dass dieses System eine Architektur und ein zugehöriges Betriebsverfahren definiert, wodurch das Hochfahren des Systems ohne Rücksicht auf die asynchrone Form des Auslösesignals, die asynchrone Form der prozessorspezifischen Startfolgen und ohne Rücksicht auf das Vorhandensein oder Nichtvorhandensein von ausgewählten Prozessoren durchgeführt wird. Wenn zum Beispiel der Prozessor und die zugehörigen Ressourcen, die durch den gestrichelten Block 27 in Fig. 1 angegeben sind, funktionsunfähig wären, würden die restlichen drei Prozessoren auf normale Art und Weise ein vollständig funktionsfähiges System starten.
Fig. 2 veranschaulicht schematisch die in eine als Ausführungsbeispiel dienende Rücksetzschaltung integrierte Logik. Die verschiedenen Blöcke sind ihrer Funktion nach gekennzeichnet. Die Haupttaktsignale und die zum Signal "Spannung in Ordnung" gehörenden Netz-Ein-Rücksetz-(POR-)Signale sind zusammen mit den Eingangs- und den Ausgangssignalen gezeigt. Die Quelle, das Ziel und die Art der Eingangs- und Ausgangssignale sind in der Aufschrift der Fig. 3 und 4 angegeben. Die Zeitbeziehungen der verschiedenen Signale sind in den Fig. 3 und 4 darge stellt. Fig. 3 veranschaulicht die Signalformen, wenn das Hardware-Rücksetzsignal bei logisch "0" beginnt. Fig. 4 veranschaulicht andererseits die Zustände der verschiedenen Signale, wenn das Rücksetzen der Hardware bei logisch "1" beginnt.
Die Architektur und das Betriebsverfahren, die von der vorliegenden Erfindung definiert wurden, synchronisieren nicht nur verschiedene, asynchron auftretende Signale vom Typ "Laden" für ein Mehrprozessorsystem, das über einen im Prozessor befindlichen lokalen Speicher und einen gemeinsam benutzten globalen Speicher verfügt, sondern lösen diese Aufgaben mit geringerer Flexibilität. Der Startvorgang wird nämlich mit Prozessoren durchgeführt, die unabhängige Start-Folgesteuerungseinheiten haben, er ermöglicht ein auf den Haupttakt synchronisiertes Zurücksetzen des lokalen und des globalen Speichers und legt einen Prozeß zur Auswahl eines Prozessors fest, um den globalen Speicher zu prüfen. Vor allem lassen sich diese Aufgaben mit einem oder mehreren abgehängten Prozessoren lösen.

Claims

1. Vorrichtung zum Laden eines Mehrprozessor-Rechnersystems, das einen gemeinsam benutzten globalen Speicher (18) und einen im Prozessor befindlichen lokalen Speicher (9, 11, 12, 13) aufweist, die folgendes umfasst:

Mittel, um mehrere Prozessoren (1, 2, 3, 4) asynchron zu starten; und

Mittel, um ein Signal in der Startfolge eines jeden der vielen Prozessoren auf einen Haupttakt zu synchronisieren, wobei das Synchronisationsmittel Rücksetzschaltungen (21, 22) umfasst, um ein allgemein verteiltes Startsignal und Startfolgen von prozessorspezifischen Ressourcen zu synchronisieren, wobei die Rücksetzschaltungen so ausgelegt sind, dass sie taktsynchronisierte Rücksetzsignale verteilen, um sowohl den lokalen Speicher als auch den globalen Speicher zurückzusetzen.

2. Vorrichtung nach Anspruch 1, die des Weiteren folgendes umfasst: Mittel (6, 7), um den globalen Speicher durch einen ersten Prozessor synchron mit dem Haupttakt zu prüfen.

3. Vorrichtung nach Anspruch 2, wobei der erste Prozessor ausgewählt wird, um den globalen Speicher (18) auf der Grundlage, dass der erste Prozessor der erste unter den Prozessoren ist, der eine interne Prüffolge abschließt, zu prüfen.

4. Vorrichtung nach Anspruch 3, die des Weiteren folgendes umfasst: Mittel, um während der Prüfung des globalen Speichers nichtausgewählte Prozessoren vom globalen Speicher abzuhängen.

5. Vorrichtung nach Anspruch 3 oder Anspruch 4, wobei das Mittel zur Prüfung des globalen Speichers unter Verwendung eines ausgewählten Prozessors des Weiteren ein Mittel zur Synchronisation der Rücksetzsignale des globalen Speichers und der Prüfsignale des globalen Speichers auf das Haupttaktmittel umfasst.

6. Vorrichtung nach jedem der vorhergehenden Ansprüche, wobei das Mittel, das dazu dient, mehrere Prozessoren asynchron zu starten, ein Mittel enthält, um jeden Prozessor einzeln zu starten, wobei die asynchrone Startfolge in jedem Prozessor einschließt, dass jeder Prozessor schrittweise eine mehrstufige, einzeln getaktete Taktfolge durchläuft.

7. Verfahren zum Laden eines Mehrprozessor-Rechnersystems, das einen gemeinsam benutzten globalen Speicher und einen im Prozessor befindlichen lokalen Speicher aufweist, welches folgendes umfasst:

asynchrones Starten der vielen Prozessoren (1, 2, 3, 4) und

Synchronisieren eines Signals in einer Startfolge eines jeden der vielen Prozessoren auf einen Haupttakt, einschließlich der Synchronisation eines allgemein verteilten Startsignals und der Startfolgen von prozessorspezifischen Ressourcen unter Verwendung von Rücksetzschaltungen, wobei taktsynchronisierte Rücksetzsignale verteilt werden, um sowohl den lokalen Speicher als auch den globalen Speicher zurückzusetzen.

8. Verfahren nach Anspruch 7, das des Weiteren den folgenden Schritt umfasst: haupttaktsynchrones Prüfen des globalen Speichers durch einen ersten Prozessor.

9. Verfahren nach Anspruch 8, das des Weiteren den folgenden Schritt umfasst: Auswählen von einem der Prozessoren, um den globalen Speicher auf der Grundlage, dass der eine Prozessor der erste unter den Prozessoren ist, der eine interne Prüffolge abschließt, zu prüfen.

10. Verfahren nach Anspruch 9, wobei der Schritt der Prüfung des globalen Speichers durch einen ausgewählten Prozessor des Weiteren die Synchronisation der Prüfsignale und der Rücksetzsignale des globalen Speichers auf den Haupttakt umfasst.

11. Verfahren nach jedem der Ansprüche 7 bis 10, wobei der Schritt des asynchronen Startens der vielen Prozessoren folgendes beinhaltet: einzelnes Starten eines jeden Prozessors, wobei die asynchrone Startfolge in jedem Prozessor eine mehrstufige, einzeln getaktete Startfolge einschließt.