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DE69321276T2 - Halbleiteranordnung mit einem Leitergitter - Google Patents

Halbleiteranordnung mit einem Leitergitter

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Publication number
DE69321276T2
DE69321276T2 DE69321276T DE69321276T DE69321276T2 DE 69321276 T2 DE69321276 T2 DE 69321276T2 DE 69321276 T DE69321276 T DE 69321276T DE 69321276 T DE69321276 T DE 69321276T DE 69321276 T2 DE69321276 T2 DE 69321276T2
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DE
Germany
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bonding
sections
portions
leads
busbars
Prior art date
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DE69321276T
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English (en)
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Inventor
Takayuki Inashiki-Gun Ibaragi-Ken Maeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Description

    HALBLEITER-BAUELEMENT MIT ZULEITUNGEN AUF DEM CHIP GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft ein Halbleiter-Bauelement.
  • Diese Erfindung betrifft insbesondere ein Gehäuse mit der LOC- Struktur (Struktur mit Zuleitungen auf dem Chip).
  • HINTERGRUND DER ERFINDUNG
  • Es gibt im Stand der Technik die LOC-Konfiguration, bei der ein Leiterrahmen als ein Gehäuse zum Abdichten des IC- Chips auf dem IC-Chip angeordnet ist. Dies kann mit Bezug auf die Fig. 10 und 11 erklärt werden.
  • Wie in Fig. 10 dargestellt ist, hat ein DRAM (dynamischer RAM) mit der LOC-Struktur mehrere auf einer geraden Linie im mittleren Abschnitt eines IC-Chips 10 angeordnete Bondkontaktflecke 1. Auf den beiden Seiten der Kontaktfleckspalte befinden sich Leistungsversorgungsleitungen 42, 43, die als Sammelschienen bekannt sind, welche den Leiterrahmen für die LOC-Struktur bilden und aus einer Eisennickellegierung, einer Kupferlegierung oder Kupfer bestehen, sowie mehrere Signalleitungen (Leiterrahmen) 44, 45.
  • Die Sammelschienen 42, 43 sind an eine Leistungsquelle Vss oder Vcc angeschlossen. Andererseits werden die Signalleitungen 44, 45 für Adressen A0 bis A10 sowie CAS, RAS oder andere Signale verwendet.
  • Eine Verbindung zwischen jedem Bondkontaktfleck 1 und jeder Leitung ist durch auf einer Seite (der linken Seite) der Bondkontaktfleckspalte durch Bonddrähte 6, 7 hergestellt, und sie ist auf der anderen Seite von dieser (der rechten Seite) durch Bonddrähte 8, 9 hergestellt. Wie in Fig. 11 explizit dargestellt ist, stehen die Drähte 7, 9, die die Signalleitungen 44, 45 mit dem Kontaktfleck 1 verbinden, über die Sammelschiene 42 bzw. 43 hinaus.
  • Wenn die Drähte 7 und 9 folglich nicht genügend hoch sind, können sie in Kontakt mit den Sammelschienen 42, 43 kommen, und es besteht die Gefahr, daß zwischen den Signalleitungen und den Sammelschienen ein Kurzschluß verursacht wird. Um dieses Problem zu vermeiden, müssen die Drähte 7, 9 hoch genug sein. Dies behindert jedoch das Bemühen, die Dicke des aus Gießharz gebildeten Gehäuses zu verringern.
  • Wie in Fig. 12 dargestellt ist, sind auf dem IC- Chip 10 Bondkontaktflecke BP auf der linken und der rechten Seite in einer Spalte angeordnet. Auf den beiden Seiten jeder Kontaktfleckspalte sind Signalleitungen 3A1 und Sammelschienen 3A2 angeordnet. Die Verbindung durch einen Bonddraht W ist für jede Kontaktfleckspalte auf einer Seite durch Signalleitungen und auf der anderen Seite durch Sammelschienen hergestellt. Folglich stehen die Drähte nicht mehr über die Sammelschienen hinaus, wie oben beschrieben wurde, und der Kurzschluß zwischen den Signalleitungen und den Sammelschienen kann für diesen Leiterrahmen völlig vermieden werden.
  • Für das in Fig. 12 dargestellte Gehäuse können die Signalleitungen 3A1 jedoch nur auf einer Seite bezüglich einer Kontaktfleckspalte angeordnet sein, und die Leistungsfähigkeit ist daher gering, und das Layout ist auch eingeschränkt.
  • Weiterhin wird der Teilungsabstand zwischen den Signalleitungen bei erhöhter Anzahl der Anschlußstifte kleiner, und da ergibt sich eine geringe Toleranz.
  • In EP-A-0 425 775 ist ein in Kunststoff eingekapseltes Halbleitergehäuse offenbart, bei dem verbindende Leiterrahmenelemente zusammen mit einer abdeckenden Masseebene über der Fläche des Bauelements angeordnet sind. Insbesondere ist ein Leiterrahmen mit mehreren Leitern an einer aktiven Hauptfläche eines Halbleiterchips über eine Masseebene in Form einer Mehrschichtstruktur angebracht, die eine isolierte, integriert ausgebildete, gleichmäßige Masseebene aufweist, welche zwischen dem Leiterrahmen und dem Chip positioniert ist und an beide isolierend angeklebt ist. Drähte verbinden Anschlüsse auf der aktiven Hauptfläche des Halbleiterchips mit der Masseebene und mit Selektivleitern des Leiterrahmens.
  • In EP-A-0 272 187 ist ein Kunststoffgehäuse für Hochfrequenz-Halbleiter-Bauelemente offenbart, das eine innere Masseebene aufweist, die mit einem Massering verbunden ist, welcher auf dem verkapselten Halbleiter-Bauelement ausgebildet ist. Die Masseebene weist mehrere Höcker auf, die zwischen angrenzenden Zinken eines Leiterrahmens nach oben vorstehen. Eine Masseebene auf dem Halbleiterchip ist mit den Höckern verbunden, und die Signal-Bondkontaktflecke sind durch Draht- oder Bandbonden mit den Zinken verbunden.
  • Im Dokument PATENT ABSTRACTS OF JAPAN (045), (E-1162) und in JP-A3 250 654 sind ein in Harz eingekapseltes Halbleiter-Bauelement und einer Leiterrahmen offenbart, wobei zum Verhindern einer Rißbildung im Harz am oberen Ende einer inneren Zuleitung zwischen einer Isolierschicht und der inneren Zuleitung wenigstens teilweise dichtendes Harz angeordnet ist.
  • Eine Aufgabe dieser Erfindung besteht darin, ein Halbleiter-Bauelement mit einer Gehäusestruktur vorzusehen, bei dem das Auftreten eines Kurzschlusses zwischen Signalleitungen und Sammelschienen verhindert werden kann, bei dem die Dicke des Gehäuse verringert sein kann und bei dem die Signalleitungen leicht angeordnet werden können, wobei die Verbindung mit hoher Wirksamkeit hergestellt werden kann.
  • Die vorliegende Erfindung sieht ein Halbleiter-Bauelement vor, welches enthält:
  • ein Halbleitersubstrat mit einer Fläche, auf der eine integrierte Schaltung gebildet ist,
  • mehrere auf der Fläche des Halbleitersubstrats an einem zentralen Ort angeordnete Bondkontaktflecke, die nahezu spaltenförmig angeordnet sind,
  • erste und zweite Sammelschienen auf der Fläche des Halbleitersubstrats, die jeweils auf entgegengesetzten Seiten der nahezu spaltenförmigen Anordnung von Bondkontaktflecken angeordnet sind, wobei jede der Sammelschienen mehrere Drahtbondanschlüsse hat und einen Grundflächen-Verdrahtungsabschnitt aufweist, der sich in gerader Linie parallel zur Anordnung der Bondkontaktflecke und in einem Abstand zu dieser erstreckt,
  • mehrere erste und zweite langgestreckte Zuleitungen an der Fläche des Halbleitersubstrats, die innere Zuleitungs abschnitte, die jeweils auf entgegengesetzten Seiten der Anordnung der Bondkontaktflecke angeordnet sind, sowie äußere Zuleitungsabschnitte, die mit den jeweiligen inneren Zuleitungsabschnitten integriert ausgebildet sind und sich vom Halbleitersubstrat nach außen erstrecken, aufweisen,
  • eine zwischen den ersten und den zweiten Sammelschienen und der Fläche des Halbleitersubstrats sowie zwischen den mehreren ersten und zweiten langgestreckten Zuleitungen und der Fläche des Halbleitersubstrats eingefügte erste Isoliereinrichtung,
  • eine erste Gruppe einzelner Anschlußdrähte, die an einem Ende an jeweilige der Bondkontaktflecke und am anderen Ende an jeweilige Drahtbondanschlüsse der ersten und zweiten Sammelschienen angeschlossen sind, und
  • eine zweite Gruppe einzelner Anschlußdrähte, die an einem Ende an jeweilige andere der Bondkontaktflecke und am anderen Ende an jeweilige innere Abschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen angeschlossen sind;
  • dadurch gekennzeichnet, daß jede der Sammelschienen aufweist:
  • mehrere Verzweigungsabschnitte, die integriert mit dem Grundflächen-Verdrahtungsabschnitt ausgebildet sind und sich innerhalb von diesem zur Anordnung der Bondkontaktflecke hin erstrecken, wobei die mehreren Verzweigungsabschnitte im wesentlichen senkrecht zum Grundflächen-Verdrahtungsabschnitt stehen,
  • mehrere Bondanschlußabschnitte, die integriert mit den mehreren Verzweigungsabschnitten ausgebildet sind und diesen entsprechen, wobei jeder der Bondanschlußabschnitte einen der mehreren Drahtbondanschlüsse aufweist,
  • diejenigen der mehreren ersten und zweiten langgestreckten Zuleitungen, die sich über den Grundflächen-Verdrahtungsabschnitt der entsprechenden Sammelschiene erstrecken,
  • eine zweite Isoliereinrichtung, die zwischen den sich kreuzenden der mehreren ersten und zweiten langgestreckten Zuleitungen und dem Grundflächen-Verdrahtungsabschnitt der entsprechenden Sammelschiene angeordnet ist, um die Zuleitungen vom Grundflächen-Verdrahtungsabschnitt elektrisch zu isolieren, denjenigen Drahtbondanschluß von allen Bondanschlußabschnitten, der sich vom Grundflächen-Verdrahtungsabschnitt nach innen zur Anordnung der Bondkontaktflecke hin und gegenüber dem entsprechenden Verzweigungsabschnitt versetzt erstreckt, und
  • die erste und die zweite Gruppe einzelner Anschlußdrähte, die so angeordnet sind, daß keiner der Anschlußdrähte die entsprechende Sammelschiene kreuzt, wenn sie zwischen den jeweiligen Bondkontaktfleck und den jeweiligen Drahtbondanschluß geschaltet sind, soweit die erste Gruppe von Anschlußdrähten betroffen ist, und die zwischen die Bondkontaktflecke und jeweilige innere Abschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen geschaltet sind, soweit die zweite Gruppe von Anschlußdrähten betroffen ist.
  • Die in der begleitenden Zeichnung dargestellten veranschaulichten Ausführungsformen der Erfindung weisen die folgenden Merkmale auf:
  • Die mehreren an den Bondanschlußabschnitt des Leiterrahmens angeschlossenen Bondkontaktflecke sind nahezu spaltenförmig auf der Schaltungsbildungsebene des Halbleiterchips angeordnet;
  • der erwähnte Bondanschlußabschnitt für die mehreren Signalleitungen des Leiterrahmens und der Bondanschlußabschnitt für die mehreren Leistungsversorgungsleitungen sind über einen elektrischen Isolator in der Nähe der erwähnten Bondkontaktfleckspalte und entlang dieser auf den erwähnten Halbleiterchip gebondet;
  • der Hauptabschnitt der erwähnten Leistungsversorgungsleitung erstreckt sich für eine elektrische Isolation von der erwähnten Signalleitung in einer dreidimensionalen gekreuzten Konfiguration;
  • der erwähnte Hauptabschnitt der erwähnten Leistungsversorgungsleitung und der Bondanschlußabschnitt der erwähnten Leistungsversorgungsleitung sind zusammenhängend integriert ausgebildet;
  • die erwähnten verschiedenen Bondanschlußabschnitte und die erwähnten Bondkontaktflecke sind elektrisch miteinander verbunden.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist eine vergrößerte schräge Teilansicht zur Darstellung des Hauptabschnitts des IC-Gehäuses mit der LOC- Struktur gemäß einer Ausführungsform dieser Erfindung.
  • Fig. 2 ist eine Draufsicht zur Darstellung des erwähnten Hauptabschnitts.
  • Fig. 3 ist eine Ansicht eines entlang einer Linie III-III in Fig. 2 vorgenommenen Schnitts.
  • Fig. 4 ist eine Ansicht eines entlang einer Linie IV-IV in Fig. 2 vorgenommenen Schnitts.
  • Fig. 5 ist eine Draufsicht des Hauptabschnitts in dem Zustand, bevor die Sammelschiene in der in den Fig. 1-4 dargestellten Ausführungsform gefaltet wird.
  • Fig. 6 ist eine Ansicht eines entlang einer Linie VI-VI in Fig. 5 vorgenommenen Schnitts.
  • Fig. 7 ist eine vergrößerte teilweise Schnittansicht zur Darstellung eines modifizierten Beispiels auf der Grundlage des in den Fig. 1-6 dargestellten Beispiels.
  • Fig. 8 ist eine teilweise Draufsicht zur Darstellung des Hauptabschnitts des IC-Gehäuses mit der LOC-Struktur gemäß einer anderen Ausführungsform dieser Erfindung.
  • Fig. 9 ist eine vergrößerte schräge Teilansicht zur Darstellung des Hauptabschnitts des IC-Gehäuses mit der LOC- Struktur gemäß einer weiteren Ausführungsform dieser Erfindung.
  • Fig. 10 ist eine Draufsicht zur Darstellung des Hauptabschnitts des IC-Gehäuses mit der LOC-Struktur gemäß einem herkömmlichen Beispiel.
  • Fig. 11 ist eine Ansicht eines entlang einer Linie XI-XI in Fig. 10 vorgenommenen Schnitts.
  • Fig. 12 ist eine Draufsicht zur Darstellung eines Abschnitts des Leiterrahmens mit der LOC-Struktur gemäß einem anderen herkömmlichen Beispiel.
  • Die folgenden Bezugszahlen in der Zeichnung bezeichnen:
  • 1 Bondkontaktfleck
  • 2, 3, 12, 22, 23, 32, 33 Sammelschiene (Leistungsversorgungsleitung)
  • 2a, 3a, 12a, 22a, 23a, 32a, 33a Hauptverdrahtungsabschnitt
  • 2b, 3b, 12b, 22b, 23b, 32b, 33b Verzweigungsabschnitt
  • 2c, 3c, 4a, 5a, 12c, 22c, 23c, 24a, 25a, 32c, 33c Bondanschlußabschnitt
  • 2d, 3d, 4b, 5b, 22d, 23d, 24b, 25b, 32d, 33d Zuleitungsabschnitt
  • 4, 5, 24, 25 Signalleitung
  • 4c Stufenabschnitt
  • 6, 7, 8, 9 Bonddraht
  • 10 IC-Chip
  • 11 isolierendes doppelseitiges Band
  • 15 isolierendes Band oder isolierende Paste
  • 16 Rinne einer Signalleitung
  • 19 Befestigung zum Falten
  • 26 Höckerelektrode
  • CL&sub1;, CL&sub2; Mittellinie
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im folgenden werden Ausführungsformen dieser Erfindung mit Bezug auf die begleitende Zeichnung detailliert erklärt.
  • In den Fig. 1-6 ist eine erste auf einen DRAM angewendete Ausführungsform dieser Erfindung dargestellt.
  • Das Gehäuse weist bei dieser Ausführungsform die oben erklärte LOC-Konfiguration auf. Wie in Fig. 2 dargestellt ist, sind mehrere Bondkontaktflecke 1 in einer Spalte auf einer geraden Linie angeordnet. Die in der Figur dargestellte Konfiguration ist bei Verwendung der Spalte von Bondkontaktflecken 1 als Mittellinie CL&sub1; für die rechte und die linke Seite symmetrisch, wobei sich eine Sammelschiene 2 (für Vss) auf der linken Seite befindet, und wobei sich eine Sammelschiene 3 (für Vcc) auf der rechten Seite befindet. Die Sammelschiene 2 (gleiches gilt für die Sammelschiene 3) besteht aus einem Drahtabschnitt 2a in Form einer geraden Linie, einem Verzweigungsabschnitt 2b (3b), einem Bondanschlußabschnitt 2C (3C) und einem Zuleitungsabschnitt 2d, der an das Ende des Bondanschlusses angeschlossen ist und aus dem IC-Gehäuse herausgeführt ist.
  • Der Bondanschlußabschnitt 2C der Sammelschiene 2 und der Bondanschluß 4a einer Signalleitung 4 sind unter Verwendung eines isolierenden doppelseitigen Bands 11 auf die obere Fläche eines IC-Chips 10 gebondet. In dieser Figur repräsentiert 4b den Zuleitungsabschnitt einer von IC-Chip nach außen führenden Signalleitung 4. Der gleiche Zustand existiert auch für die Sammelschiene 3 und die Signalleitung 5 auf der Seite der Sammelschiene 3. Die Konfiguration ist für das IC-Gehäuse für die obere und die untere Seite bezüglich CL&sub2; als Mittellinie symmetrisch. Eine unterbrochene Linie 12 am Rand repräsentiert den Harzabdichtungsbereich, falls umgossen wird.
  • Der Vorgang des Verbindens der Sammelschienen und der Signalleitungen wird folgendermaßen ausgeführt. Der Bondanschlußabschnitt 2C der Sammelschiene 2 und ein Bondanschluß 4a der Signalleitung 4 werden über Bonddrähte 6, 7 an den Bondkontaktfleck 1 angeschlossen. In ähnlicher Weise werden der Bondanschlußabschnitt 3C der Sammelschiene 3 und ein Bondanschlußabschnitt 5a einer Signalleitung 5 mittels jeweiliger Bonddrähte 8, 9 an den Bondkontaktfleck 1 angeschlossen.
  • Die Bonddrähte 6 und 7 sowie 8 und 9 sind auf der linken oder der rechten Seite der Mittellinie CL&sub1; angeordnet. Wie in Fig. 3, der Ansicht eines entlang der Linie III-III in Fig. 2 vorgenommenen Schnitts, und in Fig. 4, der Ansicht eines entlang der Linie IV-IV in Fig. 2 vorgenommenen Schnitts, dargestellt ist, überschreitet keiner der Drähte die Verdrahtung, wenn der Bondkontaktfleck 1 an den Bondanschlußabschnitt 2C, 4a, 3C oder 5a angeschlossen wird. Folglich besteht keine Notwendigkeit, die Höhe der Drähte 6, 7, 8 und 9
  • zu vergrößern, und es gibt keine Gefahr eines Kurzschlusses. In diesem Beispiel sollte die Form der Sammelschiene beachtet werden. In Fig. 2 ist die vergrößerte schräge Ansicht eines durch die unterbrochene Linie definierten Bereichs I aus Fig. 1 dargestellt, wobei der Verzweigungsabschnitt 2b der Sammelschiene 2 mechanisch um 180º gegenüber der oberen Seite nach links gebogen ist und wobei sich der obere und der untere Abschnitt überlappen, wobei sich dazwischen ein Abstand d befindet.
  • Die Dicke t&sub1; der Sammelschiene 2 und der Signalleitung 4 des Leiterrahmens für die LOC-Struktur beträgt 5 Milli- Zoll oder 8 Milli-Zoll. Wenn t&sub1; 5 Milli-Zoll beträgt, beträgt der Abstand d 3 Milli-Zoll und wenn t&sub1; 8 Milli-Zoll beträgt, ergibt sich Abstand d (im Original nicht angegeben). Hierbei repräsentiert 1 Milli-Zoll 25,4 um. Folglich ist der Hauptverdrahtungsabschnitt 2a der Sammelschiene 2 im Abstand d angeordnet, ohne Kontakt zur Signalleitung 4 herzustellen. Die Dicke des Hauptverdrahtungsabschnitts der Sammelschiene 2a und die Summe der Dicke t&sub2; des Abstands d und der Signalleitung 4 wird 13 Milli-Zoll, wenn t&sub1; 5 Milli-Zoll beträgt.
  • Im in Fig. 11 dargestellten Stand der Technik stehen der höchste Punkt der Schleife der Bonddrähte 7, 9 für die Signaleinrichtung und die Sammelschiene bis zu einer Höhe von 24 Milli-Zoll über die Schaltungsbildungsfläche des IC-Chips vor. Wenn die Dicke der Leiterrahmenplatte, wie oben ausgeführt wurde, 5 Milli-Zoll beträgt und die Dicke des isolierenden doppelseitigen Bands 11 3 Milli-Zoll beträgt, beträgt die Höhe des höchsten Punkts der Sammelschiene über der Schaltungsbildungsoberfläche des IC-Chips andererseits 16 Milli-Zoll. Das heißt, daß die Dicke des aus Gießharz gebildeten Gehäuses erheblich verringert werden kann.
  • Um den Kontakt der Sammelschiene 2a mit dem Signalleitungs-Zuleitungsabschnitt 4b zuverlässig zu verhindern, wird, wie in den Fig. 1, 3 und 4 dargestellt ist, die untere Fläche des Hauptverdrahtungsabschnitts der Sammelschiene 2a mit einem isolierenden Band oder einer isolierenden Paste 15 gebondet. Der Abstand d, der Zwischenraum zwischen dem Hauptverdrahtungsabschnitt 2a und dem IC-Chip 10, der Zwischenraum zwischen den Bondanschlußabschnitten 2c, 4a und dem IC- Chip 10 und andere Zwischenräume werden beim späteren Umgießungsvorgang mit dem dichtenden Harz ausgefüllt. Der dem oben erwähnten Vorgang gleichende Vorgang wird auch für die Sammelschiene 3 ausgeführt.
  • Das Biegen des Verzweigungsabschnitts 2b der Sammelschiene 2 wird so ausgeführt, wie in Fig. 5 dargestellt ist.
  • Der in Form einer flachen Platte mit einem vorgeschriebenen Muster ausgeführte Leiterrahmen wird auf einer Grundfläche (20) angeordnet, wie in Fig. 5 und Fig. 6, der Ansicht eines entlang einer Linie VI-VI in Fig. 5 vorgenommenen Schnitts, dargestellt ist. Daraufhin wird eine plattenförmige Befestigung (19), deren Querschnitt auf einer Seite mit einem halbkreisförmigen Profil versehen ist, in Übereinstimmung mit der Sammelschienen-Biegestellung bezüglich der vorhergehend erwähnten Seite angeordnet, und sie wird dazu verwendet, die Zuleitungsabschnitte (2d), (4b) der Sammelschiene (2) und der Signalleitung (4) zu befestigen. In der Figur ist der Abschnitt der Sammelschiene vor dem Biegen durch eine unterbrochene Linie dargestellt.
  • Wenn die Befestigung (19) so angeordnet ist, daß die Sammelschiene (2) und die Signalleitung (4) auf der Grundfläche (20) befestigt sind, werden der Verzweigungsabschnitt (2b) und der Hauptverdrahtungsabschnitt (2a) daraufhin um 180º gebogen, wie durch den Pfeil dargestellt ist, so daß sie in Kontakt mit der oberen Fläche der Befestigung (19) kommen. Auf diese Weise nimmt die Sammelschiene (2) die durch die durchgezogene Linie angegebene Form an.
  • Wie in den Fig. 1-4 dargestellt ist, werden die Bondanschlußabschnitte (2c), (4a) des Leiterrahmens, der durch das vorhergehend erwähnte Verfahren bearbeitet wurde, durch das isolierende doppelseitige Band (11) auf die obere Fläche des IC-Chips (10) gebondet. Vor dem Bonden wird ein isolierendes Band oder eine isolierende Paste (15) auf den Hauptverdrahtungsabschnitt (2a) der Sammelschiene aufgebracht. Auch für die Sammelschiene (3) wird der gleiche Umgießungsvorgang wie oben vorgenommen. Für die Bearbeitung der Sammelschiene sind kein Schweißen oder andere spezielle Techniken erforderlich. Da sie durch eine einfache Befestigung vorgenommen werden kann, lassen sich geringe Kosten verwirklichen.
  • Fig. 7 ist eine Schnittansicht des vergrößerten Abschnitts des Beispiels mit einer kleineren t&sub2;-Abmessung in Fig. 3 entsprechend Fig. 4. Fig. 7 hat ein höheres Vergrößerungsverhältnis als Fig. 4.
  • In diesem Beispiel sei angenommen, daß die für den LOC-Leiterrahmen verwendete Platte eine Dicke von 5 Milli-Zoll aufweist, daß die Sammelschienen (2a), (2b), (2c), die im vorhergehend erwähnten Beispiel verwendet wurden, durch zuvor erfolgendes teilweises Ätzen im Sammelschienenabschnitt dünner gemacht worden sind als die anderen Abschnitte und daß sie bei einer Dicke von 3 Milli-Zoll als Sammelschiene (12) verwendet werden. In einem Abschnitt der Signalleitung (4) wird ein Vorätzen vorgenommen, um eine Rinne (16) zu bilden, und ein Abschnitt des Sammelschienen-Verzweigungsabschnitts (12b) wird so gebogen, daß sich ein Hauptverdrahtungsabschnitt (12a) auf der Rinne (16) befindet. Daraufhin wird dafür gesorgt, daß ein Abschnitt der unteren Seite des Hauptverdrahtungsabschnitts (12a) und das isolierende Band oder die isolierende Paste (15), das oder die mit diesem verbunden sind, in die Rinne (16) eintreten, und das isolierende Band oder die isolierende Paste (15) kommt in Kontakt mit der unteren Fläche der Rinne (16).
  • Auf diese Weise wird die zwischen der oberen Fläche des Sammelschienen-Hauptverdrahtungsabschnitts (12a) und der unteren Fläche der Signalleitung (4) liegende Abmessung t&sub3; 9 Milli-Zoll und ist kleiner als die Abmessung t&sub2; im vorhergehenden Beispiel.
  • In Fig. 8 ist eine weitere Ausführungsform als eine Modifikation des in den Fig. 1-6 dargestellten Beispiels veranschaulicht.
  • In diesem Beispiel sind Verzweigungsabschnitte (32b), (33b) von Sammelschienen (32), (33) kürzer als der in Fig. 2 dargestellte Verzweigungsabschnitt (2b). Hauptverdrahtungsabschnitte (32a), (33a) befinden sich vorzugsweise näher zur Seite des Bondkontaktflecks (1) als zum Ebenenkrümmungsabschnitt der Signalleitungen (4), (5). Auf diese Weise ist die Stabilität der Hauptverdrahtungsabschnitte (32a), (33a) vor dem Abdichten unter Verwendung von Harz höher als im in Fig. 2 dargestellten Beispiel. In dieser Figur repräsentieren (5b), (32d) und (33d) die Zuleitungsabschnitte. Andere Merkmale sind mit denen aus den Fig. 1-6 identisch.
  • In Fig. 9 ist ein weiteres Anwendungsbeispiel mit weiteren am in den Fig. 1-6 dargestellten Beispiel vorgenommenen Modifikationen dargestellt.
  • In diesem Beispiel ist der Hauptverdrahtungsabschnitt (2a) der Sammelschiene (2) mittels eines isolierenden doppelseitigen Bands (11) auf den IC-Chip (10) gebondet, und der sich in Kontakt mit dem Bondanschlußabschnitt (4a) des Zuleitungsabschnitts (4b) der Signalleitung (4) befindende Abschnitt ist an zwei Stellen gebogen, um einen Stufenabschnitt (4c) zu bilden. Der Zuleitungsabschnitt (4b) ist am Sammelschienen-Hauptverdrahtungsabschnitt (2a) angeordnet, und er weist zu diesem keinen elektrischen Kontakt auf. Um diesen Kontakt zu verhindern, ist das Einfügen eines isolierenden Bands oder einer isolierenden Paste bevorzugt.
  • Auf diese Weise befinden sich die Sammelschiene und die Signalleitungs-Zuleitungsabschnitte (2d), (4b) in der gleichen Höhe bezüglich des IC-Chips (10). Wenn das Gehäuse dementsprechend durch Harz abgedichtet und umgossen wird, wird kein Unterschied im Niveau des Herausführens aus dem Gehäuse gebildet. Dies ist mit den vorhergehend erwähnten Beispielen identisch. Andere sind mit denen aus den in den Fig. 1-6 dargestellten Beispielen identisch.
  • Für den Sammelschienen-Verzweigungsabschnitt (2b) ist der Zuleitungsabschnitt (2d) so angeordnet, daß er sich, statt um 180º gebogen zu sein, vom Hauptverdrahtungsabschnitt (2a) zur oberen rechten Seite erstreckt, und es ist ein dem Stufenabschnitt (4c) der Signalleitung gleichender Stufenabschnitt im Zuleitungsabschnitt (2d) angeordnet. Weiterhin ist der Stufenabschnitt möglicherweise nicht am Zuleitungsabschnitt (2d) gebildet, sondern es kann durch Wählen des Krümmungsradius beim Biegen eine Anpassung bezüglich der Abmessung t&sub2; in Fig. 4 oder der Abmessung t&sub3; in Fig. 7 vorgenommen werden.
  • Diese Erfindung wurde weiter oben mit Bezug auf jeweilige Ausführungsformen erklärt. Es sind jedoch auch andere modifizierte Versionen zulässig, solange die technischen Ideen dieser Erfindung beachtet werden.
  • Beispielsweise ist das Gehäuse dieser Erfindung nicht auf den DRAM (16 MBit, 64 MBit usw.) beschränkt, sondern es kann auch bei verschiedenen anderen Bauelementen verwendet werden.
  • Beim Halbleiter-Bauelement gemäß dieser Erfindung sind der Bondanschlußabschnitt der Leistungsversorgungsleitung und der Bondanschlußabschnitt der Signalleitung entlang der Spalte des Bondkontaktflecks angeordnet und erstreckt sich der Hauptabschnitt der erwähnten Leistungsversorgungsleitung mit einer dreidimensionalen gekreuzten Konfiguration bezüglich der erwähnten Signalleitung mit elektrischer Isolation und ist an den Bondanschlußabschnitt der erwähnten Leistungsversorgungsleitung angeschlossen, und es gibt folglich zwischen dem erwähnten Bondanschlußabschnitt und dem erwähnten Bondkontaktfleck nur die zu ihrer Verbindung verwendete Bondverdrahtung.
  • Selbst wenn die zum Verbinden verwendete erwähnte Bonddrahtschleife nicht angehoben ist, befindet sich der Bonddraht nicht in Kontakt mit dem Hauptabschnitt der Leistungsversorgungsleitung, und es tritt folglich kein Kurzschluß auf. Die Zuverlässigkeit ist daher hoch, und das Bauelement kann dünn gemacht werden.

Claims (7)

1. Halbleiter-Bauelement, enthaltend
ein Halbleitersubstrat (10) mit einer Fläche, auf der eine integrierte Schaltung gebildet ist,
mehrere auf der Fläche des Halbleitersubstrats an einem zentralen Ort angeordnete Bondkontaktflecke (1), die nahezu spaltenförmig angeordnet sind,
erste und zweite Sammelschienen (2, 3; 32a, 33a) auf der Fläche des Halbleitersubstrats, die jeweils auf entgegengesetzten Seiten der nahezu spaltenförmigen Anordnung von Bondkontaktflecken angeordnet sind, wobei jede der Sammelschienen mehrere Drahtbondanschlüsse hat und einen Grundflächen-Verdrahtungsabschnitt (2a, 3a; 32a, 33a) aufweist, der sich in gerader Linie parallel zur Anordnung der Bondkontaktflecke und in einem Abstand zu dieser erstreckt,
mehrere erste und zweite langgestreckte Zuleitungen (4, 5) an der Fläche des Halbleitersubstrats, die innere Zuleitungsabschnitte, die jeweils auf entgegengesetzten Seiten der Anordnung der Bondkontaktflecke angeordnet sind, sowie äußere Zuleitungsabschnitte, die mit den jeweiligen inneren Zuleitungsabschnitten integriert ausgebildet sind und sich vom Halbleitersubstrat nach außen erstrecken, aufweisen,
eine zwischen den ersten und den zweiten Sammelschienen und der Fläche des Halbleitersubstrats sowie zwischen den mehreren ersten und zweiten langgestreckten Zuleitungen und der Fläche des Halbleitersubstrats eingefügte erste Isoliereinrichtung (11),
eine erste Gruppe einzelner Anschlußdrähte (6, 8), die an einem Ende an jeweilige der Bondkontaktflecke und am anderen Ende an jeweilige Drahtbondanschlüsse der ersten und zweiten Sammelschienen angeschlossen sind, und
eine zweite Gruppe einzelner Anschlußdrähte (7, 9), die an einem Ende an jeweilige andere der Bondkontaktflecke und am anderen Ende an jeweilige innere Abschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen angeschlossen sind;
dadurch gekennzeichnet, daß jede der Sammelschienen aufweist:
mehrere Verzweigungsabschnitte (2b, 3b; 32b, 33b), die integriert mit dem Grundflächen-Verdrahtungsabschnitt ausgebildet sind und sich innerhalb von diesem zur Anordnung der Bondkontaktflecke hin erstrecken, wobei die mehreren Verzweigungsabschnitte im wesentlichen senkrecht zum Grundflächen- Verdrahtungsabschnitt (2a, 3a, 32a, 33a) stehen,
mehrere Bondanschlußabschnitte (2c, 3c; 32c, 33c), die integriert mit den mehreren Verzweigungsabschnitten ausgebildet sind und diesen entsprechen, wobei jeder der Bondanschlußabschnitte einen der mehreren Drahtbondanschlüsse aufweist,
diejenigen der mehreren ersten und zweiten langgestreckten Zuleitungen, die sich über den Grundflächen-Verdrahtungsabschnitt der entsprechenden Sammelschiene erstrecken,
eine zweite Isoliereinrichtung (15), die zwischen den sich kreuzenden der mehreren ersten und zweiten langgestreckten Zuleitungen und dem Grundflächen-Verdrahtungsabschnitt der entsprechenden Sammelschiene angeordnet ist, um die Zuleitungen vom Grundflächen-Verdrahtungsabschnitt elektrisch zu isolieren,
denjenigen Drahtbondanschluß von allen Bondanschlußabschnitten, der sich vom Grundflächen-Verdrahtungsabschnitt nach innen zur Anordnung der Bondkontaktflecke hin und gegenüber dem entsprechenden Verzweigungsabschnitt versetzt erstreckt, und
die erste und die zweite Gruppe einzelner Anschlußdrähte, die so angeordnet sind, daß keiner der Anschlußdrähte die entsprechende Sammelschiene kreuzt, wenn sie zwischen den jeweiligen Bondkontaktfleck und den jeweiligen Drahtbondanschluß geschaltet sind, soweit die erste Gruppe von Anschlußdrähten betroffen ist, und die zwischen die Bondkontaktflecke und jeweilige innere Abschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen geschaltet sind, soweit die zweite Gruppe von Anschlußdrähten betroffen ist.
2. Halbleiter-Bauelement nach Anspruch 1, weiter dadurch gekennzeichnet, daß jeder der Bondanschlußabschnitte (2c) der ersten und zweiten Sammelschienen zur Bildung des Drahtbondanschlusses, der sich vom Grundflächen-Verdrahtungsabschnitt (2a) nach innen zur Anordnung der Bondkontaktflecke hin und gegenüber dem entsprechenden Verzweigungsabschnitt versetzt erstreckt, unterhalb des entsprechenden Verzweigungsabschnitts (2b) zurückgefaltet ist.
3. Halbleiter-Bauelement nach Anspruch 1 oder Anspruch 2, weiter dadurch gekennzeichnet, daß die zweite Isoliereinrichtung ein isolierendes Band (15) aufweist, das auf den jeweiligen Grundflächen-Verdrahtungsabschnitten (2a) der ersten und der zweiten Sammelschienen auf deren Oberfläche in der Nähe der einander kreuzenden der mehreren ersten und zweiten langgestreckten Zuleitungen aufgebracht ist.
4. Halbleiter-Bauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß die Zuleitungen (4, 5) aus den mehreren ersten und zweiten langgestreckten Zuleitungen so angeordnet sind, daß sie sich unterhalb des Grundflächen-Verdrahtungsabschnitts der entsprechenden ersten bzw. zweiten Sammelschienen erstrecken.
5. Halbleiter-Bauelement nach Anspruch 4, weiter dadurch gekennzeichnet, daß die inneren Zuleitungsabschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen jeweils mit Rinnen (16) versehen sind, daß
die Grundflächen-Verdrahtungsabschnitte (12a) der ersten und zweiten Sammelschienen jeweils wenigstens teilweise in einer Rinne eines entsprechenden inneren Zuleitungsabschnitts aufgenommen sind, und daß
die zweite Isoliereinrichtung (15) zwischen den Grundflächen-Verdrahtungsabschnitten der ersten und zweiten Sammelschienen und den Böden der jeweiligen Rinnen in den inneren Zuleitungsabschnitten, in denen die Grundflächen- Verdrahtungsabschnitte der ersten und zweiten Sammelschienen aufgenommen sind, angeordnet ist.
6. Halbleiter-Bauelement nach einem der Ansprüche 1 oder 2, weiter dadurch gekennzeichnet, daß sich die Zuleitungen (4, 5) der mehreren ersten und zweiten langgestreckten Zuleitungen über die jeweiligen Grundflächen-Verdrahtungsabschnitte (2a) der entsprechenden ersten und zweiten Sammelschienen erstrecken.
7. Halbleiter-Bauelement nach Anspruch 7, weiter dadurch gekennzeichnet, daß die inneren Abschnitte der mehreren ersten und zweiten langgestreckten Zuleitungen jeweils durch einen Stufenabschnitt (4c) gegenüber dem entsprechenden restlichen Teil der Zuleitungen versetzt sind, daß
die inneren Zuleitungsabschnitte in einer Ebene bezüglich der Drahtbondanschlüsse der Bondanschlußabschnitte der ersten und zweiten Sammelschienen angeordnet sind, und daß
die Abschnitte der mehreren ersten und zweiten Zuleitungen mit Ausnahme der inneren Abschnitte gegenüber diesen in einem erhöhten Niveau angeordnet sind.
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DE (1) DE69321276T2 (de)
SG (1) SG49206A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
EP0594299A3 (de) * 1992-09-18 1994-11-23 Texas Instruments Inc Schaltungsgittereinheit aus mehreren Schichten und Verfahren für integrierte Schaltung.
JP3290869B2 (ja) * 1995-11-16 2002-06-10 株式会社東芝 半導体装置
US6462404B1 (en) 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
US5780923A (en) 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US6144089A (en) 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
JP3063847B2 (ja) * 1998-05-01 2000-07-12 日本電気株式会社 リードフレーム及びそれを用いた半導体装置
JP2000100814A (ja) 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP2009289969A (ja) * 2008-05-29 2009-12-10 Nec Electronics Corp リードフレーム
US8608738B2 (en) 2010-12-06 2013-12-17 Soulor Surgical, Inc. Apparatus for treating a portion of a reproductive system and related methods of use
ITTO20150231A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
JP7070070B2 (ja) * 2018-05-15 2022-05-18 株式会社デンソー 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JPH088330B2 (ja) * 1989-07-19 1996-01-29 日本電気株式会社 Loc型リードフレームを備えた半導体集積回路装置
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2528991B2 (ja) * 1990-02-28 1996-08-28 株式会社日立製作所 樹脂封止型半導体装置及びリ―ドフレ―ム
JPH04348045A (ja) * 1990-05-20 1992-12-03 Hitachi Ltd 半導体装置及びその製造方法
US5206536A (en) * 1991-01-23 1993-04-27 Texas Instruments, Incorporated Comb insert for semiconductor packaged devices
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe
US5563443A (en) * 1993-03-13 1996-10-08 Texas Instruments Incorporated Packaged semiconductor device utilizing leadframe attached on a semiconductor chip
US5545920A (en) * 1994-09-13 1996-08-13 Texas Instruments Incorporated Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity

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