DE69228609T2

DE69228609T2 - Analog/digitalwanlder und herstellungsverfahren

Info

Publication number: DE69228609T2
Application number: DE69228609T
Authority: DE
Inventors: Kantilal Palm Bay Fl 32907 Bacrania; Cong In Santa Clara Ca 95051 Chi; Michael David Sebastian Fl 32958 Church; Gerald M. Melbourne Fl 32904 Cotreau; Glenn Alan Merritt Island Fl 32952 Dejong; Gregory James Indialantic Fl 32903 Fisher; John Thomas Satellite Beach Fl 32937 Gasner; Akira Palm Bay Fl 32905 Ito; Jeffrey Michael Palm Bay Fl 32907 Johnston; Ken Richard Palm Bay Fl 32909 King; David Mountaintop Pa 18707 Kutchmarick; Choong-Sun Palm Bay Fl 32909 Rhee; David Wayne Melbourne Beach Fl 32904 Riemer
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1991-10-30
Filing date: 1992-10-29
Publication date: 1999-07-22
Anticipated expiration: 2012-10-30
Also published as: EP0610430A1; EP0901058A1; WO1993009599A3; DE69228609D1; JPH07502868A; WO1993009599A2; EP0610430B1

Description

Technisches Gebiet

Die vorliegende Erfindung bezieht sich auf elektronische Halbleitervorrichtungen und Herstellungsverfahren, und insbesondere integrierte Schaltkreise mit Unterschaltkreisisolation, Verfahren der Isolation bei einem integrierten Schaltkreis und Herstellungsmethoden für integrierte Schaltkreise.

Hintergrund und Zusammenfassung der Erfindung

Die digitale Verarbeitung und Übertragung von elektrischen Signalen ist selbst für im wesentlichen analoge Informationen alltäglich geworden. Beispiele erstrecken sich von digitalen Handvoltmetern bis zu dem in den sechziger Jahren beginnenden Übergang des öffentlichen Langstreckentelefonnetzes von analoger Übertragung zur pulscodemodulierten (PCM) Digitalübertragung. Die Anwendung von digitalen Verfahren auf analoge Informationen erfordert eine Analog-Digital(A/D)-Umwandlung, und die Linearität, die Auflösung und Geschwindigkeit einer solchen Umwandlung hängt von der Anwendung ab. Beispielsweise verlangen digitale Voltmeter eine A/D-Umwandlung mit guter Linearität und Auflösung (18 Bits), die aber langsam sein kann (1 Hz); hingegen verlangen Videoanwendungen eine hohe Geschwindigkeit (30 Millionen Abfragen und Umwandlungen pro Sek.), erlauben aber eine geringe Auflösung (8 Bits) und eine schlechte Linearität. Dazwischenliegende Anforderungen von 12-Bit-Auflösung, guter Linearität und 3 Msps (million samples per second, Millionen Abfragen pro Sek.) Geschwindigkeit, treten bei Anwendungen wie der medizinischen Abbildung mit Ultraschall, Steuerung von Robotern, Hochgeschwindigkeitsdatenerfassung, Prozeßsteuerung, Analyse von Radarsignalen, Plattenlaufwerkskopfsteuerung, Schwingungsanalyse, spektrale Wellenformanalyse usw. auf. Die Vielkanal-Informationserfassung mit Gruppen (arrays) von A/D-Umsetzern führt zu einem anderen Erfordernis: eine kleine Unsicherheit der Öffnungszeit (aperture jitter), so daß der Gleichlauf der Kanäle erhalten werden kann.
Wohlbekannte Arten von A/D-Umsetzern umfassen den Umsetzer mit aufeinanderfolgenden Näherungen, der eine digitale Ausgabe durch eine Folge von Versuchs- und Irrtums-Schritten unter Verwendung eines Digital-Analog-Umsetzers (DAC) erzeugt, und den Parallelumsetzer (flash converter), der ein Eingangssignal gleichzeitig mit mehreren Bezugniveaus vergleicht und eine digitale Darstellung des am nächsten liegenden Bezugsniveaus in einem Schritt ausgibt. Der Umsetzer mit aufeinanderfolgenden Näherungen liefert eine hohe Auflösung und Linearität, aber mit einer geringen Umwandlungsgeschwindigkeit, und der Parallelumsetzer liefert eine hohe Geschwindigkeit auf Kosten von Auflösung und Linearität. Man beachte, daß ein Parallelumsetzer mit einer n-Bit-Auflösung typischerweise einen Spannungsteiler mit 2n Abgriffen und 2n Vergleichern hat, und dies wird bei einer hohen Auflösung unhandlich. Hierzu siehe jedoch die gleichlaufende U. S.-Patentanmeldung 696 241, angemeldet am 6. Mai 1991 und dem Anmelder der vorliegenden Anmeldung zugeschrieben. Einen Kompromiß zwischen diesen beiden Typen stellt der Zweischritt-Parallel-A/D-Umsetzer dar, der eine erste grobe Parallelumsetzung verwendet, um die höchstwertigsten Bits zu finden, und dann ein analoges Signal aus der ersten Parallelausgabe rekonstruiert und dieses von dem Eingabesignal abzieht, um ein Fehlersignal zu erzeugen, aus dem eine zweite Parallelumsetzung die niedrigstwertigen Bits finden kann. Im allgemeinen siehe Grebene, "Bipolar and MOS Analog Integrated Circuit Design" (Wiley-Interscience 1984), Seite 871. Im allgemeinen ist es wünschenswert, daß A/D-Umsetzer eine noch höhere Geschwindigkeit und Auflösung mit niedrigerem Rauschen verknüpfen.
Für verschiedene Halbleitervorrichtungen verwendete Herstellungsverfahren umfassen die Kombination von bipolaren Transistoren mit CMOS-Transistoren (BiCMOS), wobei analoge Teile des integrierten Schaltkreises bipolare Transistoren wegen ihres geringen Rauschens verwenden und digitale Teile CMOS-Transistoren während ihrer hohen Packungsdichte verwenden. Siehe beispielsweise R. Haken et al., "BiCMOS Processes for Digital and Analog Divices", Semiconductor International 96 (Juni 1989). Jedoch werden verbesserte BiCMOS-Herstellungsverfahren benötigt, um höhere Geschwindigkeit und Auflösung mit niedrigerem Rauschen in einem monolithischen Schaltkreis zu erlangen.
In den Patentzusammenfassungen von Japan (Patent Abstracts of Japan), vol. 13, n. 220 (E-762) (3568) vom 23. Mai 1989 ist eine integrierte Halbleitervorrichtung offenbart, die logische (d. h. digitale) Schaltkreise verschiedener Logikpegel auf demselben Chip hat. Diese logischen Schaltkreise werden durch eine Netzzufuhr mit demselben Potential betrieben. Dieses Dokument zeigt nicht ein Halbleitersubstrat eines ersten Leitertyps mit einem Unterschaltkreisbereich eines Leitertyps des Gegentyps. Außerdem offenbart dieses Dokument nicht oder schlägt nicht vor, digitale Vorrichtungen in einer epitaktischen Schicht oberhalb des Substrats und oberhalb des Unterschaltkreisbereiches zu bilden, während analoge Vorrichtungen in der epitaktischen Schicht oberhalb des Substrats und von dem Unterschaltkreisbereich beabstandet gebildet werden. Außerdem offenbart dieses Dokument nicht, daß die analogen Vorrichtungen zwischen Netzspannungen V1 und V3 betrieben werden, wobei die Größe V1-V3 größer als die Größe V1-V2 ist, welches die Netzspannungen sind, bei denen die digitalen Vorrichtungen arbeiten. Schließlich offenbart dieses Dokument nicht oder schlägt nicht vor eine Isolationsstruktur, die den Rand des Unterschaltkreisbereiches abgrenzt.
In Electronics Nr. 16, August 1983, Seiten 136-140, ist ein Schutzring um eine einzelne MOS-Vorrichtung offenbart, der dazu dient, unerwünschtes Sperren zu verhindern. Dieses Dokument zeigt alle n- und p-Bereiche in der Oberfläche der Vorrichtung. Keiner der in diesem Dokument gezeigten Bereiche ist eine vergrabene Schicht, die sich unterhalb und zwischen den Analogvorrichtungen und den Digitalvorrichtungen befindet. Ferner stuft dieses Dokument Schutzringe so ein, daß sie die Chipfläche wesentlich erhöhen und nicht immer gut arbeiten (Seite 140, rechte Spalte, vorletzter Absatz).
Die vorliegende Erfindung befaßt sich nicht mit unerwünschtem Sperren einer einzelnen Vorrichtung, sondern befaßt sich eher mit der Unterdrückung von Rauschen in Vorrichtungen, die mit einem gemischten Signal (digital und analog) arbeiten. Solche Rauschsignale stammen üblicherweise von Minoritäts-Ladungsträgern, die die wahren analogen und digitalen Signale verfälschen.
Gegenüber dem zitierten Stand der Technik löst die vorliegende Erfindung das Problem des Verfälschens von Signalen durch Trennen der analogen Bauelemente von den digitalen Bauelementen durch Isolationsstrukturen in einem integrierten Schaltkreis, wie er durch die Ansprüche definiert ist.
Die vorliegende Erfindung stellt einen integrierten Schaltkreis mit Unterschaltkreisisolation bereit, ein Verfahren zur Isolation bei einem integrierten Schaltkreis und ein Verfahren zur Herstellung eines integrierten Schaltkreises mit Unterschaltkreisisolation, so wie in den Ansprüchen abgegrenzt.

Kurze Beschreibung der Zeichnungen

Die vorliegende Erfindung wird unter Bezug auf die begleitenden Zeichnungen beschrieben, die aus Klarheitsgründen schematisch sind.
Die Fig. 1 und 2 zeigen Anwendungen einer bevorzugten Ausführungsform eines Analog-Digital-Umsetzers, der geeignet ist, als integrierter Schaltkreis gemäß der vorliegenden Erfindung hergestellt zu werden;
Fig. 3 ist ein funktionelles Block-Schaltkreisschaubild der vorliegenden Erfindung;
die Fig. 4 und 5 sind Fluß- und Zeitablaufsschaubilder der bevorzugten Ausführungsform;
Die Fig. 6-57 veranschaulichen zahlreiche Bauelemente eines Analog-Digital-Umsetzers, der geeignet für die Herstellung als integrierter Schaltkreis gemäß der vorliegenden Erfindung ist.
Die Fig. 6-8 zeigen Aspekte des Abtast-Halteglieds der bevorzugten Ausführungsform;
die Fig. 9-22 zeigen Aspekte des Parallelumsetzers der bevorzugten Ausführungsform;
die Fig. 23a - 30 zeigen Aspekte des Digital-Analog-Umsetzers der bevorzugten Ausführungsform;
die Fig. 31-37 zeigen Aspekte eines Fehlerverstärkers der bevorzugten Ausführungsform;
die Fig. 38 und 39 zeigen Aspekte der Fehlerkorrektur bei der bevorzugten Ausführungsform;
die Fig. 40-44 zeigen Aspekte des Ausgangs-Pufferspeichers der bevorzugten Ausführungsform;
die Fig. 45-49 zeigen Aspekte des Zeitablaufssteuerglieds der bevorzugten Ausführungsform;
die Fig. 50 und 51 zeigen Aspekte des Zurücksetzens der Netzspannungseinschaltung der bevorzugten Ausführungsform;
die Fig. 52a - 57 zeigen Aspekte des Bezugsspannungserzeugers der bevorzugten Ausführungsform;
die Fig. 58a - d sind Layouts für einige Bauelemente der bevorzugten Ausführungsform;
die Fig. 59a - h sind Profile für einige Bauelemente der bevorzugten Ausführungsform;
die Fig. 60-80 sind Querschnittsaufrisse von Schritten des Herstellungsverfahrens gemäß der bevorzugten Ausführungsform; die Fig. 81-85 zeigen Aspekte des Schutzes gegen elektrostatische Entladung bei der bevorzugten Ausführungsform;
die Fig. 86 und 87 zeigen Aspekte der Isolationsstruktur der bevorzugten Ausführungsform;
die Fig. 88-96 zeigen Aspekte von alternativen Ausführungsformen; und
Fig. 97 veranschaulicht einen Kompromiß zwischen Zeit und Temperatur.

Beschreibung der bevorzugten Ausführungsformen

Die Fig. 1 stellt schematisch ein Ultraschallanalysesystem 100 dar, das umfaßt: einen Schallerzeuger 102, einen Schalldetektor 104, einen ersten Analog-Digital-Umsetzer 106 gemäß einer bevorzugten Ausführungsform, der für die Herstellung als integrierter Schaltkreis gemäß der vorliegenden Erfindung geeignet ist, einen digitalen Signalverarbeiter 108 und einen Bildschirm 110. Das System 100 erzeugt hochfrequente (100 kHz)-Schallwellen, die das Objekt 120 durchdringen, und diese Wellen werden von inneren Strukturen des Objekts 120 reflektiert, um durch den Detektor 104 erfaßt zu werden. Der Umsetzer 106 wandelt das detektierte Analogsignal in eine digitale Form zur Signalverarbeitung durch den digitalen Signalverarbeiter 108 um, und der Bildschirm 110 stellt die Ergebnisse auf einer Mattscheibe dar. Das mechanische Rastern des Schallerzeugers 102 und -detektors 104 über die Oberfläche des Objekts 102 liefert eine Information über die Reflektion, um so ein Bild der inneren Struktur zu rekonstruieren. Die Verwendung des Systems 100 für eine humanmedizinische Diagnose oder Analyse erfordert eine relativ hochschnelle Betriebsweise zur Annehmlichkeit des Patienten und eine relativ hohe Auflösung für die Bildrekonstruktion.
Der Umsetzer 106 ist ein 12-Bit-Umsetzer (untergeordnet, -halbparallel oder Zwei-Schritt-) mit einer digitalen Fehlerkorrektur, der einen analogen Eingang im Bereich von -2,5 V bis +2,5 V mit einer Abtastrate von 3 Msps (million samples per second, Millionen Abfragen pro Sek.) abtastet, und mit einer Eingangsbandbreite von 30 MHz. Eine 12-Bit-Auflösung hat zur Folge, daß das niedrigwertigste Bit des Ausgangs einem Eingabebereich von 1,22 mv entspricht. Eine Eingangsbandbreite von 30 MHz bedeutet, daß der Umsetzer 106 Bildsignale verfolgen kann, und daß eine Gruppe (array) von Umsetzern 106 mit sequentiellem Takten eine Bildschirmdaten-Digitalisierung liefern kann; siehe Fig. 2, die n Umsetzer 106 zeigt, die durch sequentielle Befehle UMS1, UMS2, ... UMSn getaktet werden. Diese Gruppe erzeugt eine wirksame Abtastfrequenz von 3n MHz.
Der Umsetzer 106 arbeitet über einen Temperaturbereich von -55ºC bis +125ºC mit einem integralen und differentiellen Linearitätsfehler und einem Skalenwertfehler von ungefähr oder weniger als 1 Bit. Der Umsetzer 106 verwendet eine Kombination von bipolaren und CMOS-Vorrichtungen (BiCMOS), zusammen mit Polysilicium- Polysilicium-Kondensatoren und Nickel-Chrom-Dünnfilmwiderständen mit Laserabstimmung. Die Länge der meisten CMOS-Gates beträgt ca. 1 um, und die von NPN-Emittern etwa 2 um bis 3 um, wobei mehrere Bauelemente parallel verlaufen, um größere Emitterbereiche zu erhalten. Angepaßte Bauelemente können außerdem geteilt und in symmetrischen Anordnungen entworfen werden, um das thermische Gleichgewicht und die thermische Unempfindlichkeit zu unterstützen.

Überblick über Umsetzer

Fig. 3 ist ein funktionelles Blockschaubild des Umsetzers gemäß der ersten bevorzugten Ausführungsform, der im allgemeinen durch die Bezugszahl 300 bezeichnet wird, und der einen Eingangsanschluß 302 für analoge Signale umfaßt, ein Abtast-Halteglied (sample-and-hold, S/H) 304, einen 7-Bit-Parallel-Analog-Digital- Umsetzerblock 306, einen Auffangspeicher 308 für höchstwertige Bits (most-significant-bits, MSB) 308, einen 7-Bit-Digital-Analog-Umsetzerblock 310 (der D/A-Umsetzer wird auf eine Genauigkeit von mehr als 14 Bits abgestimmt), einen Fehlerverstärker 312, einen Auffangspeicher 314 für niedrigstwertige Bits (least- " significant-bits, LSB), einen Subtrahierer 316, einen Fehlerkorrekturblock 318, einen Ausgangspufferspeicher 320, einen Ausgangsanschluß 322, einen Block 324 für Bereichsüberschreitung/- unterschreitung (overflow/underflow, OF/UF), einen Bezugsspannungsblock 326 mit einem Ausgabeanschluß 328, einen Zeitablaufssteuerungs- und Oszillatorblock 330, einen Eingangsanschluß 332 für den Umsetzungsbefehl und einen analogen Schalter 334. Der Umsetzer 300 ist ein Zweischritt-Unterordnungs-Analog-Digital- Umsetzer, der denselben 7-Bit-Parallelumsetzer sowohl für die MSB- als auch für die LSB-Umsetzungen verwendet. Bei der Korrektur von Bauelementfehlern wird auf den Überlapp zwischen MSB und LSB zurückgegriffen. Die 12-Bit-Ausgabe verwendet eine Zweierkomplementdarstellung von negativen Zahlen, eine Eingabe von 0 V führt somit zu einer Ausgabe von 1000 0000 0000, eine Eingabe von -1,22 mv ergibt eine Ausgabe von 0111 1111 1111, und eine Ausgabe von -2,5 V ergibt 0000 00000000. Eine Eingabe von +1,22 mv ergibt eine Ausgabe von 1000 0000 0001, und eine Eingabe von +2,5 V ergibt 1111 1111 1111.

Zusammenfassung der Betriebsweise

Fig. 4 ist ein Flußschaubild für eine Umwandlung durch den Umsetzer 300, und Fig. 5 ist ein Zeitablaufsschaubild (in Nanosekunden) für den Fluß der Umwandlung, bei dem im wesentlichen wie folgt vorgegangen wird. Eine Abstiegsflanke der Eingabe für den Umsetzungsbefehl (UMS) beim Anschluß 332 startet den Umsetzungs prozeß; siehe das untere Feld von Fig. 5. Unmittelbar vor dem UMS-Befehl verfolgte das Abtast-Halteglied 304 die Eingabe Vein(t) am Anschluß 302, der analoge Schalter 334 verband den Ausgang des Abtast-Halteglieds mit dem Parallelumsetzer 306, die Vergleicher und Codierer des Parallelumsetzers 306 folgten der Ausgabe des Abtast-Halteglieds 304 (die idealerweise Vein(t) ist), aber ohne ein Sperren, der Digital-Analag-Umsetzer 310 hielt wegen einer unveränderten Eingabe am Wert 0 V fest, und der Fehlerverstärker 312 war auf einer Ausgabe von 0 V verriegelt. Der UMS-Befehl zum Zeitpunkt to schaltet das Abtast-Halteglied 304 in den Haltemodus mit einer festen Ausgabe, die Vein(to) ist. Dieses Schalten erfordert eine Beruhigungszeit von etwa 30 Nanosekunden (ns) wegen der Ladungszufuhr durch den Schalter; siehe den HLDSTTL-Puls im zweiten Feld von unten von Fig. 5. Aus Gründen der Einfachheit wird Vein(to) Vein genannt. Am Ende des HLDSTTL-Pulses steigt das Signal des ersten Parallelumsetzertakts FLASH1, um die Vergleicher des Parallelumsetzers 306 zu verriegeln, die die im wesentlichen konstante Ausgabe Vein des Abtast-Halteglieds 304 verfolgt haben. Die Vergleicher geben idealerweise eine Quantisierung von Vein in den Codierer ein, der diese Quantisierung als 7-Bit-Zahl codiert hat; siehe den FLASH1-Puls in Fig. 5 im dritten Feld von unten. Um nach 28 ns das Einpendeln der Verriegelungsschaltung des Parallelumsetzers 306 zu ermöglichen, fällt der FLASH1-Puls nach unten, um die 7-Bit-Ausgabe in dem MSB-Auffangspeicher 308 zu speichern (nicht in Fig. 4 gezeigt, aber in den digitalen Subtrahierer und die Fehlerkorrektur eingebaut). Diese 7-Bit-Ausgabe ist die binäre Codierung der quantisierten Form des Eingabesignals Vein mit Quantisierungsniveaus, die etwa um 39 mv getrennt sind. Weil die 12-Bit-Endausgabe des Umsetzers 300 eine binäre Codierung der quantisierten Form von Vein mit Quantisierungsniveaus ist, die um 1,22 mv (39 mv geteilt durch 32) getrennt sind, trägt diese 7-Bit-Ausgabe nur zu den sieben höchstwertigen Bits der 12-Bit- Endausgabe bei. Man beachte, daß eine Ausgabe von 0000000 von dem Parallelumsetzer 306 einem Eingabesignal von ungefähr -2,5 V entspricht, während ein Eingabesignal von ungefähr 0 V zu einer Ausgabe von 1000000 führt, und eine Eingabe von etwa +2,5 V ergibt eine Ausgabe von 1111111.
Danach erfüllt die Anstiegsflanke des 80 ns langen Digital- Analog-Umsetzer-Abklingpulses (digital to analog settling pulse, DACSTTL im vierten Feld von unten in Fig. 5) drei Aufgaben: (1) Die 7-Bit-Ausgabe des Parallelumsetzers 300, die in dem MSB-Auffangspeicher 308 abgelegt ist, wird in den Digital-Analog-Umsetzer 310 eingegeben, der die Quantisierung von Vein aus den 7 Bits rekonstruiert, wobei diese Rekonstruktion unten als Vrq bezeichnet ist. (2) Die Ausgabe des Parallelumsetzers 306 wird in den Subtrahierer 316 gegeben, der einen festen 7-Bit-Code hinzuaddiert, um einen Ausgleich für den bipolaren Modus des Betriebs und der Fehlerkorrektur zu liefern. Und (3) der analoge Schalter 334 wird geschaltet, um den Ausgang des Fehlerverstärkers 312 mit dem Eingang des Parallelumsetzers 306 zu verbinden. Danach beginnt die Ausgabe des Digital-Analog-Umsetzers 310, auf ihren endgültigen Wert Vrq einzuschwenken und führt eine Eingabe von dem Fehlerverstärker 312 zu, der jedoch für ca. 10 ns verriegelt bleibt, um Rauschen und Sättigungsprobleme zu vermeiden. Während der verbleibenden 70 ns des DACSTTL-Pulses schwingt der Digital- Analog-Umsetzer 310 auf seine Endausgabe Vrq ein, und der Fehlerverstärker 312 verstärkt den Unterschied zwischen Vein und Vrq um einen Faktor 32. Das bedeutet, daß der Fehlerverstärker 312 den Quantisierungsfehler um 32 verstärkt; siehe den linken mittleren Teil der Fig. 4.
Der zweite Umwandlungsschritt beginnt am Ende des DACSTTL-Pulses: Der Parallelumsetzer 306 hat die Ausgabe des Fehlerverstärkers 312 verfolgt, der sich auf den verstärkten Quantisierungsfehler eingependelt hat, und die Anstiegsflanke des zweiten Parallelumsetzerpulses (FLASH2 in Fig. 5 im fünften Feld von unten) verriegelt die Vergleicher des Parallelumsetzers 306. Die Abstiegsflanke von FLASH2 bewirkt 28 ns später, daß die codierte quantisierte Form des verstärkten Quantisierungsfehlers in dem LSB-Auffangspeicher 314 abgelegt wird, welcher die beiden höchstwertigen Bits dem Fehlerkorrekturblock 318 zuführt. Da der Verstärkungsfaktor nur 32 ist, während eine 7-Bit-Umwandlung einen Faktor von 128 nahelegen würde, überlappen die höchstwertigen Bits der zweiten Umwandlung mit den niedrigstwertigen Bits der ersten Umwandlung.
Wenn die Bauteile des Umsetzers 300 fehlerfrei wären, so würde sich die Gesamtumwandlung wie folgt verhalten. Die erste Parallelumwandlung teilt Vein auf in
Vein = Vq + (Vein - Vq),
wobei Vq die quantisierte Form von Vein ist, mit Quantisierungsniveaus, die um ca. 39 mv getrennt sind, und (Vein - Vq) ist der erste Quantisierungsfehler. Die 7-Bit-Ausgabe in dem MSB-Auffangspeicher codiert Vq. Der Digital-Analog-Umsetzer 310 rekonstruiert Vq aus den 7 Bits in dem MSB-Auffangspeicher 308 fehlerfrei; das bedeutet, daß Vrq gleich Vq ist. Danach teilt die zweite Parallelumsetzung den verstärkten ersten Quantisierungsfehler 32 (Vein - Vq) als
32 (Vein - Vq) = Wq + [32(Vein - Vq) - Wq],
wobei Wq die quantisierte Form von 32(Vein - Vq) ist. Wieder sind die Quantisierungsniveaus um etwa 39 mv getrennt, und [32(Vein - Vq) - Wq] ist der zweite Quantisierungsfehler. Die 7-Bit-Ausgabe in dem LSB-Auffangspeicher codiert Wq. Somit ist die quantisierte Endausgabe Vq + Wq/32, wobei Vq grob die höchstwertigen Bits und Wq/32 die niedrigstwertigen Bits erzeugt. Die kombinierte Wirkung der zweiten Parallelumwandlungen ist es daher, Vein zu teilen als
Vein = Vq + Wq/32 + [32 (Vein - Vq) - Wq] /32.
Das bedeutet, daß der gesamte Quantisierungsfehler der zweite Quantisierungsfehler geteilt durch 32 ist; der Gesamtquantisierungsfehler ist höchstens 39 mV/32, also gleich 1,22 mv.
Der Fehlerkorrekturblock 318 korrigiert jeden dynamischen Fehler (innerhalb der Toleranz), der durch die beschränkte Genauigkeit der Linearität des Parallelumsetzers 306 während des ersten Umwandlungsschritts bewirkt ist; die beiden höchstwertigen Bits der zweiten Umwandlung überlappen mit den beiden niedrigswertigen Bits der ersten Umwandlung und liefern die Grundlage für die Korrektur. Der Fehlerkorrekturblock 318 liefert die sieben höchstwertigen Bits, und der LSB-Auffangspeicher 314 liefert die fünf niedrigstwertigen Bits an den 12-Bit-Ausgabe-Pufferspeicher 320, der die Bits an Ausgabeanschluß 322 zugänglich macht. Die Fehlerkorrektur und das Laden des Ausgabespeichers 320 verbrauchen ca. 20 ns; siehe den LOADOP-Puls in Fig. 5 im sechsten Feld von unten. Dadurch wird die Gesamtumwandlung abgeschlossen; und wenn UMS niedrig bleibt, beginnt eine neue Erfassung und Umwand lung. In Fig. 5 zeigt das siebte Feld von unten den ERFASSG- Puls, der das Abtast-Halteglied 304 aktiviert, um andere Abtastdaten zu erfassen, und das achte Feld von unten (das obere Feld) von Fig. 5 zeigt den Puls EOC, Ende der Umwandlung. Die Einschwingzeit für das Abtast-Halteglied 304 nach dem Schalten von dem Haltemodus in den Abtastmodus beträgt ca. 100 ns und braucht sowohl die 80 ns ERFASSG-Puls und die 20 ns EOC-Puls. Im rechten Teil des zweiten Felds von unten in Fig. 4 ist der HLDSTTL-Puls der nächsten Umwandlung angezeigt.
Der Eingabebereich für analoge Signale beträgt 5 V (-2,5 V bis +2,5 V), so daß die Quantisierung, die 7-Bit-Codierung und die nachfolgende analoge Rekonstruktion des Eingabesignals Vein idealerweise eine quantisierte Näherung Vrq mit Niveauabständen von 39,0625 mv gibt, und derart, daß die Näherung von dem Eingabesignal nur um höchstens die Hälfte eines Niveauabstands (19,53125 mv) verschieden ist. Der Unterschied Vein - Vrq fällt daher nach einer Verstärkung um einen Faktor 32 in dem Fehlerverstärker 312 idealerweise in den Bereich von -625 mv bis +625 mv und überschreitet somit nicht ein Viertel des Eingangsbereichs des Parallelumsetzers 306. Deshalb sollte die Ausgabe des zweiten Durchgangs durch den Parallelumsetzer 306 7 Bits sein, wobei die 3 höchstwertigen Bits entweder 011 oder 100 für negative bzw. positive Eingaben sind. Demzufolge überlappen die beiden höchstwertigen Bits des zweiten Durchgangs mit den beiden niedrigstwertigen Bits des ersten Durchgangs durch den Parallelumsetzer 306, und dies bringt eine 12-Bit-Gesamtausgabe mit sich, anstelle einer 14-Bit-Ausgabe, wie von den beiden 7-Bit- Umwandlungen vermutet worden wäre. Die nachfolgende Besprechung des Fehlerkorrekturblocks 318 führt diesen Überlapp der Bits im Detail aus und führt auch zu einem Bereichsüberschreitungs-/Unterschreitungs-Block 324, der eine ursprüngliche Eingabe aus dem Bereich -2,5 bis +2,5 V anzeigt.
Der Umsetzer 300 hat die folgenden Eigenschaften: Die Zeitablaufspulse, die den Betrieb treiben, überlappen nicht; zu einem Zeitpunkt läuft nur eine Funktion, was die Rauschkopplung verringert; die Steuerung des Abtast-Halteglieds liefert eine Öffnungszeit von weniger als 20 ns und eine Unsicherheit der Öff nungszeit von weniger als 25 Pikosekunden; Taktsignale, die den Parallelumsetzer 306 treiben, werden in bipolare Niveaus mit einem Ausschlag von 0,7 V (Vbe) übersetzt und verringern das Rauschen durch das Schalten; der Subtrahierer 316 beendet seinen Betrieb vor der Aktivierung des Fehlerverstärkers 312, um Rauschprobleme zu verringern und ein Übersteuern zu vermeiden; die Schaltverzögerung bei der Aktivierung des Fehlerverstärkers 312 erlaubt ein Einschwingen der Ausgabe des Digital-Analog-Umsetzers 310; und der Ausgangs-Pufferspeicher 320 schaltet seine Treiber in Folge ein, um das Springen auf Masse zu verringern. Die kleine Unsicherheit der Öffnungszeit erlaubt die parallele Anordnung der Umsetzer, wie in Fig. 2 dargestellt.
Der Umsetzer 300 verwendet getrennte digitale und analoge Netzzufuhr und digitale und analoge Massen. Die Netzzufuhren Vcc und Vdd stehen auf +5 V, und Vee und Vss auf -5 V, wobei die analogen bipolaren und CMOS-Vorichtungen zwischen +5 und -5 V arbeiten, aber die digitalen CMOS-Vorrichtungen zwischen +5 V und Masse arbeiten.
Die Fig. 6-57 stellen die Bauteile des Umsetzers 300 in weiteren Einzelheiten dar, darunter auch Bauteile, die in Fig. 3 nur implizit gezeigt sind; und die begleitende Beschreibung folgt derselben Reihenfolge wie der vorausgegangene Überblick.

Abtast-Halteglied

Die Fig. 6-7f zeigen schematisch die Schaltung des Abtast- Haltegliedblocks 304, wobei Fig. 6 ein funktionelles Blockschaubild ist und die Figs. 7a-f schematische Schaltkreisschaubilder sind. Die Fig. 8 zeigt das Einschwingen von einer 2,5 V-Eingangsstufenfunktion. Wie in Fig. 6 zu sehen, umfaßt das Abtast- Halteglied 304 einen differentiellen Verstärker 602, einen differentiellen Verstärker 604 und einen Kondensator 606, die als Abtasthalteschaltkreis mit geschlossener Schleife und Integration angeordnet sind. Der Zeitablaufsteuerungsblock 330 steuert den Schalter 608 über den Pufferspeicher 610.
Im Abtastmodus verbindet der Schalter 608 den Ausgang des Verstärkers 602 mit dem invertierenden Eingang des Verstärkers 604, der den Kondensator 606 lädt oder entlädt, so daß die Ausgabe Vaus der Eingabe Vein am Anschluß 302 folgt. Während des Haltemodus verbindet der Schalter 608 den Ausgang des Verstärkers 602 mit Masse, um Sättigung zu verhindern, und der Verstärker 604 hält die Ladung auf dem Kondensator 606 und treibt außerdem den bipolaren Eingang des Fehlerverstärkers 312 und, wenn der analoge Schalter 334 betätigt wird, den bipolaren Eingang des Parallelumsetzers 306.
In dem Eingangsverstärker werden NPN-Bauelemente verwendet, wo eine Anpassung der Bauelemente, eine hohe Geschwindigkeit und ein hoher Durchgriff benötigt werden. In dem Schalter des Abtast-Halteglieds werden MOS-Transistoren verwendet, wo ihr niedriges Lecken im Sperrzustand, die schnelle Schaltgeschwindigkeit und der Ladungseinführungsausgleich einen niedrigen Sockelfehler und ein schnelles Einschwingen des Haltemodus gewährleisten. Die hohe Eingangsimpedanz von MOS-Transistoren wird in der Eingangsstufe des Ausgangsverstärkers verwendet. Die hohe Eingangsimpedanz liefert eine sehr niedrige Driftrate. Die Hochgeschwindigkeitscharakteristiken von bipolaren Transistoren werden im Rest des Ausgabeverstärkers (Verstärkungsfaktor und Ausgabestufen) verwendet, um eine große Bandbreite zu erhalten, die sich in niedrigen Erfassungszeiten auswirkt.
Die Fig. 7a-f zeigen den Verstärker 602 als Durchgriffsverstärker mit hoher Ausgangsimpedanz. Die Eingänge 701-702 sind mit einem abgewandelten differentiellen Därlington-Verstärker (differentiellem Paar) 703-704 mit einem entarteten Emitterwiderstand 706 für eine verbesserte Anstiegsgeschwindigkeit verbunden; die Eingänge (die Vein und Vaus sind) müssen in dem Bereich von -2,5 bis +2,5 V sein, und die Schienen liegen auf +5 V und -5 V. Die Ausgänge des Darlington-Verstärkers 703-704 sind mit den Sources von PMOS-Kaskaden-Bauelementen 707-708 verbunden, die PNP-Bauelemente ersetzen und eine Schiebefunktion mit hochfrequentem Niveau liefern und einen Wilson'schen Stromspiegel aus NPNs 710-715 treiben. Die einseitige Ausgabe des Verstärkers 602 am Knoten 718 ist mit dem Abtast-Halteschalter 608 verbunden, der aus einem Paar von CMOS-Durchlaßgattern 720-721 besteht, das Gatter 720 verbindet den Ausgangsknoten 718 mit Masse, und das Gatter 721 verbindet den Ausgangsknoten 718 mit dem invertierenden Eingang 731 des Verstärkers 604 und dem Kondensator 606. Der Schalter mit CMOS-Durchlaßgatter umfaßt Ladungsausgleichvorrichtungen, um den Fehler durch Ladungszufuhr und Leckstrom zu verringern. Das Schaltersteuerungssignal (unten als IRQ bezeichnet) von Block 330 kommt in den Knoten 730 und treibt direkt den Pegelumsetzer 725, um das Gatter 721 zu schalten, wird aber durch die Inverterketter 727 verzögert, um den Pegelumsetzer 724 zum Schalten des Gatters 720 zu treiben. Somit gibt es beim Schalten von dem Abtastmodus in den Haltemodus eine Lücke von einigen ns zwischen dem Trennen des Ausgangs des Verstärkers 602 von dem invertierenden Eingang des Verstärkers 604 zur Verbindung des Ausgangs mit Masse. Durch diese Lücke wird verhindert, daß Ladung durch das Schalten auf Masse in den Haltekondensator 606 eingeführt wird, und somit wird der Sockelfehler verringert.
Der Verstärker 604 ist ein Zweifachverstärkungsstufen-Verstärker mit einem großen Paar mit PMOS-Source-Kopplung, das als differentielles Eingangspaar 731-732 verwendet wird, um eine hohe Eingangsimpedanz zu liefern, ein niedriges Rauschen und keinen Gattergleichstrom, und wobei eine NPN-Stromspiegelladung 734 verwendet wird. Die einseitige Ausgabe des PMOS-Paars 731-732 treibt eine Ausgangsstufe 736 (vollständig NPN). Die Fig. 7a, e zeigen außerdem einen Anlaufschaltkreis 740, einen Vorspannungsschaltkreis 742 für den Verstärker 602 und einen Vorspannungsschaltkreis 744 für den Verstärker 604; die Verwendung von getrennten Vorspannungsschaltkreisen verringert Rauschen und Rücksprechen.
Der Kondensator 606 hat eine Kapazität von 15 pF und ist aus zwei Schichten Polysilicium hergestellt, die durch ein aufgewachsenes Oxid von 900 Å Dicke für niedriges Lecken getrennt sind. Sowohl der Verstärker 602 als auch der Verstärker 604 sind aus einer Kombination von CMOS- und NPN-Bauelementen gemacht, was die schnelle, große Verstärkung des Verstärkers 602 (Eingangsimpedanz von etwa 20 MOhm) und den niedrigen Leckeingang des Verstärkers 604 während des Haltemodus ermöglicht. Die hohe Verstärkung sowie das Auf-Masse-Setzen des Verstärkers 602 während des Haltemodus, um eine Sättigung zu verhindern (der Eingang bei Vein ändert sich fortlaufend, während Vaus gehalten wird, so daß der differentielle Eingang groß werden kann), ermöglicht eine Erfassungszeit von weniger als 100 ns bei einem Fehler von 0,01%; das bedeutet, daß Vaus nach dem Schalten in den Abtastmodus Vein innerhalb von 100 ns im Bereich von 0,5 mV folgt. Siehe Fig. 8, die den extremen Fall darstellt, daß Vaus zu Beginn bei 0 V und Vein bei +2,5 V liegen. Die Driftrate beträgt weniger als 1 mV/us.
Die Fig. 7g-1 stellen eine alternative Ausführungsform des Abtast-Halteglieds 304 unter Verwendung von PNP-Transistoren dar. Die PMOS-Kaskaden-Bauelemente 707 und 708 werden durch PNP- Bipolartransistoren 707A und 708A ersetzt, um deren überlegene Frequenzabhängigkeit auszunutzen. Der größere Durchgriff des PNP-Transistors zeigt gegenüber den Kollektoren der Eingangstransistoren 703 und 704 eine geringere Impedanz, was die parasitäre Zeitkonstante verringert und die Erfassungszeit verbessert. Durch das Hinzufügen von komplementären PNP-Transistoren 750 und 751 wird eine Ausgangsstufe vom Gegentakttypus (push- pull-type) ermöglicht. Diese Art von Ausgangsstufe kann Lasten geringerer Impedanz treiben. Für eine gegebene Last verringert das Hinzufügen des PNP die Phasenverschiebung in der Ausgangsstufe und erlaubt eine größere Gesamtbandbreite.
In der folgenden Tabelle sind die verbesserten Eigenschaften der Abtast-Halteglieder gemäß der bevorzugten Ausführungsformen mit den gegenwärtig erhältlichen verglichen.

Analoger Schalter

Der Zeitablaufsteuerungsblock 330 steuert den analogen Schalter 334, der aus einer Gruppe von analogen CMOS-Durchlaßgattern besteht. Der analoge Schalter 334 muß analoge Signale im Bereich von -2,5 V bis +2,5 V durchlassen können. Bei Spannungsschienen, die auf -5 V und +5 V liegen, können die analogen CMOS-Durchlaßgatter diesen Bereich leicht behandeln. Alternative Schalterausführungsformen, wie gesteuerte CMOS-Inverter, könnten genauso verwendet werden.

Parallelumsetzer

Die Fig. 9-22 zeigen schematisch den 7-Bit-Parallelumsetzerblock 306. Insbesondere stellt Fig. 9 die gesamte Parallelarchi tektur dar, die eine Gruppe (array) von 127 Vergleicherzellen (mit 902-1 bis 902-127 bezeichnet) umfaßt, wobei jede mit einem Spannungsbezugseingang (Vref) an einem Anschluß auf einer Widerstandsleiter 904 verbunden ist, und ein Signaleigang Vein ist mit dem umzuwandelnden Signal verbunden (entweder der Ausgang des Abtast-Halteglieds 304 oder der Ausgang des Fehlerverstärkers 312). Benachbarte Vergleicherzellen 902 sind funktional miteinander verbunden, so daß nur die Zelle, die ein Vref erfaßt, das am nächsten an dem Eingangssignal Vein liegt, eine logische Eins an die Gruppe (array) 906 ausgibt. Der Codierer 906 erzeugt eine binäre 7-Bit-Ausgabe (ECL-Niveaus, emittergekoppelte Logik), die dem am nächsten an Vein gelegenen Vref entspricht. Niveauübertrager 908-1 bis 908-7 übersetzen dies in CMOS-Niveaus und speisen MSB-Auffangzellen 308-1 bis 308-7 und LSB-Auffangzellen 314-1 bis 314-7. Die Auffangspeicher 910-1 bis 910-7 dienen der Prüfung.
Die 128 Widerstände (bezeichnet mit 904-1 bis 904-128) der Leiter 904 haben jeweils einen nominellen Widerstand von 3,8 Ohm. Der Gesamtwiderstand der Leiter 904 ist 486 Ohm. Bei einem Spannungsabfall von 5 V zieht die Leiter ca. 10 mA und dissipiert 50 mW. Die Widerstände 904 sind aus Polysilicium mit einer Breite von mindestens 40 um hergestellt, um Probleme mit Elektromigration an den Kontakten zu vermeiden. Die Bezugsspannungen (Vref = +2,5 V und Vref = -2,5 V) treiben die Leiter 904, so daß der Spannungsabfall über jeden Widerstand gleich 39,0625 mv ist, was einer Ausgabe der niedrigstwertigen Bits (LSB) entspricht. Um sicherzustellen, daß der Ausgang 1000000 bei einer Eingabe innerhalb von 19,5 mv (1/2 LSB) von 0 V ist, wird der Widerstand 904-65 in der Mitte abgegriffen und mit der Analogmasse verbunden (z. B., indem der Widerstand 904-65 durch zwei Paare von parallel verbundenen 3,8 Ohm-Widerständen, die in Serie geschaltet sind, ersetzt wird, und wobei die Serienverbindung abgegriffen wird). Um diesen Mittelabgriff des Widerstands 904-65 zu kompensieren, wird der Widerstand 904-1 durch einen 1,9 Ohm-Widerstand (2 parallele 3,8 Ohm-Widerstände) ersetzt, und der Widerstand 904-128 wird durch einen 5,7 Ohm-Widerstand (3,8 Ohm- und 1,9 Ohm-Widerstände in Serie) ersetzt. Somit ist, ungeachtet irgendeines Eingangsspeisestroms in eine Vergleicherzelle, die Vref- Eingabe in die Vergleicherzelle 902-1 bei -2,480 V (-2,5 V + i LSB); die Vref-Eingabe in die Vergleicherzelle 902-2 ist um 1 LSB höher als in die Zelle 902-1; usw. bis hinauf zu einem Vref-Eingang in die Vergleicherzelle 902-64 von -1/2 LSB, einem Vref-Eingang in die Zelle 902-65 von z LSB, und weiter in der Folge bis zu einem Vref von 2,441 V (2,5-3/2 LSB) für die Zelle 902-127.
Die Ausgabe der Vergleicherzellen 902 wird durch den Codierer 906 codiert, der sieben Niveauübertrager und Auffangspeicher 908-1 bis 908-7 speist. Nur eine einzelne Vergleicherzelle 902 hat eine hohe Ausgabe wegen eines segmenterfassenden Ausgabe- NOR-Gatters, ebenfalls mit Eingaben von den beiden benachbarten Vergleicherzellen; und der Codierer 906 ist eine einfache Gruppe von NPN-Transistoren, wobei die Basen mit den Vergleicherzellenausgängen verbunden sind und die Emitter mit den sieben Bitleitungen verbunden sind, die die Niveauübertrager/Auffangspeicher 908 speisen. Wenn eine Vergleicherzelle 904-j somit die hohe Ausgabe hat, schalten alle NPN-Transistoren in der j-ten Reihe ein und ziehen die verbundenen Bitleitungen um etwa 0,54 V hinauf (von 4,46 V bis 5,0 V) und codieren auf diese Weise die Ausgabe. Die Niveauübertrager 908 und Auffangspeicher 308 verstärken und übertragen die 0,54 V-Ausschläge auf den Bitleitungen in volle CMOS-Niveaus und verriegeln diese. Die Codierung drückt positive Zahlen mit einem Führungsbit gleich 1 aus und negative Zahlen im Zweierkomplement mit einem Führungsbit von 0.
Die Fig. 10a-b sind ein schematisches Schaltkreisschaubild für eine Vergleicherzelle 902, die eine erste Verstärkerstufe 1010, eine zweite Verstärkerstufe 1020, einen Auffangspeicher 1030 und ein Ausgabe-NOR-Gatter 1050 hat. Die erste Verstärkerstufe 1010 umfaßt NPN-Emitter-Folger 1001 und 1002 zum Puffern jeweils der Vref- und Vein-Eingabesignale, zu einem differentiellen NPN-Paar 1003-1004, die den NMOS 1017 als Stromquelle haben. Die NMOS 1011 und 1012 stellen Stromquellen dar, Lastwiderstände 1013 und 1014 sind aus NiCr gemacht, und der NPN 1019 ist als Diode verschaltet. Die Vorrichtung arbeitet mit Netzspannungen von +5 V (Vcc) und -5 V (Vee).
Die Ausgaben der ersten Verstärkerstufe 1010 sind auf einen Ausschlag von etwa 2,0 V begrenzt. Sie speisen die Eingänge der zweiten Verstärkerstufe 1020, die ein differentielles NPN-Paar 1021-1022, NiCr-Lastwiderstände 1023 und 1024, den NPN-Schalter 1027, den Widerstand 1028 und die NMOS-Stromquelle 1029 umfaßt. Die zweite Stufe 1020 arbeitet bei einer Netzspannungszufuhr von +5 V und Masse. Die Ausgaben der zweiten Stufe 1020 treiben den Auffangspeicher 1030, der aus über Kreuz gekoppelten NPNs 1033- 1034 gebildet ist. Der NPN 1031 sorgt für die Kopplung von dem Kollektor des NPN 1033 zur Basis des NPN 1034. Der NPN 1032 koppelt den Kollektor des NPN 1034 mit der Basis des NPN 1033. Die NMOS-Transistoren 1035 und 1036 sind Stromquellen jeweils für den NPN 1031 und 1032. Die NPNs 1037 und 1038 stellen Dioden bereit, der NPN 1041 ist ein Schalter, und der Widerstand 1043 verbindet den NPN 1041 mit der Stromquelle 1029. Die Auffangspeicherbauelemente arbeiten ebenfalls mit Netzspannungen von +5 V und Masse.
Die zweite Stufe 1020 und der Auffangspeicher 1030 arbeiten wie folgt. Der FLASH-Takt (der FLASH-Takt ist die Summe des Signals FLASH1 und FLASH2) wird in Vbe-Niveaus (siehe Figs. 14a-b und CLK in Fig. 10b) umgewandelt und treibt die Basis des Schalters NPN 1041. Das Komplement des FLASH-Takts treibt die Basis des Schalters 1027. Vor der Umwandlung ist demzufolge der Schalter NPN 1027 eingeschaltet, und das differentielle Paar 1021-1022 ist aktiv, aber der Schalter 1041 ist ausgeschaltet, und das über Kreuz gekoppelte Paar 1033-1034 ist inaktiv. Jedoch sind die NPNs 1031 und 1032 beide aktiv, und das Ergebnis des Vergleichs von Vref mit Vein (das sich zeitlich ändern kann) läuft zu dem NOR-Gatter 1050 (zu der Basis von NPN 1051) durch und zu den NOR-Gattern der benachbarten Vergleicherzelle. Geht der FLASH-Takt auf den Wert "Hoch", unterbricht der Schalter 1027 den Strom zu dem differentiellen Paar 1021-1022 und schaltet den Schalter 1041 ein. Dadurch werden die über Kreuz gekoppelten NPNs 1033-1034 aktiviert, um das aktuellste Ergebnis des Vergleichs zu sperren. Man beachte, daß das Schalten und Sperren nur ein Umschalten von Strom in NPN-Vorrichtungen erfordert, so daß die Spannungsausschläge unten in dem Bereich von 0,5 V ver bleiben und nicht soviel Rauschen erzeugen wie ein vergleichbares logisches Schalten mit CMOS.
Der Auffangspeicher 1030 hat drei Ausgänge: Die invertierenden Knoten 1045 und 1046, und den nichtinvertierenden Knoten 1047. Der Knoten 1045 ist einer von drei Eingängen für das NOR-Gatter 1050; der invertierende Knoten 1046 ist ein Eingang für das NOR- Gatter der benachbarten Vergleicherzelle, die ein höheres Vref erhält; und der nichtinvertierende Knoten 1047 ist ein Eingang für das NOR-Gatter der benachbarten Vergleicherzelle, die ein niedrigeres Vref erhält. Das NOR-Gatter 1050 umfaßt paralle Pulldown-NPNs 1051, 1052 und 1053 sowie die NMOS-Stromquelle 1055, einen NPN 1057 für die logische Eingabe der Bezugsspannung und einen Pullup-Widerstand 1058. Der Ausgang des NOR-Gatters 1050 ist mit einer Reihe des Codierers 906 verbunden. Der Eingang (Basis) des NPN 1051 ist mit einem invertierenden Ausgang (Knoten 1045) des Auffangspeichers 1030 verbunden, der Eingang des NPN 1052 ist mit einem invertierenden Ausgang des Auffangspeichers der benachbarten Vergleicherzelle mit einer niedrigeren Vref verbunden, und der Eingang des NPN 1053 ist mit dem nichtinvertierenden Ausgang der benachbarten Vergleicherzelle mit einem höheren Vref verbunden. Die Ausgabe des NOR-Gatters 1050 ist somit logisch niedrigstehend, solange nicht alle drei NPNs 1051- 1053 ausgeschaltet sind, und hierdurch wird eine logische Segmentdetektion in den Vergleichern 902 gewährleistet, und zwar wie folgt.
Das NOR-Gatter 1050 in der Vergleicherzelle 902-j ist genau dann logisch hoch, wenn sein Knoten 1045 niedrig ist, und der Knoten 1045 der Zelle 902-(j-1) ist ebenfalls niedrig, und der Knoten 1045 von der Zelle 902-(j+1) ist hoch. Dies entspricht dem Fall, daß Vein größer als Vref für die Zelle 902-j ist (und größer als Vref für die Zelle 902-(j = 1), das niedriger ist), und sie ist niedriger als Vref für die Zelle 902-(j+1). Und in diesem Falle zieht das hochstehende NOR-Gatter 1050 der Zelle 902-j die j-te Reihe des Codierers 906 nach oben, die ihrerseits die geeigneten Codierungsspalten logisch nach oben zieht. Die NOR-Gatter in allen anderen Zellen 902-k haben mindestens einen eingeschalteten NPN der NPNs 1051-1053, um die k-te Reihe des Codierers 906 nach unten zu ziehen, und somit beeinflußt sie keine der Codierungsspalten. Die NOR-Gatter 1050 liefern außerdem eine Fehlerkorrektur. Die NOR-Gatter-Ausgaben sind nur logisch hoch, wenn Vein für die Zellen 902-(i-1) und 902-i größer als Vref ist, und wenn Vein für die Zelle 902-(i+1) kleiner als Vref ist. Dieses Erfordernis an die Zustände von drei benachbarten Zellen vermeidet es, daß zwei benachbarte Zellen ein logisch hohes Signal zur selben Zeit ausgeben. Andernfalls, wenn zwei benachbarte Zellen hohe Ausgaben hätten, könnte der resultierende Binärcode einen Wert von bis zu zweimal dem korrekten Wert haben; die drei Eingangs-NOR- Gatter verhindern, daß dies passiert.
Die Fig. 11 zeigt die Verschaltung für die Niveauübertrager 908-1 bis 908-7. Die entsprechende Spalte des Codierungsarrays (Codierungsnetzes) 906 ist mit der Diode 1102, in die Basis des NPN 1105 des differentiellen Paars 1105-1106 verbunden. Die Basis des NPN 1106 ist mit einer Vorspannung mit einem Niveau zwischen den Extremen des Ausschlags der Basis von NPN 1105 verbunden. Die Ströme durch die NPNs 1105-1106 werden durch PMOS- Spiegel 1110-1111 und 1112-1113 und den darauffolgenden NMOS- Spiegel 1114-1115 gespiegelt, um einen CMOS-Ausgabeinverter 1120 zu treiben. Die Fig. 12 stellt den Vorspannungsschaltkreis für den NPN 1106 dar.
Die Fig. 13 zeigt den Vorspannungserzeuger 1300 zum Einstellen von Gatespannungen in den Vergleicherzellen 902. Die Fig. 14 zeigt den Takterzeuger zum Umwandeln des CMOS-Niveau-FLASH-Taktsignals auf Signale des Niveaus +1/2 Vbe und -1/2 Vbe zum Treiben der NPN-Schalter 1027 und 1041 in den' Vergleicherzellen 902.
Jede der 127 Vergleicherzellen 902 hat sieben NMOS-Vorrichtungen als Stromquelle (1012, 1017, 1011, 1029, 1035, 1036 und 1055 in Fig. 10). Es muß somit eine große Zahl von gleichen parallelen Stromquellen vorgesehen sein, um ein gleichmäßiges Verhalten der Vergleicherzellen zu gewährleisten. Fig. 15 zeigt einen gewöhnlichen basisstromkompensierten NPN-Stromspiegel 1500 mit zwei Ausgängen; der Widerstandsstrom ist typischerweise eine Größenordnung größer als die Basisströme. Durch diesen Stromspiegel wird die Basisstromfehlerempfindlichkeit eines basisorientierten NPN-Stromspiegels überwunden, aber er hat den Nachteil, daß für jeden Ausgangs-NPN ein Basisstrom geliefert werden muß, was für die 128 · 7 Ausgänge, die von den Vergleichern 902 benötigt werden, intolerabel ist. Die Fig. 16 stellt einen basisorientierten NMOS-Stromspiegel 1600 dar, der die Vorteile von einer hohen Packungsdichte und einem Speisestrom von 0 hat sowie geringe Betriebsspannungen von Drain zur Source, wenn eine große Anzahl von Ausgaben benötigt wird. Der NMOS-Stromspiegel ist jedoch empfindlich gegenüber rücklaufendem Rauschen. Das heißt, daß eine durchlaufende Spannungsspitze an einem der Ausgänge kapazitäv (d. h. über eine parasitäre Kapazität von Gate zu Drain) mit der Gatevorspannungsleitung 1602 koppelt. Dies bewirkt eine Fluktuation der Gatevorspannung und eine Stromfluktuation in allen anderen Ausgängen. Die Größenordnung der Gatevorspannungsfluktuation hängt von Z/(Z+Zkap) ab, wobei Zkap die Impedanz der Gate- Drain-Kapazität ist, und Z ist die Wechselspannungsimpedanz der Gatevorspannungsleitung 1602 zur Masse hin. Tatsächlich existiert ein Hochpaßfilter zwischen jedem Ausgang und der Gatevorspannungsleitung 1602, weil sich Zkap mit der umgekehrten Frequenz ändert. Die Impedanz Z ist umgekehrt proportional zum Durchgriff des NMOS 1604, wenn die Impedanz der Bezugsspannungsquelle 1610 und die Ausgangsimpedanz des NMOS 1604 groß und vernachlässigt sind. Somit führt der kleine Durchgriff des NMOS 1604 im allgemeinen zu der Empfindlichkeit des basisorientierten NMOS-Stromspiegels 1600 gegenüber Rücklaufrauschen.
Bei dem in Fig. 17 schematisch gezeigten Stromspiegel 1700, einer bevorzugten Ausführungsform, ist zwischen der Bezugsstromquelle 1710 und dem NMOS 1704 eines NMOS-Stromspiegels 1709 ein NPN-Stromspiegel 1705 eingefügt. Dadurch wird die Wechselstromimpedanz auf Masse der Gattervorspannungsleitung 1702 verringert, weil der hohe Durchgriff des NPN 1706 einen Pfad zur Wechselstrommasse parallel zum NMOS 1704 gibt. Ein Abfall der Impedanz von einer Größenordnung kann leicht ohne ein großes Anwachsen der durch die Vorrichtungen besetzten Substratfläche erreicht werden. Der Stromspiegel 1700 kann somit weitere 20 dB Rücklaufrauschen abweisen und die Vorteile von NMOS-Stromspiegeln erhalten.
Der Stromspiegel 1700 arbeitet wie folgt. Der NMOS 1714 ist an den NMOS 1704 angepaßt, um für gleiche Ströme den selben Spannungsabfall zu liefern. Die NPNs 1716 und 1726 sind an den NPN 1706 angepaßt, so daß sie einen basisstromkompensierten Stromspiegel mit Anpassung des NPN 1728 an den Nebenwiderstand bilden. Der NMOS 1724 ist an den NMOS 1704 und 1714 angepaßt, um für denselben Spannungsabfall zu sorgen. Somit spiegelt der Emitterstrom von NPN 1706 den Bezugsstrom von der Quelle 1710 mit einem Faktor, der unter der Voraussetzung einer großen Verstärkung durch den NPN 1726 als 1 angenommen werden kann. Die NMOS-Ausgabetransistoren 1751, 1752, 1753 etc. sind an den NMOS 1704 angepaßt und haben dieselbe Gatevorspannung, so daß die Ausgaben den Bezugsstrom spiegeln. Natürlich könnten die Lastvorrichtungen 1724 und 1728 durch Widerstände ersetzt werden, dies nimmt aber typischerweise mehr Substratfläche in Anspruch.
Der Stromspiegel 1700 kann in unterschiedlichster Weise abgeändert werden, um diese Prinzipien der Abweisung des Rücklaufrauschens bei anderen NMOS-Stromspiegelschaltkreisen anzunehmen. Beispielsweise zeigt Fig. 18 einen basisgestapelten NMOS-Stromspiegel, wie er für Anwendungen mit hoher Ausgangsimpedanz verwendet werden würde, wobei die Bezugsstromquelle 1810 durch die NMOS-Transistoren 1804-1805 mittels der NMOS-Ausgangsstapel gespiegelt wird. Die Fig. 19 zeigt eine bevorzugte Ausführungsform 1900 eines gestapelten NMOS-Stromspiegels, wobei der NPN 1906 für einen hohen Durchgriff sorgt, um die Rücklaufkopplung zu verringern. In der Tat zeigen Simulationen der Stromspiegel 1800 und 1900, daß der Spiegel 1900 31 dB zusätzliche Rücklaufabweisung liefert.
Die Fig. 20 zeigt eine Niedrigstromfassung des Stromspiegels 1700. Der Bezugsstrom von der Quelle 2010 wird zwischen den NMOS-Vorrichtungen 2004-1, 2004-2, ... 2004-N aufgeteilt, so daß jede Vorrichtung 2004-j nur 1/N des Bezugsstroms ausgibt.
Die Fig. 21 zeigt den Stromspiegel 2100, der eine Abänderung des Stromspiegels 1700 ist, um Fehler des NPN 1706, die durch eine Early-Spannung hervorgerufen werden, auszugleichen. Der Stromspiegel 2100 umfaßt den NPN 2107 mit einer festen Vorspannung, um die Spannung Vce des NPN 2106 an die Vce des NPN 2116 anzupassen.
Die Fig. 22 stellt einen PMOS-Stromspiegel 2200 dar, der die Rücklaufunterdrückung unter Verwendung von NPNs einschließt. Der Stromspiegel 2200 stellt den hohen Durchgriff des NPN 2206 in Serie mit dem NPN 2220 bereit, um die niedrige Impedanz von der Gattervorspannungsleitung 2202 zur Wechselspannungs-Masse hervorzurufen. Der Bezugsstrom von der Quelle 2210 wird in den NMOS 2212 gespiegelt und dann in den NMOS 2214, der die doppelte Gatebreite des NMOS 2212 hat. Somit fließt der doppelte Bezugsstrom durch den NMOS 2214. Und der NPN 2206 wird durch den PMOS 2211 vorgespannt, um den Bezugsstrom durchzulassen. Entsprechend lassen der PMOS 2204 und NPN 2220 den Bezugsstrom ebenfalls durch, und dies wird durch die Ausgabe von PMOS 2231 und 2232 durch die Gatevorspannungsleitung 2202 gespiegelt. Der NPN 2220 liefert einen Spannungsabfall Vbe, um mit dem von NPN 2206 übereinzustimmen, und der PMOS 2204 ist an den PMOS 2211 angepaßt.
Der Stromspiegel 1700 kann in einen PMOS-Stromspiegel umgewandelt werden, indem NPN durch PNP und NMOS durch PMOS ersetzt wird. In ähnlicher Weise können die Stromspiegel 1900, 2000, 2100 und 2200 durch das Vertauschen von P-dotierten und N-dotierten Vorrichtungen umgewandelt werden.
MSB-Auffangspeicher
Der MSB-Auffangspeicher 308 ist eine Gruppe von sieben Standardauffangspeichern 308-1 bis 308-7, die in Fig. 9 bezeichnet sind, und die getaktet werden, um die Ausgaben der Übertrager 908-1 bis 908-7 bei der Abstiegsflanke von FLASH1 zu laden. Die Abstiegsflanke unterbricht außerdem den Strom zu den Auffangspeichern 1030 und führt den differentiellen Anschlüssen 1021-1022 in den Vergleicherzellen 902 wieder Strom zu. Dadurch wird der Parallelumsetzer 308 für eine andere Umwandlung vorbereitet. Die Ausgänge des MSB-Auffangspeichers 308 sind mit A1, A2, ... A7 bezeichnet.

Der Digital-AnalogUmsetzer

Die Fig. 23-30 stellen verschiedene Bauteile des Digital-Analog-Umsetzers 310 dar. Wie in den Fig. 23a-d gezeigt, umfaßt der Digital-Analog-Umsetzer den Kernspeicher 2302, den Steuerverstärker 2304, die Bezugszelle 2305 und die Schnittstelle 2310. In den Fig. 23c-d sind außerdem das Abtast-Halteglied 304, der analoge Schalter 334 und der Fehlerverstärker 312 gezeigt. Der Digital-Analog-Umsetzer 310 verwendet eine Stromskalierung, wobei die CMOS-Bits von dem MSB-Auffangspeicher 308 in der Schnittstelle 2310 in ECL-Niveaus (ECL = emitter coupled logic, emittergekoppelte Logik) übertragen werden, die dann Stromschalter in dem Kernspeicher 2302 treiben. Wie in Fig. 31 gezeigt, wird der Ausgabestrom des Digital-Analog-Umsetzers dem Fehlerverstärker 312 zugeführt. Die Figs. 24a-d zeigen den Kernspeicher 2302, wobei die Zellen 2401-2415 durch die Bits von dem MSB-Auffangspeicher 308 gesteuert werden. Die Fig. 26 zeigt die Stromschalterstruktur 2600 für die Zellen 2401-2404, und Fig. 25 zeigt die Stromschalterstrukturen 2500 für die Zellen 2405-2415. Jede Zelle 2500 oder 2600 hat differentielle NPN-Eingangsanschlüsse 2501-2502 oder 2601-2602, die mit einer Stromquelle verbunden sind, die aus einem vorgespannten NPN 2510 und einem NiCr-Widerstand 2512 gemacht ist, oder aus einem vorgespannten NPN 2610 und einem NiCr-Widerstand 2612. Der Widerstand 2512 ist als zwei Widerstände in Serie gezeigt, und der Widerstand 2612 ist als vier Widerstände in Serie gezeigt. Wenn der Eingang 2520 ein logisch hohes Signal (-0,7 V) empfängt und der komplementäre Eingang 2521 ein logisch niedriges Signal (-2,1 V) empfängt, schaltet der NPN 2501 ein und der NPN 2502 aus. Dadurch wird der Strom von der Ausgabe 2530 zur Stromquelle 2510-2512 gesteuert und hinterläßt die Ausgabe 2531 in einem hohen Impedanzzustand. Umgekehrte Eingänge steuern in ähnlicher Weise den Strom von der Ausgabe 2531 und hinterlassen die Ausgabe 2530 in einem hohen Impedanzzustand. Die Zelle 2600 ist analog konstruiert. Somit steuert das Schalten in den Kernspeicherzellen nur einen konstanten Strom und umfaßt Spannungsausschläge von 1,4 V. Dies sorgt für ein niedrigeres Rauschen als das, das mittels CMOS- Schalten erreichbar ist.
Die Zellen 2405-2415 haben alle gleiche Stromquellen (siehe Fig. 25 mit dem Widerstand 2512 mit 1 kOhm) und entsprechen den Bits höherer Ordnung von dem MSB-Auffangspeicher 308. A7 (das Bit höchster Ordnung) treibt vier Zellen: 2412-2415; A6 treibt zwei Zellen: 2406-2407; und A5 treibt die Zelle 2405. In jedem Fall führt die Zelle den Strom aus dem Ausgang 2430 des Digital-Analog-Umsetzers, wenn das Bit 1 ist, und die Zelle führt den Strom aus dem Ausgang 2431 des Digital-Analog-Umsetzers, wenn das Bit eine 0 ist. Die vier Zellen 2408-2411 liefern einen konstanten Strom durch Stromspiegel 2420 an die Ausgabe 2430 des Digital- Analog-Umsetzers. Dieser konstante Ausgabestrom verschiebt nur den Stromwert des durch die Zellen 2412-2415 aufgenommenen Stroms, wenn das Bit gleich 1 ist und entspricht der Tatsache, daß eine Eingabe Vein von 0 V zu einem 1000000 von dem Parallelumsetzer 306 führt.
Die Zellen 2401-2404 (Zellen wie in Fig. 26) haben proportional kleinere Stromquellen als die der Zellen 2405-2415, durch die Verwendung von proportional größeren Widerständen 2612: A4 schaltet die Hälfte des von A5 geschalteten Stroms, weil der Widerstand 2612 der Zelle 2404 ungefähr das Doppelte des Wertes des Widerstands 2512 der Zelle 2405 hat. Ähnlich schaltet A3 die Hälfte des von A4 geschalteten Stroms, A2 schaltet die Hälfte des von A3 geschalteten Stroms, und A1 schaltet die Hälfte des von A2 geschalteten Stroms.
Die Fig. 27a-c zeigen die Schnittstelle 2310, die die CMOS- Niveaus der Bits A1, A2, ... A7 in bipolare Niveaus umwandelt, mit einer Umwandlungszelle für jede Stromzelle in dem Kernspeicher 2302; und die Fig. 28 stellt die Umwandlungszelle dar. Die Schnittstelle 23 hält auch das CMOS-Schaltrauschen von den analogen Strömen in dem Kernspeicher 2302 fern.
Fig. 29 zeigt die Verbindung des Steuerverstärkers 2304 und der Bezugszelle 2305 zu den Kernspeicherzellen.
Fig. 30 zeigt das Übersteuerungsregister 2320, das einfach 1000000 an das Interface 2310 anlegt, wenn das SCHALTEN-Signal niedrig ist und die Signale A1, A2... A7- von dem MSB-Auffang speicher 308 zu der Schnittstelle 2310 durchläßt, wenn das SCHALTEN-Signal hoch ist. Diese Steuerung durch das SCHALTEN- Signal hat die Vorteile, daß (1) alle Bits A1, A2... A7 gleichzeitig den Stromschaltern zugeführt werden, so daß der Digital- Analog-Umsetzer 310 auf seinen Endausgabestrom einschwingt, anstelle hin- und herzuschwingen, wenn die Ströme in Folge geschaltet werden; und (2) die 1000000-Eingabe hält die Ausgabe des Digital-Analog-Umsetzers 310 auf dem mittleren Strom 0, was die maximale Ausgabestromveränderung minimiert, wenn geschaltet wird, um A1, A2... A7 durchzulassen. Die Abstiegsflanke von FLASH1 treibt das SCHALTEN-Signal nach oben, so daß A1, A2... A7 durchlaufen, um die Digital-Analog-Umsetzer-Kernstromschalter zu treiben und das Einschwingen des Ausgabestroms des Digital- Analog-Umsetzers auf Vrq/R zu beginnen. Das SCHALTEN-Signal fällt mit der Anstiegsflanke des ERFASSG-Signals nach unten, das dem FLASH2-Signal nach ca. 30 ns nachfolgt. Beim Nachuntengehen von SCHALTEN wird der analoge Schalter 334 betätigt, um die Ausgabe des Fehlerverstärkers 312 von der Eingabe des Parallelumsetzers 306 zu trennen und das Abtast-Halteglied 304 wieder zu verbinden. Somit erzeugt das Einschwingen des Digital-Analog-Umsetzers 310 zurück auf die 0 kein Rauschen für die Umwandlung des zweiten Schritts. Das Einschwingen geht einer ersten Parallelumwandlung bei einer zweiten Abfrage von Vein(t) um genügend Zeit voraus, um den Digital-Umsetzer 310 für eine andere Umwandlung vorzubereiten. Der Digital-Umsetzer 310 braucht ca. 35 ns, um sich auf eine 14-Bit-Genauigkeit einzuschwingen. Die Linearität des Digital-Analog-Umsetzers 310 hängt vor allem ab von (1) der Größe der Early-Spannung und der Anpassung zwischen den in den Stromschalterzellen verwendeten NPSs ab, (2) der Stromverstärkung und der Anpassung zwischen denselben NPNs, und (3) der Qualität des für die Widerstände in den Zellen verwendeten NiCr- Films.

Der Fehlerverstärker

Der Fehlerverstärker 312 umfaßt zwei seriell verbundene Verstärker, wobei der erste Verstärker einen Verstärkungsfaktor von 4 und der zweite einen Verstärkungsfaktor von 8 für eine Gesamtverstärkung von 32 liefert. Fig. 31 stellt die Verbindungen der beiden Verstärker 3100 und 3101 dar, wobei Rückführwiderstands- Verhältnisse die Verstärkungsfaktoren bestimmen. Der Digital- Analog-Umsetzer 310 nimmt den Strom 10 auf, der gleich Vrq/R ist. Somit beträgt die Spannung an dem Knoten 3110 -4(Vein-Vrq)· R beträgt etwa 400 52.
Der Verstärker 3100 (und der Verstärker 3110) haben eine Kaskadenbauart mit zwei gefalteten Verstärkerstufen. Die Ausgangsstufe umfaßt eine Niveauverschiebung und einen schwachen Verstärkungsfaktor. Die Eingangsstufe entwickelt den meisten Teil des Verstärkungsfaktors, um eine hohe Bandbreite zu behalten, während Fehlerquellen minimiert werden. Die Eingangsstufe ist eine Präzisionsstufe mit niedrigen Eingangsspeiseströmen und einer in NPN-Vorrichtungen über Kreuz gekoppelten Viererstufe. Ein paralleles Klemmen der Eingangsstufe schützt den Verstärker 3100 während einer Übersteuerung; genauso wenn Vein an dem invertierenden Eingang ohne einen Offset des Stroms von dem Digital- Analog-Umsetzer 310 erscheint.
Fig. 32 zeigt den Verstärker 3100 in Blockform, und die Fig. 33a-d zeigen ihn in einer schematischen Schaltkreisform. Der Verstärker 3100 umfaßt: eine bipolare differentielle Eingangsstufe 3210; eine differentielle CMOS-Eingangs-/Klemmstufe 3220; eine Stufe 3230, die einen differentiellen Anschluß (zwei Anschlüsse) auf einen setzt, und die bipolare und CMOS-Vorrichtungen miteinander verbindet; eine Ausgangsstufe 3240; und einen Schalter 3250 zum Schutz vor Übersteuern. In einer allgemeineren Anordnung könnte die differentielle CMOS-Stufe 3220 ihre Eingänge mit den Eingängen der bipolaren differentiellen Eingangsstufe verbunden haben, um einen Zweikanalverstärker mit verschiedenen Eingangsverstärkungsstufen, die durch Schalter 3250 wählbar sind, zu erzeugen.
Bei normalem Betrieb des Verstärkers 3100 ist der Schalter 3252 geschlossen, und die bipolare Stufe 3210 ist vollständig stromgespeist und steuert die Ausgabe vollständig; der Schalter 3251 ist geöffnet, um die CMOS-Stufe 3220 völlig von dem Strom abzutrennen, die dann keine Steuerungsfunktionen über die Ausgabe erfüllt. Im Klemmbetrieb des Verstärkers 3100 ist der Schalter 3252 im Gegenteil offen, um die bipolare Stufe 3210 zu zwingen, bei sehr niedrigen Speiseströmen, die von der Quelle 3253 zugeführt werden, zu arbeiten und nur eine beschränkte Steuerungsfunktion über die Ausgabe zu erfüllen. Der Betrieb der bipolaren Stufe 3210 bei sehr niedrigem Strom, anstatt ihn völlig auszuschalten, erlaubt eine schnelle Aktivierung beim Schalten vom Klemmbetrieb in den normalen Betrieb. Außerdem ist im Klemmbetrieb der Schalter 3251 geschlossen, um die CMOS-Stufe 3220 zu aktivieren, die die Steuerung der Ausgabe übernimmt. Rückführwiderstände 3261-3262 und das an dem Widerstand 3262 angelegte Potential (Masse in Fig. 32) bestimmen die Ausgabespannung im Klemmbetrieb (0 V).
CMOS-Vorrichtungen werden sowohl benutzt, um aneinander angepaßte Speiseströme zu liefern und um Spannungen zu erfassen; dadurch werden Fehler des Basisstroms von bipolaren Speisungs- und Erfassungsschaltkreisen vermieden, und die Verfälschung der angepaßten Ströme wird vermieden. Das Ausnutzen von CMOS erzeugt hervorragende Eingangscharakteristiken wie einen niedrigen Temperatur Koeffizienten für Offset-Spannungen und einen niedrigen Eingangsstrom, und der Verstärkungsfaktor der offenen Schleife wird erhöht. Die Geschwindigkeit ist das kritischste Erfordernis des Verstärkers 3100, und die NPN-Bauelemente haben eine Grenzfrequenz von mindestens 3 GHz. NPNs mit hohem Beta werden verwendet, um den Bedingungen des Eingangsspeisestroms gerechtzuwerden. Gestapelte PMOS-Vorrichtungen werden verwendet, um hohe Impedanzen zu erzeugen, um einen hohen Verstärkungsfaktor der offenen Schleife in der ersten Stufe zu erhalten.
Die Fig. 33a-d zeigen schematisch den Verstärker 3100 mit der CMOS-Stufe 3220 und den Schaltern 3250 in Fig. 33a. Der Zenerbasierte Speiseschaltkreis 3310 ist in Fig. 33b gezeigt, die bipolare Eingangsstufe 3210 in den Fig. 33b-c, die Stufe 3230, die zwei Anschlüsse auf einen führt, in Fig. 33c-d, und die Ausgangsstufe 3240 ist in Fig. 33d gezeigt. Der Speiseschaltkreis 3310 verwendet die Zenerdiode D660, die vorwärts vorgespannte NPN-Diode Q596 und den diffundierten Widerstand R662, um eine temperaturstabile Vorspannung für NPN Q592 zu erhalten. Der NPN Q592 sorgt für einen Bezugsstrom durch die Widerstände R618, R657, R619, R705, R706 zu einem Stromspiegel, der aus den NPNs Q149, Q599 und Q600 mit den Widerständen R597 und R609 und mit einer NPN-Basisvorspannung auf der Leitung 3312 für andere Stromquellen in dem Verstärker 3100 gemacht ist. Die PMOS M602- M603 spiegeln ebenfalls den Strom, um auf der Leitung 3311 für eine PMOS-Vorspannung für andere Stromquellen in dem Verstärker 3100 zu sorgen.
Die bipolare Eingangsstufe 3210 umfaßt die differentiellen NPN- Eingangsemitter-Folger Q166 und Q168, die das emittergekoppelte NPN-Paar Q165-Q169 treiben, wobei die NPNs Q211, Q162 und Q161 sie mit der NPN-Stromquelle Q156 und dem Widerstand RllO verbinden. Man beachte, daß der nichtinvertierende Eingang (Basis des NPN Q166) über RX (siehe Fig. 31) mit Masse verbunden ist, und daß der invertierende Eingang (Basis des NPN Q168) mit dem Ausgang des Digital-Analog-Umsetzers 310 verbunden ist. Jeder der Eingänge kann zwischen -2,5 V und +2,5 V variieren, aber während der Verstärkung des Quantisierungsfehlers sollte die Größe des Eingangsunterschieds weniger als 40 mv sein. Wenn jedoch der Digital-Analog-Umsetzer 310 bei einer Ausgabe von einem Strom von 0 gehalten wird, kann die Größe des Eingangsunterschieds bis hin zu 2,5 V betragen, und die differentielle CMOS-Eingangsstufe 3220 sorgt für einen Schutz während eines solchen Übersteuerns, wie unten beschrieben. Die Netzschienen Vee und Vcc für die Eingangsstufe 3210 liegen auf -5 V und +5 V.
Die differentiellen Ausgangssignale von der Stufe 3210 laufen durch NPN-Abschirmvorrichtungen Q163 und Q164 zu der Stufe 3230, die zwei Anschlüsse auf einen setzt. Die Stufe 3230 hat kaskadierte PMOS M27 und M30-M32 und ein Paar von Spannungsfolgern und einen Stromspiegel zur Umwandlung in einen einseitigen Ausgang, um die Ausgangsstufe 3240 zu treiben. Ein Spannungsfolger dient dem Laststromspiegel, und der andere dient dazu, die Ausgangsstufe 3240 zu treiben. Die Spannungsfolger sind im wesentlichen gemacht aus dem NMOS M12, NPN Q181 und NPN Q182 für den Stromspiegel und aus dem NMOS M11, NPN Q184 und NPN Q183, um die Ausgangsstufe 3240 zu treiben. Die Ausgangsstufe 3240 umfaßt die NPNs Q191, Q192 und Q193. Jegliche Strom- und Spannungsfehlanpassungen zwischen diesen beiden Spannungsfolgern erzeugen Feh lerströme, die eine Verschlechterung des Spannungsverstärkungsfaktors der offenen Schleife, der Offset-Spannung und des TemperaturKoeffizienten für die Offset-Spannung bewirken. Ideale Spannungsfolger haben einen Eingangsstrom von 0 und bewahren äquivalente Spannungsabfälle von Kollektor zur Basis für die Stromspiegelvorrichtungen Q176, Q177, Q178 und Q179, während sie zu einer minimalen Phasenverschiebung beitragen.
Fig. 34 zeigt einen auf MOS-Vorrichtungen basierenden Standardspannungsfolger für eine sehr hohe Eingangsimpedanz. Solche Folger haben eine schlechte Vgs-Anpassung, die eine Vcb-Fehlanpassung zwischen den NPN-Spiegelvorrichtungen Q12a und Q13a bewirkt. Dies erzeugt Fehlerströme und verschlechtert die Leistungsfähigkeit. Fig. 35 zeigt einen Standardspannungsfolger, der aus bipolaren Vorrichtungen gebildet ist, um für eine gute Spannungsanpassung zu sorgen. Solche Folger haben eine relativ niedrige Eingangsimpedanz. Die Fehlanpassung der Basisströme erzeugt einen Fehlerstrom, der die Leistungsfähigkeit verschlechtert. Auch die beiden getrennten Stromquellen für jeden der in Figs. 34 und 35 gezeigten Folger führen zu einer Fehlanpassung und einer Verschlechterung der Leistungsfähigkeit.
Die Spannungsfolger des Verstärkers 3100 (Figs. 33c-d), in Fig. 36 in einer vereinfachten Form gezeigt, werden als gemischte Spannungsfolger (composite voltage followers, CVF) bezeichnet, wegen der Kombination von MOS- und bipolaren Bauelementen. Diese Anordnung profitiert von der hohen Eingangsimpedanz der MOS-Bauelemente (MO und M9), während die über Kreuz gekoppelten bipolaren (Q4, Q6, Q10 und Q11) die Anpassung der Folger über das hinaus verbessern, was mit MOS-Bauelementen alleine erreichbar ist. Diese Verbesserung erstreckt sich sowohl auf gleiche Strombedingungen als auch ein Übergangssignal. Die Verbesserung der Anpassung zwischen den MOS-Bauelementen MO und M9 wird teilweise dadurch bewerkstelligt, daß angepaßte Ströme für die MOS-Bauelemente vorgesehen sind. Diese Ströme sind sowohl unter Gleichstrombedingungen als auch bei einem Übergangssignal angepaßt. Weil die MOS-Bauelemente einen Eingangsstrom von ca. 0 haben, werden an dem Punkt, an dem die Umwandlung von zwei Anschlüssen auf einen erfolgt, der in Fig. 36 mit HIP bezeichnet ist, keine Fehlerströme erzeugt. Dies führt zu Verbesserungen in dem Verstärkungsfaktor für die offene Schleife, der Offset-Spannung und dem Temperatur-Koeffizienten für die Offset-Spannung über das hinaus, was unter Verwendung von Bipolar-Transistoren alleine erreichbar ist. Eine Anpassung der Folger wird durch die Verwendung einer Stromquelle zum Speisen beider Transistoren erzeugt, mit einer weiteren Verbesserung wegen des Speisens der NMOS-Folger durch die über Kreuz gekoppelten bipolaren. Einer der Folger (A) speist das Signal von dem hohen Impedanzpunkt (HIP) in die Ausgangsstufe, der zweite Folger (B) wird als Spannungsklemme in dem Stromspiegel (Q12 und Q13) benötigt. Ein Speisegleichstrom für beide Folger wird durch die Stromquelle 17 geliefert. Die Einbeziehung von 17 unterliegt keinen besonderen Einschränkungen. Ein NPN- oder NMOS-Bauelement genügt. Bei der Ausführung in den Fig. 33c-d wird ein NPN als negative Speisestromschiene für NPN-Stromquellen für den Verstärker 3100 verwendet.
Der CVF von Fig. 36 arbeitet wie folgt. Durch die NPN-Vorrichtungen Q4 und Q6 wird der Strom von 17 geteilt. Auch wenn bei dieser Anwendung der Strom in gleiche Teile zwischen den beiden Vorrichtungen geteilt wird, können andere Anwendungen einen Vorteil in einem anderen Verhältnis finden. Die Vorrichtung Q4 liefert die Hälfte des Betriebsstroms für den NMOS M9, während Q6 die Hälfte des Betriebsstroms für den NMOS MO liefert. Die andere Hälfte für den Strom von M9 kommt von NPN Q11, und die andere Hälfte für den Strom von MO kommt von NPN Q10. Dieses Überkreuzkoppeln des Speisestroms für die NMOS-Folger liefert eine verbesserte Betriebspunktanpassung für die NMOS-Folger MO und M9 und die Stromspiegelvorrichtungen Q12 und Q13. Dies führt zu einem besseren Spannungverstärkungsfaktor für die offene Schleife, eine Offset-Spannung und eine verbesserte Temperatur-Koeffizienten-Leistungsfähigkeit für die Offset-Spannung des Verstärkers 3100. Die Teilerfunktion der über Kreuz gekoppelten bipolaren Bauelemente für den Speisestrom (die in einem verbesserten Verstärker resultiert) teilt ebenfalls den Laststrom beider Folger. Die Hälfte des AUSGABE-Laststroms kommt von M9 über Q4, die andere Hälfte von MO über Q6. Der Basisstrom der Stromspiegelvorrichtungen Q12 und Q13 belastet beide Folger in gleicher Weise. Die Hälfte dieses Laststroms kommt von MO über Q10, und die an dere Hälfte von M9 über Q11. Dieses Aufteilen der Lastströme zwischen den Folgern gewährleistet, daß die zusammengesetzten Spannungsfolger (CVFs) identische Arbeitspunkte beibehalten, was zu einer besseren Anpassung und einem verbesserten Verstärker führt. Der PMOS-Stromspiegel (M16-M19) und der NMOS-Stromspiegel (M14-M15) schließen die Schleife um die zusammengesetzten Spannungsfolger. Der Drain-Strom von MO wird als Drain-Strom von M15 exakt verdoppelt (gilt für Wechselstrom und Übergangsstrom). Der Drain-Strom von MO (M15) ist zusammengesetzt aus:
I7/2 + Iaus/2 + (IbQ12 + IbQ13)/2 + IdM15/2 = IdMO
Der Drain-Strom IdM9 von M9 ist zusammengesetzt aus:
I7/2 + Iaus/2 + (IbQ12 + IbQ13)/2 + IdMI5/2 = IdM9
Das Endergebnis ist (wie gewünscht): IdMO = IdM9.
Die Betriebsströme der NMOS-Folger sind perfekt aneinander angepaßt, und zwar wegen des Überkreuzkoppelns der NPNs (Q4, Q6, Q10, Q11) und dem Spiegeln des Drain-Stroms von MO in den Drain von M15. Durch das Vollziehen der Teilung der über Kreuz gekoppelten Vorrichtungen zusammen mit dem Spiegeln des Drains von MO ist gewährleistet, daß MO und M9 dieselbe Last sehen. Dies gilt sowohl für die Bedingungen von Gleichstrom als auch für Übergänge.
Beide NMOS-Folger erfahren dieselben Übergänge. Dadurch wird die Einschwingzeit verbessert, weil der CVF eine symmetrische Last für die Spiegelvorrichtungen Q12 und Q13 darstellt. Jede Asymmetrie würde eine unerwünschte gedämpfte Schwingung in der Einschwingwellenform verursachen. Jede Übergangsspannung oder jeder Übergangsstrom am Punkt HIP würde über die anderen Eingangsvorrichtungen gespiegelt, aber Symmetrie führt zu einer geringeren gedämpften Schwingung.
Die Fig. 37a zeigt eine PNP-Fassung des gemischten Spannungsfolgers, und die Fig. 37b-c zeigen Fassungen nur mit NPNs und nur mit NMOS-Transistoren. Insbesondere hat die Fassung von Fig. 37b nur mit NPN-Transistoren dieselbe Überkreuzkopplung und entsprechende Symmetrie, hat aber nicht die hohe Eingangsimpedanz des CVF der Fig. 36 und 37a. Die Fassung von Fig. 37c nur mit NMOS-Transistoren hat nicht die hohe Geschwindigkeit des CVF der Figs. 36 und 37a. Auch kann in allen CVFs das Verhältnis der Stromteilung durch das Überkreuzkoppeln durch das Ins-Verhältnis-Setzen der Emitterbereiche oder Gatebreiten der über Kreuz gekoppelten Vorrichtungen geändert werden.
Wie in den Fig. 33 gezeigt, treibt die Ausgabe der gemischten Spannungsfolger die Basis der NPNs Q191 und Q193 in der Ausgangsstufe 3240 in dem unteren rechten Teil der Fig. 33d. Der Ausgangsanschluß AUS der Ausgangsstufe 3240 wird in die CMOS- Stufe 3220 zurückgeführt. Der Widerstand 3261 von Fig. 32 entspricht R167 in Fig. 33b, und der Widerstand 3262 von Fig. 32 entspricht den Serienwiderständen R607, R693, R694, R695 und R696. Die CMOS-Stufe 3220 hat als Eingänge ein differentielles NMOS-Paar M621 und M639, die mit der NPN-Stromquelle Q627 und Q626 sowie dem Widerstand R630 von Fig. 33a verbunden sind. Die differentiellen Ausgänge des NMOS-Paars sind mit den differentiellen Ausgängen der bipolaren Stufe 3210 bei der Kaskade PMOS M27, M30, M31 und M32 verbunden.
Der Klemmanschluß in Fig. 32 entspricht dem Klemmanschluß am linken Rand von Fig. 33a. Die Schalter 3251 und 3252 von Fig. 32 sind vor allem durch den NPN Q625 verwirklicht, der durch das differentielle PMOS-Paar M645-M646 mit einer Stromspiegellast von NMOS M641-M642 in Fig. 33a getrieben wird. Insbesondere schaltet ein logisch niedriges (Massen-)Signal am Klemmanschluß M645 ein, schaltet M646 aus und zieht den Knoten 3303 auf etwa -2,2 V (bei Zimmertemperatur), weil der Diodenstapel aus den NPNs Q631, Q632, Q619 und Q638 alles höhere begrenzt. Dadurch wird NPN Q625 eingeschaltet und führt den durch die PMOS-Stromquelle M614 zugeführten Strom von dem PMOS M620 weg und in die NPN-Stromquelle Q626. Wird durch M620 kein Strom zugeführt, kommt der gesamte Strom für die NPN-Quelle Q156 (Fig. 33c) von den bipolaren differentiellen Paaren und versetzt die bipolare Stufe 3210 in den Zustand maximaler Verstärkung. Wenn Q625 der Quelle Q626 Strom zuführt, bedeutet dies, daß Q627 abschaltet und das differentielle CMOS-Paar M621-M639 deaktiviert, so daß die CMOS-Stufe 3250 Ausgänge hoher Impedanz aufweist.
Umgekehrt schaltet ein logisch hohes Signal (+5 V) am Klemmanschluß M646 ein, schaltet M645 aus und zieht den Knoten 3303 auf etwa -3,6 V herunter (weil die Basis des NPN Q633 auf etwa -2,9 V liegt), wodurch der NPN Q625 ausgeschaltet wird und den durch den PMOS M614 zugeführten Strom in den PMOS M620 leitet, und dann in die NPN-Stromquelle Q156. Wird dieser Strom Q156 zugeführt, verbleibt nur ein kleiner "Sicker"-Strom, der von den bipolaren differentiellen Paaren gezogen werden muß, und die bipolare Stufe 3210 verbleibt aktiv, aber mit geringem Verstärkungsfaktor. Bei ausgeschaltetem Q625 führt NPN Q627 den Strom von der Quelle Q620 zu dem NMOS-Paar M621, M639. Die Ausgabe des NMOS-Paars übertrifft die der bipolaren Stufe 3210 mit reduziertem Verstärkungsfaktor an Leistung, und die Rückführung über einen Widerstand von AUS zu dem NMOS-Paar führt dazu, daß der Halteverstärker 3100 bei einer Ausgabe von 0 V gehalten wird. Die CMOS-Stufe 3220 hat einen niedrigeren Durchgriff als die bipolare Stufe 3210, so daß der Verstärker in dem Klemmodus stabiler ist.
Zusammenfassend arbeiten der Digital-Analog-Umsetzer 310 und der Verstärker 3100 wie folgt zusammen. Zu Beginn hält ein niedriges SCHALTEN-Signal die Eingabe des Digital-Analog-Umsetzers 310 auf 1000 000 und somit seine Ausgabe auf einem Strom von 0, und ein niedriges Klemmsignal versetzt den Verstärker 3100 in einen Klemmodus, wobei die CMOS-Stufe 3220 die Ausgabe auf 0 V hält, ungeachtet jeglicher Vein-Eingabe von dem Abtast-Halteglied 304. Wenn das SCHALTEN-Signal logisch nach oben geht, wird die codierte quantisierte Form von Vein (A7A6...A1) in den Digital- Analog-Umsetzer 310 eingeführt, und der Ausgabestrom des Digital-Analog-Umsetzers 310 beginnt, sich auf den Wert Vrq/R einzupendeln, wobei Vrq der quantisierten Form von Vein gleichkommt. Zu diesem Zeitpunkt sind die Eingänge der bipolaren Stufe 3210 des Verstärkers 3100 Masse am nichtinvertierenden Eingang und am invertierenden Eingang der Ausgangsstrom des Digital-Analog-Umsetzers 310 plus dem Strom Vein/R von dem Abtast-Halteglied 304. Der Verstärker 3100 verbleibt für eine Verzögerungszeit von 10 ns in einem Klemmodus. Dies ermöglicht es, daß sich anderes Schaltrauschen abschwächt, und daß der Ausgangsstrom des Digital-Analog-Umsetzers 310 dem Wert -Vrq/R nahekommt, um eine Übersteuerungssättigung der bipolaren Stufe 3210 zu vermeiden. Danach geht das Klemmsignal logisch nach oben, um die CMOS-Stufe 3220 zu deaktivieren und die Verstärkung der bipolaren Stufe 3210 zu überspringen. Die bipolare Stufe 3210 schwingt dann auf ihrer Verstärkung des sich einschwingenden Quantisierungsfehlers ein. Der Digital-Analog-Umsetzer 310 schwingt innerhalb von etwa 50 ns auf eine Genauigkeit von 14 Bit (0,3 mv) ein. Die bipolare Stufe 3210 hat eine hohe Abschneidefrequenz, und der Verstärker 3100 verfolgt den sich einschwingenden Quantisierungsfehler. In ähnlicher Weise verfolgt der Verstärker 3101 die Ausgabe des Verstärkers 3100, so daß sich die Gesamtausgabe des Fehlerverstärkers 312 innerhalb von 80 ns auf 4 mV im Bereich der Endausgabe einschwingt.
Der Verstärker 3100 kann für eine Verwendung zu generellen Zwecken ausgelegt werden. Die Eingänge der differentiellen bipolaren und NMOS-Paare können miteinander als differentielle Eingänge verbunden werden, und das digitale Signal an dem Klemmanschluß lediglich eine Auswahl zwischen den bipolaren und den NMOS-Eingängen sein. Der Verstärker 3100 ist daher ein Kanalwahlverstärker, wobei die beiden Kanäle Unterschiedliches leisten. Der bipolare Kanal liefert einen Betrieb mit hoher Geschwindigkeit und niedrigem Rauschen, während der CMOS-Kanal eine hohe Eingangsimpedanz liefert.

Der LSB-Auffangspeicher

Der LSB-Auffangspeicher 314 ist eine Gruppe von sieben Standardauffangspeichern, die in Fig. 9 als 314-1 bis 314-7 bezeichnet sind, und die getaktet sind, um die Ausgaben der Übertrager 908-1 bis 908-7 bei der Abstiegsflanke des FLASH2-Takts zu laden. Die Abstiegsflanke schneidet außerdem den Strom zu den Auffangspeichern 1030 ab und führt den differentiellen Paaren 1021- 1022 in den Vergleicherzellen 902 wieder Strom zu, und so wird der Parallelumsetzer 308 für eine andere Umwandlung vorbereitet. Die Ausgaben werden als C1, C2... C7 bezeichnet.

Der Subtrahierer

Der Subtrahierer 316 ist schlicht ein binärer Addierer, der 0000 010 von A7 A6... A1 subtrahiert, indem er das Zweierkomplement von 0000 010, d. h. 1111 110 zu A7 A6... A1 hinzuaddiert und das Ergebnis B12 B11... B6 nennt. Das Übertragsbit (carry bit) wird CR1 genannt:
Die Subtraktion von 0000 010 kompensiert die Ausgabe 1000 000 des Parallelumsetzers 306 bei einer Eingabe von 0 V während der zweiten Parallelumsetzung, um die niedrigstwertigsten Bits zu erzeugen. Eine ausführlichere Erklärung wird in der Beschreibung des Fehlerkorrekturblocks 318 gegeben. Der Subtrahierer 306 führt die Subtraktion innerhalb von 6 ns durch, und während dieser Zeit hat der Digital-Analog-Umsetzer 310 begonnen, sich auf den Ausgabestrom von Vrq/R einzuschwingen, aber der Fehlerverstärker 312 bleibt im Klemmzustand.

Fehlerkorrektur

Fig. 38 zeigt schematisch die Verschaltung des Fehlerkorrekturblocks 318. Durch diese Logik wird ein Teil des folgenden Verfahrens ausgeführt, und viele andere Ausführungen können ebenfalls existieren und automatisch durch Logikdesignprogramme erzeugt werden. A7 A6 A5...A1 bezeichnet die Ausgabe des Parallelumsetzers 306 bei der ersten Umwandlung des Eingangs Vein, der in dem MSB-Auffangspeicher 308 gehalten wird; das bedeutet, A7 A6... A1 ist die binäre Codierung der quantisierten Form Vq von Vein, wobei die Quantisierungsniveaus um 39,0625 mv beabstandet sind, und wobei ein Vein von 0 V idealerweise ein A7 A6... A1 von 1000 000 liefert, wegen des bipolaren Eingangsbereichs. Der Digital-Analog-Umsetzer 310 rekonstruiert die quantisierte Form Vq von Vein aus dem binären Code; dies wird als Vrq bezeichnet. Somit unterscheiden sich Vein und Vrq um höchstens 19,53125 mv (die Hälfte von einem Quantisierungsniveau von 39,0625 mv). Der Fehlerverstärker 312 gibt 32/(Vein -Vrq) aus, und dies fällt idealerweise in den Bereich von -0,625 V bis +0,625 V und beläßt einen Raum für Fehler, wie unten beschrieben. Fig. 39 stellt dar, wie Vein innerhalb eines Quantisierungsniveaus zu 32(Vein - Vrq) innerhalb des Bereichs von -0,625 V bis +0,625 V für die zweite Umsetzung führt. Der Parallelumsetzer 306 wandelt 32(Vein -Vrq) in C7 C6... C1 um, das der LSB-Auffangspeicher 314 speichert. Wegen der Verstärkung um 32 entspricht der Quantisierungsniveauabstand von 39,0625 mv bei der zweiten Umsetzung einem Niveau von 1,22 mV in Vein -Vrq Wieder ist es so, daß C7 C6... C1 gleich 100 0000 ist, wenn Vein -Vrq gleich 0 ist.
Der Subtrahierer 216 subtrahiert 0000 010 von A7 A6... A1, und das Ergebnis wird als B12 B11... B6 bezeichnet, wobei der Übertrag als CR1 bezeichnet wird; der Übertrag resultiert daher, daß die Subtraktion durch eine Addition des Zweierkomplements von 0000 010, d. h. 1111 110 durchgeführt wird. Bei einem Vein von 0 wäre daher idealerweise B12 B11... B6 gleich 0111 110, und CR1 wäre gleich 1. Die Subtraktion von 0000 010 ist eine Kompensation dafür, daß C7 C6 gleich 10 ist, wenn der Quantisierungsfehler Vein -Vrq gleich 0 ist. Der Fehlerkorrekturblock 318 (Fig. 38) addiert C7 C6 zu B12 B11... B7 B6, um D12 D11... D7 D6 und einen Übertrag CR2 zu erhalten:
Schließlich ist die Endausgabe des Ausgabepufferspeichers 320 D12 D11... D1, wobei D5 = C5, D4 = C4, D3 = C3, D2 = C2 und D1 = C1. Außerdem gibt das exklusive ODER von CR1 und CR2 als ein ODER aus.
Um das Vorangegangene zu verdeutlichen, sei ein Beispiel für den Idealfall fehlerfrei arbeitender Vorrichtungen genommen. Bei Vein +1,1000 V. Zunächst gilt, daß 1,074 V das höchste Quantisierungsniveau ist, das nicht +1,1 V überschreitet; somit gibt der Parallelumsetzer 306 die Ausgabe 1011 100 aus, weil 11 100 binär für 28 ist und 28 · 39,0625 mV gleich 1,09375 V ist, was der mittlere Punkt zwischen den Quantisierungsniveaus für die Codes 28 und 29 ist. Die vorangehende 1 in der Ausgabe 1011 100 stellt nur die Tatsache dar, daß Vein positiv ist; es sei daran erinnert, daß ein Eingang von 0 einen Ausgang von 1000 000 erzeugt, und daß negative Eingänge Ausgänge mit einer vorangehenden 0 erzeugen. A7 A6... A1 ist also gleich 1011 100. Würde dies als Quantisierung mit um 1,22 mv getrennten Quantisierungsniveaus (wie in der Endausgabe des Umsetzers 300) ausgedrückt, dann wäre der Code einfach 1011 1000 0000, weil 11 1000 0000 binär für 28 · 32 steht, und 28 · 32 · 1,22 mv ist gleich 1,09375 V.
Der Subtrahierer 316 addiert 1111 110 und 1011 100, um B12 B11 ... B6 gleich 1011 010 zu erhalten, mit einem Übertrag, der CR1 gleich 1 macht. Man beachte, daß CR1 immer gleich 1 ist, solange nicht A7 A6... A1 gleich 0000 000 oder 0000 001 ist, was dem Fall entspricht, daß Vein ca. -2,5 V oder außerhalb des Bereichs und unterhalb -2,5 V ist.
Danach nimmt der Digital-Analog-Umsetzer 310 die Eingabe 1011 100 und rekonstruiert +1,09375 V, die erste quantisierte Form von Vein und vormals Vrq genannt. Dann verstärkt der Fehlerverstärker 312 den Quantisierungsfehler (Vein -Vrq) von +0,00625 V um 32, um so +0,2000 V zu erhalten. Nun ist +0,176 V das höchste Quantisierungsniveau unterhalb von 0,2000 V, so daß der Parallelumsetzer 306 0,2000 in eine Ausgabe von 100 0101 umwandelt, weil 101 binär für 5 steht, und 5 · 39,0625 mv ist gleich 0,1953 V, was der mittlere Punkt zwischen den Quantisierungsniveaus für die Codes 5 und 6 ist. Abermals steht die vorangehende 1 dafür, daß die Eingabe positiv war. C7 C6... C1' ist gleich 100 0101. Weil -0,2000 V gleich 32 · +0,00625 V ist, und weil 39,0625 mv gleich 32 · 1,22 mv ist, wird der erste Quantisierungsfehler (Vein -Vrq) selbst als 00 0101 quantisiert, ausgedrückt in um 1,22 mV beabstandete Quantisierungsniveaus. Somit gibt 00 0101, direkt addiert zu 1011 1000 0000 der 1,2 mV-Niveauform der ersten Quantisierung die Endausgabe von 1011 1000 0101. Somit muß die vorausgehende 1 für eine Ausgabe der zweiten Parallelumsetzung kompensiert werden, wenn C7 C6... C1 addiert werden muß, um die Endausgabe zu erhalten. Die Subtraktion von O1 von A7 A6 ... A1, um B12 B11... B6 zu bilden, ist genau diese Kompensa tion; ferner drückt das Inkrement des Index um 5 die erste Quantisierung in 1,22 mV-Niveaus aus. Man beachte, daß der maximale Eingang in den Parallelumsetzer 300 bei der zweiten Parallelumsetzung 625 mv ist, so daß die maximale Ausgabe 101 0000 ist, wobei die vorausgehende 1 wieder eine positive Eingabe anzeigt. Dies bedeutet, daß die am höchsten wertigen zwei Bits C7 und C6 (bei fehlerfreien Vorrichtungen) nicht irgendeine Information enthalten, die über das bereits kompensierte Vorzeichen des ersten Quantisierungsfehlers hinausgeben, und sie können mit B7 und B6 überlappen. D12 D11... D1 also ist als Summe von B12 B11 ... B6 und C7 C6... C1 das oben erwähnte korrekte Ergebnis:
und der Übertrag CR2 ist gleich 0. CR2 ist immer 0, solange nicht B12 B11... B6 den Wert 1111 111 oder 1111 110 annimmt, was bedeutet, daß A7 A6... A1 0000 000 oder 0000 001 war, wiederum war Vein ca. -2,5 V. Wie oben bemerkt, ist CR1 immer gleich 1, so daß das exklusive NOR von CR1 und CR2 gleich 0 ist.
Die Bits CR1 und CR2 sorgen für eine Erfassung der Bereichsüberschreitung von Vein wie folgt. Falls Vein +2,5 V überschreitet, dann gibt die erste Parallelumwandlung A7 A6... A1 gleich 1111 111, und der Quantisierungsfehler ist größer als +39,0625 mV, weil der Digital-Analog-Umsetzer 310 den Wert 1111 111 als 2,4609375 V rekonstruiert, die höchste Form der Quantisierung. Der Fehlerverstärker 312 gibt daher eine Spannung oberhalb von +1,25 V aus, und die Ausgabe der zweiten Parallelumsetzung C7 C6 ... C1 ist mindestens 110 0000. Der Subtrahierer 316 berechnet B12 B11... B6 als:
d. h., CR1 ist gleich 1. B12 B11... B6 und C7 C6 werden addiert, um D12 D11... D6 zu erzeugen:
und CR2 ist ebenfalls gleich 1. Somit ist das exklusive NOR von CR1 und CR2 gleich 1, was eine Bereichsüberschreitung/-unterschreitung anzeigt, und D12 D11... sind "0"en, es handelt sich also um eine Überschreitung.
In ähnlicher Weise geschieht es, wenn Vein kleiner als -2,5 V ist: A7 A6... A1 ist 0000 000, und die Ausgabe des Fehlerverstärkers 312 ist weniger als -1,25 V. Die zweite Parallelumwandlung gibt höchstens 011 1111 aus. Der Subtrahierer 316 berechnet B12 B11... B6 als:
und CR1 ist 0. Die Berechnung von D12 D11... D6:
und CR2 ist ebenfalls 0. Das exklusive NOR von CR1 und CR2 ist wieder 1 und zeigt eine Bereichsüberschreitung/-unterschreitung an, und D12 D11... sind "1"en, es handelt sich also um eine Unterschreitung.
Nicht ideale Bauelemente in dem Umsetzer 300 können zu Fehlern bei der Ausgabe führen, aber das oben beschriebene Verfahren kann die meisten üblichen Fehler korrigieren. Insbesondere ist die häufigste Fehlerquelle die Genauigkeit des Parallelumsetzers 306, und der Spielraum (siehe Fig. 39), der im Parallelumsetzer 306 für die zweite Parallelumsetzung zur Verfügung steht, erlaubt die Korrektur wie folgt. Falls der Parallelumsetzer 306 einen Code ausgibt, der 1 LSB (niedrigswertiges Bit) höher ist als er sein sollte, dann rekonstruiert der Digital-Analog-Umsetzer 310 ein Vrq, das um 39,0625 mv höher ist als die erste wahre Quantisierung von Vein, und der Fehlerverstärker 312 gibt einen verstärkten Quantisierungsfehler aus, also 1,25 V niedriger als es sein sollte. Die zweite Quantisierung durch den Parallelumsetzer 306 ist um 1 niedriger in C6 als sie sein sollte, und dies hebt den ursprünglichen Codefehler von 1 LSB weg. Ein Beispiel wird dies veranschaulichen:
Bei Vein +1,1000 V wie im vorigen Beispiel, dann ist das richtige erste Quantisierungsniveau 1,074 V, und der Parallelumsetzer 306 sollte 1011 100 ausgeben. Es sei aber angenommen, daß der Parallelumsetzer 306 nicht wirklich linear ist und für diese Eingabe 1011 101 ausgibt. Der Digital-Analog-Umsetzer 310 rekonstruiert Vrq unter Verwendung des falschen Codes 1011 101 und gibt 1,13281 V als Vrq aus. Der Quantisierungsfehler Vein -Vrq ist dann gleich -0,03281 V anstelle der +0,00625 V, die aus einem korrekten Code folgen würden. Der Fehlerverstärker verstärkt diesen Quantisierungsfehler auf -1,05 V anstelle der +0,200 V, die sich aus einem korrekten Code ergäben. Man beachte, daß dies außerhalb von dem bei Fehlerfreiheit erwarteten Bereich von -0,625 bis +0,625 Volt fällt. Der Parallelumsetzer 306 quantisiert die -1,05 V als -1,0547 V, was -27 · 39,0625 mV ist, und er gibt 0100101 aus, weil 100101 das Zweierkomplement von 011011 ist, was die Binärdarstellung von 27 ist, und die vorausgehende 0 zeigt eine negative Zahl an. (Natürlich kann die Nichtlinearität des Parallelumsetzers 306 abermals das niedrigstwertige Bit beeinflussen.) Die Berechnungen sind dann wie folgt. Der Subtrahierer 316 berechnet B12 B11... B6:
Dies muß mit einem B12 B11... B6 von 1011 010 für den Fall eines korrekten Codes verglichen werden. Als nächstes addiert die Fehlerkorrektur 318 C7 C6, um als D12 D11... D6 zu erhalten:
und das Hinzufügen von C5... C1 ergibt die Endausgabe von 1011 1000 0101, was die korrekte Endausgabe ist.
Eine ähnliche Korrektur wird vollzogen, wenn der Parallelumsetzer 306 einen Code ausgibt, der um 1 LSB (niedrigstwertiges Bit) zu klein ist. Abermals für das Beispiel, daß Vein gleich +1,1000 V ist: die Ausgabe des ersten Parallelumsetzers 306 wäre fälschlicherweise 1011 011, und der Digital-Anlalog-Umsetzer 310 würde Vrq als 1,0547 V rekonstruieren. Der erste Quantisierungsfehler (Vein -Vrq) wäre +0,0453 V, und der Fehlerverstärker 312 würde +1,45 V für die zweite Parallelumsetzung ausgeben. Die Ausgabe des zweiten Parallelumsetzers 306 wäre 110 0101, weil 100101 die Binärdarstellung für 37 ist, und die vorausgehende 1 steht für ein positives Vorzeichen. Die Berechnung von B12 B11... B6 ist:
und die Addition von C7 C6 (11), um D12 D11... D6 zu erreichen:
Das Hinzufügen von C5... C1 ergibt eine Endausgabe von 1011 1000 0101, die mit der korrekten Ausgabe übereinstimmt; selbstverständlich kann das niedrigstwertige Bit aufgrund einer Nichtlinearität des Parallelumsetzers 306 bei der zweiten Parallelumsetzung verschieden sein.
Der maximale korrigierbare Fehler von einem fehlerhaften Code bei der ersten Parallelumsetzung ist 1,5 LSB, weil der Spielraum bei der zweiten Parallelumwandlung (s. Fig. 9) 1,875 V ist, so wohl für den positiven als auch für den negativen Bereich, und dies ist 32 · 1,5 · 39,0625 mv.

Bereichsüberschreitung/-unterschreitung

Der Block 324 für Bereichsüberschreitung/-unterschreitung ist nur ein exklusives NOR von CR1 und CR2, wie bei der Beschreibung des Fehlerkorrekturblocks 318 erläutert. Die Fig. 40 zeigt 13 Flipflops zum Speichern der 7 Bits D12 D11... D6 aus dem Fehlerkorrekturblock 318, der 5 niedrigstwertigen Bits C5 C4... C1 (D5 D4... D1) aus dem LSB-Auffangspeicher 314 und das exklusive NOR der beiden Überträge CR1 und CR2 (Ecke rechts oben). Das Signal LOADOP taktet die Flipflops.

Ausgangs-Pufferspeicher

Der Ausgangs-Pufferspeicher 320 umfaßt 14 Treiber, die jeweils dem in Fig. 41 gezeigten Treiber 4100 gleich sind. Ein Treiber ist für jede der Ausgaben D12 D11... D1, einer für die Ausgabe des exklusiven NOR des Blocks 324 für Bereichsüberschreitung/- unterschreitung, und eine ist für das IRQ-Signal (von englisch interrupt request, Unterbrechungsnachfrage). Der Treiber 4100 arbeitet mit CMOS-digitalen Spannungspegeln zwischen +5 V und Masse. Die Datenbits D12 D11... D1 und die Ausgabe des exklusiven NORs werden dem Treiber 4100 an dem EIN-Anschluß zugeführt, und ein Aktivierungssignal (enable signal) an dem EN-Anschluß steuert den Treiber 4100. Der Treiber 4100 hat NPN-Ausgangstransistoren 4102-4103, um kapazitive Lasten zu treiben, die jenseits der Möglichkeiten einfacher CMOS-Treiber liegen und hat auch eine niedrigere Ausgabespannung VoL als die in Fig. 42 gezeigten BiCMOS-Treiber 4200 des Standes der Technik. Insbesondere kann der einfache Treiber von 4200 nicht niedrige VoL-Niveaus erreichen, wie etwa weniger als 0,4 V, insbesondere bei niedrigen Temperaturen, wegen des Spannungsabfalls Basis-Emitter von NPN 4203, wenn er aktiviert ist und die Ausgabe nach unten gezogen wird. Fig. 43 zeigt den Treiber 4300, der eine Form des Treibers 4100 ist, die durch das Weglassen der Aktivierungsverschaltung (NMOS 4150-4156) und der NPNs 4104-4105 zum Schutz gegen elektrostatische Entladung vereinfacht ist.
Der Treiber 4200 des Standes der Technik arbeitet wie folgt: Ein logisch hoher Eingang bei EIN wird durch den CMOS-Inverter 4206- 4207 in einen niedrigen invertiert und schaltet den PMOS 4210 ein und NMOS 4211-4212 aus. Der eingeschaltete PMOS 4210 treibt die Basis von NPN 4202 nach oben, um den NPN 4202 einzuschalten und den Ausgabeanschluß AUS nach oben zu ziehen. Der eingeschaltete PMOS 4210 zieht auch das Gate von NMOS 4213 nach oben, das den NMOS 4213 einschaltet, um die Basis von NPN 4203 auf Masse zu ziehen und NPN 4203 ausgeschaltet zu lassen. Die ausgeschalteten NMOS-Transistoren 4211-4212 isolieren den Ausgabeanschluß AUS von den Basen der NPNs 4202-4203; und AUS ist logisch hoch. Umgekehrt wird ein niedriger Eingang bei EIN durch den CMOS- Inverter 4206-4207 in einen hohen invertiert, der den PMOS 4210 ausschaltet und die NMOS-Transistoren 4211-4212 einschaltet. Der eingeschaltete NMOS 4212 verbindet die Basis und den Kollektor von NPN 4203 zusammen, um so eine Diode zu bilden und AUS nach unten auf etwa 0,7 V, aber nicht niedriger, zu ziehen: dies ist das VoL-Problem. Während des Schaltens muß die Basisladung schnell entfernt werden, um Verzögerungen zu vermeiden, und die NMOS-Transistoren 4212-4213 bewerkstelligen dies.
Die Treiber 4100 und 4300 umfassen dieselben Bauelemente wie der Treiber 4200, haben aber eine zusätzliche Verschaltung, um ein VOL mit niedriger Ausgabe, niedriger als 0,7 V, durch ein verstärktes Treiben der Basis der Ausgabe NPN 4303 zu erzeugen. Insbesondere treiben der NMOS 4321 und der Widerstand 4320 die Basis des NPN 4303 zusätzlich zu der Diodenverbindung über den NMOS 4312 (mit der Diode 4322). Die Treiber 4100 und 4300 arbeiten wie folgt. Ein hoher Eingang bei EIN wird invertiert und schaltet den PMOS 4310 ein, um die Basis von NPN 4302 zu treiben und schaltet die NMOS 4311-4312 aus und ebenso den NMOS 4321; dies funktioniert in derselben Weise wie der Treiber 4200 bei einer hohen Eingabe. Umgekehrt wird ein niedriger Eingang bei EIN invertiert, um den NMOS 4312 einzuschalten, wodurch die Verbindung von Basis und Kollektor des NPN 4303 (über die Diode 4322) hergestellt wird, um eine Diode zu formen und um AUS auf ca. 1,4 V herunterzuziehen, analog wie bei dem Betrieb des Treibers 4200. Der niedrige Pegel bei EIN invertiert auch, um den NMOS 4321 einzuschalten, der bewirkt, daß Vdd über den Widerstand 4320 den NPN 4303 in Sättigung treiben kann und dabei die Kollektor-Emitterspannung auf 0,1 V herabsenkt. Durch diese Sättigung wird AUS auf ca. 0,1 V herabgezogen. Die Diode 4322 verhindert, daß durch den NMOS 4321 beim Treiben ein direkter Nebenschluß zu AUS hin erfolgt und seine Wirkung gemindert wird. Schließlich können kleine Widerstände zwischen AUS und jedem der NPNs 4102-4103 und 4302-4303 eingefügt werden, um ein induktives Rücklaufen (von Bond-Drähten her) unter kapazitiven Lasten zu verringern.
Der Treiber 4100 arbeitet in derselben Weise wie der Treiber 4300, wenn der EN-Eingang hoch ist, weil die NMOS-Transistoren 4154-4156 und der PMOS 4152 alle eingeschaltet sind und der NMOS 4153 ausgeschaltet ist. Umgekehrt wird durch ein logisch niedriges EN der PMOS 4152 ausgeschaltet, so daß der PMOS 4110 isoliert wird und der NPN 4102 ausbleibt, der NMOS 4153 wird eingeschaltet, so daß der NPN 4103 ausgeschaltet bleibt, und die NMOS-Transistoren 4154-4156 werden ausgeschaltet, um den AUS-Anschluß zu isolieren und den Basistreiber-NMOS 4121 anzuhalten. Das heißt, der Treiber 4100 zeigt eine hohe Impedanz bei AUS. Die 14 Treiber 4100 in dem Ausgabe-Pufferspeicher 320 sind entlang des äußeren Rands des Siliziumchips, der die Schaltung des Umsetzers 300 enthält, angeordnet. Das Aktivierungssignal für die Treiber läuft entlang des Chiprands, so daß die Treiber in Folge mit einer kurzen Verzögerung (< 1 ns) zwischen den Einschaltvorgängen einschalten, um das Rauschem beim Stoßen auf Masse und anderes Rauschen, das das Spannungsschalten begleitet, zu verringern. Die Fig. 44 zeigt ein Layout des Umsetzers 300 mit 14 Treibern, die mit 4401-4412 für D1 bis D12 bezeichnet sind, 4413 für das exklusive NOR und 4414 für IRQ. Die Signale haben ihren Ursprung im Bereich 4450 und pflanzen sich in der Richtung der Pfeile fort.
Schließlich folgt das Ausgabeformat dem Zustand des externen Signals A0: Ist A0 logisch niedrig, gibt der Pufferspeicher 320 ein 12-Bit-Wort wie beschrieben aus, und ein logisch hohes A teilt das 12-Bit-Wort in zwei 8-Bit-Wörter, wobei das zweite Wort 4 nachfolgende "0"en hat. Der Pufferspeicher 320 multiplext die beiden 8-Bit-Wörter.

Zeitablauf, Steuerglied und Oszillator

Der Zeitablaufsteuerungs- und Oszillatorblock 330 umfaßt den Zeitgenerator 4500, der in Fig. 45 gezeigt ist und aus 7 Oszillatorzellen 4501-4507 gemacht ist, wobei jede der Strukturen in Fig. 46a als Zelle 4600 gezeigt ist. Die Zelle 4600 erzeugt im wesentlichen eine Zeitverzögerung, indem sie erfaßt, wann die Ladung auf einem Kondensator, der durch eine Konstantstromquelle geladen wird, einen Schwellwert erreicht. Durch die Veränderung der Kapazität oder des Stroms oder beider wird das Zeitintervall verändert. Ausführlicher: ein konstanter Strom von 65 uA wird in den PMOS 4602 gespiegelt (angedeutet durch die mit gestrichelten Linien gezeichnete Diode PMOS 4601 in Fig. 46a); wenn somit das Signal an dem Anschluß STRG nach unten schaltet, läuft der gespiegelte Strom durch den eingeschalteten PMOS 4605 und beginnt, einen Kondensator an dem Anschluß CPA aufzuladen (angedeutet durch den mit gestrichelter Linie gezeichneten Kondensator 4607). Die Spannung an CAP steigt linear mit der Zeit. Das differentielle NMOS-Paar 4611-4612 mit der Stromspiegel-PMOS-Last 4615-4616 bildet einen Vergleicher, wobei der eine Eingang, das Gate des NMOS 4611, mit dem CAP verbunden ist und der andere Eingang, das Gate des NMOS 4612, mit einer Bezugsspannung von Vdd/2 V verbunden ist, die durch einen Spannungsteiler an dem Anschluß BIAS2.8 anliegt. Entsprechend bleibt der Vergleicherausgang an dem Knoten 4620 niedrig, wenn die Spannung am Anschluß CAP von 0 auf Vdd/2 V ansteigt, und die Inverter 4621- 4622 puffern dies in einen logisch niedrigen Wert am Anschluß AUS, und der Inverter 4623 invertiert dies zu einem logisch hohen Zustand am Anschluß #AUS. Außerdem invertiert der Inverter 4621 das logisch niedrige Signal am Knoten 4620 in ein logisch hohes, das den PMOS 4630 ausgeschaltet läßt. Wenn sich die Spannung an CAP nun Vdd/2 V nähert, beginnt der Vergleicher, in eine hohe Ausgabe am Knoten 4620 zu schalten, und der Inverter 4621 invertiert dies in eine logisch niedrige Ausgabe, wodurch der PMOS 4630 eingeschaltet wird, um einen großen Strom zuzuführen, um das schnelle Aufladen des Kondensators 4607 zu unterstützen.
Das bedeutet, daß der PMOS 4630 für eine positive Rückkopplung sorgt und dadurch den Übergang schärfer macht; siehe Fig. 47, die die Spannung an CAP für verschiedene Kondensatoren zeigt. Ein niedriges STRG-Signal hält den NMOS 4605 auch ausgeschaltet, aber wenn das STRG-Signal hochschaltet, schaltet der NMOS 4605 ein, um den Kondensator 4607 mit Masse zu verbinden und zu entladen. Kurz gesagt, wenn STRG hoch ist, ist CAP niedrig, AUS ist niedrig, und #AUS ist hoch; und wenn STRG niedrig ist, läuft CAF nach oben, AUS geht nach der Verzögerung durch das Hochlaufen nach oben, und #AUS geht nach der Verzögerung durch das Hochlaufen nach unten.
Der Vergleicher 4611-4612 und die Erfassung 4615-4616 können durch einen einfachen Inverter ersetzt werden, der ausgelegt ist, bei einer bestimmten Schwelle zu schalten, wie durch den Inverter 4630 in Fig. 46b gezeigt. Durch diese Alternative entfallen zwei Bauelemente und die Vorspannungsleitung der Zelle 4600; der Schwellwert des Inverters 4630 kann durch die Festlegung des Verhältnisses der Gate-Breiten von PMOS 4631 und NMOS 4632 abgestimmt werden, die den Inverter 4630 bilden. Der Ansatz, die Zelle 4600 mit einem Komparator auszulegen, erlaubt eine genaue Steuerung des Schaltpunkts durch die Steuerung des Arbeitspunkts, der auf andere Niveaus gesetzt werden kann als Vdd/2. Bei einem Vergleicher kann der Arbeitspunkt auf einen Bruchteil von Vdd bezogen werden, und somit ist der Arbeitspunkt bei höheren Zufuhrspannungen höher, und die Pulsbreite ist fast konstant; bei einem Inverter hingegen kann dies weniger eng gesteuert werden, weil sich die Schwelle bezüglich der Zufuhrspannung stärker ändert. Ferner führt die Abhängigkeit der Ladungsträgerbeweglichkeit von der Temperatur zu einer allgemeinen Verlangsamung der Bauelemente mit steigender Temperatur, so daß das Vorsehen eines Stroms zum Spiegeln in den PMOS 4602, der sich mit der Temperatur in einer erwünschten Weise ändert, zu einer Ausgabe der Pulsbreite führt, die sich wie gewünscht mit der Temperatur ändert. Ferner kann der Stromspiegel Bauelemente verschiedener Größe für verschiedene Zellen aufweisen, so daß die Kondensatoren für die verschiedenen benötigten Zeitintervalle nicht in ihrer Größe verändert werden müssen, und der Stromspiegel kann mit Bipolartransistoren realisiert werden. Das Er setzen des durch STRG gespeicherten Inverters durch komplexere Gatter kann für eine noch bessere Steuerung des Zeitablaufs sorgen.
Fig. 45 zeigt die 7 Oszillatorzellen 4501-4507, die in Folge angeordnet sind, wobei das #AUS jeder Zelle der STRG-Eingang der nächsten Zelle ist, so daß die Zellen in Folge aktiviert werden. Die ODER-Gatter 4511-4517 haben jeweils Eingänge von STRG und AUS der entsprechenden Zelle; das ODER-Gatter geht logisch genau dann nach unten, wenn STRG nach unten geht und AUS wegen der Hochfahrverzögerung noch nicht hochgeschaltet hat. Weil das #AUS-Signal ein Gatter weiter hinten als das AUS-Signal zugeführt wird, geht jedes ODER-Gatter logisch nach oben, bevor das nachfolgende ODER-Gatter logisch nach unten geht, und die Pulsfolge von den ODER-Gattern ist nicht überlappend. Das Zeitablaufschaubild von Fig. 5 zeigt die Ausgaben der ODER-Gatter mit ihren nachfolgenden Invertern, die groß ausgelegt sind, um große Lasten zu treiben: das ODER-Gatter 4511 liefert den 30 ns langen logisch nach unten gehenden Puls HLDSTTL (holdsettle, Einschwingen des Haltens) im zweiten Feld von unten in Fig. 5, das ODER- Gatter 4512 mit dem Inverter liefert den 28 ns langen FLASH1- Puls im dritten Feld von unten, das ODER-Gatter 4513 mit Inverter liefert den 80 ns langen DACSTTL-Puls im vierten Feld von unten, das ODER-Gatter 4514 mit Inverter liefert den 28 ns langen FLASH2-Puls im fünften Feld von unten, das ODER-Gatter 45 mit Inverter den 20 ns langen LOADOP-Puls im sechsten Feld von unten, das ODER-Gatter 4516 mit Inverter den 100 ns langen ERFASSG-Puls im vierten Feld von unten, und das ODER-Gatter 4517 mit Inverter liefert den 20 ns langen EOC-Puls im oberen Feld.
Natürlich hätte der Zeitablaufserzeuger 4500 durch einen Oszillator realisiert werden können, der einen asynchronen Zähler treibt, wobei der gezählte Wert decodiert würde, um die Zeitablaufspulse zu liefern; Die Verwendung eines Oszillators (mit einer Periode von 10 ns) hätte jedoch ein periodisches Schaltrauschen erzeugt, was durch das Kondensatoraufladen der Zellen 4501-4507 vermieden wird.
Fig. 48 stellt schematisch das Steuerglied 4800 aus dem Block 330 dar. Das Steuerglied 4800 empfängt die externen Steuersignale Chipwahl (#C5, chip select, niedriger Pegel, der einen aktiven Zustand angibt), Ausgabeermöglichung (#OE, output enable, niedriger Pegel, der einen aktiven Zustand angibt), Umwandlung (#UMS, niedriger Pegel, der einen aktiven Zustand angibt) sowie die internen Signale FLASH&sub1;, FLASH&sub2; und EOC von dem Zeitablaufserzeuger 4500, und es erzeugt die internen Steuersignale STRG ("Steuerung", durch das der Zeitablaufserzeuger 4500 getrieben wird), IRQ ("interrupt request.", Unterbrechungsabfrage, die das Abtast-Halteglied 304 und einen externen Bustreiber steuert), Flashclock (Takt) und AUSGABEAKT (aktiviert die Ausgabetreiber im Pufferspeicher 320). Das Steuerglied 4800 arbeitet wie folgt: zunächst, wenn #C5 am Anschluß 4802 hoch ist, dann sind beide NOR-Gatter 4804-4805 niedrig, und dies hält den AUSGABEAKT-Anschluß 4808 niedrig und führt logisch niedrige Daten den Flipflops 4810-4811 zu. Die Ausgabe #Q des Flipflop 4810 treibt das STRG-Signal, ein Flipflop 4810 mit niedrigen Daten bedeutet somit, daß STRG hoch bleibt und den Zeitablaufserzeuger 4500 davon abhält, einen neuen Zyklus zu starten, und der Umsetzer 300 ist leerlaufend.
Nun sei angenommen, daß #C5 niedrig ist. Ein hohes Signal am #UMS-Anschluß 4812 treibt das NOR-Gatter 4808 niedrig, und führt den Flipflops 4810-4811 niedrige Daten zu, um zu verhindern, daß der Zeitablaufserzeuger 4500 einen neuen Zyklus startet.
Wenn #UMS nach unten schaltet, geht das NOR-Gatter 4804 nach oben, und die Flipflops 4810-4811 haben ein logisch hohes Signal an ihren Dateneingängen. Wenn das NOR-Gatter 4804 nach oben geht, setzt sich das Signal (angenommen, daß EOC am Anschluß 4822 niedrig ist) über die Inverterkette fort, die aus dem NAND- Gatter 4830 und den Invertern 4831-4835 gemacht ist, um die Flipflops 4810-4811 etwa 8 ns nach dem Zeitpunkt zu takten, an dem das logische Hoch an ihren Dateneingängen auftrat; diese Verzögerung gewährleistet, daß der Dateneingang hoch ist, und daß sehr kurze #UMS-Pulse herausgefiltert werden. Ein niedriger #UMS-Puls, der länger als 8 ns ist, läßt etwa 10 ns, nachdem #UMS nach unten schaltet, das STRG-Signal nach unten und das IRQ-Signal nach oben gehen, und diese Werte werden in den Flipflops 4810-4811 gehalten, bis sie zurückgesetzt werden. Man beachte, daß EOC niedrig ist, weil STRG hoch war, und alle Kondensatoren in den Oszillatorzellen sind im zurückgesetzten Zustand, der eine niedrige Ausgabe gibt. Wie oben beschrieben, aktiviert ein nach unten gehendes STRG den Zeitablaufserzeuger 4500, der dann die Pulse von Fig. 5 ausgibt, um einen Umwandlungszyklus durch den Umsetzer 300 zu treiben. Das nach oben gehende IRQ-Signal schaltet das Abtast-Halteglied 304 in den Haltemodus, so daß die Öffnungszeit des Umsetzers 30.0 die Zeit von UM5 bis IRQ sowie die Schaltzeit in dem Abtast-Halteglied 304 ist. Die Unsicherheit der Öffnungszeit wird durch die scharfen Schwellen der Inverterkette auf einem sehr niedrigen Niveau gehalten. Man beachte, daß die äußeren Eingabeanschlüsse #C5, #EN, #UMS und #A0 jeweils einen Übertragungspufferspeicher zur Übertragung von TTL-(0,8 V niedrig und 2,0 V hoch) in digitale CMOS-Niveaus haben, und die typische Öffnungszeit von 8 ns umfaßt diese Übertragung.
Der Puls EOC, Ende der Umwandlung, von dem Zeitablaufserzeuger 4500 wird in das Steuerglied 4800 am Anschluß 4822 zurückgeführt, und wenn #UMS niedrig bleibt, dann triggert der EOC-Puls eine andere Umwandlung, wenn #UMS hochgeschaltet hat, dann hat EOC keine Wirkung. Insbesondere pflanzt sich bei #UMS niedrig eine hochgehende Flanke von EOC durch den Inverter 4840, das NAND-Gatter 4830 und die Inverterkette 4831-4835 fort, um den Takteingang der Flipflops 4810-4811 nach unten zu treiben. Die hochgehende Flanke von EOC schaltet das UND-Gatter 4842 hoch, und sie treibt daher die ODER-Gatter 4844 und 4848 nach oben, um den Flipflop 4810 zurückzusetzen und STRG nach oben zu schalten. Ein nach oben gehendes STRG liefert ein niedriges Signal am Eingang des UND-Gatters 4842, wodurch der EOC-Puls mit einer Ausbreitungsverzögerung der Gatter 4842, 4844, 4848 und 4810 beendet wird. Das Zurücksetzen der Flipflops 4810-4811 hebt jedes andere Signal auf. Die Abstiegsflanke des EOC-Pulses setzt sich dann durch dieselbe Kette fort, um die Takteingänge der Flipflops 4810-4811 nach oben zu treiben und die hohen Signale (aus #UMS niedrig) in ihre Dateneingänge zu takten und dadurch #STRG nach unten zu treiben, um einen neuen Zyklus des Zeitablaufer zeugers 4500 zu starten. Ein niedrig gehaltenes #UMS führt zu einem beständigen Umsetzungsmodus durch den Umsetzer 300.
Der am Anschluß 4852 von dem Zeitablaufserzeuger 4500 nach oben gehende ERFASSG-Puls setzt den Flipflop 4811 zurück, um IRQ bis zum nächsten Zyklus nach unten zu setzen. Für die Zeitdauer, während der STRG hoch bleibt, startet der Umsetzer keinen neuen Zyklus, weil das EOC-Signal von Anschluß 4822 das NAND-Gatter 4830 blockiert.
Das Steuerglied 4800 macht eine ODER-Verknüpfung von FLASH1 und FLASH2 aus dem Zeitablaufserzeuger 4500, mit Eingang an den Anschlüssen 4861-4862, um das Signal FLASHCLK am Anschluß 4863 zu erzeugen, um den Parallelumsetzer 306 zu treiben. Die Abstiegsflanke von FLASH1 taktet auch den Flipflop 4871, um die durch den Flipflop 4810 (#STRG) gehaltenen Daten zu laden und dies über UND (nur für Prüfzwecke) an 4873 als Signal SCHALTEN auszugeben. Dieses SCHALTEN-Signal befreit den Digital-Analog-Umsetzer 310 von dem 1000 000-Eingang (siehe Fig. 30) und schaltet den Analogschalter 334, um die Ausgabe des Fehlerverstärkers 312 in den Parallelumsetzer 306 zu lenken, um den Umsetzer 300 für die zweite Umwandlung bei FLASH2 vorzubereiten.
Fig. 49 faßt den Gesamtzeitablauf für den Umsetzer 300 bei konstantem Umsetzungsbetrieb zusammen, wie er durch das untenbleibende UMS-Signal im ersten Feld dargestellt wird. Die Abstiegsflanke von UMS treibt die Steuerung 4800 nach einer Verzögerung von 6 ns durch NOR 4804, NAND 4830 und die Inverter 4831-4835, um die Flipflops 4810 und 4811 gleichzeitig zu takten, um das Signal STRG nach unten und IRQ nach oben zutreiben (zweites und drittes Feld von Fig. 49). Das nach oben gehende IRQ schaltet einen Ausgabe-Bustreiber ein, um eine Unterbrechung dem Mikroprozessor oder anderen Signalprozessoren zu signalisieren, die mit Umwandlungen durch den Umsetzer 300 gespeist werden. Das nach oben schaltende IRQ treibt auch den Niveauübertrager 725 im Abtast-Halteglied 304, welches das Durchlaßgatter 721 schaltet, um die Ausgabe des Verstärkers 602 zu trennen, und daß somit der. Verstärker 604 beginnt, Vein auf dem Kondensator 606 zu halten.
Das nach unten gehende STRG startet einen Zyklus des Zeitablaufserzeugers 4500 und umfaßt es, HLDSTTL nach einer Schaltverzögerung des ODER-Gatters 4511 nach unten zu treiben (viertes Feld von Fig. 49). Die Abtrennung des Durchlaßgatters 721 im Abtast-Halteglied 304 führt zu einer endlichen Ladungszufuhr in den Knoten 606, und HLDSTTL zeigt eine Einschwingzeit von 30 ns, bevor es in den hohen Zustand zurückkehrt, um den nächsten Zeitablaufspuls zu starten. Die Vergleicher des Parallelumsetzers 306 haben kontinuierlich die Ausgabe des Abtast-Halteglieds 304 verfolgt und tun dies weiter und senden eine quantisierte Form an den NPN-Codierer des Parallelumsetzers 306.
Mit einer Verzögerung um ein Gatter, nachdem HLDSTTL in den hohen Zustand zurückgekehrt ist, geht FLASH1 nach oben, um FLASHCLK nach oben zu treiben und dafür zu sorgen, daß der NPN- Codierer in den 7 Bits verrastet, die die quantisierte Ausgabe der Vergleicher codieren. Die Abstiegsflanke von FLASH1 (28 ns später) treibt FLASHCLK nach unten, um die 7 Bits in den CMOS- Auffangspeichern (MSB-Auffangspeicher 308) zu speichern, setzt aber die Vergleicher und die Codierergruppe frei.
Mit einer Verzögerung um ein Gatter, nachdem FLASH1 in den unteren Zustand zurückkehrt, schaltet DACSTTL nach oben, um einen 80 ns langen Einschwing-Zeitpuls zu starten; siehe fünftes und sechstes Feld von Fig. 49. Die Abstiegsflanke von FLASH1 taktet ebenfalls nach einer Verzögerung um ein Gatter den Flipflop 4871, um SCHALTEN in der Steuerung 4800 nach oben zu treiben. Das nach oben gehende SCHALTEN-Signal erfüllt drei Funktionen: (1) es schaltet die Eingabe des Digital-Analog-Umsetzers um von 1000000 zu den 7 durch den MSB-Auffangspeicher 308 gehaltenen Bits, und somit beginnt der Digital-Analog-Umsetzer in seine Endausgabe zu rutschen, (2) es aktiviert den Subtrahierer 316, um 0000010 von den 7 Bits in dem MSB-Auffangspeicher 308 zu subtrahieren, und (3) es schaltet den analogen Schalter 334, um die Ausgabe des Fehlerverstärkers 312 dem Parallelumsetzer 306 anstelle der Ausgabe des Abtast-Halteglieds 304 zuzuführen. Die Vergleicher des Parallelumsetzers und die Codierungsgruppe verfolgen somit nun die Ausgabe des Fehlerverstärkers 312, der an 0 V geklemmt ist. Die Subtraktion in dem Subtrahierer 316 erzeugt Rauschen, sie ist aber innerhalb von 6 ns vollzogen.
Nach einer Verzögerung von 10 ns, nachdem SCHALTEN nach oben geht, um es zuzulassen, daß Rauschen an dem Eingang des Fehlerverstärkers 312 aufgrund von verschiedenen auf dem Chip vorkommenden Schaltvorgängen abklingt (umfassend den Subtrahierer, den Zeitablaufserzeuger, den Schalter und die Digital-Analog-Umsetzer-Ausgabe), wird die Klemme des Fehlerverstärkers 312 (siehe achtes Feld von Fig. 49) freigegeben, der dann beginnt, sich auf die Verstärkung der Differenz zwischen der DAC-Ausgabe (noch im Einschwingen, aber bereits innerhalb von 100 mv des Endwerts) und der gehaltenen Vein-Ausgabe des Abtast-Halteglieds 304 zu verstärken. Die verbleibenden 70 ns des DACSTTL-Pulses erlauben das Einschwingen von Digital-Analog-Umsetzer und Fehlerverstärker. In der Tat zeigen Simulationen, daß sich der Digital-Analog-Umsetzer innerhalb von 50 ns auf eine Genauigkeit von 14 Bit einschwingt. Der Parallelumsetzer 306 verfolgt die Fehlerverstärkerausgabe.
Mit einer Verzögerung um ein Gatter, nachdem DACSTTL wieder nach unten läuft, geht FLASH2 nach oben, um FLASHCLK nach oben zu treiben und dafür zu sorgen, daß die Vergleicher und der Codierer des Parallelumsetzers 306 die 7 Bits speichern, die die quantisierte Form der Ausgabe des Fehlerverstärkers 312 codieren, und die Abstiegsflanke von FLASH2 (28 ns später) zieht FLASHCLK nach unten, der die 7 Bits in den CMOS-Auffangspeichern des LSB-Auffangspeichers 314 speichert. Siehe das neunte Feld von Fig. 49.
Mit einer Verzögerung um ein Gatter, nachdem FLASH2 wieder nach unten läuft, läuft LOADOP nach oben, um zu treiben, und LOADOP verbleibt für 20 ns für die digitale Berechnung nach oben.
Mit einer Verzögerung um ein Gatter, nachdem LOADOP wieder nach unten läuft, geht ERFASSG nach oben, um IRQ nach unten zu treiben, und um 6 Funktionen auszufüllen: (1) Beenden des Unterbrechungssignals auf dem Ausgabebus, (2) Schalten der Eingabe des Digital-Analog-Umsetzers 310 von den 7 Bits im MSB-Auffangspei cher 308 zu den 7 Bits 1000000, und dadurch Zurückzwingen des Digital-Analog-Umsetzers 310 zu einer Ausgabe von 0 V, (3) Schalten der Klemme nach oben, um den Fehlerverstärker 312 auf eine Ausgabe von 0 V zu klemmen, (4) die Ergebnisse der Datenausgabe-Flipflops auf den Ausgabebus zu geben, (5) Zurückschalten des Abtast-Halteglieds 304 in den Abtastmodus und (6) Treiben von SCHALTEN nach unten, um den analogen Schalter 334 zu schalten, um die Ausgabe des Abtast-Halteglieds 304 dem Parallelumsetzer 306 anstelle der Ausgabe von dem Fehlerverstärker 312 zuzuführen. Somit beginnt der Parallelumsetzer 306, wieder die veränderliche Vein-Ausgabe des Abtast-Halteglieds 304 zu verfolgen. ERFASSG bleibt für 100 ns oben, um das Einschwingen des Abtast-Halteglieds 304 auf das Verfolgen von Vein zu erlauben.
Mit einer Verzögerung um ein Gatter, nachdem ERFASSG wieder nach unten läuft, läuft EOC nach oben, um STRG nach oben zu treiben, und dann läuft 20 ns später EOC nach unten, um STRG nach unten zu treiben und IRQ nach oben, um einen anderen Umwandlungszyklus zu beginnen. Man beachte, daß die 20 ns, während derer EOC hoch ist, auch die Zeit sind, während der das Abtast-Halteglied 304 auf das Verfolgen von Vein einschwingt.
Der in Fig. 49 gezeigte Zeitablauf der Operationen hat zahlreiche Eigenschaften, darunter auch die folgenden. (1) SCHALTEN ändert die 7 Eingangsbits des Digital-Analog-Umsetzers 310 von 1000 000 in die 7 Bits im MSB-Auffangspeicher 308 gleichzeitig, anstelle den Digital-Analog-Umsetzer 310 die 7 durch die Codierergruppe 906 des Parallelumsetzers 306 ausgegebenen Bits folgen zu lassen; dies verhindert extreme Schwankungen der Ausgabe (beispielsweise, wenn das zweithöchstwertige Bit schaltet und dann kurz darauf das höchstwertige Bit schaltet) und kann für eine schnellere Gesamteinschwingzeit des Digital-Analog-Umsetzers 310 sorgen, trotz der zusätzlichen Zeit, die zum Laden des MSB-Auffangspeichers 308 und zum Schalten der Gatter in Fig. 30 gebraucht wird. Die Verzögerung um 10 ns zwischen dem Zeitpunkt, an dem SCHALTEN nach oben geht und KLEMMEN nach unten geht, umfaßt die Zeit, die der Subtrahierer 316 für die Beendigung seiner Operation benötigt und der Digital-Analog-Umsetzer 310 für den Abschluß des meisten Teils des Ausgabeschwingens benötigt;
somit klingen das durch den Digital-Subtrahierer 316 erzeugte Rauschen und die großen Schwingungen der Ausgabe des Digital- Analog-Umsetzers 310 vor der Aktivierung des Fehlerverstärkers 312 ab, und somit wird eine Sättigung seiner Transistoren vermieden. Wenn der Fehlerverstärker im Gegenteil beständig aktiv wäre, aber mit einer geklemmten Diodenausgabe als Versuch einer Begrenzung der Transistorsättigung, dann würden die großen Eingangsschwingungen und das Rauschen während der 10 ns, während derer die Ausgabe des Digital-Analog-Umsetzers 310 schwingt und der Subtrahierer 316 schaltet, einen Zener-Durchbruch der Emitter-Basis-Kontakte der Eingangstransistoren bewirken, und ferner würde die Ausgabe des Fehlerverstärkers wahrscheinlich schnell zwischen seinen geklemmten Extremwerten hin- und herschwanken und dadurch den Parallel-Umsetzer 306 heftig treiben. Der in Fig. 49 gezeigte Zeitablauf des Umsetzers 300 vereint das digitale Rauschen von dem Subtrahierer 318 mit den schnellen Schwingungen des Digital-Analog-Umsetzers 310 in derselben 10 ns-Periode, während der der Fehlerverstärker 312 geklemmt ist und Eingangstransistoren in einem Zustand niedrigen Stroms hat.
(2) Eine andere Eigenschaft des Zeitablaufs von Fig. 49 ist das gleichzeitige Schalten des Abtast-Halteglieds 304 von dem Haltemodus in den Abtastmodus und das Schalten des analogen Schalters 334, um den Eingang des Parallelumsetzers 306 von der Ausgabe des Fehlerverstärkers 312 (der gleichzeitig geklemmt wird) zu der Ausgabe des Abtast-Halteglieds 304 umzuschalten. Sowohl das Schalten des Analogschalters 334 als auch das Schalten in den Abtastmodus erzeugt große Übergänge für den Eingang des Parallelumsetzers 306, und somit sorgt die Zusammenfassung dieser Übergänge in ein einziges Zeitintervall für einen schnelleren Gesamtumsetzerbetrieb. Die Dauer des ERFASSG-Pulses von 100 ns und die folgenden 20 ns des EOC-Pulses liefern dem Abtast-Halteglied 304 eine ausreichende Zeit, auf das Verfolgen von Vein(t) einzuschwingen; Fig. 8 zeigt eine Simulation. Man beachte, daß der Eingangsverstärker 602 während des Haltemodus auf Masse gesetzt war, um Sättigung zu verhindern, und daß der Eingang Vein des Verstärkers 602 bei einer Eingangsbandbreite von 30 MHz während des Haltemodus 5- oder 6-mal zwischen seinen Extremwerten hätte oszillieren können.
(3) Eine weitere Eigenschaft des Zeitablaufs von Fig. 49 tritt zutage, wenn der Parallelumsetzer in einer Quantisierung und ihrer Codierung sperrt: der Umsetzer 300 führt keine weiteren Operationen gleichzeitig aus, und das Sperren des Parallelumsetzers 306 tritt am Ende einer ruhigen Einschwingperiode auf: nach den 30 ns von HLDSTTL oder nach den 70 ns von DACSTTL, die der Verzögerung von 10 ns folgen. Dies verhindert, daß durch andere Operationen erzeugtes Rauschen die Genauigkeit der Parallelumwandlung beeinträchtigt; insbesondere, muß die Subtraktion beim Betrieb von Block 316 vor der Fehlerkorrektur in Block 318 ausgeführt werden, wenn beide Übertrager CR1 und CR2 verwendet werden, und die Zusammenfassung der Subtraktion mit den anfänglichen Schwingungen des Digital-Analog-Umsetzers 310 versetzt das Subtraktionsrauschen in ein bereits gestörtes Zeitintervall. Wenn beide Übertrager nicht benötigt werden, dann kann die Subtraktion mit der Fehlerkorrektur verschmolzen werden.
Eine im Zeitablauf von Fig. 49 nicht ausdrücklich dargestellte Eigenschaft liegt im Einschalten der Ausgabetreiber in Puffer 320 in Folge, um Rückfluß (man beachte die induktiven Bonddrähte von dem Substrat zu seinem Anschlußrahmen) und Rauschen beim Stoßen auf Masse zu vermeiden, die dann auftreten, wenn alle Treiber gleichzeitig eingeschaltet sind. Wie durch das Layout in Fig. 44 angedeutet, sind die Treiber entlang des äußeren Rands des Siliciumsubstrats, das den Umsetzer 300 enthält, angeordnet, und diese Treiber haben Datenleitungen und eine Aktivierungsleitung (enable line), die ihren Ursprung im Bereich 4450 haben und dem Rand des Substrats folgen und dadurch durch die Verzögerung in der Fortpflanzung für ein Einschalten der Treiber in Folge sorgt. Man beachte, daß diese gesamte Treiberaktivität zur selben Zeit auftritt, zu der die Anstiegsflanke von ERFASSG das Abtast-Halteglied 304 in den Abtastmodus schaltet und den analogen Schalter 334 schaltet; das bedeutet, daß die Treibersignalübergänge mit anderen rauscherzeugenden Operationen in einem gemeinsamen Zeitintervall zusammengefaßt sind.
Alternative Ausführungsformen, die einige der vorangegangenen Zeitablaufeigenschaften bewahren, umfassen einen immer einge schalteten Verstärker, dessen Eingang aber während der 10 ns (oder mehr), die die größten Übergänge des Digital-Analog-Umsetzers 310 umfassen, ausgeschaltet wird. Der Digital-Analog-Umsetzer kann bei einem solchen Eingangs-geschalteten Fehlerverstärker beständig neu eingegebene Eingangsbits aufweisen.
Die folgende Tabelle faßt die Betriebsweise des Umsetzers 300 zusammen, wie sie durch die externen Eingänge #C5, #UMS, #OE und #A0 ausgedrückt wird; die Tabelle zeigt außerdem die Ausgabe IRQ:
Für den Start des beständigen Umsetzunggsmodus wird eine Abstiegsflanke für #C5 und #UMS benötigt.
Fig. 50 zeigt schematisch den Spannungs-Zurücksetzschaltkreis (power up reset, PUR) 5000 in Block 330. Der Schaltkreis 5000 liefert einen PUR-Puls, um zu gewährleisten, daß verschiedene Bauteile des Umsetzers 300 bei einem Spannungssetzen des Umsetzers 300 in bekannte Anfangszustände gebracht werden. Insbesondere können die beiden digitalen Netzzufuhren, Vdd bei +5 V und Vss bei -5 V und die beiden analogen Netzzufuhren, Vcc bei +5 V und Vee bei -5 V in verschiedenen Reihenfolgen zugeführt werden und führen zu einem unberechenbaren Verhalten durch teilweise unter Spannung gesetzte Bauteile. Der Schaltkreis 5000 arbeitet wie folgt: Das differentielle NMOS-Paar 5001-5002 vergleicht die Spannungen an den Knoten 9 und 10, wobei die Spannung an dem Knoten 9 eine Widerstandsteilung (5011, 5013) von Vcc zu Masse und gleich etwa 0,6 Vcc ist, und die Spannung an dem Knoten 10 ist eine Teilung von Widerstand 5012 und NMOS-Diode 5010 dersel ben Vcc zu Masse. Ein Vcc, das von Masse zu t5 V läuft, bewirkt, daß die Spannungen an den Knoten 9 und 10 steigen. Die Diode 5010 hat eingeschaltet eine Spannung von etwa 1-2 V; für kleines Vcc folgt die Spannung am Knoten 10 Vcc, und die Spannung am Knoten 9 folgt 0,6 Vcc. Die Diode 5010 hat eingeschaltet eine Impedanz, die zusammen mit dem Widerstand 5012 Vcc auf etwa 0,5 Vcc an dem Knoten 10 teilt; wenn somit Vcc oberhalb von etwa 2 V steigt, steigt die Spannung an dem Knoten 10 weniger schnell als die an dem Knoten 9, und bei Vcc gleich etwa 4 V überholt die Spannung an dem Knoten 9 die Spannung. an dem Knoten 10. Fig. 51 stellt die Spannungen an den Knoten 9 und 10 für ein linear ansteigendes Vcc dar. Liegt Vcc bei etwa 2-3 V, so werden die digitalen Bauelemente wie die Inverter 5030-5031 und das exklusive NOR-Gatter 5040 aktiv (Vdd ist mit Vcc über den Widerstand 5020 verbunden), und solange die NMOS-Transistoren 5001-5002 nicht einschalten, sehen die beiden Inverter 5030-5031 eine Vcc-Eingabe und geben ein niedriges Signal an das exklusive NOR-Gatter 5040 und somit ein hohes PUR-Signal aus.
Das differentielle NMOS-Paar 5001-5002 bleibt ausgeschaltet, bis Vee unterhalb von -2,8 V (4 · Vbe) fällt, um die Stromquelle, die aus dem NPN 5050, den Dioden 5051 und dem Widerstand 5052 gemacht ist, einzuschalten. Es treten somit zwei Fälle auf: (1) Vcc steigt schneller als Vee fällt, und (2) Vee fällt schneller als Vcc steigt. Im ersten Fall fließt kein Strom in 5050-5051, weil Vee kleiner als -2,8 V ist und kein Bauelement das differentielle Paar 5001-5002 treibt. Daher ziehen die Widerstände 5003 und 5004 beide Knoten 11 und 12 nach oben, wenn Vcc steigt und kein Strom fließt. Dadurch werden die Inverter 5030 und 5031 nach unten gezogen, was ein logisch hohes Signal am Ausgang PUR ergibt. Sobald ein Stromfluß von Vee über die Stromquelle auftritt, schaltet das differentielle Paar 5001-5002 und zwingt die Knoten 11 und 12 in entgegengesetzte Richtungen, wegen der Wirkung des differentiellen Paars, und dadurch wird PUR nach unten geschaltet.
Im zweiten Fall ist die Stromquelle des differentiellen Paars 5001-5002 eingeschaltet, während Vcc noch niedrig ist, und ein niedriges Vcc bedeutet niedrige Eingänge bei den nicht aktiven Invertern 5030, 5031. Wenn Vcc auf etwa 2-3 V steigt, werden die digitalen Bauelemente aktiv, und der NMOS 5002 leitet, weil der Knoten 10 höher als der Knoten 9 ist. Somit ist der Knoten 11 hoch, und der Knoten 12 ist niedrig, was ein niedriges Signal bei PUR ergibt. Wenn dann Vcc etwa 4 V erreicht, haben die Knoten 9 und 10 etwa dieselbe Spannung, und sowohl NMOS 5001 als auch NMOS 5002 leiten, so daß die Knoten 11 und 12 beide niedrig sind, und das exklusive NOR-Gatter 5040 treibt PUR nach oben. Wenn als nächstes Vcc 4 V überschreitet, überschreitet die Spannung am Knoten 9 die Spannung am Knoten 10, und der NMOS 5002 hört auf zu leiten, um den Knoten 12 hochzuschalten, und somit das exklusive NOR-Gatter 5040 hoch und PUR niedrig. Das bedeutet, wenn die Spannung am Knoten 9 die Spannung am Knoten 10 überschreitet, schalten die Inverter 5030-5031 in Folge und erzeugen einen PUR-Puls. Die Breite des Pulses hängt von den Schwellwerten der Inverter 5030-5031 ab. Der PUR-Puls treibt das Haupt-Zurücksetzen (master reset, MR) beider Zellen des Zeitablauferzeugers 4500 und des Steuerglieds 4800.
Wenn Vee während des normalen Betriebs von -5 V auf etwa -2,8 V steigt, dann geht PUR in ähnlicher Weise nach oben, solange Vee nicht wieder unterhalb von -2,8 V fällt. Genauso geht PUR nach oben, wenn Vcc unterhalb etwa 4 V fällt. Der Schaltkreis 5000 erfaßt somit Unterbrechungen der Netzzufuhr.

Bezugsspannungseinheit

Die Bezugsspannungseinheit 326 liefert eine temperaturstabilisierte Bezugsspannung von etwa 2,5 V mit einer Abweichung von höchstens 1 mv über einem Temperaturbereich von -55ºC bis +125ºC. Die Bezugsspannungseinheit 326 umfaßt einen Bandlückenerzeuger mit einer Korrekturverschaltung wie schematisch in den Fig. 52a-b und 53 gezeigt. Insbesondere umfaßt die Bezugsspannungseinheit 326 eine gewöhnliche Bandlückenschaltung sowie eine Korrekturschaltung 5300; zur Erklärung betrachte man die in Fig. 54 gezeigte vereinfachte Form der Bezugsspannungseinheit 326. Der Operationsverstärker 5402 (5202 in Fig. 52a) treibt die Basis der NPN-Transistoren 5411 und 5431 (5211-5224 parallel und 5231-5232 parallel in Fig. 52b), wobei der NPN 5411 einen Emitter der 7-fachen Fläche des Emitters von NPN 5431 hat. Die Kollektoren der NPNs 5411 und 5431 sind mit einer Netzzufuhr über gleiche Widerstände 5441 und 5442 (5241 und 5242 in Fig. 52b) mit den Eingängen des Verstärkers 5402 verbunden (Abgriff an den Kollektoren). Durch den Verstärker 5402 ist sichergestellt, daß die Kollektorströme von NPN 5411 und 5431 dieselben bleiben, und somit hat der Unterschied bei der Emitterfläche zur Folge, daß ein Unterschied bei der Spannung Basis-Emitter für NPNs besteht. Diese Differenzspannung ΔVbe ist gleich (kT/q)1n7, wobei k die Boltzmann-Konstante ist, T die absolute Temperatur und q die elektrische Ladung. ΔVbe ist bei Zimmertemperatur etwa 50 mv und steigt linear mit der absoluten Temperatur. Diese Differenzspannung fällt über den Widerstand 5445 ab, und die Spannung Vg0 an der Basis der NPNs ist gegeben durch Vg0 = Vbe + (ΔVbe)2R1/R2, wobei Vbe die Basis-Emitter-Vorspannung für NPN 5431 ist, R1 der Widerstandswert des Widerstands 5446 und R2 der Widerstandswert des Widerstands 5445 ist (bzw. Widerstände 5246 und 5245 in Fig. 52b). Vbe sinkt linear mit der absoluten Temperatur, so daß eine korrekte Auswahl des Verhältnisses der Widerstände Vg0 temperaturunabhängig macht, zumindest in erster Näherung. Der aus den Widerständen 5451-5453 (Widerstände 5251- 5253 in Fig. 52a) gemachte Frequenzteiler stuft Vg0 auf Vaus, das nahe bei 2,5 V liegt. Die Verschaltung 5270 in den Fig. 52a-b unterdrückt Rauschen durch die Spannungszufuhr und löscht den Basisstromfehler aller mit dem Knoten Vg0 verbunden NPNs aus.
Um die Ausgabe Vaus (Vref in Fig. 52b) um die Änderung von näherungsweise 6 mV über den Temperaturbereich von -55ºC bis +125ºC (dargestellt in Fig. 55) zu korrigieren, absorbiert die Korrekturschaltung 5300 einen temperaturabhängigen Kompensationsstrom Icom von dem Frequenzteiler 5451-5453 und erhöht dadurch Vaus um Rlcom, wobei R der Widerstandswert des Widerstands 5451 (5251 in Fig. 52a) ist. Die Fig. 56 zeigt die Korrekturschaltung 5300 in vereinfachter Form. Der Kompensationsstrom Icom wird dadurch abgeleitet, daß ΔVbe (welches sich direkt mit der absoluten Temperatur ändert) mit Vaus/K verglichen wird, einem Bruchteil von Vaus, der näherungsweise temperaturunabhängig ist, wenn er mit den Veränderungen in ΔVbe verglichen wird. Diese beiden Spannungen werden dem differntiellen NPN-Paar 5601-5602 (5301-5302 in Fig. 53) zugeführt, wobei die NPNs in ihrer Größe so ausgelegt sind, daß Icom bei der Spitzenwerttemperatur Tp gleich 0 ist, bei der Vaus ohne Icom eine Spitze hätte. Fig. 55 zeigt, daß die Spitzenwerttemperatur TP bei etwa +27ºC liegt (näherungsweise Zimmertemperatur). Bei Tp sind die Kollektorströme I der NPN- Transistoren 5601-5602 gleich den durch die Stromquellen 5611- 5612 (Stromspiegel 5311-5312 von 5313) gelieferten Strömen. Die Dioden 5621-5622 (5321-5323 in Fig. 53) gewährleisten, daß Icom Vaus immer erhöht. Bei Temperaturen oberhalb von Tp fließt Icom durch die Diode 5621 und erfüllt die Gleichung:
ΔVbe-Vaus/K = (kT/q)ln[A(Icom+I)/(I-Icom))+R1(Icom+I)-R2(I-Icom), wobei A das Verhältnis der Emitterfläche des NPN 5601 zu der des NPN 5602 ist, und R1 und R2 sind die Widerstandswerte der Widerstände 5631 und 5632 (Widerstände 5331 und 5332 in Fig. 53). Bei Temperaturen unterhalb von Tp fließt Icom durch die Diode 5622 und erfüllt die folgende Gleichung:
ΔVbe-Vaus/K = (kT/q)ln[A(Icom-I)/(I+Icom)J+R&sub1;(Icom-I)-R&sub2;(I+Icom).
Wie bereits erwähnt, ist A festgelegt, Icom bei Tp zu 0 zu machen, was bei beiden Gleichungen bedeutet:
ΔVbe-Vaus/K = (ktp/q)lnA+R&sub1;I-R&sub2;I
Diese Gleichung hat immer noch R1 und R2 als Variablen, und diese sind so gewählt, daß sie die Kompensationsspannung, die durch Icom erzeugt wird, bei -55ºC und +125ºC genau die Abweichung des nicht kompensierten Vaus von dem Spitzenwert auslöscht; das bedeutet, daß in Fig. 55 die Endpunkte der Kurve nach oben gezogen werden. Fig. 57 zeigt das kompensierte Vaus. Fig. 53 zeigt, daß Vaus/K durch den Widerstandsteiler 5351-5352 erzeugt wird, ΔVbe durch Stromspiegelung von Vg0, den NPN 5360 mit dem Emitterwiderstand 5361 zur Stromquelle 5314 und Widerstand 5362 treibend, und durch Stromspiegelung von 5315, um die Stromquelle 5370 (5670 in Fig. 56) für 21 zu liefern.
Die Korrekturschaltungen 5300 und 5600 liefern den Kompensationsstrom Icom ohne irgendwelche Schaltvorrichtungen und vermeiden somit Schaltrauschen.

Herstellungsverfahren

Die Fig. 60-80 stellen in einem Querschnittsaufriß die Schritte eines Verfahrens der Herstellung eines integrierten Schaltkreises gemäß einer ersten bevorzugten Ausführungsform dar. Das Verfahren kann verwandt werden, um den Umsetzer 300 und die beschriebenen Abänderungen herzustellen. Das Verfahren liefert sowohl Bipolartransistoren hoher Leistungsfähigkeit als auch CMOS-Transistoren hoher Packungsdichte. Dies erlaubt die Integration von analog-digitalen Schaltkreisen im gemischten Modus, ohne Leistungsfähigkeit gegenüber Ausführungen mit mehreren Chips einzubüßen. Tatsächlich benötigen analoge Schaltkreise häufig Bipolarbauelemente während ihres hohen Durchgriffs, dem niedrigen 1/f-Rauschen und der Leichtigkeit, Vbe anzupassen, während digitale Schaltkreise häufig CMOS-Bauelemente wegen ihrer hohen Packungsdichte, ihrer hohen Rauschschwelle und ihrem niedrigen Leistungsverbrauch benötigen. Das Verfahren liefert die folgenden Bauelemente: einen NPN-Transistor mit einem Beta von mindestens 80 und einer Abschneidfrequenz fT von mindestens 4 GHz und einer Durchbruchspannung von mindestens 10 V, einen isolierten PNP-Transistor mit einem Beta von mindestens 60 und einem fT von mindestens 1,5 GHz, einen Superbeta-NPN-Transistor mit einem Beta von mindestens 300, einen PNP-Substrattransistor, einen 5 V-NMOS und -PMOS für eine digitale Verschaltung, einen 10 V-NMOS und -PMOS für eine analoge Verschaltung, einen isolierten Poly-Poly-Kondensator unter Verwendung von Polyoxid und einen Laser-abstimmbaren Präzisions-Dünnfilm-NiCr-Widerstand zur Optimierung der Schaltkreisleistungsfähigkeit nach der Herstellung. Die Spannungszufuhren würden auf -V, Masse und +V liegen, wobei das Substrat auf etwa -5 V liegt. Trotz der Substratvorspannung arbeitet der digitale CMOS zwischen Masse und +5 V. Die Fig. 58a-d zeigen typische Draufsichten unterschiedlicher Bauelemente, und Fig. 59a-h stellt die Dotierungsprofile unterschiedlicher Bauelemente dar. Die effektiven Gate-Längen sind typischerweise 0,9 um, und die Emittergröße ist ungefähr 1,4 um im Quadrat, auch wenn andere Größen mit denselben Prozeßschritten erreichbar sind.
Das Verfahren ist ein modulares Verfahren, so daß verschiedene Schrittgruppen weggelassen werden können, wenn ein Schaltkreis nicht alle der vorausgegangenen Bauelemente benötigt; das Verfahren verwendet jedoch nur 21 Maskenschritte, um all diese Bauelemente herzustellen. Außerdem erlaubt ein weiterer Maskenschritt die Einbeziehung einer rauscharmen Zener-Diode. Das Verfahren, darunter auch die Herstellung der Zener-Diode, umfaßt die folgenden Schritte:
(1) Beginne mit einem < 100> -orientierten monokristallinen p-dotierten Siliciumwafer mit einem spezifischen Widerstand im Bereich von 8 bis 15 Ohm x cm und mit einer Sauerstoffkonzentration im Bereich von 30 bis 36 Teilen pro Million (parts per million). Dieser Anteil von Sauerstoff überschreitet die Grenze der Löslichkeit im festen Stoff bei Raumtemperatur, und die Hitzebehandlungen der Schritte (2) und (11) erzeugen tiefe Defektsitze und treiben den Sauerstoff in das Innere des Siliciumwafers. Durch spätere Verfahrensschritte werden diese anfänglichen tiefen Defekte in größere Fehlstellen vergrößert und treiben Sauerstoff von der Oberfläche, wobei ein bloßgelegter Oberflächenbereich zurückgelassen wird. Die Fehlstellen und der getriebene Sauerstoff fangen zahlreiche Verunreinigungen wie Eisen und Kupfer ein ("gettern"), die in nachfolgenden Verfahrensschritten eingeführt werden, und der bloßgelegte Bereich liefert ein Silicium mit wenigen Defekten zur Bauelementherstellung. Durch diese internen Defekte werden die Lebensdauern und Diffusionslängen von Minderheits-Ladungsträgern tief in dem Substrat verringert. Man beachte, daß dies die Effektivität der rauschunterdrückenden vergrabenden Schichten 8601, 8602 und 8605 erhöht, die unten beschrieben und in den Fig. 86-87 dargestellt werden.
(2) Thermisches Aufwachsen einer Siliciumdioxidschicht ("oxide") der Dicke 5300 Å auf die Oberfläche des Siliciumwafers. Eine Dampfoxidation (etwa 1 Stunde bei 1050ºC) liefert eine schnellere Oxidation als eine Trockenoxidation (mehr als 10 Stunden bei 1100ºC). Das Wachstum in Sauerstoffatmosphäre über 2 Stunden bei 750ºC stabilisiert Mikrocluster (Ansammlungen) von Sauerstoff, und ein nachfolgendes Wachsen in Dampf über 1 Stunde bei 1050ºC erzeugt Zwischengitter-Silicium, das die Auflösung von Sauerstoff in der Nähe der Waferoberfläche unterstützt, um einen bloßgelegten Bereich für die Bauelementherstellung zu bilden.
(3) Schleudere eine Schicht Photolack auf den mit Oxid überzogenen Wafer, und belichte und entwickle ein Muster in dem Photolack, das alle benötigten vergrabenen N+-Schichten bestimmt. Beide Typen von NPN-Bauelementen (gewöhnliche und solche mit hohem Beta) und beide Typen von PMOS-Bauelementen (digitale und analoge) sowie die Poly-Poly-Kondensatoren und NiCr-Widerstandsbereiche werden alle oberhalb der vergrabenen N+-Schichten angeordnet werden.
(4) Verwende den mit einem Muster versehenen Photolack als Maske, um das belichtete, darunterliegende Oxid mit gepuffertem HF naßzuätzen.
(5) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab (eine Schwefelsäure, Wasserstoffperoxidlösung). Dieser hinterläßt den mit Oxid überzogenen Siliciumwafer mit Öffnungen in der Oxidschicht an den Orten der schließlich vergrabenen N+- Schichten.
(6) Implantiere Arsen-Ionen mit einer Energie von 80 keV und einer Dosis von 3 · 10¹&sup5; Ionen/cm², wobei das mit einem Muster versehene Oxid als Implantierungsmaske verwendet wird. Die beabsichtigte Reichweite für Arsen-Ionen mit 80 keV beträgt etwa 400-500 Å sowohl in dem Silicium als auch in dem Oxid, so daß die Arsen-Ionen das Oxid nicht durchdringen und in das Silicium nur durch die Öffnungen, die die vergrabenen N+-Schichten bestimmen, eindringen.
(7) Schleudere eine weitere Schicht Photolack auf den mit Oxid überzogenen Wafer und belichte und entwickle ein Muster in dem Photolack, das alle benötigten vergrabenen (N-)-Schichten bestimmt. Die digitalen NMOS- und PMOS-Bauelemente sowie die isolierten PNP-Bauelemente und Zener-Dioden werden allesamt oberhalb von vergrabenen (N-)-Schichten angeordnet sein. Diese Schicht Photolack bedeckt alle Öffnungen in dem darunterliegenden Oxid, durch die das Arsen in Schritt (6) implantiert wurde, außer an den Orten digitaler PMOS-Bauelemente, wo die Öffnung in dem Oxid abermals belichtet wird. Zusätzlich wird das Oxid an den Orten der vergrabenen (N-)-Schichten belichtet. Man beachte, daß nur ein einzelnes Oxid für die Bestimmung des Ortes der vergrabenen N+- und der (N-)-Schicht verwandt wird; dadurch werden Schritte des Abstreifens von Oxid und des Wiederaufwachsens vermieden.
(8) Verwende den mit einem Muster versehenen Photolack als Maske, um das darunterliegende Oxid mit gepuffertem HF naßzuätzen. Das gepufferte HF ätzt das Oxid schneller als Silicium, so daß das belichtete Silicium an den Orten der digitalen PMOS-Bauelemente nicht wesentlich geätzt wird.
(9) Implantiere Phosphorionen mit einer Energie von 120 keV und einer Dosis von 2 · 10¹³ Ionen/cm² mit dem mit einem Muster versehenen Photolack als Implantierungsmaske. Die beabsichtigte Reichweite von Phosphor ist bei 120 keV in Photolack etwa 2000 und in Silicium etwa 1400 Å; somit kann der Photolack den Phosphor selbst oberhalb der Orte der Oxidöffnungen von Schritt (4) maskieren. Man beachte, daß der Phosphor (Spitze bei 1400 Å) in den Bereichen für digitale PMOS-Bauelemente wesentlich tiefer als das zuvor implantierte Arsen (Spitze bei 500 Å) liegt.
(10) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab. Dadurch wird die Oxidschicht mit Öffnungen von den Schritten (4) und (8) hinterlassen.
(11) Tempere den mit Oxid überzogenen Wafer in einer oxidierenden Atmosphäre, um sowohl 2300 Å Oxid auf das belichtete Silicium aufzuwachsen (und die Dicke des existierenden Oxidüberzugs an anderem Ort zu erhöhen), und um das implantierte Arsen und den Phosphor hineinzutreiben. Das Oxid wächst auf dem belichteten Silicium schneller, so daß, wenn das Oxid in Schritt (13) entfernt wird, ein schwaches Muster der N+-Orte auf der Siliciumoberfläche erscheint. Der Phosphor diffundiert schneller als das Arsen, und die resultierenden, mit Arsen dotierten N+ -Bereiche erstrecken sich bis herunter zu etwa 3 Mikrometer (um) von der Waferoberfläche, und die mit Phosphor dotierten (N-)-Bereiche erstrecken sich herunter bis etwa 7 um. Man beachte, daß ein einzelner Schritt des Hineintreibens durch Diffusion für Arsen und Phosphor im Vergleich zu einem getrennten Hineintreiben von Arsen und Phosphor in wesentlicher Weise Zeit für das Gesamtverfahren spart. Das Oxidwachstum sowie das Hineintreiben kann wie folgt ausgeführt werden: Zunächst verwende eine Stickstoffatmosphäre (mit ein wenig Sauerstoff, um die Bildung von Siliciumnitrid zu verhindern) bei 750ºC für etwa 3 Stunden, um Sauerstoffkerne in dem Material zu kondensieren, so daß instabile Mikrocluster (Mikrogruppen) zu stabileren Zentren wachsen, die später mehr Sauerstoff anziehen und zu großen Defekten führen. Zweitens treibe in einer Stickstoffatmosphäre mit ein wenig Sauerstoff bei 1200ºC für etwa 3 2/3 Stunden die vergrabenen Implantierungsschichten, lege die Oberfläche frei und unterstütze das Wachstum von Defekten im Vollmaterial. Zuletzt wachse in einer Wasserstoffperoxidatmosphäre bei 950ºC für eine halbe Stunde den Großteil des Oxids auf.
(12) Ziehe das Oxid mit gepuffertem HF ab. Fig. 60 zeigt für ausgewählte Bauelemente die resultierenden Bereiche in Wafer 6001 wie folgt: 6010 und 6020 werden vergrabene N+-Schichten für NPN-Bauelemente bzw. NPN-Bauelemente mit hohem Beta, 6030 wird eine vergrabene (N-)-Schicht für einen isolierten vertikalen PNP, ein Substrat-PNP braucht nicht die vergrabene Schicht, 6040 wird eine vergrabene (N-)-Schicht für eine Zener-Diode, ein NMOS-Bauelement für hohe Spannungen braucht keine vergrabene Schicht, 6050 wird eine vergrabene N+-Schicht für ein PMOS-Bauelement für hohe Spannungen, 6060 ist eine vergrabene (N-)-Schicht für den digitalen NMOS und PMOS, wobei 6070 die vergrabene N+-Schicht für den digitalen PMOS ist, und 6080 wird eine vergrabene N+-Schicht für einen Poly-Poly-Kondensator und für einen NiCr-Widerstand. Die vergrabene (N-)-Schicht 6060 bildet ein Pseudosubstrat für den digitalen CMOS: Der Wafer 6001 wird bei -5 V vorgespannt, und die analogen Bauelemente (bipolarer und Hochspannungs-CMOS) arbeiten zwischen Spannungsschienen auf +5 V und -5 V, während der digitale CMOS zwischen den üblichen 0 und +5 V arbeitet. Somit braucht der digitale CMOS eine Isolierung von dem Teil des Wafers 6001, der auf -5 V liegt. Die vergrabene Schicht 6060, die auf +5 V vorgespannt ist (übliche CMOS-Vorspannung für N-Substrat) sorgt für diese Isolierung, indem sie einen umgekehrt vorgespannten~Übergang zu dem Rest des Wafers 6001 schafft. Schaltrauschelektronen, die durch den digitalen CMOS erzeugt werden, werden in der N-Schicht 6060 enthalten sein, und durch die 10-V-Barriere am Kontakt mit dem P-Wafer auf -5 V entfernt sein von den analogen Bauelementen.
(13) Schleudere eine 1,5 um dicke Schicht Photolack auf den unbedeckten Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das alle benötigten vergrabenen P+-Schichten und auch die P+-Kanalabgrenzungen bestimmt. Die vergrabenen P+- Orte können an dem Muster der Orte der vergrabenen N+-Schichten ausgerichtet werden. Sowohl die isolierten als auch die Substrat-PNP-Bauelemente, Zener-Dioden und sowohl die Hochspannungs- als auch die digitalen NMOS-Bauelemente werden alle oberhalb der vergrabenen P+-Schichten angeordnet sein.
(14) Implantiere Borionen mit einer Energie von 120 keV und einer Dosis von 1 · 1014 Ionen/cm², unter Verwendung des mit einem Muster versehenen Photolacks als Implantierungsmaske. Das Bor hat eine beabsichtigte Reichweite von etwa 3500 Å in Silicium und 5000 Å in Photolack. Ziehe den Photolack mit Piranha ab; Fig. 61 zeigt den resultierenden Querschnitt bei repräsentativen Orten für Bauelemente. Insbesondere werden die vergrabenen Kanalabgrenzungs-P+-Bereiche 6110 schließlich unter vertieften Isolationsoxidbereichen sein, die vergrabene P+-Schicht 6120 wird der Subkollektor für das isolierte vertikale PNP-Bauelement sein, die vergrabene P+-Schicht 6130 wird Teil des Oberflächenkollektorkontakts für das Substrat-PNP-Bauelement sein, die vergrabene P+-Schicht 6140 wird Teil der Anodenstruktur der Zener- Diode sein, und die vergrabenen P+-Schichten 6150 und 6160 wer den entsprechend unter den analogen Hochspannungs-Bauelementen bzw. den digitalen NMOS-Bauelementen liegen. Man beachte, daß die vergrabenen P+-Schichten 6120, 6140 und 6160 vollständig innerhalb der vergrabenen (N-)-Schichten 6030, 6040 bzw. 6060 liegen, die als Pseudo-(N-)-Substrate fungieren. Eine spätere Oxidisolierung macht diese Struktur im wesentlichen zu einem N-Substrat auf dem P-Wafer 6001 und ergibt isolierte Schaltkreise und wirklich komplementäre Bauelemente aus einer vergrabenen Dreifachschichtstruktur. Das implantierte Bor wird während der epitaktischen Ablagerung in Schritt (15) in eine Tiefe von etwa 2,5 um getrieben, so daß es keinen getrennten Treiberschritt bei der Vergütung gibt.
(15) Zurückätzen des implantierten Wafers 6001 um etwa 2000 ~ in HCl bei 1175ºC (2 Minuten) zur Vorbereitung für eine epitaktische Ablagerung; dieses Zurückätzen muß beschränkt werden, um zu verhindern, daß eine beträchtliche Menge des implantierten Bors entfernt wird. Lagere epitaktisch in situ eine Arsen-dotierte Siliciumschicht 6210 der Dicke 1,7 um auf dem implantierten Wafer 6001 ab durch thermischen Zerfall (~1060ºC) von Dichlorsilan plus Arsenwasserstoff. Das Niveau der Arsendotierung ist so gesetzt, daß es einen spezifischen Widerstand von 0,8 Ohm-cm für die Schicht 6210 ergibt (ungefähr 8 · 1015 Atome/cm³). Diese Kombination von Dicke und spezifischem Widerstand liefert die richtigen Betriebseigenschaften für die NPN-Bauelemente, ausgedrückt in Durchbruchs- und Early-Spannungen und erlaubt auch eine Gegendotierung, um für P-Wannen in der epitaktischen Schicht 6210 zu sorgen. Die P-Wannen müssen mit einem sehr niedrigen thermischen Gesamtaufwand erzeugt werden, so daß die epitaktische Schicht 6210 dünn sein muß. Die Temperatur bei der epitaktischen Ablagerung treibt auch das Bor, das in Schritt (14) implantiert wurde, nach innen. Fig. 62 zeigt die epitaktische Schicht 6210 auf dem Wafer 6001. Ferner ermöglicht das Vermeiden von Hineintreiben (niedriger thermischer Gesamtaufwand) und ein flacher Emitter das Aufwachsen einer solchen dünnen Schicht wegen der Verringerung der Dotierungsatome, die von den vergrabenen Schichten (Subkollektoren) nach oben diffundieren, um die aktiven Kollektoren zu verengen. In der Tat sind die Dicke der epitaktischen Schicht und die Dotierung mit der Early- Spannung und dem Emitter-Kollektor-Durchbruch verbunden, so daß das folgende für die NPN-Bauelemente erreicht werden kann:
Die nachfolgend beschriebenen Einzelheiten sind die für den 10 V-Prozeß. Man beachte, daß das Produkt von Beta mal der Early-Spannung mindestens 5000 ist, und typischerweise wird 6000 erreicht.
(16) Wachse thermisch ein Pufferoxid der Dicke 625 Å auf die epitaktische Schicht 6210 in Dampf bei näherungsweise 900ºC auf; dadurch werden 300 Å der epitaktischen Schicht 6210 aufgebraucht. Dieses Pufferoxid sorgt für eine Spannungsentlastung für die Siliciumnitrid ("Nitrid")-Oxidationsmaske während der nachfolgenden ausgesparten lokalen Oxidation des Siliciums (LOCOS), um ausgesparte Isolationsoxid-Bereiche zu erzeugen.
(17) Lagere eine 1200 Å dicke Schicht Nitrid auf dem Pufferoxid durch LPCVD (Low Pressure Chemical Vapor Deposition, chemisches Abscheiden aus der Gasphase bei niedrigem Druck) ab.
(18) Schleudere eine 1,5 um dicke Schicht Photolack auf den mit Nitrid/Oxid überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das alle ausgesparten Isolationsoxidorte bestimmt.
(19) Plasmaätzen des Nitrids, des Pufferoxids sowie des darunterliegenden Siliciums unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske. Das Nitrid und das Pufferoxid sind relativ dünn, so daß für die Anfangsstufen des Plamaätzens ein isotropes Ätzen genügt, und eine Mischung von SF6 und O&sub2; ergibt ein relativ anisotropes Ätzen des Siliciums. Ätze etwa halb durch die epitaktische Schicht 6210, d. h. bis zu einer Tiefe von etwa 0,65-0,7 um.
(20) Ziehe den Photolack mit Piranha ab. Dies hinterläßt Furchen in dem Wafer 6001, wobei das mit einem Muster versehene Nitrid und Pufferoxid die Oberseiten der Mesas zwischen den Furchen bedecken.
(21) Oxidiere die belichteten Siliciumfurchen in einer Sauerstoffatmosphäre bei 975ºC und einem Druck von 25 Atmosphären über 25 Minuten, um Sauerstoff bis zu einer Dicke von 1,5-1,7 um aufzuwachsen. Das Nitrid schützt die Oberseiten der Mesas vor Oxidation, aber das Oxid wächst seitlich unterhalb der Ränder des Nitrids, und es formt "Vogelkopf"-Vorsprünge, die in Schritt (22) entfernt werden. In den Furchen verbraucht die Oxidation den verbleibenden vertikalen Teil der epitaktischen Schicht 6210 und reicht hinunter bis zu den vergrabenen Kanalabgrenzungs-P+- Bereichen 6110 oder den vergrabenen N+-Schichten 6120, 6150 und 6160 und den vergrabenen P+-Schichten 6010, 6020, 6050 und 6070. Man beachte, daß die relativ dünne epitaktische Schicht 6210 es erlaubt, daß die Oxidation die epitaktische Schicht in den Furchen verbraucht, ohne daß übermäßig Vogelköpfe erzeugt werden oder ein geringer thermischer Gesamtaufwand überschritten wird. Die dünne epitaktische Schicht 6210 läßt auch enge ausgesparte Isolationsoxidbereiche für ein dichtes Packen der Bauelemente zu, insbesondere zwischen NPN-Bauelementen, die isolierte Kollektoren benötigen. Das Isolationsoxid erstreckt sich oberhalb der Siliciumoberfläche, und dies erlaubt eine spätere Einebnung, um eine Berührung des Mesa-Siliciums zu vermeiden. Dies erlaubt auch ein Überätzen des Pufferoxids in Schritt (31), um die "Vogelschnäbel" zu entfernen, ohne das Obere des Isolationsoxids zu vertiefen; entsprechend wächst die Breite der Gates der MOS- Bauelemente. Man beachte, daß die Dicke der abgelagerten epitaktischen Schicht etwa 1,7 um war, aber wegen der Diffusion der vergrabenen Schichten verringert sich dies auf etwa 1,3 um, wenn als Kante der vergrabenen Schicht genommen ist, wo die Konzentration der Dotierungsatome die ursprüngliche Konzentration der epitaktischen Schicht um einen Faktor 10 überschreitet; das bedeutet etwa 1 · 10¹&sup7;. Das Isolierungsoxid wächst nach unten und überlappt die vergrabenen Schichten und erfüllt so seine Isolierungsfunktion.
(22) Schleudere einen einebnenden Photolack auf eine Dicke von 1,5 um auf; der Photolack bedeckt die unregelmäßige Oberfläche, die durch die Oxidation von Schritt (21) geschaffen wurde, hat aber eine im wesentlichen ebene obere Oberfläche. Ätze den Photolack sowie die Vogelkopf-Oxidvorsprünge durch Plasmaätzen von CHF3 und 02 zurück. Dies entfernt den Photolack und ebnet die Oberfläche näherungsweise ein.
(23) Ziehe das Nitrid mit heißer H&sub3;PO&sub4; ab. Fig. 63 zeigt die resultierenden Strukturen in Wafer 6001 mit den ausgesparten Isolationsoxidbereichen 6310 und 6320; das Pufferoxid ist zu dünn, um es in den Zeichnungen zu zeigen, bleibt aber ein Mittel der Verhinderung von Kanalbildung bei den Implantierungen der Schritte (25), (26), (29), (30) und (33). Die Isolationsbereiche 6310 haben darunterliegende vergrabene Kanalabgrenzungs-P+ -Bereiche und trennen 2 vergrabene N-dotierte Schichten.
(24) Schleudere eine 1,5 um dicke Schicht von Photolack auf den Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die N-Wannen bestimmt, die für, die analogen und digitalen PMOS-Bauelemente benötigt werden. (Die N-Wanne ist im wesentlichen zunächst die epitaktische Schicht 6210; dieser Schritt dient der Dotierung der Oberfläche, um den vergrabenen Kanal von geeignetem Vtp zu bilden.)
(25) Implantiere schwellwerteinstellende Borionen mit 30 keV und einer Dosis von 2,3 · 10¹² Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (24) als die Implantierungsmaske. Diese Bordosis setzt die Schwellwertspannungen des PMOS-Bauelements auf etwa -1,0 V. Man beachte, daß die beabsichtigte Reichweite für Borionen mit 30 keV im Silicium etwa 1000 Å ist.
(26) Implantiere N-Wannen-Phosphorionen mit 160 keV und einer Dosis von 1,5 · 10¹² Ionen/cm² unter Verwendung desselben mit ei nem Muster versehenen Photolacks wie für die Borimplantierung von Schritt (25). Die beabsichtigte Reichweite von Phosphor mit 160 keV ist etwa 2200 Å; die Phosphorimplantierung liegt somit unterhalb der Borimplantierung zur Schwellwerteinstellung, aber die Phosphorimplantierung verbleibt in der Nähe der Oberfläche. Man rufe sich ins Gedächtnis, daß die epitaktische Schicht 6210 eine abgelagerte Dicke von etwa 1,7 um und eine Arsenkonzentration von etwa 8 · 1015 Atomen/cm³ hatte, aber oberhalb der vergrabenen N+-Schichten bewirkte die Ablagerung der epitaktischen Schicht 6210 selbst und andere Hitzebehandlungen eine Aufwärtsdiffusion, so daß die effektive Dicke der epitaktischen Schicht etwa 1,2 um ist. Nach der Bor- und Phosphorimplantierung beträgt die Donatorenkonzentration bei einer Tiefe von etwa 2000 Å 1,5 · 1016 Atome/cm³, und bei einer Tiefe von etwa 1000 Å hatte das Bor die Dotierung umgewandelt in eine reine Akzeptorenkonzentration von etwa 1 · 1016 Atomen/cm³. Der in einer Tiefe von etwa 1500 gebildete PN-Übergang hat einen Verarmungsbereich, der sich bis zur Waferoberfläche erstreckt, und die PMOS-Bauelemente werden vergrabene Bauelemente vom Kanaltyp sein. Das PMOS für hohe Spannungen wird nahezu ein Oberflächenkanalbauelement sein, wegen der beiden Gate-Oxidationen, und Vtp ist ziemlich hoch. In der Tat haben die N-Wannen eine Gesamtdotierung, die retrograd ist (ansteigende Donatorenkonzentration mit der Tiefe) bis hinunter zu dem Spitzenwert der vergrabenen N+-Schicht trotz des Höckers von der Phosphorimplantierung, siehe Fig. 59d. Im allgemeinen reduziert eine retrograde Dotierung parasitäre Effekte durch Verriegeln und Zurückschnappen, indem es Wannen mit hoher Leitfähigkeit trotz der niedrigen Oberflächendotierung bereitstellt, die für geeignete MOS-Schwellwerte benötigt wird. Die vergrabenen N+-Schichten unterhalb der N-Wannen reduzieren das Verriegeln und Rückschnappen weiter, indem sie Bereiche sehr hoher Leitfähigkeit bereitstellen. Die Wannenvergütung von Schritt (35) pflanzt sich durch die Implantate fort, aber die digitalen PMOS-Bauelemente bleiben vergrabene Kanalbauelemente, und die analogen Hochspannungs-PMOS-Bauelemente sind näherungsweise Oberflächenkanalbauelemente.
(27) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab. Fig. 64 zeigt die resultierende Struktur mit N-Wannen 6450 für analoge PMOS-Bauelemente und N-Wannen 6470 für digitale PMOS-Bauelemente.
(28) Schleudere eine 1,5 um dicke Schicht Photolack auf den Wafer 6001 und belichte und entwickle ein Muster in dem Photolack, das die P-Wannen bestimmt, die sowohl für analoge als auch digitale NMOS-Bauelemente benötigt werden, für die Zener-Dioden und auch für den Kollektor des isolierten PNP und für einen Teil der Kollektorkontaktstruktur für den Substrat-PNP.
(29) Implantiere den Schwellwert einstellende Borionen mit 50 keV und einer Dosis von 2,8 · 10¹² Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (28) als Implantierungsmaske. Diese Bordosis setzt die NMOS-Bauelement- Schwellwertspannungen auf etwa +0,65 V. Wie in den Schritten (25)-(26) erwähnt, ist die beabsichtigte Reichweite für Borionen mit 30 keV etwa 1000 Å in Silicium, und die Dosis genügt, um die oberen 1000 Å der epitaktischen Schicht 6210 in einen P-Typus umzuwandeln.
(30) Implantiere doppeltgeladene P-Borionen für P-Wannen mit 125 keV und einer Dosis von 2,7 · 10¹² Ionen/cm² unter Verwendung desselben mit einem Muster versehenen Photolacks wie bei der Schwellwertanpassungs-Borimplantation von Schritt (29). Die beabsichtigte Reichweite von doppeltgeladenem 250 keV Bor beträgt etwa 6500 Ä7 diese Dosis genügt, um die epitaktische Schicht 6210 in einen P-Typus umzuwandeln, trotz der ursprünglichen Arsenkonzentration von etwa 8 · 10¹&sup5; Atomen/cm³. Während des Vergütens der Wanne in Schritt (35) diffundiert Bor aus. den vergrabenen P+-Schichten 6120, 6130, 6150 und 6160 leicht nach oben und trifft auf das sich ausbreitende implantierte Bor, um die gesamte epitaktische Schicht 6210 in einen P-Typus umzuwandeln, wobei die reine Donatorenkonzentration im Schnitt 4 · 10¹&sup6; Atome/cm³ beträgt und einen Spitzenwert bei der ursprünglichen Implantierungstiefe von etwa 6500 Å hat. Die P-Wannen mit den vergrabenen p+-Schichten haben effektiv eine retrograde Dotierung, aber eine geringere Kapazität der Drain als eine nur implantierte retrograde Wanne; siehe die Fig. 59c und 59e für die Dotierungsprofile der fertigen Bauelemente. Die vergrabenen P+-Schichten unterhalb der P-Wannen reduzieren Sperren und Zurückschnappen, indem sie Bereiche hoher Leitfähigkeit bereitstellen. Außerdem verwenden die vertikalen PNP-Bauelemente diese P-Wanne als ihren Kollektor, so daß die höheren Dotierungsniveaus den spezifischen Widerstand zwischen dem P+-Subkollektor 6120 und dem später zu bildenden Kollektorkontakt 7526 verringern.
(31) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab. Fig. 65 zeigt den P -Kollektor 6520 des isolierten PNP, den Kollektorkontaktteil 6530 des Substrat-PNPs, die P-Wanne 6540 für die Zener-Dioden und die P-Wannen 6550 und 6560 für die analogen bzw. digitalen NMOS-Bauelemente.
(32) Schleudere eine 1,5 um dicke Schicht Photolack auf den Wafer 6001 und belichte und entwickle ein Muster in dem Photolack, das die Zener-Dioden-Orte bestimmt.
(33) Implantiere Borionen mit 160 keV und einer Dosis von 1,2 · 1014 Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (32) als Implantierungsmaske. Die beabsichtigte Reichweite von 160 keV-Bor beträgt etwa 4500 . Die Bordosis genügt, um den mittleren Teil der epitaktischen Schicht 6210 in einen P-Typus mit einer Dotierungskonzentration von grob 1 · 10¹&sup8; Atomen/cm³ umzuwandeln. Fig. 59 h zeigt das Dotierungsprofil für die fertige Zener-Diode.
(34) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab; Fig. 66 zeigt den resultierenden umgewandelten Teil 6640 der epitaktischen Schicht 6210 für die Zener-Diode.
(35) Tempere den Wafer 6001 in einer Stickstoffatmosphäre für 30 Minuten bei 975ºC. Dadurch werden die implantierten Dotierungsatome aktiviert und etwas Diffusion, insbesondere die des Bors, wird bewirkt.
(36) Ziehe das Pufferoxid durch Ätzen durch HF ab und überätze, um den meisten Teil der Vogelschnäbel aus der Oxidation von Schritt (21) zu entfernen. Dadurch wird die Breite der Silicium- Mesas zwischen den Isolationsoxiden effektiv erhöht. Nach einem Reinigen wachse thermisch ein 185 Å dickes Gateoxid auf das belichtete Silicium von Wafer 6001 in einer Trockensauerstoffatmosphäre bei 920ºC auf; natürlich nehmen auch die Isolationsoxide 6310 und 6320 leicht an Dicke zu.
(37) Lagere eine 5500 Å dicke Schicht undotierten Polysiliciums auf dem oxidierten Wafer 6001 mit chemischem Abscheiden aus der Gasphase bei niedrigem Druck durch Zerfall von Silan ab.
(38) Schleudere eine 1,5 um dicke Schicht Photolack auf den mit Polysilicium bedeckten Wafer und belichte und entwickle ein Muster in dem Photolack, das die tiefen N+-Kontakte zu den vergrabenen N+-Schichten 6010 und 6020 und der vergrabenen (N-)- Schicht 6030 bestimmt. Ausgespartes Isolationsoxid umgibt diese tiefen N+-Kontaktorte, so daß die Kontakte sich mit großen Photolacköffnungen selbst einreihen.
(39) Plasmaätzen der Öffnungen in der Schicht von undotiertem Polysilicium mit SF6 und 02 unter Verwendung des mit einem Muster versehen Photolacks als Ätzmaske. Dieses Ätzen ätzt das Polysilicium selektiv und hält bei dem 185 Å dicken Oxid an; siehe Fig. 67, die das Polysilicium 6710 zeigt.
(40) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab.
(41) Naßätzen (HF) des 185 Å dicken Oxids, das durch die Öffnungen in der in Schritt (39) gebildeten Polysiliciumschicht 6710 freigelegt ist. Das bedeutet, daß das mit Öffnungen versehene Polysilicium 6710 die Ätzmaske bildet, so daß die freigelegten Teile des ausgesparten Isolationsoxids ebenfalls geätzt werden, aber es werden nur einige hundert Ä verloren. Fig. 67 zeigt die Öffnungen 6910, 6920 und 6930 durch die Polysiliciumschicht 6710 und das 185 Å dicke Oxid.
(42) Dotiere das mit Öffnungen versehene Polysilicium 6710 und das durch die Öffnungen 6910, 6920 und 6930 freigelegte Silicium mit Phosphor, indem man POCl&sub3; auf der Oberfläche bei 890ºC zerfallen läßt. Der resultierende spezifische Widerstand des do tierten Polysiliciums beträgt etwa 11 Ohm/Quadrat, und der obere Teil des freigesetzten Siliciums wird als N+ dotiert. Die tiefen N+-Kontaktbereiche haben einen Ladungsträgerkonzentration, die größer als 1 · 10²&sup0;/cm³ ist. Durch diese Dotierung der Polysiliciumschicht und der tiefen N+-Kontaktbereiche in demselben Schritt wird eine getrennte Diffusion oder Implantierung vermieden.
(43) Schleudere eine 1,5 um dicke Schicht Photolack auf den mit geöffnetem Polysilicium bedeckten Wafer 6001 auf und beliohte und entwickle ein Muster in dem Photolack, das die Gates der digitalen NMOS- und PMOS-Bauelemente bestimmt und die Verbindungsleitungen sowie die Bodenplatten der Poly-Poly-Kondensatoren sowie eine Bedeckung des freigelegten Siliciums in den Öffnungen 6910, 6920 und 6930. Weil die Öffnungen 6910, 6920 und 6930 größer als die dotierten Teile des Wafers 6001 waren, kann der Photolack kleiner als die Öffnungen sein und demzufolge nicht das ganze angrenzende Polysilicium bedecken. Die Gates haben nominale Längen von 1,4 um wie eingezeichnet, aber effektive Längen von 0,9 um.
(44) Plasmaätzen des Polysiliciums mit SF6 und 02 oder HBr und C12 unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske. Dieses Ätzen ätzt selektiv Polysilicium und hält bei Oxid an, so daß ein Überätzen, um die Entfernung des Polysiliciums zu garantieren, nicht wesentlich in den Wafer 6001 hineinätzt.
(45) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab und ziehe das freigelegte Gate-Oxid mit HF ab, wobei nur Gate-Oxid 6810 unter den Gates 6860 und 6870 hinterlassen wird und die untere Kondensatorplatte 6880, die aus Polysilicium 6710 in Schritt (44) gebildet wurde.
(46) Oxidiere den mit einem Muster versehenen und mit Polysilicium überzogenen Wafer 6001 thermisch in einer Sauerstoffatmosphäre bei 920ºC, um ein zweites Gate-Oxid der Dicke 300 Å auf dem freigelegten Silicium aufzuwachsen. Man beachte, daß die freigelegten Oberflächen des mit einem Muster versehenen dotier ten Polysiliciums aus Schritt (44) wesentlich schneller als das Silicium des Wafers 6001 oxidieren, wegen der Hochdotierung des Polysiliciums, und ein Oxid der Dicke 900 Å bildet sich auf dem Polysilicium. Fig. 68 stellt die resultierende Struktur auf dem Wafer 6001 dar, darunter auch das erste Gate-Oxid 6810 der Dicke 185 Å unter den Gates 6860 und 6870 der digitalen NMOS bzw. PMOS, dem zweiten, 300 Å dicken Gate-Oxid 6820 auf der Waferoberfläche und dem 900 Å dicken Oxid 6830 auf der Oberfläche der Polysilicium-Gates 6860 und 6870 und der unteren Platte 6880 aus Polysilicium des Poly-Poly-Kondensators.
(47) Lagere eine zweite Schicht von 5500 Å dickem undotiertem Polysilicium auf dem überzogenen Wafer 6001 durch chemisches Abscheiden aus der Gasphase bei niedrigem Druck unter Verwendung des Zerfalls von Silan ab. Siehe Fig. 69, die die zweite Polysiliciumschicht 6950 zeigt. Man beachte, daß die Schritte (38)- (41) oben hätten weggelassen werden können und an dieser Stelle eingefügt werden können, wobei das Polysilicium 6950 anstelle des Polysiliciums 6710 verwendet worden wäre.
(48) Dotiere die zweite Polysiliciumschicht 6950 mit Phosphor, indem man POC13 bei 890ºC zerfallen läßt. Der resultierende spezifische Widerstand des dotierten Polysiliciums beträgt etwa 11 Ohm/Quadrat.
(49) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 und belichte und entwickle ein Muster in dem Photolack, das die Gates der analogen NMOS- und PMOS-Bauelemente bestimmt und die Verbindungsleitungen sowie die oberen Platten der Poly-Poly-Kondensatoren. Die Gates haben nominale Längen von 2,0 um.
(50) Plasmaätzen des Polysiliciums mit SF6 und O&sub2; oder HBr und Cl&sub2; unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske. Dies ätzt selektiv Polysilicium und hält bei Oxid an, so daß ein Überätzen, um die Entfernung des Polysiliciums zu garantieren, nicht wesentlich in den Wafer 6001 hineinätzt; das 300 Å dicke zweite Gate-Oxid 6820, das nicht durch den mit einem Muster versehenen Photolack plus Polysilicium geschützt ist, wird teilweise entfernt, und das 900 Å dicke Oxid 6830 auf dem ersten Polysilicium wird leicht ausgedünnt.
(51) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab. Fig. 70 zeigt die resultierenden Gates 7050 und 7056 der entsprechenden analogen NMOS- bzw. PMOS-Bauelemente auf dem 300 Å dicken zweiten Gate-Oxid 6820 und den Poly-Poly-Kondensator, dessen obere Platte 7080 von der unteren Platte 6880 durch das 900 Å dicke Oxid 6830 getrennt ist. Fig. 70 zeigt auch tiefe N+-Kontakte 7010, 7020 und 7030, die in Schritt (42) geformt wurden. Wenn die Schritte (38)-(41) so verlagert worden wären, daß sie dem Schritt (47) folgen, dann würde das Dotieren von Schritt (48) die tiefen N+-Kontakte 7010, 7020 und 7030 bilden.
(52) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die Basis-Orte der isolierten PNP-Bauelemente bestimmt und auch die schwachdotierten Drain-Erweiterungen der analogen NMOS-Bauelemente.
(53) Implantiere Phosphorionen mit 160 keV und einer Dosis von 5,0 · 10¹³ Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (52) als Implantierungsmaske. Die beabsichtigte Reichweite des Phosphors mit 160 keV beträgt etwa 2200 Å. Die Phosphordosis genügt, um den oberen Teil der P-Wanne 6520 in einen N-Typus mit einer Dotierungskonzentration von grob 2 · 10¹&sup8; Atomen/cm³ umzuwandeln. Es sei ins Gedächtnis zurückgerufen, daß die P-Wanne 6520 eine retrograde Bor-Dotierung hat, sodaß der als P-Typ verbleibende untere Teil der P-Wanne 6520, der den aktiven Kollektor des isolierten PNP bilden wird, eine retrograde Dotierung hat.
(54) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab.
(55) Wachse thermisch ein dünnes (300 Å) Mesa-Oxid auf die freigelegten Oberflächen des Wafers 6001 sowie auf die freigelegten Oberflächen des mit einem Muster versehenen zweiten Polysiliciums auf; dieses Oxid passiviert die Seitenwände der Gates 7050 und 7056. Das Oxidwachstum erhöht auch die Dicke der anderen Oxide. Fig. 71 zeigt das Mesa-Oxid 7190 und das Seitenwand-Oxid 7170 sowie den umgewandelten Teil 7120 der P-Wanne 6520 und die Drain-Erweiterung 7150 in der P-Wanne 6550.
(56) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die N+-Source/Drains bestimmt, die für die digitalen NMOS-Bauelemente benötigt werden, die Sources, die für die analogen NMOS-Bauelemente benötigt werden und die N-Wannen- Kontakte sowohl der analogen als auch der digitalen PMOS- Bauelemente.
(57) Implantiere Phosphorionen mit 100 keV und einer Dosis von 1,0 · 10¹&sup4; Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (56) als Implantierungsmaske. Diese Phosphordosis bildet einen tieferen und weniger hochdotierten Randteil der Sources/Drains und sorgt für einen Dotierungsgradienten, um die maximalen elektrischen Felder zu verringern. Man beachte, daß die beabsichtigte Reichweite für Phosphorionen mit 100 keV etwa 1200 Å in Silicium ist und leicht die Mesa-Oxidschicht 7190 durchdringt.
(58) Implantiere Arsen-Ionen mit 100 keV und einer Dosis von 5,0 · 10¹&sup5; Ionen/cm² unter Verwendung desselben mit einem Muster versehenen Photolacks wie bei der Phosphorimplantierung von Schritt (57); dies bildet den höherdotierten flacheren Teil der Sources/Drains. Die beabsichtigte Reichweite von Arsen mit 100 keV ist etwa 500-600 Å in Silicium und Oxid. Die Arsenimplantierung liegt also nahe der Oberfläche, und, die reine Donatorenkonzentration in der Nähe der Oberfläche beträgt etwa 1,5 · 10²&sup0; Atome/cm³, und in einer Tiefe von etwa 1000 Å beträgt die reine Donatorenkonzentration etwa 1,3 · 10²&sup0; Atome/cm³ am Ende des Prozesses.
(59) Ziehe den mit mit einem Muster versehenen Photolack durch "ashing" (Sauerstoffverbrennung) und Piranha ab. Fig. 72 zeigt die resultierende Struktur mit den N+-Sources 7250 für analoge NMOS-Bauelemente, N+-Wannenkontakten 7256 und 7270 für analoge und digitale PMOS-Bauelemente und N+-Sources/Drains für die digitalen NMOS-Bauelemente.
(60) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 und belichte und entwickle ein Muster in dem Photolack, das jeweils die Basis für die NPN-Bauelemente mit hohem Beta bestimmt.
(61) Implantiere Borionen mit 125 keV und einer Dosis von 6,0 · 1012 Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (60) als Implantierungsmaske. Diese Bordosis bildet einen tieferen Teil jeder Basis. Man beachte, daß die beabsichtigte Reichweite für Borionen mit 125 keV etwa 4000 in Silicium ist und leicht das Mesa-Oxid 7190 durchdringt, sich aber nicht bis auf den unteren Teil der N-Schicht 6210 erstreckt, die den aktiven Kollektor des NPNs mit hohem Beta bilden wird.
(62) Implantiere Borionen mit 30 keV und einer Dosis von 2,0 · 1012 Ionen/cm² unter Verwendung desselben mit einem Muster versehenen Photolacks wie bei der Borimplantierung von Schritt (61); dies bildet den flacheren Teil der Basis. Die beabsichtigte Reichweite von Bor mit 30 keV beträgt etwa 1000 Å in Silicium und Oxid; das resultierende Dotierungsniveau in dem aktiven Basis-Bereich beträgt im Mittel 1,5 · 10¹&sup7; Atome/cm³ in einer Tiefe von etwa 0,4 um. Die Basis hat also eine ziemlich kleine Dosis sehr tief, wesentlich tiefer als der zu bildende Emitter, so daß die aktive elektrische Ladung der Basis hauptsächlich über die Steuerung der Implantierungsdosis des Implantats gebildet wird, und eine starke Kompensation durch den Emitter wie bei Bauelementen mit diffundierter Basis wird vermieden. Dadurch wird die Gleichförmigkeit erhöht und die Veränderlichkeit der NPNs mit hohem Beta von Los zu Los und selbst innerhalb eines Halbleiterplättchens verringert; in der Tat werden Anpassungen von 1-2% erzielt. Die flache Borimplantierung beugt einer Inversion um den Emitter herum vor, wird aber innerhalb des Emitters völlig kompensiert und trägt nicht zu einer elektrischen Ladung der Basis bei. Dies erlaubt auch einen unabhängigen Zuschnitt der Härte der Bauelemente gegen Strahlung. Fig. 59b zeigt das Dotierungsprofil.
(63) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab.
(64) Lagere ein 2200 Å dickes Borsilicatglas ("BSG") durch chemisches Abscheiden aus der Gasphase (Chemical Vapor Deposition, CVD) durch die Reaktion von Silan, Dinitrogenoxid, Stickstoff und Diboran ab, um ein Glas ohne Bor im Bereich von 0,5 bis 1,5 Gew.-% zu erhalten. Alternativ kann ein nicht dotiertes CVD-Oxid verwendet werden. Das BSG lagert sich auf den bisher vorhandenen Oxiden ab und bringt die gesamte Oxiddicke (Siliciumdioxid plus BSG) auf den Mesas auf etwa 2500 Å. Fig. 73 zeigt die resultierende H-Basis (P-dotierte Basis für NPN mit hohem Beta) 7320 in der N-Schicht 6210 und die abgelagerte BSG-Schicht 7310; man beachte, daß das Oxid 7190 nicht getrennt von dem BSG 7310 auftaucht. Die Oxiddicke muß gleichmäßig sein, weil die aktive Basis für die gewöhnlichen NPN-Bauelemente durch das Oxid in Schritt (66) implantiert wird, und somit hängt die Implantierungstiefe der Basis und die Gleichförmigkeit der Bauelementeigenschaften von der Oxiddicke ab. Das Ablagern von BSG in Verbindung mit dem darunterliegenden thermischen Oxid hat eine Gleichförmigkeit von etwa 0,3% von Sigma.
(65) Schleudere eine 1,5 um dicke Schicht Photolack auf den Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das jeweils die Basis für die gewöhnlichen NPN- Bauelemente bestimmt.
(66) Implantiere Borionen mit 130 keV und einer Dosis von 4,7 · 10¹³ Ionen/cm² unter Verwendung des mit einem. Muster versehenen Photolacks aus Schritt (65) als Implantierungsmaske. Man beachte, daß die beabsichtigte Reichweite für Borionen mit 130 keV etwa 4000 Å in Silicium und Oxid beträgt, so daß das Bor nach dem Durchdringen des 2500 Å dicken Oxids 7310 um etwa 1500 Å in das Silicium wandert. Man beachte, daß die Dosis höher ist als die Dosis für die NPNs mit hohem Beta, so daß der gewöhnliche NPN eine flachere und leitfähigere Basis hat als das NPN mit ho hem Beta. Auch gewährleistet das Implantieren durch das Oxid 7310, daß Kristallbeschädigungen durch die Implantierung sich bis zur Siliciumoberfläche hin erstrecken, und somit setzt sich ein späteres Ausheilen und neues Kristallwachstum aus dem Vollmaterial anstelle von der Oberflächenschicht fort. Fig. 74 stellt die Basis 7410 dar.
(67) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab.
(68) Tempere den Wafer 6001 bei 950ºC in einer Stickstoffatmosphäre für 60 Minuten, um die Implantate zu aktivieren und den Kristall neu wachsenzulassen.
(69) Schleudere eine 1,5 um dicke Schicht Photolack auf den Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die Orte der P+-Sources/Drains sowohl der analogen als auch der digitalen PMOS-Bauelemente bestimmt, die P-Wannen- Kontakte sowohl für die analogen als auch die digitalen NMOS- Bauelemente, die Basiskontakte für die gewöhnlichen NPN-Bauelemente und für solche mit hohem Beta, die Kollektorkontakte und Emitter für die isolierten und die Substrat-PNP-Bauelemente und den Anodenkontakt für die Zener-Dioden.
(70) Implantiere Borionen mit 100 keV und einer Dosis von 1,2 · 10¹&sup5; Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (69) als Implantierungsmaske. Man beachte, daß die beabsichtigte Reichweite für Borionen mit 100 keV etwa 3000 Å in Silicium und Oxid beträgt, mit einem beabsichtigten Streuen um etwa 600 K. Somit liegt der Spitzenwert der Implantierung in der Nähe der Oberfläche des Siliciums unter dem 2500 Å dicken Oxid 7310, und hohe Konzentrationen von Bor erstrecken sich einige hundert Ä in das Silicium. Diese Implantierung kann auch verwendet werden, um Substratwiderstände mit spezifischen Widerständen von 100 Ohm/Quadrat zu bilden. Man beachte, daß die Implantierung von Schritt (66), die die Basis für die NPN-Bauelemente bildet, auch verwendet werden kann, um Substratwiderstände mit spezifischen Widerständen von etwa 1000 Ohm/Quadrat zu bilden, und die Implantierung der Schritte (60)- (62) für die Basis der NPN-Bauelemente mit hohem Beta führt zu Substratwiderständen von etwa 3000 Ohm/Quadrat. Dagegen bilden die NiCr-Widerstände, die in den Schritten (87)-(89) hergestellt werden, und die durch den Laser abstimmbar sind, Widerstände von etwa 200 Ohm/Quadrat, und die Widerstände, die aus den dotierten Polysiliciumschichten gemacht werden, haben spezifische Widerstände von etwa 12 Ohm/Quadrat. Dies zeigt an, daß das Verfahren gemäß der ersten bevorzugten Ausführungsform eine Vielzahl von spezifischen Widerständen für die Widerstandsherstellung hat.
(71) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab. Fig. 75 zeigt den NPN-Basiskontakt 7510, den Basiskontakt 7520 für den NPN mit hohem Beta, den Emitter 7524 für den isolierten PNP und den Kollektorkontakt 7526, den Emitter 7530 für den Substrat-PNP und den Kollektorkontakt 7532, den Zener-Dioden-Anodenkontakt 7540, den analogen NMOS-Wannenkontakt 7550, die analogen PMOS-Sources/Drains 7556, den Wannenkontakt 7560 für den digitalen NMOS, und die digitalen PMOS-Sources/Drains 7570.
(72) Lagere eine 7800 Å dicke Borphosphorsilicatglasschicht ("BPSG") mittels CVD ab unter Verwendung von Silan, Dinitrogenoxid, Stickstoff, Phosphin und Diboran, um 2-3 Gew.-% Bor und 3,5-4,5 Gew.-% Phosphor zu erhalten. Das BPSG lagert sich auf den vorhandenen Oxiden ab und bringt die gesamte Oxiddicke (Siliciumdioxid plus BSG plus BPSG) auf den Mesas auf etwa 1 um, und dieses Oxid wird als Feldoxid bezeichnet. Das BPSG hat über ebenen Flächen eine Dickenvariation von nur etwa 0,3%, so daß das Gesamtoxid auch eine hohe Gleichförmigkeit der Dicke hat.
(73) Verdichte das BPSG von Schritt (72) in Dampf bei 800ºC für 20 Minuten, um die Bor- und Phosphordotierungen zu stabilisieren. Theoretisch verwendet diese Verdichtung die katalytische Wirkung von Wasserstoff und die schnelle Diffusion von Dampf, um die Bor- und Phosphor-Dotieratome zu treiben, um den Sauerstoff in dem Siliciumdioxid zu binden und somit das Ausdiffundieren von Dotieratomen während späterer Prozeßschritte zu verringern. Das bedeutet, daß Bor und Phosphor in dem BPSG wie abgelagert vor allem elementar sind, und die Dampfverdichtung oxidiert das Bor und den Phosphor. Tatsächlich stört die Diffusion von elementaren Dotieratomen von der BPSG-Schicht in die NiCr-Schicht oder andere Dünnfilmwiderstände, die später geformt werden, die Stabilität des Widerstands und verschlechtert die Möglichkeit, den Endwert des spezifischen Widerstands einzustellen. Experimentiell ließ dampfverdichtetes BPSG weniger als 2 · 1019/cm³ Bor in einen dünnen NiCr-Film, während trockenverdichtetes BPSG etwa 1 · 10²&sup0;/cm³ Bor in den dünnen NiCr-Film ließ. Die Bindung des Bors oder Phosphors an den Sauerstoff kann ermittelt werden, zumindest in den oberen Teilen der BPSG-Schicht, und zwar durch XPS (Röntgenphotospektrometrie), FTIR (Infrarotfouriertransformation) oder SIMS (Massenspektroskopie mit sekundären Ionen). Die Verdichtung sollte die meisten Bor- und Phosphoratome in eine sauerstoffgebundene Form umwandeln.
Die Dampfverdichtung verschlechtert jedoch die NPN-Leistungsfähigkeit, möglicherweise durch Ausstufen der Basis, so daß die Early-Spannung verringert wird, oder durch Trennung von Dotieratomen am Rande des Emitters. Somit sollte die Verdichtung so kurz wie möglich sein und bei einer Temperatur stattfinden, die so niedrig wie möglich ist und sollte immer noch die Dotieratome stabilisieren. Fig. 97 zeigt einen Kompromiß zwischen Zeit und Temperatur für die Dampfverdichtung. Natürlich können die Grenzen verschoben werden, in Abhängigkeit von der Zusammensetzung des BPSG und der Toleranzen für die Widerstände und NPNs. Ferner scheint die Dampfverdichtung die Leistungsfähigkeit des NMOS bezüglich heißer Elektronen zu verschlechtern, wenn der Prozentsatz der Boratome in dem BPSG hoch und der Prozentsatz der Phosphoratome niedrig ist; wenn dagegen der Prozentsatz der Phosphoratome hoch und der der Boratome niedrig ist, dann tritt eine geringe Verschlechterung auf. Bor soll daher auf den Bereich von 1-3% eingeschränkt werden, und der Phosphorprozentsatz soll mindestens um 1 höher als der Borprozentsatz sein. Beispielsweise ergeben 2,25% Bor und 4,5% Phosphor gute Gesamtergebnisse. Diese Dampfverdichtung steigert auch das Anhaften des TiW-Metalls, das in Schritt (91) auf dem BPSG abgelagert wirdy Haftprobleme bei trockenverdichtetem BPSG können auch wegen der Ausdiffusion von Dotieratomen auftreten.
(74) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die Kontakte mit aktiven Bereichen aller Bauelemente und auch zu allen Substratwiderständen bestimmt.
(75) Plasmaätzen des Oxids mit CHF3 und 02 unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske und mit einer Endwerterfassung. Man beachte, daß das Oxid verschiedene Dicken hat, obwohl jede der Dicken gleichmäßig ist: Das abgelagerte Oxid ist 2150 Å dick, und das BPSG ist 7800 Å dick. Wenn das thermische Oxid in dem Emitterbereich 350 Å dick ist, dann wäre das thermische Oxid oberhalb des Kollektors 2000 Å dick (zusätzliche 1650 Å), und das thermische Oxid würde oberhalb der ersten Polysilicium-Gates 1200 Å dick sein (zusätzliche 850 Å). Dieses Ätzen ätzt Oxid selektiv mit einer Geschwindigkeit von mehr als dem 9-fachen der von Silicium, aber um das Oxid oberhalb des Kollektors zu entfernen, mit Endwerterfassungsätzstopp, wird in dem Emitterbereich 200-300 Å Silicium abgetragen. Diese Abtragung ist tolerierbar klein, weil die Oxide gleichförmig sind und somit nur ein minimales Überätzen benötigen. Man beachte, daß ein Ätzen mit gepuffertem HF im allgemeinen besser selektiv ätzt als Plasmaätzen und nicht den Kristallschaden wegen der Hochenergie-Ioneneinschläge eines Plasmas erzeugt, aber durch Naßätzen können im allgemeinen nicht die kleinen Geometrien für eine hohe Packungsdichte von digitalen Bauelementen erzielt werden, insbesondere nicht durch dicke Oxide (1 um).
(76) Ziehe den mit einem Muster versehenen Photolack mit Piranha ab; Fig. 76 zeigt den resultierenden BPSG 7610 plus BSG plus das thermische Oxid mit einer glatten Oberflächenanordnung und Öffnungen für Kontakte.
(77) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die Orte von N++ bestimmt, was die NPN- Emitter (sowohl für gewöhnliche als auch für hohes Beta) umfaßt, die Oberseiten der tiefen N+-Kontakte 7010, 7020 und 7030, die Basiskontakt-PNPs (sowohl für den isolierten als auch den Sub strat-PNP), die Kathode der Zener-Diode und den Kontakt zu der Drain der analogen NMOS-Bauelemente.
(78) Implantiere Arsen-Ionen mit 80 keV und einer Dosis von 1,0 · 10¹&sup6; Ionen/cm² unter Verwendung des mit einem Muster versehenen Photolacks aus Schritt (77) und dem freigelegten mit Öffnungen versehen BPSG als Implantierungsmaske. Man beachte, daß die beabsichtigte Reichweite für Arsen-Ionen mit 80 keV etwa 500 Å in Silicium ist. Die gebildeten N++-Emitter werden als "gewaschene Emitter" bezeichnet und haben dieselbe Größe wie die Kontaktöffnungen in der BPSG-Schicht 7610, die in Schritt (75) erzeugt wurden und sind an diesen selbst ausgerichtet. Die N++-Schicht bildet auch Bereiche verbesserten Kontakts mit anderen N-dotierten Bereichen wie beispielsweise der N-Basis des PNP-Transistors. Die tiefen N+-Kontakte, die keinen Diffusions- oder Ablagerungsschritt benötigen, tauchten wirksam bei dem Schritt der Dotierung des Polysiliciums auf. Diese N++-Arsen-Implantierung beschädigt die Oberfläche des Wafers 6001, und die resultierenden Defekte verstärken das Diffusionsvermögen des Phosphors, der zuvor während des Schritts der Dotierung des Polysiliciums abgelagert wurde. Somit kann eine kürzere Ausheilung der Basis- und Emitter-Implantate und eine tiefere Temperatur verwendet werden, und immer noch wird der Phosphor nach unten zu den vergrabenen N+-Schichten 6010 und 6020 sowie der vergrabenen N-Schicht 6030 diffundiert. Der implantierte Emitter richtet sich selbst an den Kontaktöffnungen von Schritt (75) aus, anstelle wie bei gewöhnlicher Analog-Herstellung verschachtelt eingefügt zu sein. Somit kann der "gewaschene Emitter" dieselbe Größe haben wie die kleinste Kontaktöffnung, die durch die verwendete Lithographie bereitgestellt wird und ist wesentlich kleiner als ein eingeschachtelter Emitter. Fig. 77 zeigt die implantierten N++ -Bereiche 7710 (NPN-Emitter), 7715 (NPN-Kollektorkontakt), 7720 (NPN- Emitter für NPN mit hohem Beta), 7725 (Kollektorkontakt für NPN mit hohem Beta), 7730 (Basiskontakt für isolierten PNP), 7735 (Kontakt zur vergrabenen Schicht 6030), 7737 (Basiskontakt für den Substrat-PNP), 7740 (Zener-Kathode) und 7750 (Kontakt zur Drain des Hochspannungs-NMOS-Transistors).
(79) Ziehe den mit einem Muster versehenen Photolack durch "ashing" und Piranha ab.
(80) Lagere eine 200 Å dicke Deckoxidschicht durch CVD durch eine Reaktion von Silan, Dinitrogenoxid und Stickstoff bei 400ºC ab. Das Oxid lagert sich sowohl auf dem freigelegten Silicium in den Öffnungen, die während Schritt (75) gebildet wurden, als auch auf den zuvor existierenden Oxiden ab (BPSG 7610 auf dem Mesa-Oxid 7310). Das Deckoxid bildet eine Barriere gegen eine Selbstdotierung während des Temperns mit Arsenimplantat-Aktivierung, das in Schritt (81) folgt. Ohne Deckoxid würden die Dotierungsatome aus dem BPSG (aus etwa 2,25% Boroxid und 4, 5% Phosphoroxid) und in das freigelegte Silicium diffundieren.
(81) Tempern des überzogenen Wafers 6001 bei 1000ºC in einer Stickstoffatmosphäre für 8 Minuten (im allgemeinen 950-1050ºC für 5 bis 30 Minuten). Dieses Tempern aktiviert und diffundiert die Arsen-Implantate von Schritt (78) zu einer Tiefe von 0,3 um hin und läßt das BPSG 7610 fließen, um die Ecken der in Schritt (75) geätzten Öffnungen zu glätten, und über Poly-Leitungen. (82) Ätze das Deckoxid mit gepuffertem HF; dies öffnet den unteren Teil der Öffnungen in BPSG 7610 und dem Mesa-Oxid 7310. Man beachte, daß das Deckoxid (Ablagerung in Schritt (80) und Entfernung in diesem Schritt) weggelassen werden kann, wenn die Selbstdotierung während des Ausheilens zur Aktivierung der Emitterimplantate die Bauelemente-Eigenschaften nicht außerhalb eines akzeptierbaren Bereichs bringt.
(83) Lagere durch Sputtern (Kathodenzerstäuben) eine 220 Å dicke Schicht von Platin auf den überzogenen Wafer 6001.
(84) Sintere den mit Platin überdeckten überzogenen Wafer 6001 in einer Stickstoffatmosphäre bei 450ºC für 50 Minuten. Das Platin, das sich auf dem Silicium ablagert, das durch die Öffnungen in Schritt (75) freigelegt wurde, reagiert mit dem Silicium und bildet Platinsilicid (PtSi), während das Platin, das auf dem BPSG abgelagert wurde, nicht reagiert, weil Silicium, Phosphor und Bor alle elektropositiver als Platin sind und nicht durch das Platin reduziert werden. Man beachte, daß sich PtSi sowohl auf P-dotiertem als auf N-dotiertem Silicium und sowohl auf Einkristallsilicium als auch Polysilicium bildet, so daß alle Kontakte mit Silicium eine PtSi-Zwischenfläche haben werden. PtSi hat eine hohe spezifische Leitfähigkeit von 6-8 Ohm/Quadrat für eine dünne (< 500 Å) Schicht und eine niedrige Barriere zum P-dotiertem Silicium.
(85) Ziehe das Platin, das nicht reagiert hat, bei gleichzeitigem Belassen des PtSi durch Naßätzen ab, unter Verwendung von Aqua Regia (HCl plus HNO&sub3;), das Platin auflöst, indem es lösliche Platinchloride bildet.
(86) Schleudere eine 1,5 um dicke Schicht Photolack auf den überzogenen Wafer 6001 auf und belichte und entwickle ein Muster in dem Photolack, das die Orte für dünne Nickelchrom-Filmwiderstände (NiCr) auf dem BPSG 7610 bestimmt.
(87) Naßätzen der Oberfläche des Oxids (BPSG 7610), die durch die Öffnungen in dem mit einem Muster versehenen Photolack freigelegt wird, mit gepuffertem HF, um den Photolack leicht zu unterätzen. Durch das Unterätzen ist gewährleistet, daß sich das nachfolgend abgelagerte NiCr nicht an den vertikalen Photolackkanten des freigelegten Oxids ausbildet und ein sauberes Lift- Off (Abheben) verhindert.
(88) Lagere durch Sputtern eine 100 Å dicke Schicht NiCr (60 N1 und 40% Cr) auf den mit Photolack bedeckten überzogenen Wafer 6001 auf. Dieser NiCr-Film ist so dünn, daß er nicht die Seitenwände der Öffnungen in dem mit einem Muster versehenen Photolack bedeckt, sondern nur waagerechte Oberflächen bedeckt; d. h., das freigelegte BPSG in den Photolacköffnungen und die obere Oberfläche des Photolacks.
(89) Abheben des mit einem Muster versehenen Photolacks, indem er in einer Lösung von Aceton, Methanol und deionisiertem Wasser aufgelöst wird. Dadurch wird auch das NiCr abgehoben, das sich auf der oberen Oberfläche des Photolacks abgelagert hat, beeinträchtigt aber nicht das auf dem BPSG abgelagerte NiCr.
(90) Ziehe allen verbleibenden mit einem Muster versehenen Photolack mit einer organischen Lösung wie AZ300T ab. Fig. 78 zeigt die PtSi-Zwischenflächen 7805-7882 und die NiCr-Widerstände 7890.
(91) Lagere eine 1700 Å dicke Schicht von Titan-Wolfram durch Sputtern ab (TiW, was im wesentlichen Wolfram mit etwa 10% Titan ist, das für die Haftung hinzugefügt wurde), und dann lagere eine 6000 Å dicke Schicht von Kupfer-Silicium-Aluminium durch Sputtern ab (etwa 1% Kupfer und i % Silicium, wobei das Kupfer hinzugefügt wird, um Ätzhügelchen zu vermeiden und das Silicium um die Sättigungsgrenze liegt). Diese beiden Schichten bilden das erste Metallniveau, und sie können lokale Verbindungen umfassen. Das Anhaften wird außerdem durch die vorausgegangene Dampfverdichtung des BPSG 7610 unterstützt.
(92) Schleudere Photolack auf und belichte und entwickle ihn, um Orte oberhalb der PtSi-Zwischenflächen und der Kontakte zu den NiCr-Widerständen zu bestimmen.
(93) Plasmaätzen des Kupfer-Silicium-Aluminiums mit C12 plus BC13 unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske. Dieses Plasmaätzen erlaubt eine hohe Packungsdichte, weil es das Unterätzen und die Abnahme der Leitungsbreite wie beim Naßätzen vermeidet. Das Plasmaätzen geht in dem TiW sehr langsam voran, und das Ätzen wird beendet, bevor das TiW durchdrungen wird. Somit schützt das TiW den darunterliegenden dünnen NiCr-Film vor Plasmaätzschaden und einer nachfolgenden Änderung des Widerstands.
(94) Ziehe den mit einem Muster versehenen Photolack mit einer organischen Lösung wie AZ300T ab.
(95) Naßätzen des freigelegten TiW mit EDTA plus H&sub2;O&sub2;, was selektiv das Ätzen bei NiCr, BPSG und Aluminium anhält. In der Tat schützt das Kupfer-Silicium-Aluminium, das von dem Plasmaätzen von Schritt (93) zurückbleibt, das darunterliegende TiW, außer an den Filmrändern, an denen etwas Unterätzen auftritt. Weil das TiW nur 1700 Å dick ist, kann das Unterätzen selbst bei einem 50%igen Überätzen bei 2550 Å gehalten werden. Fig. 79 stellt die mit einem Muster versehenen Metallkontakte 7905-7990 des ersten Niveaus dar.
(96) Lagere eine 2,3 um dicke Zwischenniveau-Oxidschicht 8010 durch CVD aus der Reaktion von TEOS und Sauerstoff bei 390ºC ab, um das Metall des ersten Niveaus zu bedecken, die NiCr-Widerstände 7890 und das BPSG 7610. Das Zwischenniveau-Oxid sorgt für das Zwischenniveau-Dielektrikum zwischen dem ersten und zweiten Metallniveau, aber die Oberfläche des Oxids hat eine Oberflächenanordnung, die grob die Hügeligkeit des darunterliegenden Metalls des ersten Niveaus widerspiegelt, das 8000 Å hohe Abtropfungen hat.
(97) Sintere bei 475ºC in Formiergas (75% N2 plus 25% H&sub2;); dies verringert den Kontaktwiderstand des Metalls des ersten Niveaus zu PtSi zu Silicium.
(98) Schleudere eine 1,5 um dicke Photolackschicht auf und belichte und entwickle sie, um Orte oberhalb des Metalls des ersten Niveaus zu bestimmen für eine Durchkontaktierung zu dem Metall des zweiten Niveaus. Man beachte, daß der Photolack die Hügeligkeit des Zwischenniveau-Dielektrikums bedeckt, aber eine im wesentlichen flache obere Oberfläche hat, außer bei dem Durchkontaktierungsmuster.
(99) Plasmaätzen des Zwischenniveau-Dielektrikums 8010 mit dem Durchkontaktierungsmuster-Photolack als Ätzmaske unter Verwendung von CHF3 plus O&sub2;, das sowohl das Zwischenniveau-Dielektikum als auch den Photolack ätzt. Somit setzt sich das Durchkontaktierungsmuster durch das Zwischenniveau-Dielektrikum fort, und die ebene Fläche des mit einem Muster versehenen Photolacks setzt sich in einer Einebnung der Zwischenniveau-Dielektrikumsoberfläche fort; die isotropische Natur des Ätzens verbreitet jedoch die Durchkontaktierungen und schrägt deren Seitenwände ab. Das Ätzen stoppt bei der Durchkontaktierung, wenn das Metall des ersten Niveaus erreicht wird, außer bei seitlichem Ätzen; somit können die Tiefen der Durchkontaktierungen variieren, um sich an eine Variation der Dicke des Zwischenniveau-Dielektrikums anzupassen. Das Ätzen wird zeitlich abgestimmt und gestoppt, um eine minimale Dicke von mindestens 0,5 um des Zwischenniveau-Dielektriums an seiner dünnsten Stelle zu gewährleisten, die oberhalb des Poly-Poly-Kondensators wegen der gestapelten Polysiliciumschichten auftritt.
(100) Ziehe allen verbleibenden mit einem Muster versehenen Photolack mit organischer Lösung ab.
(101) Lagere eine 1,6 um dicke Schicht 8020 von Silicium-Aluminium (1% Silicium) durch Sputtern auf dem eingeebneten Zwischenniveau-Dielektrikum 8010 als Metall des zweiten Niveaus ab. Das Metall des zweiten Niveaus bedeckt die abgeschrägten Seitenwände der Durchkontaktierungen in dem Zwischennivau-Dielektrikum, um eine Verbindung zu dem Metall des ersten Niveaus zu erhalten, das an den Unterseiten der Durchkontaktierungen freigelegt ist. In dem Metall des zweiten Niveaus werden Bond-Flächen gebildet.
(102) Schleudere Photolack auf und belichte und entwickle ihn, um die Zwischenverbindungen des Metalls des zweiten Niveaus zu bestimmen.
(103) Plasmaätzen des Silicium-Aluminiums 8020 mit C12 plus BC13 und CHF3 unter Verwendung des mit einem Muster versehenen Photolacks als Ätzmaske.
(104) Ziehe den mit einem Muster versehenen Photolack mit einem Plasma aus Sauerstoff ab und durch ein nachfolgendes Naßabziehen mit einer organischen Lösung als Reinigung.
(105) Lagere ein 0,8 um dickes Oxid 8030 ab, indem man TEOS und Sauerstoff reagieren läßt, wobei die mittleren 0,6 um mit Phosphor dotiert sind. Danach lagere eine 0,4 um dicke Siliciumnitridschicht 8040 ab. Das Oxid und Nitrid formen die Passivierungsschicht, die eine Gesamtdicke, darunter auch das Zwischenniveauoxid von Schritt (96), von etwa 2,2 um oberhalb der NiCr- Widerstände 7890 hat. Durch eine Plasmareaktion von Silan mit Ammoniak und Stickstoff unter Verwendung von einer doppelten HF- Strahlung (13 MHz und 600 kHz) werden Nitride mit einem niedrigen Wasserstoffanteil und einem niedrigen 51-H-Bindungsanteil abgelagert, um die nachfolgenden Laserabstimmergebnisse zu verbessern. Typische Nitrid-Filme haben 30% (gemessen sind Atom-%) Wasserstoff insgesamt und 20% 51-H-gebundenen Wasserstoff, während das Nitrid 8040 nur 20% Wasserstoff gesamt und 12% 51-Hgebundenen Wasserstoff hat. Nicht 51-H-gebundener Wasserstoff ist gewöhnlicherweise N-H-gebunden und stabil, so daß die Verringerung des 51-H-gebundenen Wasserstoffs um einen Faktor 2 für Vorteile bei der Laserabstimmung sorgt, die im folgenden zutage treten. Siehe Fig. 80, die das Zwischenniveau-Oxid 8010, das Metall des zweiten Niveaus 8020, das Passivierungs-Oxid 8030 und das Passivierungs-Nitrid 8040 zeigt.
(106) Sintere bei 475ºC in einer Stickstoffatmosphäre, um den Widerstand der Durchkontaktierung zu reduzieren.
(107) Schleudere Photolack auf und belichte und entwickle ihn, um Öffnungen zu den Bondflächen hin zu bestimmen.
(108) Plasmaätzen des Nitrids 8040 mit CF4 und Naßätzen des Oxids 8030 mit gepuffertem HF bis hinunter auf die Bondflächen.
(109) Ziehe den mit einem Muster versehenen Photolack mit organischer Lösung ab. Dadurch wird die Halbleiterbearbeitung des Wafers 6001 beendet.
Um die Herstellung zu beenden: untersuche den Chip auf dem Wafer; Laserabstimmen von analogen Schaltkreisen, darunter Laserabstimmen der NiCr-Widerstände durch Fokussieren eines Laserstrahls durch das Zwischenniveau-Oxid 8010, das Passivierungs- Oxid 8030 und das Nitrid 8040, um Teile des NiCr-Films zu verdampfen; säge den Wafer 6001 in Chips; montiere die einzelnen Chips auf Leitungsrahmen; verbinde Bonddrähte mit den Bondflächen; teste die montierten und gebondeten Chips elektrisch; und schließlich kapsele den abgestimmten Chip.
Bei dem Laserabstimmen der dünnen NiCr-Filmwiderstände rastert typischerweise ein gepulster Laserpunkt den dünnen Film ab und schmilzt/dispergiert Teile von ihm weg in das Oxid. Dies erhöht den Widerstand, indem Metall entfernt wird. Der Kerbenbereich an den Rändern der abgeschnittenen Teile ist eine komplizierte bogenförmig gezackte Struktur von teilweise entferntem Metall, und dieser Kerbenbereich kann offensichtlich die Leitfähigkeit mit der Zeit ändern. In der Tat zeigen Widerstände, die mit einem Laser abgestimmt sind, typischerweise eine größere Verschiebung des Widerstandes mit der Zeit als nicht abgestimmte Widerstände. Experimentell zeigen laserabgestimmte NiCr-Widerstände mit einer Oxid- und Nitridpassivierung sehr gute Stabilität, wenn das Nitrid einen niedrigen Anteil an 51-H (12%) und eine niedrige Spannung (2 · 10&sup8; dyn/cm² komprimierbar) wie in Schritt (105) hat, aber eine schlechte Stabilität, wenn das Nitrid den typischen hohen 51-H-Anteil (20%) und eine hohe Spannung (2 · 10&sup9; dyn/cm²) hat. Es gibt drei mögliche Erklärungen für die Abhängigkeit der Widerstandsverschiebung von den Nitrid-Eigenschäften:
(1) 51-H-Bindungen sind schwach, und Nitrid mit einem hohen 51-H-Anteil kann freien Wasserstoff freigeben. Ein solcher freier Wasserstoff kann bei dem Neuwachstum oder dem Ausheilen der Kerbenbereiche während der Betriebslebenszeit des Widerstands unterstützend wirken und somit den Widerstand mit der Zeit verringern. Man beachte, daß herausgefunden wurde, daß Wasserstoff verantwortlich für eine Änderung des Widerstands eines Einkristalls und von Polysilicium-diffundierten Widerständen ist, und es wurde gezeigt, daß Wasserstoff in Form von Dampf beim Ausheilen von Oxiden effektiver als eine Behandlung mit Sauerstoff ist.
(2) Die Kompressionsspannung des Nitrids kann das NiCr mechanisch mit der Zeit bewegen und dadurch seinen Widerstand ändern. Und die Bewegung in dem Kerbenbereich dominiert die Widerstandsänderung.
(3) 51-H-Bindungen streuen das Laserlicht und vergrößern den Punkt während des Abstimmens. Dies führte zu einem breiteren Kerbenbereich und demzufolge größeren Kerbenänderungen.
Eine beschleunigte Lebensdauerprüfung bei 200ºC mit den abgestimmten NiCr-Widerständen der bevorzugten Ausführungsform ergab eine Widerstandsverschiebung von nur 0±0,2%.
Ein Schutz vor elektrostatischer Entladung (electrostatic discharge, ESD) für integrierte Schaltkreise, die gemäß des Verfahrens der ersten bevorzugten Ausführungsform hergetellt wurden, ist in den Fig. 82-85 gezeigt. Im allgemeinen sind MOS- IC-Produkte anfällig für ESD-Schaden, wenn ihre Eingangs- und Ausgangsanschlußstifte ungeschützt gelassen werden. Es ist daher eine übliche Praxis, die ESD-Schutzvorrichtungen zwischen die Eingangs- oder Ausgangsanschlußstifte und die Netzspannungsschienen zu setzen. In typischen digitalen CMOS-integrierten Schaltkreisen, in denen das Ausgangssignal zwischen Vcc (+5,0 V) und Masse (0 V) schwingt, werden MOS-Dioden als ESD-Schutzvorrichtungen verwendet. Im allgemeinen ist das Siliciumsubstrat mit Masse verbunden, was das Substrat zur natürlichen Rücklaufstelle für sowohl das Ausgangssignal als auch den ESD-Strom macht.
Bei analog-digitalen Systemanwendungen im gemischten Modus ist es sehr üblich, daß verschiedene Schaltkreisblocks von verschiedenen unterschiedlichen Netzspannungsschienen betrieben werden. Beispielsweise würde ein digitaler Schaltkreis, der auf positiven logischen Niveaus basiert, zwischen Vcc (+5 V) und Masse (0 V) arbeiten, während ein anderer digitaler Schaltkreis, der auf nicht üblichen negativen logischen Niveaus basiert, zwischen Masse und Vee (-5 V) arbeitet. Und ein weitere analoger Schaltkreis mag zwischen Vcc und Vee arbeiten. Es ist ziemlich üblich, daß man bei einem BiCMOS-integrierten Schaltkreis an einem Ende analoge Schaltkreise hat, die zwischen den Schienen mit voller Netzzufuhr (Vcc und Vee) arbeiten und digitale Schaltkreise an einem anderen Ende, die zwischen Schienen voller Netzzufuhr arbeiten, oder zwischen den Schienen mit positiver Netzzufuhr (Vcc und Masse) für die Vereinbarkeit mit positiver Logik. In diesem letzteren Fall würden alle digitalen Signale auf Masse zurücklaufen, und daher würde der ESD-Schutz für die Signalanschlüsse gewöhnlich wie in Fig. 81 gezeigt ausgeführt werden. Es mag in vielen Fällen nicht nötig sein, irgendwelche ESD-Schutzelemente zwischen dem Signalanschluß und der VEE-Zufuhrschiene einzusetzen, weil dies für den Betrieb des betreffenden Schaltkreises nicht wesentlich ist, insbesondere, wenn Gate-Oxide relativ dick (größer als 250 Å) sind. Es sei jedoch bemerkt, daß der Rücklaufpfad für den ESD-Strom in diesem Fall nicht notwendigerweise die Massenverbindungsleitung ist, weil das Siliciumsubstrat nun mit der Vee-Schiene, nicht mit der Massenleitung, verbunden ist, wie in MOS. Die gewöhnliche ESD-Schutzanordnung, die in Fig. 81 dargestellt ist, kann gegenüber den ESD-Ereignissen empfindlich sein, wenn der Entladungsstrom seinen Weg zu dem Siliciumsubstrat findet, insbesondere bei Elementen mit dünnen Gate-Oxiden.
Bei hochleistungsfähigen Hochgeschindigkeits-BiCMOS-Produkten mit gemischtem Modus würden die digitalen Schaltkreise einen CMOS-Teil mit dünnem Gate erfordern, was die zuvor erwähnte ESD- Empfindlichkeit verschlimmern würde.
Die bevorzugte Ausführungsform stellt einen zusätzlichen Strompfad zwischen dem Schaltkreisanschluß und dem Silicium bereit, auch wenn das Signal unter gewöhnlichen Betriebsbedingungen nur zwischen den positiven Netzschienen schwingt. Da viele ESD-Ereignisse während einer Handhabung des integrierten Schaltkreises durch Menschen auftreten, ist es wahrscheinlich, daß die ESD- Pulse sich in das Silicium-Substrat anstelle zu den Massenanschlüssen hin entladen, was zu zerstörten CMOS-Gates in dem digitalen BiCMOS-Schaltkreis führen würde. Der ESD-Schutzschaltkreis kann durch das Einsetzen von gewöhnlichen ESD-Elementen zwischen den Schaltkreisanschluß und die Vee-Leitung ausgeführt werden, wie beispielsweise einen bipolaren Transistor, der im BVceo-Modus arbeitet.
In den Fig. 82-83 sind zwei Anordnungen gezeigt. Bei der in Fig. 82 gezeigten ersten sind die ESD-Schutzelemente direkt zwischen dem Anschluß für das digitale Signal (Ausgang in den Figuren) und der Vee-Schiene angeordnet, zusätzlich zu der gewöhnlichen ESD-Schutzanordnung, wie es in Fig. 81 gezeigt ist, um einen direkten ESD-Strompfad zum Schutz des digitalen BiCMOS- Schaltkreises bereitzustellen.
Bei der in Fig. 83 gezeigten zweiten Anordnung ist ein ESD-Element zwischen Masse und Vee verbunden, zusätzlich zu dem in Fig. 81 gezeigten gewöhnlichen ESD-Schaltkreis. Bei diesem Schaltkreis würde der ESD-Strom durch das ESD-Element 2 und das ESD- Element 3 fließen, um einen weiteren Schaltungspfad für den ESD- Pulsstrom bereitzustellen.
Die betreffenden ESD-Elemente können jede Art von nichtlinearen Elementen sein, die bei gewöhnlichem Schaltkreisbetrieb gegenüber dem Schaltkreis eine sehr hohe Impedanz aufweisen, aber in einen Modus sehr niedriger Impedanz übergehen, wenn an dem Signalanschluß eine bestimmte Schwelle oberhalb der gewöhnlichen Betriebsspannung erreicht wird. Die ESD-Einfangschwelle des ESD- Elements sollte so gesetzt sein, daß sie höher als die gewöhnlichen Spannungen an der Zufuhrschiene ist, aber ausreichend niedriger als die Spannung, bei der das Gate der CMOS-Bauelemente in dem digitalen BzCMOS-Schaltkreis zerstört wird.
Fig. 84 zeigt ein Beispiel der ersten Anordnung: Eine Kombination des bipolaren Transistors, der im BVceo-Modus betrieben wird, mit einer bipolaren Transistordiode, wobei die Basis mit dem Kollektor kurzgeschlossen ist, um die oben benannten Schwellwerterfordernisse der ESD-Erfassung zu erfüllen. Fig. 85 zeigt ein Beispiel der zweiten Anordnung. Hier wird ein bipolarer Transistor, der im BVebs-Modus arbeitet, verwendet, um die ESD-Schwellwerterfordernisse zu erfüllen.
Die Rauschunterdrückung bei integrierten Schaltkreisen, die mit dem Verfahren gemäß der ersten bevorzugten Ausführungsform hergestellt wurden, kann mit der Isolierung zwischen den digitalen und analogen Bereichen, wie in Figs. 86-87 gezeigt, unterstützt werden. In der Tat bilden zwei parallele vergrabene P+-Schichten 8601-8602, jeweils etwa 20 um breit, und eine dazwischenlaufende vergrabene 10 um breite N+-Schicht 8605 in einem Abstand von 6 um von jeder vergrabenen P+-Schicht einen Graben zwischen den digitalen und analogen Bereichen. Wenn die P+-Schichten 8601- 8602 auf -5 V vorgespannt sind und die N+-Schicht 8605 auf +5 V, wird ein (schwaches) elektrisches Feld in dem darunterliegenden nichtverarmten Substrat 6001 erzeugt, das wandernde Minoritätselektronen abfängt, die durch die digitalen Bauelemente zugeführt werden. Sowohl die P+-Schicht 8601 als auch die P+-Schicht 8602 werden benötigt, um das (symmetrische) Feld zu erzeugen, das sich etwas nach unten in das Substrat 6001 erstreckt. Entgegengesetzte Polaritäten gingen auch.
Der Umsetzer 300 kann mit dem BiCMOS-Verfahren gemäß der ersten bevorzugten Ausführungsform so hergestellt werden, daß er auf einen Chip der Größe 7,11 mm · 5,96 mm paßt. Siehe Fig. 44 mit der Draufsicht.

Weitere Abarten und Abwandlungen

Die bevorzugten Ausführungsformen, sowohl die Bauelemente als auch die Verfahren, können auf viele Arten abgewandelt werden.
Beispielsweise kann die Verwendung des selben Parallelumsetzers für beide Umwandlungen durch die Verwendung zweier getrennter Parallelumsetzer und eine konsequente Fließbandbearbeitung ersetzt werden. Fig. 88 zeigt den Umsetzer 8800, der zwei Abtast- Halteglied-Blöcke 8801-8802 hat, wobei das Abtast-Halteglied 8802 im wesentlichen für ein ausgedehntes Halten des Vein sorgt, das durch das Abtast-Halteglied 8801 erfaßt wurde, während 8801 die nächste Probe erfaßt. Fig. 89 ist ein vereinfachtes Zeitablaufschaubild, das den Betrieb des Umsetzers 8800 genauer wie folgt zeigt. Das Abtast-Halteglied 8801 folgt Vein(t) nach (erfaßt es), und zum Zeitpunkt 0 schaltet es auf das Halten von Vein, und der Parallelumsetzer 8811 folgt der Ausgabe des Abtast- Halteglieds auf dieselbe Weise wie der Parallelumsetzer 306 dem Abtast-Halteglied 304 folgt. In dem Umsetzer 8800 aber erfaßt das Abtast-Halteglied 8802 auch das feste Vein, das durch das Abtast-Halteglied 8801 gehalten wird. Wenn somit der Fehlerverstärker 8822 Vein benötigt, um die Rekonstruktion durch den Digital-Analog-Umsetzer 8820 zu vergleichen, führt das Abtast-Halteglied 8802 es zu, und das Abtast-Halteglied 8801 kann die nächste Probe erfassen. Nach 30 ns Einschwingzeit verriegelt der Parallelumsetzer 8811 und führt die 7 Bits nach 28 ns dem MSB- Auffangspeicher 8830 und dann dem Digital-Analog-Umsetzer 8820 auf dieselbe Weise zu, wie es bei dem Umsetzer 300 geschieht. Das Abtast-Halteglied 8802 hält nun Vein, und das Abtast-Halteglied 8801 ist für die nächste Abfragenaufnahme freigegeben. Der Fehlerverstärker 8822 arbeitet in der Weise des Fehlerverstärkers 312 und der Parallelumsetzer 8812 folgt der Ausgabe des Fehlerverstärkers 8822 nach. Die Fehlerkorrektur 8834 läuft analog wie bei dem Fehlerkorrekturblock 318. Sobald die 7 Bits von dem MSB-Auffangspeicher 8830 in den Block 8834 geführt werden, schaltet das Abtast-Halteglied 8801 wieder auf Halten, und der Parallelumsetzer 8811 verarbeitet die nächste Probe und lädt den MSB-Auffangspeicher 8830. Die Gesamtumsetzungsgeschwindigkeit wächst somit durch die verringerte Erfassungszeit, die von dem Eingangs-Abtast-Halteglied benötigt wird, aber zu dem Preis, daß 2 angepaßte Parallelumsetzer und ein zweites Abtast-Halteglied (das nur Gleichspannungssignale erfassen muß) benötigt werden.
Fig. 90 stellt einen anderen Ansatz mit 2 Abtast-Halteglied- Blöcken dar, die verwendet werden, um die Erfassungszeit zu verringern: die Abtast-Halteglied-Blöcke 9001 und 9002 werden abwechselnd eingesetzt (Pingpong), um im Wechsel die Rolle des Abtast-Halteglieds 304 zu spielen. Der Vorteil ist derselbe wie bei dem Umsetzer 8800: während ein Abtast-Halteglied Vein für den Fehlerverstärker hält, erfaßt das andere Abtast-Halteglied bereits die nächste Abfrage. Die Abtast-Halteglied-Blöcke 9001-9002 sowie das steuernde "Pingpongsignal" können direkt anstelle des Abtast-Halteglieds 304 in dem Umsetzer 300 verwendet werden. Fig. 91 zeigt ein Zeitablaufsdiagramm für den "Pingpongbetrieb".
Das Zeitablaufssteuerglied 4500 kann aus parallel verbundenen Oszillatorzellen 4600 zusammengesetzt sein, mit verschiedenen Zeitverzögerungen und mit logischen Kombinationen der Ausgaben, um die erwünschten Zeitablaufspulse zu erzeugen. Beispielsweise zeigt Fig. 92 einen Zeitablaufserzeuger 9200, der aus 4 parallelen Zellen 4600 mit wachsenden Zeitverzögerungen gemacht ist, wie in den oberen Feldern des Zeitablaufschaubilds Fig. 93 gezeigt ist. Die logischen Gatter wandeln die Zellausgaben in die in den unteren Feldern von Fig. 93 gezeigten Ausgaben um. Weil alle Zellen damit beginnen, ihre Zeitablaufskondensatoren zu la den, wenn STRG nach unten geht, können für größere Zeitverzögerungen kleinere Ströme verwendet werden, was einen geringeren Leistungsverbrauch ergibt. Auch können die Kondensatoren alle dieselbe Größe haben, und unterschiedliche Ladungsströme durch unterschiedliche Größen von Spiegelbauelementen erreicht werden.
In dem Netzspannungs-Zurücksetzschaltkreis 5000 kann der NPN- Transistor 5050 und die NPN-Diodenketten 5051 durch NMOS-Formen oder selbst durch einen einzelnen NMOS-Transistor ersetzt werden, der bei etwa -2 V durch einen Widerstandsteiler von Masse auf Vee vorgespannt ist. Alternativ können bei dem Schaltkreis 5000 alle MOS-Bauelemente, darunter auch die Inverter und das Gatter, durch digitale bipolare Bauelemente ersetzt werden.
Die Bezugsspannung 326 kann ein Bandlückenerzeuger mit einem Krümmungskorrekturschaltkreis sein, wie in einer vereinfachten Form in Fig. 94 gezeigt. Tatsächlich weist der Bezugsschaltkreis 9400 den Standardbandlücken-Bezugs-Operationsverstärker 9402 und die NPNs 9411 und 9431 unterschiedlicher Größe auf; die Ausgangswiderstände 9451-9453 verstärken wieder die Ausgabe und sorgen dafür, daß der Krümmungskorrekturstrom einen temperaturabhängigen Spannungszuwachs wie bei dem Bezug 326 erzeugt. Bei dem Korrekturschaltkreis in 9400 werden 2 differentielle PMOS- Paare 9482-9483 und 9492-9493 anstelle des einzelnen differentiellen NPN-Paars 5601-5602 von Fig. 56 verwandt. Eine näherungsweise temperaturunabhängige Vorspannung (Vaus/K) treibt einen PMOS von jedem Paar, und eine mit der Temperatur veränderliche Vorspannung (der Kollektor von NPN 9431) treibt den anderen PMOS jedes Paars. Jedes Paar hat eine Stromspiegellast, aber mit entgegengesetzt getriebenen Ausgängen; d. h., der Ausgang des Paars 9482-9483 greift die Drain des temperaturunabhängig getriebenen PMOS 9482 ab, und der Ausgang des Paars 9492-9493 greift die Drain des temperaturabhängig getriebenen PMOS 9493 ab. Wie bei dem Korrekturschaltkreis von Fig. 56 sorgen Diodenverbindungen mit den Ausgängen für einen Kompensationsstrom Icom, so daß keine Schalter betätigt werden müssen, um ein positives. Icom für Temperaturen oberhalb und unterhalb von Tp zu sorgen.
Der Fehlerverstärker 312 kann im allgemeinen als Zweikanalverstärker mit unterschiedlichen Eingangscharakteriken verwandt werden: Ein Kanal hat einen MOS mit hoher Eingangsimpedanz, und der andere Kanal hat einen NPN mit hohem Verstärkungsfaktor. Das Schalten zwischen den Kanälen folgt aus der Steuerung der Speiseströme. Allgemeiner können Vielfachkanäle verwendet werden mit einer Auswahl der Speiseströme entsprechend der erwünschten Eigenschaften: 2 oder mehr Kanäle könnten Eingänge mit einem MOS oder einem FET anderen Typs, beispielsweise einem JFET, aufweisen, mit unterschiedlichen Größen der Bauelemente für unterschiedliche Verstärkungsfaktoren oder auch unterschiedlichen Anzahlen von internen Verstärkungsstufen, 2 oder mehr Kanäle könnten bipolare Eingänge (NPN oder PNP) haben, und unterschiedliche Verstärkungsfaktoren könnten zum Schalten zwischen großen und kleinen Eingangssignalen verwendet werden.
Wie bei dem Abtast-Halteglied 304 könnten PNP-Bauelemente zusätzlich zu den in den schematischen Schaubildern auftretenden NPN- und CMOS-Bauelementen verwandt werden. Beispielsweise könnten die Treiber der Figs. 41 und 43 in dem Ausgangs-Pufferspeicher 320 PNPs anstelle der NPNs 4102 und 4302 haben, um eine komplementäre Ausgabe zu erzeugen.
Schaltkreise, die Strukturen wie NPN-Dioden verwenden, können auch mit MOS-Dioden hergestellt werden, Dioden mit Widerständen oder Bauelementen, die durch eine feste Vorspannung gesteuert werden (oder einen Bruchteil einer Zufuhrschienenspannung im Fall der Anfahrschaltkreise).
Zahlreiche Verfahren wie Metall-, Polysilicium- oder Polycidegatter, Dreifachniveaumetall, Silicium auf Isolator usw. können verwandt werden. P-dotierte Bereiche und Bauelemente können durch N-dotierte ausgetauscht werden. Fig. 95 zeigt einen Querschnittsaufriß von Bauelementen, die nach der Herstellungsmethode gemäß der bevorzugten Ausführungsform gemacht wurden, abgeändert für ein Substrat 9501 mit vergrabenem Oxid. Das Substrat 9501 enthält eine vergrabene Oxidschicht 9503, die entweder implantiert werden kann oder erzeugt werden kann, indem Wafer verbunden werden, oder durch andere Techniken dielektrischer Isolation; das Substrat unterhalb des Oxids 9503 muß nicht einkristallin sein und kann sogar ein Isolator sein, so wie wenn das Substrat 9501 Silicium auf Saphir ist. Tiefe Gräben 9505 durchdringen das vergrabene Oxid 9503, um Unterschaltkreise zu isolieren, und nicht jedes Bauelement, und die Idee des Pseudosubstrats 6060 für den digitalen CMOS wird ausgeweitet. Dadurch wird wirksam das digitale Rauschen von den analogen Schaltkreisen ferngehalten. Ein veränderters Herstellungsverfahren würde wie folgt vorgehen: beginne mit einem Substrat, das 2-5 um Silicium oberhalb einer Oxidschicht hat; implantiere dann vergrabene Schichten und wachse eine epitaktische Schicht so wie in der ersten bevorzugten Ausführungsform auf. Ätze tiefe Gräben und fülle sie wieder mit Dielektrikum, Oxid/Polysilicium etc.) und ebne sie ein. Dann fahre fort wie bei der ersten bevorzugten Ausführungsform. Für eine größere Dichte siegele die flachen Seitenwände der Gräben (ROI in der ersten bevorzugten Ausführungsform) zur Vermeidung von seitlichen Verletzungen während der Isolationsoxidation (z. B. Verfahren vom SWAMI-Typus oder vielfach gepuffertes LOCOS).
Andere Abwandlungen der Herstellungsmethode gemäß der ersten bevorzugten Ausführungsform umfassen getrennte digitale und analoge Netzzufuhren und Massen für unterschiedliche Spannungsbereiche für Digital und Analog mit entsprechenden unterschiedlichen Dicken des Gate-Oxids der Drain-Dotierungsniveaus, der Dicke der epitaktischen Schicht usw. Fig. 96 zeigt die allgemeine Auftrennung zwischen digitalen und analogen Schaltkreisen, wobei die digitalen Schaltkreise durch das Pseudosubstrat isoliert sind und die analoge Spannung V nicht gleich den +5 V der digitalen Netzsspannung sein muß. Tatsächlich erlaubt die wirksame Trennung von guten digitalen und guten analogen Bauelementen die Einbeziehung von analogen Eingangsteilen mit niedrigem Rauschen mit einer wesentlichen Menge digitaler Logik, um monolithische Produkte zu erzeugen. Beispiele einer solchen Einbeziehung umfassen ein vollständiges Radio mit einem HF-Eingangsteil und einem Audio-Ausgangsteil, und einen Videoprozessor mit einem Eingangsteilkorrelator, dem eine analoge Signalverarbeitung (Filter, Modulator, Demodulator, Begrenzer) folgt, um sowohl ein analoges Signal mit entferntem Basisband zu liefern und eine Er fassung des Trägers, die von einer Analog-Digital-Umsetzung des analogen Signals sowie einer digitalen Signalverarbeitung gefolgt wird, wobei die Trägererfassung den Zeitablauf liefert. Bei dem Ultraschallbeispiel von Fig. 1 könnten eine digitale Signalverarbeitung, ein Digital-Analog-Umsetzer und der Ultraschallkopf auf einem einzelnen Chip integriert werden, so daß die übertragenen Wellen digital gesteuert werden, aber einen Umformer (transducer) hoher Spannung treiben.
Abwandlungen bei der ersten bevorzugten Ausführungsform, um die NPN-Leistungsfähigkeit zu erhöhen, umfassen: Ersetzen der Schritte (69)-(70), die Bor mit 100 keV durch 2500 Å dickes Oxid für PMOS-Sources/-Drains und PNP-Emitter implantieren durch Schritte, die direkt dem Schritt (62) folgen, die Bor mit 30 keV nur durch das Mesa-Oxid implantieren und bessere PNP-Emitter ergeben, aber die effektiven Kanallängen der PMOS-Transistoren verkürzen. Ferner kann eine geringere Variabilität der Parameter der PNP-Basis erhalten werden durch eine Implantierung, die von der Implantierung zur Drainausdehnung der Schritte (52)-(53) getrennt ist. Diese getrennte PNP-Basis-Implantierung würde dem Schritt (54) folgen und Phosphor mit 180 keV und einer Dosis von 1 · 1014 Ionen/cm³ umfassen. Der resultierende isolierte PNP sollte ein Beta von 60, eine Early-Spannung von 15 V, fT von 1,3 GHz und eine Durchbruchsspannung BVceo von mindestens 10 V haben. Eine zusätzliche Vergrößerung der Early-Spannung des isolierten PNP kann von Abänderungen herrühren, die Diffusionen reduzieren, wie etwa dem Schritt (35) des Tropfens, und indem schnellere Gate-Oxidierungen verwandt werden.
Bei einer anderen Abänderung, die einen PNP liefert, der genauer das Komplement zu dem NPN bildet, wird ein "gewaschener Emitter" verwandt. Insbesondere werden die Implantierungen der P+-Emitter 7524 und 7530 von Schritt (70) durch eine getrennte Implantierung unter Verwendung des mit Öffnungen versehenen BPSG zur Ausrichtung mit der NPN-Emitter-Implantierung ersetzt. Die PNP- Emitter-Implantierung folgt der NPN-Emitter-Implantierung und der Ablagerung des Deckoxids. Die Verwendung von gewaschenen Emittern für den PNP erlaubt die gleiche höhere Dichte wie bei den NPNs und erhöht wahrscheinlich auch die Early-Spannung der PNPs bis hinauf zu 20 V.
Die Verwendung der zweiten Polysiliciumschicht 6950 anstelle der ersten Polysiliciumschicht 6710 für die gleichzeitige Dotierung von dem Poysilicium und dem Substrat hat den Vorteil, daß weniger thermisches Oxid an den Orten der Substratdotierung aufgewachsen wird, weil das zweite Gate-Oxid vor der Ablagerung der zweiten Polysilicumschicht 6950 aufgewachsen wird. Dadurch können die Öffnungen durch das Oxid leichter geätzt werden. Das heißt, daß die Schritte (38)-(41) verschoben werden können, um dem Schritt (47) zu folgen, mit der Änderung, daß das 185 dicke erste Gate-Oxid nun das 300 Å dicke zweite Gate-Oxid wäre. Der Vorteil der Verwendung der ersten Polysiliciumschicht für die gleichzeitige Dotierung ist die nachfolgende Hitzebehandlung, um den Phosphor einzudiffundieren.
Die Verwendung von dünnerem Polysilicium für die CMOS-Gates würde die Verwendung von dünnerem BPSG erlauben. In diesem Fall könnte das Verhältnis der NPN-Emittertiefe zur gesamten Oxid- Dicke, die geätzt wird, um die Emitteröffnungen zu bilden, so niedrig sein wie bei etwa 1 bis 2.
Mit dem Fehlerverstärker könnte der Spannungsfolger in einer allgemeinen Anordnung mit differentiellen Eingängen und differentiellen Ausgängen verwandt werden. Insbesondere könnte der Folger B in Fig. 36 eine Ausgabe und eine Spannungsquelle haben, die an die des Folgers A angepaßt ist. Die Last-NPNs könnten weggelassen werden.

Claims

1. Integrierter Schaltkreis mit isoliertem Unterschaltkreis, umfassend:

(a) ein Halbleitersubstrat (6001) eines ersten Leitertyps;

(b) einen Unterschaltkreisbereich (6060), der sich in dem Substrat (6001) befindet und von einem zweiten Leitertyp ist, der das Gegenteil des ersten Typs ist;

(c) eine epitaktische Schicht (6210) oberhalb des Substrats (6001) und oberhalb des Unterschaltkreisbereichs (6060);

(d) eine Mehrzahl von digitalen Bauelementen, die in der epitaktischen Schicht (6210) und oberhalb des Unterschaltkreisbereichs (6060) gebildet sind, und die zwischen Netzspannungen V1 und V2 gekoppelt sind;

(e) eine Mehrzahl von analogen Bauelementen, die in der epitaktischen Schicht (6210) und oberhalb des Substrats (6001) gebildet sind und von dem Unterschaltkreisbereich (6060) beabstandet sind, und die zwischen Netzspannungen V1 und V3 gekoppelt sind, wobei die Größe V1-V3 größer ist als die Größe V1-V2; und

(f) Isolationsstrukturen (Fig. 86, 87), die den Rand des Unterschaltkreisbereichs abgrenzen.

2. Integrierter Schaltkreis nach Anspruch 1, der ferner umfaßt:

(a) eine Mehrzahl von analogen Bauelementen, die in der epitaktischen Schicht und oberhalb des Substrats gebildet sind und von dem Unterschaltkreisbereich beabstandet sind, und die zwischen Netzspannungen V3 und V4 gekoppelt sind, wobei die Größe V3-V4 größer als die Größe V1-V2 ist, und der Kontakt zwischen dem Substrat und dem Bereich ist umgekehrt vorgespannt.

3. Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei:

(a) die digitalen Bauelemente oberhalb des Unterschaltkreisbereichs sowohl NMOS- und PMOS-Transistoren umfassen; und

(b) die analogen Bauelemente oberhalb des Substrats, die von dem Unterschaltkreisbereich beabstandet sind, einen oder mehrere NPN- und PNP-Transistoren umfassen.

4. Integrierter Schaltkreis nach Anspruch 3, wobei:

(a) die analogen Bauelemente, die. sich oberhalb des Substrats befinden und von dem Unterschaltkreisbereich beabstandet sind, NMOS- und PMOS-Bauelemente umfassen.

5. Integrierter Schaltkreis nach Anspruch 4, wobei:

(a) die NMOS- und PMOS-Bauelemente jeweils in dem Bereich eine entsprechende vergrabene Schicht haben.

6. Integrierter Schaltkreis nach Anspruch 1, wobei:

(a) V1 ungefähr +5 V ist;

(b) V2 auf Masse liegt; und

(c) V3 ungefähr -5 V ist.

7. Integrierter Schaltkreis nach Anspruch 2, wobei:

(a) der erste Leitertyp ein P-dotierter Leiter ist;

(b) der zweite Leitertyp ein N-dotierter Leiter ist;

(c) V1 und V3 je ungefähr +5 V sind;

(d) V2 auf Masse liegt; und

(e) V4 ungefähr -5 V ist.

8. Integrierter Schaltkreis nach Anspruch 1, wobei:

(a) die Isolationsstruktur in dem Substrat umfaßt:

(i) einen Vorspannungsbereich mit einer vergrabenen Schicht unterhalb der epitaktischen Schicht; und

(ii) erste und zweite Kontaktbereiche, die jeweils einen eingebetteten Bereich unterhalb der epitaktischen Schicht umfassen, wobei der erste und der zweite Kontaktbereich an den Vorspannungsbereich angrenzen, und wobei der Vorspannungsbereich den ersten und den zweiten Kontaktbereich voneinander trennt;

(b) wobei, wenn der Vorspannungsbereich bezüglich des Substrats und der Kontaktbereiche umgekehrt vorgespannt ist, die Isolationsstruktur störende Ladungsträger sammelt.

9. Integrierter Schaltkreis nach Anspruch 8, wobei:

(a) die ersten und zweiten Kontaktbereiche länglich sind und parallel verlaufen und an die Oberfläche des Substrats angrenzen; und

(b) der Vorspannungsbereich länglich ist und parallel zu den Kontaktbereichen verläuft und an die Oberfläche des Substrats angrenzt, wobei die Bereiche eine lokalsymmetrische Struktur bilden.

10. Integrierter Schaltkreis nach Anspruch 9, wobei:

(a) die ersten und zweiten Kontaktbereiche und der Vorspannungsbereich jeweils ferner einen dotierten Bereich umfassen, der sich durch die epitaktische Schicht zu der Oberfläche des Substrats hin erstreckt.

11. integrierter Schaltkreis nach Anspruch 1, wobei:

(a) die analogen Bauelemente einen oder mehrere analoge bipolare Transistoren und/oder analoge Feldeffekttransistoren umfassen; und

(b) die digitalen Bauelemente digitale Feldeffekttransistoren umfassen.

12. Integrierter Schaltkreis nach Anspruch 1, wobei:

(a) die Isolationsstruktur umfaßt

(i) einen Kontaktbereich, der eine vergrabene Schicht des ersten Leitertyps umfaßt und

(ii) erste und zweite Vorspannungsbereiche, die vergrabene Schichten eines zweiten Leitertyps umfassen, der das Gegenteil des ersten Leitertyps ist, wobei die ersten und zweiten Vorspannungsbereiche an den Kontaktbereich angrenzen, und wobei der Kontaktbereich den ersten und zweiten Vorspannungsbereich trennt; und

(b) wobei, wenn die Vorspannungsbereiche bezüglich des Substrats und des Kontaktbereichs umgekehrt vorgespannt werden, die Isolationsstruktur störende Ladungsträger sammelt.

13. Integrierter Schaltkreis nach Anspruch 12, wobei:

(a) die ersten und zweiten Vorspannungsbereiche länglich sind und parallel verlaufen und an die Oberfläche des Substrats angrenzen; und

(b) der Kontaktbereich länglich ist und parallel zu den Vorspannungsbereichen verläuft und an die Oberfläche des Substrats angrenzt, wobei die Bereiche eine lokalsymmetrische Struktur bilden.

14. Integrierter Schaltkreis nach Anspruch 13, wobei:

(a) der erste und zweite Vorspannungsbereich ferner einen dotierten Bereich umfassen, der sich durch die Bauelementschicht bis zu der Oberfläche der Bauelementschicht erstreckt.

15. Integrierter Schaltkreis nach Anspruch 12, der ferner umfaßt:

(a) Kristalldefekte in dem Substrat und den benachbarten und Isolationsstrukturen, wobei die Kristalldefekte die Isolationsstruktur beim Sammeln der störenden Ladungsträger unterstützen.

16. Verfahren zur Herstellung eines integrierten Schaltkreises mit isoliertem Unterschaltkreis, das die Schritte aufweist:

(a) Bilden einer vergrabenen Unterschaltkreisschicht eines ersten Leitertyps in ein Substrat eines zweiten Leitertyps;

(b) Bilden von vergrabenen Bauelementschichten sowohl des ersten als auch des zweiten Leitertyps in dem Substrat, darunter auch in der vergrabenen Unterschaltkreisschicht;

(c) Bilden einer epitaktischen Schicht auf dem Substrat;

(d) Bilden von Bauelementen in der epitaktischen Schicht; und

(e) Bilden von Isolationsstrukturen in der epitaktischen Schicht, die sich von einer Oberfläche der epitaktischen Schicht herunter bis zum Rand der vergrabenen Schicht erstreckt.

17. Verfahren nach Anspruch 16, das ferner die Schritte aufweist:

(a) Bilden einer symmetrischen vergrabenen Diodenstruktur unterhalb von und zwischen analogen Bauelementen und digitalen Bauelementen des integrierten Schaltkreises; und

(b) Zuführen einer umgekehrten Vorspannung an die Diodenstruktur, um ein elektrisches Feld zu erzeugen, das sich jenseits des Verarmungsbereichs der nichtvorgespannten Diodenstruktur erstreckt.

18. Verfahren nach Anspruch 17, wobei:

(a) die Diodenstruktur im wesentlichen aus länglichen parallelen dotierten Bereichen besteht;

(b) die analogen Bauelemente aus analogen Bipolartransistoren und analogen Feldeffekttransistoren bestehen und die digitalen Bauelemente digitale Feldeffekttransistoren umfassen.

19. Verfahren nach Anspruch 18, das ferner den Schritt aufweist:

(a) vor der Zufuhr der umgekehrten Vorspannung das Bilden von Kristalldefekten in dem Substrat, das die Diodenstruktur enthält, wobei die Kristalldefekte benachbart zu der Diodenstruktur angeordnet sind, und wobei die Kristalldefekte die Diodenstruktur während der Zufuhr der umgekehrten Vorspannung unterstützen.