DE69221407T2

DE69221407T2 - Integrierte CMOS-Pegelverschiebungsschaltungen

Info

Publication number: DE69221407T2
Application number: DE69221407T
Authority: DE
Inventors: Hideki Usuki
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-08-22
Filing date: 1992-08-21
Publication date: 1998-02-05
Anticipated expiration: 2012-08-22
Also published as: EP0529545B1; JPH0555900A; JP3079675B2; US5311075A; EP0529545A1; KR930005369A; DE69221407D1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Diese Erfindung bezieht sich auf eine Logikschaltung zur Spannungsverschiebung vom Typ der Komplementärmetalloxidhalbleiter (CMOS) mit einem niedrigen Gleichstromleistungsverbrauch und einer Hochgeschwindigkeitsumschaltung.

2. Beschreibung des Standes der Technik

Eine Pegelverschiebungsschaltung wird herkömmlicherweise eingesetzt, um ein Signal einer kleinen Spannungsamplitude, wie z.B. einen ECL-Pegel, zu verstärken, um einen Spannungspegel des Signals in ein anderes Signal mit einer größeren Amplitude zu verschieben.
Beispielhafte herkömmliche Pegelverschiebungsschaltungen sind in den Fig. 1 und 2 gezeigt. Im besonderen zeigt die Fig. 1 eine herkömmliche Pegelverschiebeschaltung, die ein Flip-Flop einsetzt, während die Fig. 2 eine andere herkömmliche Pegelverschiebungsschaltung zeigt, die einen Stromspiegel verwendet.
Um für die in den Fig. 1 und 2 gezeigten Pegelverschiebeschaltungen eine hohe Treiberkapazität für eine Ausgangslast zu sichern, muß die Stromtreiberkapazität eines verwendeten Elements notwendigerweise hoch sein. Jedoch steigt der Gleichstromverbrauch an, wenn die Treiberkapazität erhöht wird, da durch die Pegelverschiebeschaltungen ein Gleichstrom fließt. Demnach haben die herkömmlichen Pegelverschiebeschaltungen den Nachteil, daß die Schaltgeschwindlgkeit von einem Kompromiß mit dem Gleichstromverbrauch abhängt.
In der EP-A-0 411 818 ist ein stromabhängiger Verstärker für einen Speicher offenbart, der eingangsseitig zwei kreuzweise verbundene P-Kanal-Transistoren, zwei jeweils an die Eingangstransistoren angeschlossene Lasttransistoren und ein Schalterelement aufweist. Die Ausgangsspannungen werden über den Lasttransistoren erzeugt. Der Verstärker Sensiert Unterschiede der an die Eingangstransistoren angelegten Ströme und treibt die Ausgangsspannungen hinsichtlich einer Abhängigkeit von dem Sensieren der Differenz der Ströme in entgegengesetzte Richtungen.

ZUSAMMENFASSUNG DER ERFINDUNG

Dieser Erfindung liegt die Aufgabe zugrunde, eine Pegelverschiebeschaltung anzugeben, die einen niedrigen Gleichstromverbrauch und eine hohe Schaltgeschwindigkeit auiweist.
Die Erfindung ist im Patentanspruch 1 definiert, bevorzugte Ausführungsformen sind in den Unteransprüchen definiert.
Entsprechend der Erfindung ist es möglich, die Schaltgeschwindigkeit der Schaltung zu erhöhen, ohne die Größe der Eingangstransistoren anzuheben.
In der bevorzugten Ausführungsform hat der an die Seite, an die das Eingangssignal angelegt wird, angeschlossene Transistor weiter eine angehobene Stromtreiberkapazität, während der andere an die Leistungsquelle der Seite der festen Spannung angeschlossene Transistor im Vergleich mit dem Transistor auf der Signaleingangssseite eine genügend niedrige Stromtreiberkapazität aufweist.
Demnach ist der Eingangsschwellenwert der Pegelverschiebeschaltung um einen Betrag vermindert, der gleich zum Eingangsschwellenwert des Transistors ist, der an die Seite angeschlossen ist, an die das Eingangssignal angelegt wird. Demnach wird der stabile Punkt um eine kleine Veränderung des Eingangssignals bewegt. Im Ergebnis wird eine kleine Eingangsamplitude durch die Pegelverschlebeschaltungen auf eine große Ausgangsamplitude verschoben.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung wird ausführlich in bezug auf die beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 einen schematischen Schaltplan einer beispielhaften herkömmlichen digitalen Pegelverschiebeschaltung;
Fig. 2 einen schematischen Schaltplan einer anderen beispielhaften herkömmlichen digitalen Pegelverschiebeschaltung;
Fig. 3A und 3B jeweils einen schematischen Schaltplan und ein Logikdiagramm einer digitalen CMOS-Pegelverschiebeschaltung einer Abwandlung der in der EP-A-0 411 818 offenbarten Schaltung;
Fig. 4A und 4B jeweils ein Logikdiagramm und einen schematischen Schaltplan einer in der digitalen CMOS-Pegelverschiebeschaltung, die in der Fig. 3A gezeigt ist, enthaltenen Inverterschaltung;
Fig. 5 ein Diagramm einer Eingangs/Ausgangs-Kennlinie der in der Fig. 4B gezeigten Inverterschaltung;
Fig. 6 ein Schmetterlingsdiagramm einer Latch-Schaltung, die aus einem Paar solcher Inverter besteht, wie sie in der Fig. 4B gezeigt sind, wenn die Eingangsspannung Vin höher als die Summe der Spannungen VinB und Vthp ist;
Fig. 7 ein Diagramm einer Eingangs/Ausgangs-Kennlinie zur Erläuterung der Bedingungen, unter denen sich die Ausgangsspannung in nur einen stabilen Betriebspunkt bewegt;
Fig. 8 ein Diagramm der Spannungswellenformen an unterschiedlichen Punkten der in der Fig. 3A gezeigten Schaltung während des Betriebs; und
Fig. 9 ein schematisches Diagramm einer digitalen BICMOS-Pegelverschiebeschaltung einer bevorzugten Ausführungsform dieser Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Fig. 3A und 3B zeigen jeweils ein schematisches Diagramm und ein Logikdiagramm einer Pegelverschiebeschaltung nach der EP-A-0 411 818, die modifiziert wurde. Wie aus der Fig. 3A deutlich erkannt werden kann, enthält die gezeigte Pegelverschiebeschaltung als Grundschaltung ein Flip-Flop, das aus einem CMOS-Inverter besteht.
Im besonderen enthält die gezeigte Pegelverschiebeschaltung einen ersten CMOS- Inverter 1 als Basis-CMOS-Inverter, der aus einem nMOS-Transistor Tr1 und einem pMOS-Transistor Tr3 besteht. Zwischen dem nMOS-Transistor Tr1 und dem pMOS-Transistor Tr3 befindet sich ein weiterer nMOS-Transistor Tr7.
Die Pegelverschlebeschaltung enthält weiter einen zweiten CMOS-Inverter 2 als anderen Basis-CMOS-Inverter, der aus einem nMOS-Transistor Tr2 und einem pMOS-Transistor Tr4 besteht. Zwischen dem nMOS-Transistor Tr2 und dem pMOS-Transistor Tr4 befindet sich ein weiterer nMOS-Transistor Tr8.
Die Transistoren Tr7 und TrB, die in die CMOS-Invertoren 1 und 2 eingeschaltet sind, sind vorhanden, um den durchgehenden Strom zu begrenzen, der jeweils durch die Invertoren 1 und 2 fließt. Weiter werden MOS-Transistoren mit einer genügend höher liegenden Treiberkapazität als die so eingeschalteten Transistoren Tr7 und Tr8 als Transistoren Tr1, Tr2 und Tr3, Tr4 verwendet, die jeweils die CMOS-Invertoren 1 und 2 bilden.
Die Fig. 4A und 4B zeigen jeweils in einem Logikdiagramm und einem Schaltplan einen ein Fllp-Flop bildenden Inverter und die Fig. 5 zeigt eine Eingangs/ Ausgangskennlinie des Inverters.
Der Eingangsschwellenwert des in den Fig. 4A und 4B gezeigten Inverters ist fast gleich zu Vin - Vthp, wobei Vin eine Eingangsspannung und Vthp ein Spannung Vth eines pMOS-Transistors ist. Wird ein Flip-Flop mit solch einem Inverter aufgebaut, so verhält sich das Schmetterlingsdiagramm, wenn Vin = VinB ist, so wie das in der Fig. 6 gezeigte Kennliniendiagramm. Wie aus der Fig. 6 deutlich erkannt werden kann gibt es für Vin = VinB zwei stabile Punkte, an denen Daten gelatcht werden.
Jedoch existiert bei einer Eingangsspannung gleich zu Vin = VinB + Vthp + α, wie es In einem in der Fig. 7 gezeigten Kennliniendiagramm gezeigt ist, nur ein stabiler Punkt, an den sich die Ausgangsspannung bewegt. Demnach wird in diesem Fall die Eingangsamplitude Vthp + α auf die Ausgangsamplitude Vin pegelverschoben. Es ist festzustellen, daß die Spannung VinB auf VinB = Vin + Vthp + α gesetzt werden sollte, wenn Daten invertiert werden sollen.
Die Fig. 8 zeigt in einem Wellenformdiagramm eine Pegelverschiebung der in der Fig. 3A gezeigten Pegelverschlebeschaltung. In der Fig. 8 zeigt eine Kennlinie (a) Vin an, während eine gestrichelt dargestellte Kennlinie (b) Vout darstellt. Weiter stellt eine weitere Kennlinie (c), die durch abwechselnde lange und kurze gestrichelte Linien dargestellt ist, VinB dar, während eine noch andere Kennlinie (d), die durch eine Linie dargestellt ist, die abwechselnd einen langen und zwei kurze Striche aufweist, VoutB dar. Wie aus der Fig. 8 erkannt werden kann, verschiebt die Pegelverschiebeschaltung nach dieser Ausführungsform den Pegel einer Eingangsamplitude von 1,4 V oder so auf eine Ausgangsamplitude von 5 V.
Da die Pegelverschiebung so wie oben beschrieben durchgeführt wurde, weist die Pegelverschlebeschaltung die folgenden Eigenschaften auf. Im besonderen, (1) es fließt kein Gleichstromverbrauch; (2) eine Ausgangstreiberkapazität für eine nachfolgende Stufe kann erhöht werden, indem die Stromtrelberkapazität jedes Transistorelements erhöht wird, und ein Hochgeschwindigkeitsbetrieb kann erreicht werden, ohne auf den Gleichstrom zu achten; (3) jedoch wird eine Eingangsamplitude höher als Vthp benötigt und die Eingangsempfindlichkeit kann nicht auf einen Wert niedriger als Vthp gesetzt werden; und (4) die Ausgangsamplitude verändert sich vollständig von den Eingangsspannungspegeln Vin und VinB auf Erdpotential GND.
Die Fig. 9 zeigt eine bevorzugte Ausführungsform der Erfindung, die aus einer Modifizierung der in den Fig. 3A und 3B gezeigten Pegelverschlebeschaltung resultiert. In bezug auf die Fig. 9 kann erkannt werden, daß die Pegelverschebeschaltung nach der Erfindung zusätzlich ein Paar bipolarer Transistoren Q1 und Q2 enthält, die jeweils zusammen mit den pMOS-Lasttransistoren Tr5 und Tr6 vorhanden sind, um eine erhöhte Ausgangstreiberkapazität zu sichern. In solch einer Schaltung, die nicht die bipolaren Transistoren Q1 und Q2 und die pMOS-Lasttransistoren Tr5 und Tr6 enthält, wie die in der Fig. 3 gezeigte Schaltung, müssen die pMOS-Transistoren Tr3 und Tr4 zum Erhöhen der Geschwindigkeit eines ausgangsseitigen Spannungsanstiegs beträchtlich vergrößert werden. Jedoch kann durch das Vorsehen der bipolaren Transistoren Q1 und Q2 zusammen mit den pMOS-Lasttransistoren Tr5 und Tr6, wie in der in der Fig. 9 gezeigten Schaltung, eine höhere Schaltgeschwindigkeit der pMOS-Transitoren Tr3 und Tr4 erreicht werden, ohne sie zu vergrößern.
Nachdem die Erfindung jetzt vollständig beschrieben wurde, ist es den Fachleuten auf diesem Gebiet offensichtlich, daß sie vielfältig verändert und modifiziert werden kann, ohne vom Umfang der Erfindung abzuweichen, wie er in den Patentansprüchen definiert ist.

Claims

1. Spannungspegelverschiebeschaltung, mit

einem ersten IGFET (Tr1) eines ersten Leitfähigkeitstyps, dessen Drain- Source Zweig zwischen einen ersten Ausgabeknoten (VoutB) und eine erste Referenzleistungsquelle geschaltet ist;

einem zweiten IGFET (Tr2) des ersten Leitfähigkeitstyps, dessen Drain- Source Zweig zwischen einen zweiten Ausgabeknoten (Vout) und die erste Referenzleistungsquelle geschaltet ist;

einem dritten IGFET (Tr3) eines zweiten Leitfähigkeitstyps, der entgegengesetzt zum ersten Leitfähigkeitstyp ist, dessen Drain-Source Zweig zwischen den ersten Ausgabeknoten (VoutB) und einen ersten Eingabeknoten (VinB) geschaltet ist; und

einem vierten IGFET (Tr4) des zweiten Leitfähigkeitstyps, dessen Drain- Source Zweig zwischen den zweiten Ausgangsknoten (Vout) und einen zweiten Eingangsknoten (Vin) geschaltet ist;

wobei der zweite Ausgangsknoten (Vout) an die Gate-Elektroden des ersten und des dritten IGFETS (Tr1, Tr3) angeschlossen ist, während der erste Ausgangsknoten (VoutB) an die Gate-Elektroden des zweiten und des vierten IG- FETs (Tr2, Tr4) angeschlossen ist; der erste und der zweite Eingangsknoten (VinB, Vin) den Eingang der Spannungspegelverschiebeschaltung bilden; und der erste und der zweite Ausgangsknoten (VoutB, Vout) den Ausgang der Spannungspegelverschiebeschaltung bilden, dadurch gekennzeichnet, daß

die Spannungspegelverschiebeschaltung weiter einen fünften IGFET (Tr5), dessen Source an den ersten Eingangsknoten(VinB) und dessen Gate-Elektrode an die Gate-Elektrode des dritten IGFETS (Tr3) angeschlossen sind, einen ersten bipolaren Transistor (Q1), dessen Basis an den Drain des fünften IGFETs (Tr5), dessen Emitter an den ersten Ausgangsknoten (VoutB) und dessen Kollektor an eine zweite Leistungsquelle angeschlossen sind, einen sechsten IGFET (Tr6), dessen Source an den zweiten Eingangsknoten (Vin) und dessen Gate-Elektrode an die Gate-Elektrode des vierten IGFETs (Tr4) angeschlossen sind, und einen zweiten bipolaren Transistor (Q2) enthält, dessen Basis an den Drain des sechsten IGFETs (Tr6), dessen Emitter an den zweiten Ausgangsknoten (Vout) und dessen Kollektor an die zweite Leistungsquelle angeschlossen sind.

2. Spannungspegelverschiebeschaltung nach Anspruch 1, gekennzeichnet durch eine erste Spannungssenke (Tr7), die in Reihe zum Drain-Source Zweig des ersten IGFETs (Tr1) zwischen den ersten Ausgangsknoten (VoutB) und die erste Referenzleistungsquelle geschaltet ist;

eine zweite Spannungssenke (Tr8), die in Reihe zum Drain-Source Zweig des zweiten IGFETs (Tr2) zwischen den zweiten Ausgangsknoten (Vout) und die erste Referenzleistungsquelle geschaltet ist.

3. Spannungspegelverschiebeschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Spannungssenke (Tr7, Tr8) einen siebten und einen achten IGFET (Tr7, Tr8) des ersten Leitfähigkeitstyps enthalten, deren Drain-Source Zweig jeweils in Reihe mit dem Drain-Source Zweig des ersten bzw. des zweiten IGFET geschaltet ist, wobei an die Gate-Elektroden des siebten und des achten IGFETs (Tr7, Tr8) eine Spannung angelegt wird, die höher als der Spannungspegel der Referenzleistungsquelle ist, um den siebten und den achten IGFET (Tr7, Tr8) in einem leitenden Zustand zu halten.