DE69013498T2

DE69013498T2 - Komplementäre feldeffekt-transistorlogik mit hoher geschwindigkeit.

Info

Publication number: DE69013498T2
Application number: DE69013498T
Authority: DE
Inventors: Albert Watson Vinal
Original assignee: Thunderbird Technologies Inc
Current assignee: Hsm Portofolio (n D Ges D Staates Del Us LLC
Priority date: 1989-04-14
Filing date: 1990-04-10
Publication date: 1995-03-30
Anticipated expiration: 2010-04-11
Also published as: CA2051103C; WO1990013181A1; JP2839368B2; AU5523690A; ATE113146T1; US5001367A; DE69013498D1; JPH05504661A; CA2051103A1; EP0467971B1; EP0467971A1

Description

Die Erfindung betrifft digitale Logikschaltungen einer Art, die in integrierten Schaltungen verwendet werden kann und insbesondere sehr schnelle und sehr dicht gepackte, komplementäre Feldeffekttransistor-Logikschaltungen kleiner Leistung.
Logikschaltungen mit komplementären Feldeffekttransistoren (FET) und insbesondere mit komplementären Metalloxidhalbleitern (CMOS) sind bei hochintegrierten Logikschaltungen immer bedeutsamer geworden, u. a. wegen ihrer hohen Packungsdichte und ihrer geringen Verlustleistung. In Fig. 1 des US-Patents Nr. 3 911 289 von Takemoto, das den Titel: "integrierte MOS-Halbleitervorrichtung" trägt, ist ein typisches CMOS-Logikgate veranschaulicht. Das CMOS-Logikgate enthält typischerweise eine Treiberstufe, die eine Vielzahl von parallel geschalteten FETs eines ersten Leitungstyps und eine gleiche Vielzahl in Reihe geschalteter FETs des entgegengesetzten Leitungstyps aufweist. Das jeweilige logische Eingangssignal wird gleichzeitig einem Transistorpaar, einem Treiber und einer Last zugeführt.
Unglücklicherweise verringert die Reihenschaltung der Lasttransistoren in herkömmlichen CMOS-Logikgates die Kipprate und die Schaltgeschwindigkeit des Gates und außerdem die Anzahl der Eingänge, die dem Gate angelegt werden können (was als "fan-in" bezeichnet wird). Um diese Probleme zu lösen, hat man bislang einen "vollparallelen" CMOS-Logikgate-Schaltungsentwurf vorgeschlagen. Beispielsweise beschreibt Fig. 3 A des zuvor genannten US-Patents Nr. 3 911 289 ein vollparalleles Logikgate, in dem die in Reihe geschalteten Lasttransistoren durch eine erste Last, die ein MOS-Transistor oder ein Widerstand sein kann, und eine zweite Last ersetzt sind, die einen MOS-Transistor mit gegenüber den Treiberstufentransistoren entgegengesetztem Leitungstyp aufweist. Die erste und zweite Last sind parallel geschaltet. Außerdem ist ein komplementäres MOS-Invertierglied zwischen dem Ausgang der Treiberstufe und einer Spannungsquelle vorgesehen. Eine ähnliche Struktur ist in dem japanischen Patent Nr. 60-236 322 von Yoshida beschrieben, das den Titel: "MOS-Transistorschaltung" trägt.
Obwohl herkömmliche "vollparallele" FET-Transistorlogikschaltungen gegenüber dem grundlegenden CMOS-Logikgate einige Verbesserungen erzielen, wird die Leistungsfähigkeit nur um etwa den Faktor Zwei verbessert. Außerdem wird eine separate "Pull-up"-Schaltung zum Hochziehen der Ausgangsspannung des Gates in Reaktion auf ein Eingangssignal benötigt. Diese Pull-up-Schaltungen in Form von Widerständen oder zusätzlichen Transistoren tragen zur Schaltungskomplexität des Logikgates bei und erhöhen außerdem seine Verlustleistung.
Man hat versucht, die Reaktionszeit vollparalleler FET-Logikschaltungen zu verbessern, ohne so viel Pull-up- Leistung zu benötigen. Hier sei z. B. das US-Patent Nr. 4 649 296 von Shoji mit dem Titel: "Synthetische Statische CMOS-Logikgates" erwähnt. Jedoch werden, wie in dem Shoji- Patent ausgeführt ist, sehr komplexe Schaltungen benötigt, die viele Schaltungselemente pro Gate brauchen, wodurch der Vorteil der hohen Schaltungsdichte der CMOS-Logik verlorengeht. Weitere Anstrengungen richteten sich auf die Verbesserung der Pull-up-Schaltungen. Hier sei z. B. das US-Patent Nr. 4 053 792 von Cannistra et al erwähnt, das den Titel: "Leistungsarme Komplementäre Feldeffekttransistor (CFET)-Logikschaltung" trägt, in dem eine aktive Pull-up-Vorrichtung einen passiven Widerstand ersetzt. Allerdings enthält diese Vorrichtung serielle Lasttransistoren, die die Vorteile der vollparallelen Logikschaltungentwicklung unwirksam machen.
Das US-Patent Nr. 4 390 988 beschreibt einen Multiplexer, der eine Vielzahl von Treiberstufen-FETs 25, 27 und 29 hat, die zwischen einem gemeinsamen Ausgang 39 und einer Vielzahl von Logiksignaleingängen X1, X2 und XM eingeschaltet sind. IBM Technical Disclosure Bulletin, Vol. 28, Nr. 6, November 1985 beschreibt auf den Seiten 2576 und 2577 ein komplementäres Invertierglied bei T3 und T4 zur Verwendung in einem einendigen Kaskadenspannungsschalter (CVS).
Es ist Aufgabe der vorliegenden Erfindung, eine vollparallele FET-Logikschaltung zu ermöglichen, die keine leistungsverbrauchenden Pull-up-Schaltungen braucht.
Die Erfindung verkörpert sich in einer Feldeffekttransistor (FET)-Logikschaltung, die aufweist:
eine Treiberstufe, die zumindest einen FET eines ersten Leitungstyps enthält, welcher zumindest eine Steuerelektrode zum Empfang von logischen Eingangssignalen aufweist und der zwischen einen gemeinsamen Ausgang und einen ersten Potentialpegel geschaltet ist;
einen Last-FET des zweiten Leistungstyps, der zwischen einen zweiten Potentialpegel und den gemeinsamen Ausgang geschaltet ist; und
ein komplementäres FET-Invertierglied, das einen FET des ersten Leitungstyps und einen FET des zweiten Leistungstyps aufweist, die in Reihe zwischen den ersten und zweiten Potentialpegel geschaltet sind, wobei der Eingang des komplementären Invertierglieds mit dem gemeinsamen Ausgang und der Ausgang des komplementären Invertierglieds mit der Steuerelektrode des Last-FETs verbunden sind,
dadurch gekennzeichnet, daß das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs des ersten Leitungstyps größer als das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur -länge des Invertierglied- FETs des zweiten Leitungstyps ist, um dadurch für das komplementäre FET-Invertierglied eine Spannungs-Übertragungsfunktion zu erzielen, die gegenüber einer symmetrischen Übertragungsfunktion relativ zu dem ersten und zweiten Potentialpegel schräg verläuft.
Bei der Erfindung ist die Spannungsübertragungsfunktion des komplementären FET-Invertierglieds bewußt schräg gelegt oder unsymmetrisch im Gegensatz zur Schaltungsauslegung eines herkömmlichen symmetrischen komplementären Invertierglieds. In einer bevorzugten Ausführungsart ist das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs des ersten Leitungstyps das Vierfache des Produkts aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs des zweiten Leitungstyps.
Durch das Schrägstellen oder die Unsymmetrie der Spannungsübertragungsfunktion des komplementären Invertierglieds der vorliegenden Erfindung ist das Spannungsanhebeintervall (engl.: lift-off-interval) des Logikgates außerordentlich stark verringert, wodurch die Geschwindigkeit des Gates gesteigert ist. Außerdem werden, falls der Last-FET des zweiten Leitungstyps, der als "invertierter Drainfolger" geschaltet ist, ein Verarmungs-FET ist, keine zusätzlichen Pull-up-Transistoren oder -widerstände gebraucht. Der Verarmungs-FET erzielt die Gesamtanhebefunktion indem er einen Dauerstrom zur Steuerung des "snap-offs" zur Verfügung stellt. Die Verlustleistung wird dadurch verringert und gleichzeitig hohe Geschwindigkeit und geringe Bauelementezahl ermöglicht. Es können ODER und UND- Schaltungen verwirklicht werden.
Gemäß einer weiteren Ausführungsart der Erfindung kann ein zweiter Last-FET des zweiten Leitungstyps vorgesehen sein, der zwischen den zweiten Potentialpegel und den gemeinsamen Ausgang geschaltet ist und dessen Steuerelektrode mit einer der Steuerelektroden der FETs der Treiberstufe verbunden ist. Der zweite Last-FET erzeugt einen Anhebestrom nur, wenn die geeignete Steuerelektrode aktiviert ist, was die Leerlaufverlustleistung minimiert und gleichzeitig die Schaltgeschwindigkeit erhöht. Bevorzugt wird ein Transistor des Anreicherungs-Typs eingesetzt.
Bei noch einer anderen Ausführungsart der vorliegenden Erfindung kann ein zweites komplementäres FET- Invertierglied vorgesehen sein, dessen Spannungsübertragungsfunktion symmetrisch ,d. h. nicht schräg gestellt ist. Das zweite Invertierglied ist zum ersten Invertierglied parallel geschaltet, und sein Ausgang ist mit der Steuerelektrode des zweiten Last-FETs und sein Eingang mit der Steuerelektrode des ersten Last-FETs verbunden. Durch das zweite Invertierglied schafft man auch einen komplementären Ausgang (d. h. eine NAND- und NOR- Funktion) für das Logikgate.
Der zweite Last-FET kann einen FET mit mehreren Gateelektroden aufweisen, von denen jeweils eine mit jeweils einer Steuerelektrode der FETs der Treiberstufe verbunden ist. Obwohl diese Ausführungsart eine etwas langsamere Schaltgeschwindigkeit wegen der seriellen Mehrgate-Last- FETs erzielt, hat sie im wesentlichen keinen Leistungsverbrauch. Außerdem kann wenigstens einer der Treiberstufentransistoren durch einen Mehrfachgate-FET und/oder eine Serien-Parallelanordnung von FETs ersetzt werden, so daß sich "Matrixlogik"-Schaltungen erzielen lassen, die komplexe Logikfunktionen gestatten.
Nun wird die Erfindung beispielshaft unter Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:
Fig. 1 ein Schaltschema einer erfindungsgemaßen FET- Logik-ODER-Schaltung ist;
Fig.2 ein Schaltbild einer erfindungsgemäßen FET-Logik- UND-Schaltung ist.
Fig. 3 ein Schaltbild einer alternativen Ausführungsart einer erfindungsgemäßen FET-Logik-ODER-Schaltung ist.
Fig. 4 ein Schaltbild einer weiteren alternativen Ausführungsart einer erfindungsgemäßen FET-Logik-ODER- Schaltung ist.
Fig. 5 ein Schaltbild noch einer weiteren alternativen Ausführungsart eines erfindungsgemäßen FET-Logik-ODER-Gates ist.
Fig. 6 ein Schaltbild einer FET-Matrix-Logikschaltung gemäß der Erfindung darstellt;
Fig. 7 ein Schaltbild einer alternativen Ausführungsart einer erfindungsgemaßen FET-Matrix-Logikschaltung ist;
die Fig. 8A-8B Übertragungsfunktionen komplementärer FET-Invertierglieder darstellen;
Fig. 9 die Strom-Spannungsübertragungsfunktion eines invertierten Drainfolger-Lasttransistors darstellt;
Fig. 10 ein Schaltdiagramm für FET-Logikschaltungen darstellt;
Fig. 11 die Kennlinien der Überlagerung des Dauerstroms mit dem Strom des invertierten Drainfolger-Lasttransistors der FET-Logikschaltungen veranschaulicht.
Nun wird unter Bezug auf Fig. 1 eine erfindungsgemäße FET- Logik-ODER-Schaltung 10 beschrieben. Die in Fig. 1 gezeigte Schaltung enthält eine Treiberstufe 11, die eine Vielzahl von N-FETs 11a-11n aufweist. Jeder dieser Treiberstufen-FETs 11a-11n enthält eine Steuerelektrode 12a-12n zum Empfang von logischen Eingangssignalen. Die Treiberstufen-FETs 11a-11n sind zwischen Erdpotential und einem gemeinsamen Ausgang 16 parallel geschaltet. Die Treiberstufen-FETs sind bevorzugt Anreicherungs-FETs mit einem induzierten Kanal, wenn das Potential an den Steuerelektroden 12a-12n nahe des Erdpotentials liegt. Ein Last-P-FET 13 liegt zwischen dem Spannungsversorgungspotential Vdd und dem gemeinsamen Ausgang 16 in einer invertierten Drainfolger-Schaltungsart. Das Logikgate 10 enthält auch ein komplementäres FET-Invertierglied 14 einschließlich eines P-Transistors 14a und eines N-Transistors 14b. Erfindungsgemäß sind die Entwurfsparameter der Transistoren 14a und 14b unsymmetrisch, so daß eine schräge Spannungsübertragungsfunktion des komplementären Invertierglieds erzeugt wird. Diese schräge oder unsymmetrische Spannungsübertragungsfunktion verringert drastisch das Anhebeintervall und vermeidet den Bedarf an separaten Pull-up-Transistoren, wie nachstehend im einzelnen beschrieben wird. Das komplementäre FET-Invertierglied 14 kann auch als "Kopplungsinvertierglied" bezeichnet werden.
Weiterhin bezugnehmend auf Fig. 1 ist das komplementäre FET-Invertierglied 14 in Reihe zwischen Vdd und Erde geschaltet, wobei der Ausgang 17 des komplementären Invertierglieds 14 der Ausgang des Logikgates 10 ist. Der Ausgang 17 ist auch mit dem Gate 13a des invertierten Drainfolger-Lasttransistors 13 verbunden. Die Gateelektroden 15a und 15b des komplementären Invertierglieds sind außerdem mit dem gemeinsamen Ausgang 16 verbunden.
Erfindungsgemäß ist das Produkt der Trägerbeweglichkeit mit dem Verhältnis der Kanalweite zur Kanallänge des FETs 14b wesentlich größer als das Produkt der Trägerbeweglichkeit mit dem Verhältnis der Kanalweite zur Kanallänge des FETs 14a. In anderen Worten ist
u14bZ14b/L14b » u14aZ14a/L14a,
worin u die Trägerbeweglichkeit, Z die Kanalweite und L die Kanallänge der jeweiligen Transistoren 14a und 14b sind. Durch gewollte Unsymmetrie der Spannungsübertragungsfunktion des Kopplungsinvertierglieds 14 läßt sich eine Schaltgeschwindigkeit von 500 MHz oder mehr erreichen, was fünfmal soviel ist wie die herkömmlicher, vollparalleler Logikschaltungsentwürfe, z. B. der im zuvor genannten US- Patent Nr. 3 911 289 beschriebenen Schaltung. Diese unsymmetrische Auslegung des komplementären Invertierglieds verringert auch drastisch den Bedarf an Anhebestrom, der die Verlustleistung erhöht und die Schaltgeschwindigkeit von FET-Logikschaltungen verringert.
Nun wird Bezug auf Fig. 2 genommen, die eine FET-Logik-UND- Schaltung gemäß der vorliegenden Erfindung zeigt. Man erkennt, daß die Schaltung in Fig. 2 mit der Schaltung in Fig. 1 identisch ist, nur daß die N- und P-Bauteile ausgetauscht wurden und die Erde zu Vdd wird und umgekehrt. Jedem einschlägigen Fachmann ist bekannt, daß ein N-Kanal Transistor mit hohem logischen Pegel eingeschaltet und mit tiefgehendem logischen Pegel ausgeschaltet wird, wohingegen ein P-Kanaltransistor mit hohem Pegel ausgeschaltet und mit tiefgehendem Pegel eingeschaltet wird. Infolge dessen hat die in Fig. 2 gezeigte Schaltung UND-Funktion. Der Schaltungsentwurf des unsymmetrischen Invertierglieds der Transistoren 14a und 14b, wie er in Verbindung mit Fig. 1 beschrieben wurde, ist ebenfalls in der UND-Schaltung in Fig. 2 vorgesehen.
Nun wird unter Bezug auf Fig. 3 eine alternative Ausführungsart einer erfindungsgemäßen ODER-Logikschaltung gezeigt. Jedem einschlägigen Fachmann ist erkennbar, daß jede der Schaltungen der Fig. 3 bis 7 in UND-Konfiguration vorgesehen sein können, indem die N- und P-Bauelemente und die Spannungsanschlüsse vertauscht werden. Die Schaltung der Fig. 3 ist mit der Schaltung in Fig. 1 identisch, nur daß ein zusätzlicher Anhebetransistor 18 vorgesehen ist, dessen Gateelektrode 18a mit einer der Gateelektroden 12 der FETs der Treiberstufe verbunden ist. In Fig. 3 ist der Gateanschluß 18a mit dem Gateanschluß 12b verbunden. Erfindungsgemäß wird der Anhebetransistor 18 aktiviert, wenn und nur wenn die damit verbundene Logik-Gateelektrode 12b für ein UND-Gate hoch liegt bzw. für ein ODER-Gate tief liegt, wodurch die Leerlaufverlustleistung verringert und gleichzeitig die Schaltgeschwindigkeit der Logikschaltung erhöht wird.
Unter Bezug auf Fig. 4 wird eine weitere alternative Ausführung einer ODER-Schaltung beschrieben. Diese Schaltung ist mit der Schaltung in Fig. 1 identisch, nur daß ein zweites Kopplungsinvertierglied 19 und ein zweiter Lasttransistor 21 vorgesehen sind. Das Kopplungsinvertierglied 19 weist einen P-Transistor 19a und einen N- Transistor 19b auf, deren Gateelektroden 20a und 20b mit der Gateelektrode des invertierten Drainfolgers 13 verbunden sind. Der Ausgang 22 des zweiten Kopplungsinvertierglieds 19 ist mit einem zweiten invertierten Drainfolger 21 verbunden, der seinerseits zwischen die Versorgungsspannung Vdd und den gemeinsamen Ausgang 16 geschaltet ist. Dementsprechend wird für das Logikgate 10 ein komplementärer Ausgang erzielt. Erfindungsgemäß ist die Spannungsübertragungsfunktion des Invertierglieds 19 nicht unsymmetrisch, d. h. daß die Transistorentwurfsparameter im wesentlichen gleich sind im Gegensatz zum Kopplungsinvertierglied 14, dessen Spannungsübertragungsfunktion gewollt unsymmetrisch ist.
Nun wird unter Bezug auf Fig. 5 eine Hybridlogikschaltung veranschaulicht, die mit Fig. 3 identisch ist, nur daß ein Mehrfachgate-Anhebetransistor 23 vorgesehen ist. Bei der bevorzugten Ausführungsart ist der Mehrfachgate-Anhebetransistor 23 ein Fermi-FET, wie die am 8. Januar 1991 veröffentlichte US-Patentschrift Nr. 4 984 043 und die am 5. Februar 1991 veröffentlichte US-Patentschrift Nr. 4 990 974 beschreiben, die beide den Titel: "Fermi- Schwellen-Feldeffekttransistor" haben und auf deren gesamten Inhalt hier Bezug genommen wird. Wie in der o.g. US-Patentschrift Nr. 4 990 974 dargestellt, kann ein Mehrfachgate-Fermi-FET mit Diffusionsschienen ohne Kontaktmetall und dadurch eine sehr schnelle und hochdichte Vorrichtung erzielt werden. Die Gateelektroden 23a-23n des Mehrfachgate-Fermi-FET-Transistors 23 sind jeweils mit einer entsprechenden Gateelektrode 12a-12n der Treiberstufentransistoren 11a-11n verbunden. Die Sourceelektrode und die Drainelektrode des Mehrfachgate- Fermi-FETs 23 sind zwischen die Versorgungsspannung Vdd und den gemeinsamen Ausgang 16 geschaltet. Der serielle Fermi- FET senkt die Schaltgeschwindigkeit der Vorrichtung nur wenig, weil die serielle Gatestruktur den Anhebestrom absenkt. Da jedoch der Anhebestrom in dem seriellen Fermi-FET 23 nur fließt, wenn alle Gateelektroden 23-23n tief sind, wird jede Leerlaufverlustleistung vermieden. Dementsprechend ist die Gesamtverlustleistung bei geringem Geschwindigkeitsverlust beträchtlich verringert. Die "Hybrid"-Parallel-Logik von Fig. 5 vermeidet deshalb im Leerlauf das Fließen jedes Gleichstroms und behält die hohen Schaltgeschwindigkeiten bei einer geringfügigen Erhöhung der Bauteilekosten bei.
Nun wird unter Bezug auf Fig. 6 eine Matrixlogik- Realisierung gezeigt. Die Fig. 6 ist mit der in Fig. 1 gezeigten Schaltungsstruktur identisch, nur daß die Einfachgateelektroden-Transistoren der Treiberstufe 11 durch die Mehrfachgate-Transistoren 31a-31n der Treiberstufe 31 ersetzt sind. Die Transistoren 31a-31n sind bevorzugt Fermi-FET-Transistoren. Die Transistoren 31a-31n weisen jeweils eine Vielzahl von Gateelektroden 32a-32z auf. Infolge dessen lassen sich mit einer geringen Geschwindigkeitsverringerung komplexe Logikfunktionen mit einer großen Wirtschaftlichkeit der Hardware erzielen. Die in Fig. 6 dargestellte Logikschaltung realisiert eine Summe von Produkten, d. h. (32a 32b 32c) + (32d 32e 32f) + ... (32x 32y 32z).
Unter Bezug auf Fig. 7 wird nun eine zweite Realisation einer Matrixlogik dargestellt. Fig. 7 ist mit der Schaltungsstruktur von Fig. 1 identisch, nur daß der Einfachgate-Transistor der Treiberstufe 11 durch einen Mehrfachgate-Transistor 42 und eine Serien/Parallelkombination von Transistoren 43-45 der Treiberstufe 41 ersetzt ist. FETs 43 und 44 sind miteinander parallel geschaltet und liegen in Reihe zum FET 45 zwischen dem gemeinsamen Ausgang 16 und Erde. Den einschlägigen Fachleuten ist deutlich, daß andere FET-Kombinationen in Einfachgate-, Mehrfachgate-, Parallel-, Serien- und Serien/Parallelschaltung zur Realisation jeder gewünschten komplexen Logikfunktion vorgesehen sein können. Z. B. realisiert die Logikschaltung von Fig. 7 die logische Funktion 42a 42b 42c + (43a 45a+44a 45a) + (43a 44a 45a).
Nun werden unter Bezug auf Fig. 8A drei einander überlagerte Übertragungsfunktionen des Kopplungsinvertierglieds erläutert. Die mittlere Kurve entspricht einem ausgeglichenen Kopplungsinvertiergliedaufbau, bei dem unZn/Ln = upZp/Lp, worin Z und L jeweils die Kanalweite und die Kanallänge eines N-FETs und eines P-FETs und u die passende Trägerbeweglichkeit sind. Fig. 8A zeigt, daß die Ausgangsspannung des Kopplungsinvertierglieds abrupt zwischen Spannungsgrenzen bei einem bestimmten Wert der Eingangsspannung an der Gateelektrode schaltet. Die maximale Änderungsrate der Ausgangsspannung tritt auf, wenn der Ausgang des Kopplungsinvertierglieds die Hälfte seines maximalen Werts erreicht. Die Eingangsspannung, bei der dieser schnelle Spannungsübergang auftritt, wird durch die physikalischen Abmessungen der P- und N-Transistoren gesteuert, die das Kopplungsinvertierglied verkörpern.
Weiterhin in Bezug auf Fig. 8A tritt die linke Spannungsübertragungsfunktion bei wesentlich geringeren Werten der Eingangsspannung auf als dies bei symmetrischer Invertiergliedauslegung der Fall ist. In diesem Fall geht der Sättigungsstrom des N-Kanaltransistors über die Sättigungsstromfähigkeiten der P-Kanalvorrichtung. Genauer werden die Entwurfskriterien der linken Kurve von Fig. 8A durch unZn/Ln = 4unZp/Lp angegeben. Die umgekehrte Situation ergibt sich, wenn die Gestaltung des P-Kanaltransistors den Sättigungsstrom der N-Kanalvorrichtung übertrifft. Die rechte Kurve in Fig. 8A gibt diese Entwurfskriterien wieder, d. h. unZn/Ln = 0,25upZp/Lp.
Erfindungsgemäß stellen diese unsymmetrischen Übertragungsfunktionen die benötigten Entwurfskriterien für das komplementäre Invertierglied 14 der Fig. 1-7 dar. Die linke Spannungsübertragungskurve stellt ein Entwurfskriterium für alle ODER-Schaltungen dar, beispielsweise wie sie in den Fig. 1, 3, 4, 5, 6 und 7 dargestellt sind. Die rechte Spannungsübertragungskurve ist ein Entwurfskriterium für UND-Schaltungen, wie sie in Fig. 2 dargestellt sind. Wenn diese Entwurfskriterien in der Auslegung des Kopplungsivertierglieds nicht verwendet werden, ist die Schaltgeschwindigkeit verringert und die Leerlaufleistung hoch, wodurch der größte Teil der vorteilhaften Eigenschaften der vollparallelen Logik wegfällt. Die unsymmetrische, komplementäre Auslegung des Invertierglieds minimiert die unten beschriebene "Anhebe"-Zeit" in Verbindung mit der "snap-off" Eigenschaft der vorliegenden Erfindung. Das schnelle Schalten des unsymmetrischen Invertierglieds dient dazu, alle logischen Schaltungen der vorliegenden Erfindung mit maximaler Schaltleistung und minimaler Null-Leerlaufleistung auszustatten.
Unter Bezug auf die Fig. 8B wird der Strom, der in den Transistoren 14a und 14b fließt, die das erfindungsgemäße unsymmetrische komplementäre Invertierglied 14 verkörpern, beschrieben. Dieser Strom ist als Funktion der Gatespannung und der Entwurfskriterien des Invertierglieds angegeben und auf einen Sättigungsstrom des N-Kanaltransistors normiert. Dieser Transistorstrom ist zum Laden oder Entladen der Schaltungskapazität nicht verfügbar; dazu dient Überstrom. Die am Invertierglied 14 liegende Eingangsspannung ist der gemeinsame Ausgang 16. Demgemäß wird bezogen auf Fig. 3 unter der Annahme, daß der gemeinsame Ausgang 16 auf der Versorgungsspannung Vdd liegt, der invertierte Drainfolgertransistor 13 eingeschaltet aufgrund des tiefen Pegels der Ausgangsspannung 17 des Invertierglieds, die mit der Gateelektrode 13a des Transistors 13 gekoppelt ist. Der Transistor 21 von Fig. 4 würde deshalb ausgeschaltet sein. Wenn irgendein FET 11a-11n der Treiberstufen an seinem jeweiligen Gateanschluß 12a-12n eine positive Hochpegelspannung erhält, fließt Strom durch den Transistor 13 und den gewählten Treibertransistor 11. Dieser Strom veranlaßt den gemeinsamen Ausgang 16 abzufallen. Wenn der gemeinsame Ausgang 16 unter einen kritischen Wert fällt, steigt der Ausgang 17 des Invertierglieds 14 abrupt auf plus Vdd an und schaltet dadurch den Transistor 13 ab. Gleichzeitig wird der Transistor 21 eingeschaltet.
Nun wird unter Bezug auf Fig. 9 die besondere Drainstromeigenschaft des invertierten Drainfolgers 13 als Funktion der Drainspannung erläutert, wobei die Kanallänge 1um und die Kanalweite 5um betragen und das Substrat mit 2¹&sup6; Akzeptorionen pro cm³ dotiert ist. Wie aus Fig. 9 ersichtlich, besteht die besondere Eigenschaft des invertierten Drainfolgers 13 darin, daß Nulldrainstrom bei beiden Extremwerten der Drainspannung fließt. Zwischen diesen beiden Spannungswerten fließt ein Drainstrom, der im wesentlichen zum Laden oder Entladen der Schaltungskapazi täten dient. Die Fläche unter den in Fig. 9 gezeigten Kurven ist die kapazitive Ladeleistung. Die Höhe der zur Verfügung stehenden Leistung wird durch die physikalischen Dimensionen des Transistors 13 beeinflußt.
Die Eigenschaft des Null-Stroms an den beiden Extremwerten des invertierten Drainfolgers stellt sicher, daß bei jedem der Ausgangspegel der Logik kein Drainstrom fließt. Ein invertierter Drainfolger 13 vom Anreicherungstyp hat keinen Leerlaufleistungsverlust. Ein invertierter Drainfolger vom Verarmungstyp kann auch vorgesehen sein, um die gesamte Anhebefunktion dadurch zu erzielen, daß er einen Dauerstrom erzeugt, der die "Snap-off"-Eigenschaft der Logikschaltungen der vorliegenden Erfindung steuert. In Fig. 9 sind zwei Kurven dargestellt. Für die Kurve A ist die Annahme getroffen, daß das Kopplungsinvertierglied eine lineare Übertragungsfunktion hat. Kurve B gibt den tatsächlichen, für ein CMOS-Invertierglied typischen Fermi-Dirac- Typ der Übertragungsfunktion wieder.
Nun wird unter Bezug auf Fig. 10 der Schaltvorgang von erfindungsgemäßen Logikschaltungen 10 graphisch dargestellt. Fig. 10 zeigt graphisch in Kombination die Werte des Drainstroms, der in einem inversen 1u-N-Kanal-Drainfolger 13 fließt, der mit verschieden ausgelegten Kopplungsinvertiergliedern 14 angesteuert wird, sowie den Drainstrom, der in einem 1um Eingangstransistor eines P-Kanal-Logikgates fließt. Die Oxiddicke ist in beiden Transistorauslegungen 120Å. Mit ansteigender Gate-Sourcespannung des P-Kanal-Logiktransistors wächst der Drainstrom und es stellt sich eine "Snap-on"-Drainstromstärke ein, die einen irreversiblen Schaltvorgang anstößt. "Snap-on" tritt bei jedem Wert der Gatespannung, der unter dem zur Erzeugung des Snap-on-Drainstroms benötigten Wert liegt, nicht auf. Diese Schalteigenschaft erzielt bei den erfindungsgemäßen Logikschaltungen eine große Toleranz gegen Störsignale.
Damit ein Schalten stattfindet, muß die Gatespannung eines gewählten Treibertransistors 11 über dem Snap-on-Wert liegen. Die Snap-on-Spannung liegt über der Schwellenspannung des Treibertransistors 11. Der Wert der Snap-on- Gatespannung wird durch die relativen Abmessungen des invertierten Drainfolgers 13 im Vergleich mit irgendeinem der Treibertransistoren 11 gesteuert. Genauer wird das Produkt der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Treibertransistors 11 größer gemacht als das Produkt der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Last-FETs 13. Bei einer gegebenen Drainversorgungsspannung von 5V ergibt sich eine Snap-on-Spannung von 2,5V, falls der Drainsättigungsstrom eines Treibertransistors 11 genau doppelt so hoch ist wie beim invertierten Drainfolgertransistor 13.
Zum Ausschalten der Logikschaltung liefert der Lasttransistor 18 von Fig. 3, wenn er durch die Aktion des zum tiefen Pegel zurückkehrenden Gateanschlusses 12b eingeschaltet wird, einen Dauerstrom für den Leitungsstrom der Logikschaltung, der die Snap-off-Eigenschaft der erfindungsgemäßen Logikschaltung beeinflußt. Im eingeschalteten Zustand erzeugt der Transistor 18 Leerlauf (Pull-up) Strom, wenn die ODER-Schaltung eingeschaltet ist und ihr Ausgang auf tiefem Pegel liegt. Eine ähnliche Situation tritt auf, wenn der Ausgang einer UND-Schaltung auf hohem Pegel liegt. Die Stärke des typischen, im Transistor 18 fließenden Dauerstroms beträgt 10uA, der eine typische Verlustleistung um 50uW pro Logikfunktion hervorruft. Die Mehrfachgate-Schaltung von Fig. 5 arbeitet in der oben beschriebenen Weise, mit der Ausnahme, daß bei jedem logischen Zustand, ob bei hohem oder tiefem Zustand, keine Leerlaufverlustleistung verbraucht wird.
Erfindungsgemäß wird die Notwendigkeit eines separaten Anhebetransistors 18 dadurch beseitigt, daß man für den invertierten Drainfolgertransistor 13 einen Verarmungstyp einsetzt, wie in den Fig. 1 und 2 gezeigt ist. Beim Einsatz eines Verarmungstyps als invertierten Drainfolgertransistor 13 stellt sich eine vorgegebene Dauerstromstärke ein, wenn die Gatespannung des Transistors 13 gleich seiner Sourcespannung ist. Die Fig. 10A, 10B und 11 stellen die Auswirkungen der Zufuhr eines Leerlaufstroms zum invertierten Drainfolger-Strom-Spannungsprofil dar. Ein von Null verschiedener Strom ist gezeigt, der in die Schaltung fließt, wenn die Ausgangklemmenspannung ihr Maximum Vdd erreicht. Dieser Strom wird als Dauerstrom bezeichnet und definiert den Schwellwert des Snap-off-Stroms. Der Drainstrom fällt ab, beispielsweise bei sich erniedrigender Gatespannung einer P-Kanal-Logikschaltung. Wenn die Stärke dieses Stroms unter die des Dauerstroms am EIN-Schnittpunkt des Ruhestroms fällt, fällt auch die Ausgangsspannung der Logik unter die Kontur, die, wie in den Fig. 10B und 11 gezeigt, mit Anhebe-Intervall bezeichnet ist. Am Ende des Anhebe-Intervalls beginnt der in den invertierten Drainfolger 13 fließende Strom sehr schnell die Logikschaltung in den Aus-Zustand zu schalten, und jeder Stromfluß ist unterbrochen. Tatsächlich fügt das Anhebe- Intervall eine Verzögerungszeit zu den Gesamtschaltzeiten hinzu und kann zu diesem Zweck in manchen logischen Anwendungen dienen. Diese Verzögerungszeit muß jedoch auf einem minimalen Wert gehalten werden, indem die unsymmetrische Invertiergliedauslegung der vorliegenden Erfindung eingesetzt wird, um dadurch die maximale Schaltgeschwindigkeit zu erreichen. Die Stärke des Dauerstroms wird insgesamt durch das Verhältnis der Weite zur Länge der Anreicherungstransistoren 18 oder 13, im Falle der Verwendung, oder durch die Auslegung des Verarmungs- Transistors 13 gesteuert. Eine passende Dauerstromstärke kann durch die Auslegung des Transistors 18 ausgewählt werden, jedoch sollte diese unter der Stromstärke liegen, die für den oben beschriebenen Snap-on-Strom gewählt ist, damit der Hystereseeffekt erhalten bleibt.
Der Snap-off-Strom ist gewöhnlich ein Bruchteil des Snap- on-Stroms und trägt zur Hystereseeigenschaft der Logikschaltung der vorliegenden Erfindung bei. Die Zeit TLO, während der die Gesamtschaltung im Anhebe-Intervall verbleibt, hängt von der kapazitiven Last C, dem Dauerstrom IS und dem Anhebe-Spannungsintervall VLO in folgender Weise ab: TLO = CVTLO/IS. Eine für die Logikfunktion typische Anhebe-Zeit beträgt 0,5 x 10&supmin;&sup9; Sekunden. Die Anhebe-Zeit hängt indirekt vom Dauerstrom und direkt vom Anhebe- Spannungsintervall ab und kann deshalb primär durch den Grad der Invertiergliedunsymmetrie und dem Wert des Dauerstroms gewählt werden. Sobald man aus dem Anhebe- Intervall herauskommt, überwiegt die kapazitive Ladeleistung des invertierten Drainfolgers 13, und es ergeben sich insgesamt sehr schnelle Schaltzeiten. Kritisch ist, daß das Anhebe-Intervall aufgrund der Unsymmetrie der Spannungsübertragungsfunktion des komplementären Invertierglieds 14 klein gehalten werden muß, wie oben beschrieben wurde. Andernfalls sind die vorteilhaften Eigenschaften trotz Einsatz des invertierten Drainfolgers 13 stark verringert.

Claims

1. Feldeffekttransistor(FET)-Logikschaltung, die aufweist:

eine Treiberstufe (11), die zumindest einen FET (11a- 11n) eines ersten Leitungstyps enthält, welcher zumindest eine Steuerelektrode (12a-12n) zum Empfang von logischen Eingangssignalen aufweist und der zwischen einen gemeinsamen Ausgang (16) und einen ersten Potentialpegel geschaltet ist;

einen Last-FET (13) des zweiten Leitungstyps, der zwischen einen zweiten Potentialpegel (Vdd) und den gemeinsamen Ausgang (16) geschaltet ist; und

ein komplementäres FET-Invertierglied (14), das einen FET (14b) des ersten Leitungstyps und einen FET (14a) des zweiten Leitungstyps aufweist, die in Reihe zwischen den ersten und zweiten Potentialpegel geschaltet sind, wobei der Eingang des komplementären Invertierglieds (14) mit dem gemeinsamen Ausgang (16) und der Ausgang des komplementären Invertierglieds (14) mit der Steuerelektrode (13a) des Last-FETs (13) verbunden sind,

dadurch gekennzeichnet, daß das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs des ersten Leitungstyps größer als das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs (14a) des zweiten Leitungstyps ist, um dadurch für das komplementäre FET-Invertierglied (14) eine Spannungsübertragungsfunktion zu erzielen, die gegenüber einer symmetrischen Übertragungsfunktion relativ zu dem ersten und zweiten Potentialpegel schräg verläuft.

2. FET-Logikschaltung (10) nach Anspruch 1, die eine ODER-Schaltung ist, bei der der erste Leitungstyp der N- Leitungstyp und der zweite Leitungstyp der P-Leitungstyp sind.

3. FET-Logikschaltung (10) nach Anspruch 1, die eine UND-Schaltung ist, bei der der erste Leitungstyp der P-Leitungstyp und der zweite Leitungstyp der N-Leitungstyp sind.

4. FET-Logikschaltung (10) nach Anspruch 1, 2 oder 3, bei der die FETs (11a-11n) der Teiberstufe Anreicherungs-FET-Typen sind.

5. FET-Logikschaltung (10) nach Anspruch 4, bei der die FETs (11a-11n) der Treiberstufe Anreicherungs-FET-Typen mit induziertem Kanal sind.

6. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüchen, bei der das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs (14b) des ersten Leitungstyps das Vierfache des Produkts aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Invertierglied-FETs (14a) des zweiten Leitungstyps ist.

7. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der der Last-FET ein Verarmungs-FET-Typ ist.

8. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der der Last-FET (13) geringfügig leitet, wenn dessen Steuerelektrode (13a) in der Nähe des zweiten Potentialpegels (Vdd) liegt, um einen Dauerstrom für die Logikschaltung zu erzeugen.

9. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der der Last-FET (13) stark leitet, wenn seine Steuerelektrode (13a) in der Nähe des ersten Potentials liegt, um einen schnellen Einschaltstrom für die Logikschaltung (10) zu erzeugen.

10. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, die einen zweiten Last-FET (18) des zweiten Leitungstyps aufweist, der zwischen den zweiten Potentialpegel (Vdd) und den gemeinsamen Ausgang (16) geschaltet ist und dessen Steuerelektrode (18a) mit einer der Steuerelektroden (12a-12n) der FETs (11a-11n) der Treiberstufe verbunden ist.

11. FET-Logikschaltung nach irgendeinem der vorangehenden Ansprüche, bei der das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge der FETs (11a-11n) der Treiberstufe größer ist als das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des Last-FETs (13).

12. FET-Logischaltung (10) nach irgendeinem der vorangehenden Ansprüche, die aufweist:

einen zweiten Last-FET (21) des zweiten Leitungstyps, der zwischen das zweite Potential (Vdd) und den gemeinsamen Ausgang (16) geschaltet ist; und

ein zweites komplementäres FET-Invertierglied (19), das einen FET (19b) des ersten Leitungstyps und einen FET (19a) des zweiten Leitungstyps aufweist, die zwischen den ersten und den zweiten Potentialpegel in Reihe geschaltet sind, wobei der Ausgang des zweiten komplementären FET-Invertierglieds (19) mit der Steuerelektrode des zweiten Last-FETs (21) verbunden ist.

13. FET-Logikschaltung (10) nach Anspruch 12, bei der das Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des FETs (19b) des ersten Leitungstyps des zweiten komplementären Invertierglieds gleich dem Produkt aus der Trägerbeweglichkeit und dem Verhältnis der Kanalweite zur Kanallänge des FETs (19a) des zweiten Leitungstyps vom zweiten komplementären Invertierglied ist.

14. FET-Logikschaltung (10) nach Anspruch 12 oder 13, bei der der zweite Last-FET (23) einen FET mit mehreren Gate-Elektroden (23a-23n) aufweist, von denen jeweils eine mit jeweils einer der Steuerelektroden (12a-12n) der FETs (11a-11n) der Treiberstufe verbunden ist.

15. FET-Logikschaltung (10) nach Anspruch 14, bei der der zweite Last-FET (23) ein Mehrfachgate-Fermischwellen- FET ist.

16. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der wenigstens ein Teiberstufen-FET ( 11a-11n) einen Treiberstufen-FET (31a- 31n) aufweist, der mehrere Steuerelektroden (32a-32z) zum Empfang logischer Eingangssignale hat.

17. FET-Logikschaltung (10) nach Anspruch 16, bei der der genannte Treiberstufen-FET (31a-31n) mit den mehreren Steuerelektroden einen Mehrfachgate-Fermischwellen-FET aufweist.

18. FET-Logikschaltung (10) nach irgend einem der vorangehenden Ansprüche, bei der zumindest zwei Treiberstufen-FETs (11a-11n, 32a-32n) parallel zueinander zwischen den gemeinsamen Ausgang (16) und den ersten Potentialpegel geschaltet sind.

19. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der wenigstens zwei FETs ( 43, 45) der Treiberstufe in Reihe zwischen den gemeinsamen Ausgang (16) und den ersten Potentialpegel geschaltet sind.

20. FET-Logikschaltung (10) nach irgendeinem der vorangehenden Ansprüche, bei der wenigstens drei FETs (43, 44, 45) der Treiberstufe in einer Reihen/ Parallelschaltung zwischen den gemeinsamen Ausgang (16) und den ersten Potentialpegel geschaltet sind.