DE69127582T2 - Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates - Google Patents

Description

• Die vorliegende Erfindung betrifft ein mit einer Positioniervorrichtung, wie beispielsweise einer sogen. Orientierungsfläche bzw. -abflachung (OF) oder -kerbe, versehenes Halbleitersubstrat und eine durch Verwendung eines solchen Substrates hergestellte Halbleiteranordnung.
• Halbleiteranordnungen tendieren mit steigender Geschwindigkeit dazu, immer dichter integriert zu sein, bei einer höheren Geschwindigkeit betrieben und in kleinerer Größe hergestellt zu werden, und demzufolge wird die Größe eines Musters von Elementen, die die Halbleiteranordnung bilden, verringert, was einen Wafer mit einer glatten Oberfläche und einer gleichmäßigen Dicke von 1 µm oder weniger erfordert. Weiter ist die Möglichkeit der Verwendung eines aus zwei miteinander über eine Isolationsschicht verbundenen Siliziumwafer zusammengesetzten Substrates zur Zeit sehr vielversprechend für die Herstellung einer Halbleiteranordnung hoher Funktionsfähigkeit, basierend auf einer sogen. Silizium-Auf-Isolator-Struktur (SOI)-Technologie, bei der die Schichtdicke eines der Siliziumwafer des Substrates auf wenige Mikrometer verringert werden muß.
• Ein wie oben beschrieben angeordneter Halbleiterwafer wird üblicherweise durch das in Fig. 1 gezeigte Verfahren hergestellt, wobei (a) ein Block eines Halbleiter-Einkristalles mit einer gewünschten Zusammensetzung durch ein Czochralski-Verfahren gezogen wird; (b) der Block grob auf eine geeignete Länge geschnitten wird; (c) die Seitenfläche des Blockes bearbeitet wird, um eine Zylinderform aufzuweisen, und weiter eine parallel zu der Achse des Zylinders verlaufende ebene Fläche auf dessen Oberfläche gebildet wird, wobei die ebene Fläche als eine noch zu beschreibende OF dient; (d) der obige Block mit einer Schneidvorrichtung des Rotationsklingen-Typs in viele Scheiben geschnitten wird; (e) diese entlang ihres Umfanges abgefast werden; (f) zumindest die Oberfläche von ihnen einem Feinschleifen (Läppen) unterzogen wird, an der eine Halbleiteranordnung gebildet werden soll; (g) die Scheibe mit einer chemischen Lösung geätzt wird; (h) mit einem sogen. chemisch-mechanischen Polieren hochglanzpoliert wird; und schließlich (i) abschließend gereinigt wird. Die hochglanzpolierte Oberfläche hat eine Glattheit und kristalline Eigenschaft, die geeignet ist, eine Halbleiteranordnung zu bilden. Der durch das obige Verfahren hergestellte Halbleiterwafer ist eine Scheibe mit einem geraden Ausschnitt oder der endang einem Abschnitt auf deren Umfang definierten OF.
• Obwohl das Ätzen bei Schritt (g) ausgeführt wird, um Kristalldefekte zu entfernen, die auf der Waferoberfläche durch das Feinschleifen bei Schritt (f) entstanden sind, wird zu diesem Zeitpunkt die Glattheit der Scheibe durch eine unterschiedliche Ätzgeschwindigkeit auf deren Oberfläche aufgrund der ungleichmäßigen Zirkulation der Ätzlösung und deren Temperaturverteilung eher verschlechtert. Jedoch wird die Glattheit durch das Polieren bei Schritt (h) zurückgewonnen.
• Nichtsdestoweniger ist die Glattheit des durch das obige Verfahren hergestellten Halbleiterwafers auf ungefahr 2 µm in Einheiten des Wertes einer Bandbreite der Gesamtdicke (TTV), welche eine Differenz zwischen dem Maximalwert und dem Minimalwert der Dicke der Waferoberfläche ist, begrenzt. Entsprechend ist die Ausbeute von Wafern, welche die Erfordernisse der Glattheit von 1 µm oder weniger genügen, wie oben beschrieben sehr gering. Dies bedeutet, daß die Schichtdicke eines der verbundenen Wafer schwierig gleichmäßig auf wenige Mikrometer oder weniger in einem Hersteilverfahren des obigen Substrates mit der SOI-Struktur zu verringern ist.
• Ein Verfahren zur Herstellung von Halbleitersubstraten ist in der EP-A-0226 772 beschrieben. Dieses Verfahren offenbart einen ersten Schritt der Präparation mehrerer Halbleiterkörper, die jeweils wenigstens zwei Halbleiterwafer enthalten, einen zweiten Schritt des Stapelns der mehreren Halbleiterkörper in Richtung ihrer Dicke, und einen dritten Schritt des zylindrischen Schleifens der Seitenflächen der gestapelten Halbleiterkörper. Der keilförmige Spalt (Abschnitt 12 in Fig. 3A) zwischen den Außenumfängen der verbundenen Siliziumwafer jedes Siliziumkörpers wird durch das zylindrische Schleifen des dritten Verfahrensschrittes entfernt. Für die Einstellung der Schichtdicke wird der Siliziumkörper nach Bildung der Orientierungsflächen mittels Feinschleifen poliert.
• Ein weiteres Verfahren zur Herstellung von Halbleitersubstraten ist in der EP-A-0418 737 offenbart. Gemäß diesem Verfahren wird eine gleichmäßige Filmschichtdicke und ein gleichmäßiger Filmwiderstand einer jeden ein Schaltungselement bildenden Schicht erzielt, wodurch die Eigenschaften und die Leistungsfähigkeit des Schaltungselementes verbessert werden. Das beschriebene Verfahren weist einen Schritt des Schleifens der Oberfläche eines von zwei Siliziumsubstraten, die miteinander mit einem dazwischenliegenden dielektrischen Film verbunden sind, auf.
• Eine Aufgabe der vorliegenden Erfindung ist es, ein praktisches Verfahren vorzusehen, durch das ein Halbleiterwafer mit einer hohen Glattheit, insbesondere einem TTV-Wert von 1 µm oder weniger, bei einer guten Ausbeute hergestellt werden kann.
• Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren vorzusehen, durch das einer der Wafer in einem Substrat mit einer SOI-Struktur, das aus zwei durch eine Isolationsschicht verbundene Halbleitersubstrate zusammengesetzt ist, mit einer gleichmäßigen Schichtdicke von wenigen Mikrometern oder weniger gebildet werden kann.
• Um diese Aufgaben zu lösen, weist das erfindungsgemäße Verfahren zur Herstellung eines Halbleitersubstrates die Verfahrensschritte gemäß Anspruch 1 auf.
• Eine asymmetrische Anordnung, wie eine OF oder eine Kerbe, die zur Anzeige der kristallographischen Orientierung des Halbleiterwafers vorgesehen ist, wird in Schritt (d) gebildet, nachdem der Glättungsprozeß von Schritt (c) ausgeführt worden ist. Deshalb wird einer der oder beide Wafer in dem obigen Substrat mit der SOI-Struktur mit einer asymmetrischen Anordnung, wie der OF od.dgl., bearbeitet, nachdem der Wafer, auf dem eine Halbleiteranordnung gebildet werden soll, einem Glättungsverfahren oder Hochglanzpolierungsverfahren unterzogen worden ist. In Schritt (c) wird anstelle eines gewöhnlichen Feinschleifens (Läppens) und anschließenden Ätzens ein Oberflächenschleifen verwendet, um eine durch Schneiden eines Halbleiterkristallblockes hergestellte Scheibe zu glätten.
• Fig. 1 ist ein Ablaufdiagramm zur Erklärung eines herkömmlichen Verfahrens zur Herstellung eines Halbleiterwafers;
• Fig. 2 ist ein Ablaufdiagramm zur Erklärung eines Ausführungsbeispieles eines Verfahrens zur Herstellung eines Halbleiterwafers gemäß der vorliegenden Erfindung;
• Fig. 3 (3A und 3B) ist eine schematische Darstellung zur Erklärung des Prinzips des Oberflächenschleifens;
• Fig. 4 ist eine Grafik zur Erklärung der Verbesserung in der Glattheit der Halbleiterwafer durch Verwendung eines Oberflächenschleifens;
• Fig. 5 (5A und 5B) ist eine Grafik zur Erklärung der Verschlechterung der Glattheit von Halbleiterwafern durch ein chemisch-mechanisches Polieren;
• Fig. 6 (6A und 6B) ist eine Grafik, die die Veränderung der Glattheit von Halbleiterwafern ohne eine OF durch ein chemisch-mechanisches Polieren zeigt;
• Fig. 7 (7A und 7B) ist eine schematische, perspektivische Darstellung eines Beispieles der verschlechterten Glattheit von Halbleiterwafern durch die Anwesenheit einer OF;
• Fig. 8 (8A bis 8D) ist eine schematische Draufsicht zur Erklärung eines Mechanismusses für die Verschlechterung der Glattheit eines Halbleiterwafers bei der Anwesenheit einer OF;
• Fig. 9 ist eine schematische perspektivische Ansicht eines Beispieles einer auf der Seitenfläche eines Halbleiterkristallblockes vorgesehenen Markierung;
• Fig. 10 (10A bis 10E) ist eine schematische Ansicht im Schnitt zur Erklärung eines Verfahrens zur Herstellung eines SOI-Substrates gemäß der vorliegenden Erfindung; und
• Fig. 11 (11A bis 11C) ist eine schematische Ansicht im Schnitt zur Erklärung eines Verfahrens zur Herstellung einer Halbleiteranordnung, die aus einem Halbleiterwafer gemäß der vorliegenden Erfindung aufgebaut ist.
• Die Erfinder haben die folgenden Informationen aus einer vorbereitenden Studie zur Verbesserung der Glattheit eines Halbleiterwafers erhalten:
• i) wenn Siliziumwafer einem Oberflächenschleifen mit Verwendung eines Schleifsteines anstelle des Feinschleifens (Läppens) bei Schritt (f) des obigen herkömmlichen Verfahrens unterzogen werden, kann eine gute Glattheit erzielt werden, und wenn ein Schleifstein mit einer kleineren Korngröße verwendet wird, kann eine Oberfläche mit weniger Rest- Kristallfehlern erhalten werden im Vergleich zu deijenigen, die durch das Feinschleifen erhalten wird; und
• ii) der durch die OF und die den Mittelpunkt eines Halbleiterwafers und die Enden der OF verbindenden Linien definierte dreieckige Bereich tendiert dazu, vergleichsweise dünner zu werden.
• Die obigen Informationen implizleren, daß die Zeit, während der das Ätzen in Schritt (d) des obigen herkömmlichen Verfahrens ausgeführt wird, verkürzt oder auf das Ätzen selbst verzichtet werden kann und weiter ein Betrag von durch das Polieren in Schritt (h) verdünnter Schichtdicke durch die Anwendung des Oberflächenschleifens verringert werden kann. Es ist ebenfalls impliziert, daß eine asymmetrische Anordnung, wie die OF, eine Verschlechterung der Glattheit der Waferoberfläche in dem Verfahren des Glättens oder Hochglanppolieren des Halbleiterwafers bewirken kann.
• Deshalb haben die Erfinder das Verfahren der Herstellung eines Halbleiterwafers in das in dem Ablaufdiagramm von Fig. 2 gezeigte Verfahren abgeändert, wobei das Kristallziehen in Schritt (a) bis zu der zylindrischen Formgebung des Blockes in Schritt (c) identisch mit jenen von Fig. 1 ist, mit Ausnahme der Formung einer ebenen Fläche, die als eine OF verwendet werden soll, in Schritt (c). Die anschließende Abfolge ist wie folgt: (d) Schneiden des Blockes in Halbleiterkristall-Scheiben; (e) Abfasen des Umfanges der Scheibe; (f) Schleifen der Oberfläche der Scheibe durch einen Schleifstein; (g) Polieren der geschliffenen Oberfläche durch ein chemisch-mechanisches Polieren; (h) Versehen der Scheibe mit einer asymmetrischen Anordnung wie der OF; (i) Abkanten des OF- Abschnittes; und schließlich (3) Reinigen der Scheibe.
• Wie oben beschrieben, unterscheidet sich das Verfahren gemaß der vorliegenden Erfindung von dem obigen herkömmlichen Verfahren hauptsächlich darin, daß das Oberflächenschleifen in Schritt (f) von Fig. 2 anstelle des Feinschleifens in Schritt (f) und des Ätzens in Schritt (g) von Fig. 1 ausgeführt wird, und daß in Fig. 2 die OF gebildet wird, nachdem das Oberflächenschleifen in Schritt (f) und das Polieren in Schritt (g) ausgeführt worden sind.
• Gemäß der vorliegenden Erfindung wird die Oberfläche der geschnittenen Halbleiterkristall-Scheibe durch Verwendung einer Vorrichtung, wie einem Schleifstein, zu einer im wesentlichen vorbestimmten Dicke und Glattheit geschliffen. Fig. 3 zeigt eine schematische Draufsicht (A) und Seitenansicht (13) zur Erklärung des Oberflächenschleifens, wobei eine Halbleiterkristall-Scheibe (Wafer) 2, die auf einer sich im Uhrzeigersinn drehenden Plattform 3 befestigt ist, durch einen sich gegen den Uhrzeigersinn drehenden Schleifstein 4 geschliffen wird.
• Fig. 4 ist eine Grafik, die die Verbesserung in der Glattheit zeigt, die durch das obige Oberflächenschleifen erzielt wurde, im Vergleich zu der Glattheit eines dem herkömmlichen Feinschleifen und Ätzen unterzogenen Halbleiterwafers, wobei die Abszisse die Glattheit in Einheiten der TTV und die Ordinate den Anteil (%) der Anzahl von Halbleiterwafern darstellt. Das obige Oberflächenschleifen wurde mit einer Hochpräzisions-Oberflächenschleifvorrichtung von Sibayama Kikai KK (Osaka, Japan) durchgeführt. Der verwendete Schleifstein hatte einen Durchmesser von 150 cm und ein Schleif-Rastermaß von etwa 8 µm. Fig. 4 zeigt das daraus erzielte Ergebnis, daß Siliziumwafer mit einem Durchmesser von 6 Inches und einer Dicke von etwa 800 µm direkt nach dem Schneiden um eine Schichtdicke von 40 µm oberflächengeschliffen wurden. Die mit dem herkömmlichen Verfahren bearbeiteten Proben waren Siliziumwafer mit den gleichen obigen Abmessungen, und ihre beide Seiten wurden um eine Schichtdicke von etwa 40 µm feingeschliffen. Die Wafer beider Gruppen wurden mit einer OF einer Unge von 55,5 mm versehen.
• Wie in der Figur gezeigt, variiert die Glattheit der feingeschliffenen Waferoberflächen in dem Bereich von 1,5 bis 2,2 µm, wahrend die Glattheit der oberflächengeschliffenen Wafer in dem Bereich von 0,5 bis 0,8 µm variiert. Genauer gesagt wurde festgestellt, daß durch das Oberflächenschleifen eine bessere Glattheit erzielt werden kann und die Glattheit zwischen den jeweiligen Wafern weniger variiert.
• Wenn die obigen oberflächengeschliffenen Wafer dem chemisch-mechanischen Polieren in Schritt (f) von Fig. 2 unterzogen werden, wird die Glattheit von ihnen jedoch verschlechtert, wie in Fig. 5 gezeigt. Fig. 5A ist eine Grafik, die die Verteilung der Glattheit der Halbleiterwafer direkt nach dem Oberflächenschleifen zeigt, und Fig. 5B zeigt die Verteilung ihrer Glattheit nach dem Oberflächenschleifen und anschließenden Polieren, wobei die Abszisse die Glattheit in Einheiten von TTV und die Ordinate einen Anteil (%) der Anzahl von Halbleiterwafern darstellt. Die Fig. 5A und 5B zeigen das jeweils aus 192 Siliziumwafern mit jeweils einem Durchmesser von 6 Inches und um 40 bis 50 µm in der Schichtdicke poliert erzielte Ergebnis.
• Wie in den beiden Figuren gezeigt, liegt der TTV-Wert der Wafer direkt nach dem Oberflächenschleifen in dem Bereich von 0,4 bis 0,8 µm und hat einen Mittelwert von 0,58 µm wahrend der TTV-Wert der polierten Wafer in dem Bereich von 0,6 bis 2,3 µm variiert und einen Mittelwert von 1,21 µm hat. In dem letzteren Fall beträgt die Anzahl der Wafer mit einem TTV-Wert von 1 µm oder weniger nur 42 % der Gesamtanzahl. Jedoch ist die durch das Oberflächenschleifen erreichte Verbesserung im Gegensatz zu der Tatsache offensichtlich, daß übliche fertiggestellte Wafer eine Verteilung des TTV-Wertes von 2,0 bis 3,0 µm haben.
• Die obigen Ergebnisse lassen vermuten, daß, wenn ein Halbleiterwafer geglättet oder poliert wird, eine Asymmetrie, wie die OF, eine Verschlechterung der Glattheit bewirken kann. Deshalb präparierten die Erfinder Siliziumscheiben mit einem Durchmesser von 6 Inches (1 Inch = 2,54 cm) und einer Schichtdicke von 800 µm, die sie durch Schneiden eines Blockes ohne eine auf einer Seite zur Bildung der OF gebildeten ebenen Fläche, wie oben beschrieben, erhielten. Die Scheiben werden dem Oberflächenschleifen unterzogen und anschließend chemisch-mechanisch poliert. Fig. 6 zeigt die Glattheit dieser Scheiben (Wafer), wobei Fig. 6A die TTV-Verteilung von 192 oberflächengeschliffenen Halbleiterwafern vor dem Polieren zeigt und Fig. 6B die TTV-Verteilung dieser Halbleiterwafer nach dem Polieren um 40 bis 50 µm in der Schichtdicke zeigt.
• Wie in den Figuren gezeigt, variiert der TTV-Wert der Wafer vor dem Polieren in dem Bereich von 0,4 bis 0,9 µm und hat einen Mittelwert von 0,61 µm, während der TTV- Wert der Wafer nach dem Polieren in dem Bereich von 0,5 bis 1,3 µm variiert und einen Mittelwert von 0,80 µm hat. Jedoch haben 92 % der polierten Wafer einen TTV-Wert von 1 µm oder weniger. Die Glattheit der oberflächengeschliffenen Wafer ohne eine OF wird ebenfalls durch das Polieren verschlechtert, aber es ist aus dem Vergleich von Fig. 6B mit Fig. 5B offensichtlich, daß, wenn die Wafer ohne OF oberflächengeschliffen werden, die durch das Polieren verursachte Verschlechterung ihrer Glattheit wesentlich verringert wird.
• Fig. 7 ist eine schematische perspektivische Ansicht, die ein Beispiel der Verteilung der gemessenen Höhen einer Waferoberfläche direkt nach dem Oberflächenschleifen zeigt, wobei Fig. 7A einen Wafer ohne OF zeigt (obwohl der Wafer tatsächlich nicht mit der OF versehen ist, ist die OF der Einfachheit eines Meßinstrumentes halber dargestellt) und Fig. 78 einen Wafer mit einer OF zeigt. Die Waferoberflächen haben einen TTV-Wert von 0,54 µm bzw. 0,58 µm und es besteht zugegebenermaßen kein Unterschied zwischen ihnen. In Fig. 7A, bei der keine OF vorgesehen ist, ist jedoch keine besondere Unglattheit auf der Oberfläche gezeigt, während in Fig. 7B, in der die OF vorgesehen ist, das Vorhandensein von sich von dem Mittelpunkt des Wafers zu der OF erstreckenden Vertiefungen offensichtlich beobachtet wird. Somit wurde festgestellt, daß, obwohl der Einfluß der OF nicht entscheidend in dem TTV-Wert zutage tritt, die OF die Glattheit beeinflußt.
• Die obige Beziehung zwischen der Glattheit des Wafers und der OF kann wie folgt verstanden werden. Das heißt, es wird angenommen, daß der Bereich des Wafers 12, der in Kontakt mit einem Oberflächenschleifstein 4 ist, sich zwischen der Periode während der erne OF 12a mit dem Oberflächenschleifstein 4 überlappt, wie in den Fig. 8A bis 8C gezeigt, und der Periode, während der die OF 12a nicht mit dem Oberflächenschleifstein 4 überlappt, wie in Fig. 8B gezeigt, unterscheidet. Demgemäß liegt an dem Wafer 12 ein ungleichmäßiger Druck an, und der durch die OF 12a und die den Mittelpunkt des Wafers 12 und die Enden der OF 12a verbindenden Linien definierte dreieckige Bereich tendiert dazu, im Verhältnis dünner zu werden. Ein ähnliches Problem entsteht auch bei dem obigen chemisch-mechanischen Polieren, bei dem ein Polierstoff und Schleifkörner gegen eine Waferoberfläche gepreßt werden.
• Wie in Fig. 6 gezeigt, kommt, wenn die OF nicht vorgesehen ist, ein bestimmter Bereich des Wafers immer mit dem Schleifstein oder einer Oberflächenplatte in Kontakt, und somit wird die Gleichmäßigkeit in der Schichtdicke verbessert, mit dem Ergebnis, daß der TTV- Wert kleiner wird. Zur Zeit ist der Grund, weshalb die Anwesenheit der OF den oberflächengeschliffenen Wafer weniger und den polierten Wafer stark beeinflußt, nicht ersichtlich.
• Aufgrund des obigen Ergebnisses kann die Oberflächenglattheit der meisten Halbleiterwafer auf 1 µm oder weniger in Einheiten von TTV durch das Oberflächenschleifen gebracht werden. Weiter kann die Verwendung eines weniger groben Schleifsteines die auf einer Waferoberfläche verursachten Kristallfehler verringern.
• Deshalb kann ein nachfolgendes chemisch-mechanisches Polieren mit einem minimalen Aufwand ausgeführt werden, das ausreicht, die Kristallfehler von der Waferoberfläche zu entfernen. Ferner können übliches Feinschleifen und Ätzmittel verwendendes Ätzen grundsätzlich vermieden werden.
• Fig. 2 zeigt einen Ablauf, in dem die OF auf dem Wafer nach dem Oberflächenschleifen und nachfolgenden Polieren gebildet wird, wie oben beschrieben. Da eine Oberfläche mit einer guten Glattheit durch das Oberflächenschleifen gebildet wird, kann ein Betrag von verlorener Schichtdicke in dem nachfolgenden Polieren verringert werden. Dies bedeutet, daß auch wenn die OF im Anschluß an das Oberflächenschleifen und daran anschließend ausgeführtem Polieren gebildet wird, die Verschlechterung der Glattheit genügend auf ein niedriges Level eingeschränkt werden kann. Alternativ kann ein Verfahren angewandt werden, bei dem ein grobes Polieren von etwa 10 µm in der Schichtdicke vor der Bildung der OF ausgeführt und anschließend ein Endpolieren von etwa 0,5 µm in der Schichtdicke nach der Bildung der OF ausgeführt wird.
• Die OF wird durch ein unten beschriebenes Verfahren an dem Halbleiterwafer gebildet, der dem obigen Oberflächenschleifen und Polieren unterzogen worden ist. Insbesondere wird an der Rückseite des Wafers ein Klebeband angebracht, der Wafer durch das Klebeband mittels Vakuum auf der Plattform einer Zerteilvorrichtung befestigt, und dann die Kante des runden Wafers mit einer Geschwindigkeit von etwa 50 mm/min durch Verwendung der Schneidmittel einer Zerteilvorrichtung vöffig abgeschnitten, äinlich einem Zerteilungsverfahren, bei dem ein Wafer in Chips zerschnitten wird. Eine Schneidezeit pro Wafer beträgt etwa 1 Minute.
• Um das Schneiden zur Bildung der obigen OF zu vereinfachen, kann eine eine Schneidposition anzeigende Markierung an der Seitenfläche eines Halbleiterkristallblockes vorgesehen werden, bevor er in Scheiben geschnitten wird. Wie in Fig. 9 gezeigt, ist eine solche Markierung eine Markierung 11, die beispielsweise aus einer auf der Seitenfläche eines zylindrisch bearbeiteten Blockes 1 parallel mit dessen Achse definierten geradlinigen schwachen Nut (Markierung) besteht. Es ist unnötig zu erwähnen, daß die Markierung 11 so definiert ist, daß sie mit einer kristallographischen Orientierung des Blockes 1 in Beziehung steht. Ferner ist die nutförmige Markierung 11 so schwach wie möglich definiert, solange sie nicht verschwindet, wenn die Seite des Halbleiterwafers später abgekantet wird, und nicht in dem wirksamen Oberflächenbereich des Wafers nach dem Abkanten verbleibt. Somit beeinflußt die Markierung nicht die Oberflächenglattheit bei den Verfahren des obigen Oberflächenschleifens und Polierens. Die Nut kann durch Verwendung eines Isaserstrahles gebildet werden. Die Markierung kann mit einer wasserfesten Tinte gezeichnet werden. Weiter kann, wenn zwei Markierungen, die jeweils aus der Linle der obigen Nut 11 od.dgl. bestehen, auf der Seitenfläche des Blockes vorgesehen sind, die OF leicht in einer solchen Weise gebildet werden, daß der Halbleiterwafer entlang der Verbindungslinie dieser beiden auf der Kante des Halbleiterwafers belassenen Markierungen abgeschnitten wird.
• Ein Verfahren zur Herstellung eines aus zwei verbundenen Halbleiterwafern zusammengesetzten SOI-Substrates wird anhand von Fig. 10 beschrieben. Zwei Wafer mit jeweils mindestens einer gemäß den Schritten (a) - (g) von Fig. 2 chemisch-mechanisch polierten Oberfläche werden präpariert. Zuvor wird, wie oben beschrieben, eine die kristallographische Orientierung anzeigende Markierung auf der Seitenfläche eines jeden dieser Wafer gebildet.
• Als nächstes wird, wie in Fig. 10A gezeigt, ein Oxidfilm 22 mit einer Schichtdicke von etwa 1 µm an der Oberfläche von zumindest einem der beiden Wafer 20, 21 durch beispielsweise ein bekanntes thermisches Oxidationsverfaliren gebildet. Dann werden diese Siliziumwafer 20 und 21 so übereinandergelegt, daß ihre obigen polierten Oberflächen sich einander gegenüberliegen, und die Siliziumwafer werden einer Wärmebehandlung in einer Stickstoffgas-Atmosphäre bei 1100º C unterzogen. Um eine Verbindungskraft zu erhöhen, ist auch ein Verfahren des Anlegens einer Pulsspannung zwischen die Silizlumwafer 20, 21 vor der Wärmebehandlung bekannt. Somit ist der Siliziumwafer 20 mit dem Siliziumwafer 21 durch den oxidierten Film 22 fest verbunden. Wenn die Siliziumwafer 20 und 21 übereinandergelegt werden, werden deren kristallographische Orientierungen zueinander auf der Basis der obigen auf jeder Seitenfläche belassenen Markierung ausgerichtet. Fig. 10B ist eine Draufsicht der übereinandergelegten Siliziumwafer 20 und 21, wobei eine kreisrunde glatte Oberfläche und ein darum liegender abgefaster Bereich gezeigt sind.
• Als nächstes wird beispielsweise der Siliziumwafer 21 auf eine Schichtdicke von 3 bis 4 µm oberflächengeschliffen und weiter chemisch-mechanisch poliert und somit seine Schichtdicke gleichmäßig auf 2 µm verringert, wie in Fig. 10C gezeigt. Anschließend werden, wie in Fig. 10D und einer entsprechenden Draufsicht Fig. 10E gezeigt, die Siliziumwafer 20, 21 auf der Basis der obigen auf der Seitenfläche des Siliziumwafers 20 belassenen Markierung geschnitten, um eine OF 21a zu bilden. Die Markierung auf der Seitenfläche des Siliziumwafers 21 kann bei den Schritten, bei denen der Oxidifilm 22 gebildet wird und die Schichtdicke des Wafers durch Oberflächenschleifen oder Polieren wie oben beschrieben verringert wird, verschwinden. Deshalb kann, wenn die kristallographischen Orientierungen der Siliziumwafer 20 und 21 bei dem Schritt des Übereinanderlegens wie oben beschrieben zueinander ausgerichtet werden, die kristallographische Orientierung des Siliziumwafers 21 aus der OF 21a festgestellt werden.
• Mit dieser Anordnung wird ein SOI-Substrat fertiggestellt, das aus einer Silizium- Einkristalischicht von 2 µm Dicke, die über eine Isolierschicht auf einem Halbleiterwafer von mehreren 100 µm Dicke getragen wird, zusammengesetzt ist.
• Eine Halbleiteranordnung wird auf dem gemäß dem in Fig. 2 gezeigten Verfahren hergestellten Halbleiterwafer oder auch auf dem gemäß dem Verfahren anhand von Fig. 10 hergestellten SOI-Substrat gebildet. Ein Ausführungsbeispiel davon wird anhand eines Falles beschrieben, bei dem das obige SOI-Substrat verwendet wird. Fig. 11A ist eine ausschnittvergrößerte Darstellung des in Fig. 10D gezeigten SOI-Substrates. Ein Isolierbereich 25 ist um einen auf der Oberfläche des Siliziumwafers 21, der in dem Substrat auf eine Schichtdicke von 2 µm hergestellt wurde, defmierten Anschlußbereich herum gebildet. Der Isolierbereich 25 kann irgendeine beliebige Struktur sein, wie ein durch ein bekanntes Silizium-Oxidwand-Isolations (LOCOS)-Verfahren gebildetes Feldoxid oder ein den Oxidfilm 22 erreichender Graben.
• Als nächstes wird die an jedem Anschlußbereich frei liegende Oberfläche des Siliziumwafers 21 thermisch oxidiert, um einen Gate-Isolationsifim 26 von etwa 200 Angström (10 Å = 1 nm) Dicke, wie in Fig. 11B gezeigt, zu bilden. Dann wird eine Gate- Elektrode 27, die z.B. aus einer Polysiliziumschicht zusammengesetzt ist, durch Verwendung einer bekannten Gasphasenabscheidung nach chemischem Verfahren (CVD- Verfahren) und Lithographietechnik gebildet. Weiter wird eine Schutzmaske 28 auf der Oberfläche des SOI-Substrates gebildet, um einen vorbestimmten Anschlußbereich darzubieten, und Fremdatome wie Arsen (As) oder dergleichen werden dem aus der Schutzmaske 28 dargebotenen Siliziumwafer 21 und der Gate-Elektrode 27 ionenimplantiert, um einen Source/Drain-Bereich 29 zu bilden.
• Als nächstes wird, wie in Fig. 11C gezeigt, eine z.B. aus Phosphorsilikatglas (BSG) zusammengesetzte Isolierschicht 30 auf der Oberfläche des SOI-Substrates gebildet und an einer vorbestimmten Position der Isolierschicht 30 ein Kontaktloch gebildet. Anschließend wird eine Aluminiumschicht auf der Isolierschicht 30 abgeschieden und durch eine bekannte Lithographietechnik gerastert, um dadurch eine Gate-Verdrahtung 31 und eine Source/Drain-Elektrode 32 zu bilden, wie in den Figuren gezeigt, wodurch ein Metall- Isolator-Halbleiter-Feldeffekttransistor (MISFET) einer SOI-Struktur fertiggestellt wird.
• Es ist unnötig zu sagen, daß die obige an dem obigen SOI-Substrat definierte OF 21a unentbehrlich ist, um die Maske mit dem SOI-Substrat bei dem obigen Lithographie- Schritt auszurichten.
• Wie oben beschrieben, kann gemäß dem Verfahren zur Herstellung eines Halbleiterwafers der vorliegenden Erfindung eine Oberfläche mit einem großen Bereich leichter geglättet werden als mit einem herkömmlich bekannten Verfahren, bei dem ein Polieren durchgeführt wird, nachdem Dummyteile mit einer Schichtdicke ähnlich deijenigen eines zu bearbeitenden Teiles um diesen herum angeordnet worden sind. Insbesondere müssen in dem obigen herkömmlichen Verfahren die Dummyteile eine Schichtdicke und ein Material älinlich demjenigen des zu bearbeitenden Teiles haben, und es werden viele Mannstunden benötigt, die Dummyteile alle um das zu bearbeitende Teil herum auszubreiten. Weiter können diese Dummyteile nicht wiederverwendet werden. Deshalb ist die vorliegende Erfindung ausgezeichnet bezüglich Kosten und Massenfertigung.
• Wie aus der obigen Beschreibung ersichtlich, ist das Verfahren zur Herstellung eines Halbleiterwafers gemäß der vorliegenden Erfindung unabhängig von der Größe und dem Material des Wafers wirksam. Weiter ist es unnötig zu sagen, daß das SOI-Substrat gemäß der vorliegenden Erfindung nicht nur zur Herstellung des MISFET wie in dem obigen Ausführungsbeispiel anwendbar ist, sondern auch zur Herstellung eines Bipolartransistors, einer Halbleiteranordnung mit einer sogen. Bi-MOS-Struktur, in der MISFETs und bipolare Transistoren gemischt vorgesehen sind, und einer aus ihnen zusammengesetzten integrierten Schaltung.

Claims (13)

1 Verfähren zur Herstellung eines Halbleitersubstrates mit den Verfährensschritten:

(a) Formen eines Blockes (1) aus einem Halbleiterkristall und mit einer zylindrischen Seitenfläche;

(b) Schneiden den Blockes (1) in eine Scheibe (2; 20, 21) mit kreisförmigen Oberflächen;

(c) Anwenden einer Rotationsschleifvorrichtung (4) auf wenigstens eine der kreisförmigen Oberflächen zum Glätten der wenigstens einen kreisförmigen Oberfläche der Scheibe; und

(d) nach den Schritten (a) bis (c) Erzeugen einer asymmetrischen Konfiguration (12a; 21a) in einem Teilabschnitt des Umfanges der Scheibe (2) oder in einem Teilabschnitt des Umfanges eines Paares der Scheiben (20, 21), die miteinander über eine Isolationsschicht (22) zwischen den jeweils geglätteten kreisförmigen Oberflächen verbunden sind, wobei die asymmetrische Konfiguration zum Ausrichten des Substrates verwendet wird.

2. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 1, dadurch gekennzeichnet, daß die asymmetrische Konfiguration (12a; 21a) durch Schneiden der Scheibe (12) oder der verbundenen Scheiben (20, 21) entlang einer zwei Punkte auf dem Umfang der Scheibe (12) oder der verbundenen Scheiben (20, 21) verbindenden geraden Linie erzeugt wird.

3. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verfahren vor dem Verfahrensschritt (b) weiter einen Verfahrensschritt zur Bildung einer geraden Markierung (11) parallel zur rotationssymmetrischen Achse des Blockes (1) auf der zylindrischen Seitenfläche aufweist, um das Schneiden zur Bildung der asymmetrischen Konfiguration zu vereinfachen, wobei die Markierung die Oberflächenglattheit nicht beeinträchtigt.

4. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verfahren vor dem Verfahrensschritt (b) weiter einen Verfahrensschritt zur Bildung von zwei geraden Markierungen (11) parallel zur rotationssymmetrischen Achse des Blockes (1) auf der zylindrischen Seitenfläche aufweist, um das Schneiden zur Bildung der asymmetrischen Konfiguration zu vereinfachen, wobei die Markierungen die Oberflächenglattheit nicht beeinträchtigen.

5. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Markierung bzw. die Markierungen (11) mittels eines Laserstrahles entlang der Seitenfläche des Blockes (1) gebildet wird bzw. werden.

6. Verfahren zur Herstellung eines Halbleitersubstrates nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Verfahren vor dem Verfahrensschritt (c) weiter den Verfahrensschritt des Abkantens der Seitenfläche der Scheibe (2; 20, 21) aufweist.

7. Verfahren zur Herstellung eines Halbleitersubstrates nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Verfahren zwischen den Verfahrensschritten (c) und (d) weiter den Verfahrensschritt (e) des Hochglanzpolierens der geglätteten kreisförmigen Oberfläche aufweist.

8. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 7, dadurch gekennzeichnet, daß das Hochglanzpolieren durch chemisch-mechanisches Polieren ausgeführt wird.

9. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 7, dadurch gekennzeichnet, daß das Scheibenpaar durch folgende Verfahrensschritte gebildet wird:

(f) Bilden einer Isolierschicht (22) auf der hochglanzpolierten Oberfläche von zumindest einer (20) der beiden Scheiben (20, 21)

(g) Verbinden der beiden Scheiben (20, 21), wobei sich die hochglanzpolierten Oberflächen mit der dazwischenliegenden Isolierschicht (22) gegenüberliegen; und

(h) Verringern der Schichtdicke einer der beiden Scheiben (20, 21) nach Schritt (g).

10. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 9, dadurch gekennzeichnet, daß die beiden Scheiben (20, 21) gegenseitig auf der Basis einer vorbestimmten kristallographischen Orientierung der Scheiben ausgerichtet werden.

11. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der Verfahrensschritt (h) mit einer Rotationsschleifvorrichtung (4) durchgeführt wird.

12. Verfahren zur Herstellung eines Halbleitersubstrates nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß das Verfahren weiter den Verfahrensschritt des Hochglanzpolierens der Oberfläche der einen der beiden Scheiben (20, 21) mit verringerter Schichtdichte aufweist.

13. Verfahren zur Herstellung eines Halbleitersubstrates nach Anspruch 12, dadurch gekennzeichnet, daß der Verfahrensschritt des Hochglanzpolierens der Oberfläche der einen der beiden Scheiben (20, 21) mit verringerter Schichtdicke mittels chemisch-mechanischem Polieren durchgeführt wird.