[go: up one dir, main page]

DE69119938T2 - Mit mindestens zwei Trägerteilen versehener Leiterrahmen und Anwendung zu einer im Harz eingebetteten Halbleiter-Einrichtung - Google Patents

Mit mindestens zwei Trägerteilen versehener Leiterrahmen und Anwendung zu einer im Harz eingebetteten Halbleiter-Einrichtung

Info

Publication number
DE69119938T2
DE69119938T2 DE69119938T DE69119938T DE69119938T2 DE 69119938 T2 DE69119938 T2 DE 69119938T2 DE 69119938 T DE69119938 T DE 69119938T DE 69119938 T DE69119938 T DE 69119938T DE 69119938 T2 DE69119938 T2 DE 69119938T2
Authority
DE
Germany
Prior art keywords
lead frame
islands
chips
resin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69119938T
Other languages
English (en)
Other versions
DE69119938D1 (de
Inventor
Toshihiro Kato
Masashi Otsuka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE69119938D1 publication Critical patent/DE69119938D1/de
Application granted granted Critical
Publication of DE69119938T2 publication Critical patent/DE69119938T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft allgemein eine Halbleitervorrichtung vom Multichiptyp und insbesondere einen Ahschlußrahmen zum Befestigen von Halbleiterchips zum Bilden eines Mehrfachpin QFP (Quad Flat Package, quadratisches Flachgehäuse).
  • Mit der Entwicklung von integrierten Schaltungen mit hoher Dichte und fortgeschrittenen Funktionen ist ein gebräuchliches Einchip-Gehäusesystem inzwischen für die momentanen Anforderungen unzureichend. Ausgehend von dieser Situation wurde ein Multichip-Gehäusesystem mit mehreren Haltleiterchips in einem Gehäuse entwickelt.
  • Mit Hilfe eines Multichip-Gehäuses wird eine hochdichte Packung realisiert. Entsprechend braucht zum Entwickeln neuer integrierter Schaltungen lediglich ein Anschlußrahmen entworfen werden, da bestehende Chips unter Zusammenfassung in einem Gehäuse kombiniert werden. Demnach läßt sich die Zeitdauer für die Entwicklung reduzieren. Vorrichtungen wie Silizium-ICs, GaAs-Vorrichtungen oder Bipolare und C-MOS-ICs, die beim Stand der Technik nicht einfach in einem Chip zusammengebaut werden konnten, können in einem Chip einbezogen werden, was zu einem Fortschritt im Hinblick auf die Funktionen führt. Da diese Vorrichtungen ferner durch Preßspritzen einformt werden, kann dieselbe Zuverlässigkeit wie bei einer gebräuchlichen Halbleitervorrichtung vom Typ mit Harzeinformung erhalten werden. Die Nützlichkeit dieser Gehäuseart ist beachtlich.
  • Gehäuse vom Typ mit Harzeinformung für Halbleitervorrichtungen wie ICs und LSI-Schaltungen fanden in der letzten Zeit mehr und mehr Verbreitung im Hinblick auf die Kostenreduzierung und entsprechend dem komplizierten Aufbau. Zum Bilden eines Gehäuses vom Multichiptyp für diese Halbleitervorrichtungen ist es erforderlich, mehrere Chips auf einem Ahschlußrahmen zu befestigen und diese mit einem Harz einzugießen. Die Fig. 4 zeigt ein Beispiel eines Anschlußrahmens auf dem zwei Chips befestigt sind. Der Anschlußrahmen 1 weist rechtwinklige Inseln 2 im Zentrum auf, an denen rechteckige Chips befestigt werden. Eine gewünschte Seite jeder Insel 2 liegt parallel zu der entsprechenden Seite des Anschlußrahmens 1. Die Inseln 2 werden durch Inselhalterungen 3 gehalten. Anschlüsse werden auch durch Verbindungsstangen 4 gehalten. Nachdem die Chips auf den Inseln befestigt sind, werden die Chips, die Inselhalterung 3 und die Anschlüsse 4 durch ein Gießharz, beispielsweise einem Epoxidharz, bedeckt. Die äußeren Anschlüsse der Anschlüsse, die sich von den Verbindungsstangen 4 erstrecken, liegen frei, jedoch sind die Chips, die elektrisch mit den Anschlüssen verbundenen Anschlußdrähte, die inneren Anschlüsse 5 und die Zwischenanschlüsse zwischen den inneren Anschlüssen und den äußeren Anschlüssen in dem Harz eingegossen. Spritzgießen, Preßspritzen und Tauchgießen sind als Harzgießtechniken bekannt. Jedoch wurde das Preßspritzen am häufigsten eingesetzt.
  • Jahr für Jahr hat die Anzahl der Pins bei einem Multichip- Gehäuse zugenommen, mit höherer Dichte der elektronischen Vorrichtungen und weit fortgeschrittenen Funktionen. In dem Fall, in dem die Zahl der Pins (äußeren Anschlüsse) nicht so hoch ist, wie in Fig. 4 gezeigt ist, besteht kein Problem. Sind jedoch zwei Chips, wie in Fig. 5 gezeigt ist, in einem Gehäuse 6 vorgesehen, so kann viel Platz für das Anschließen der Zwischenanschlüsse, die zwischen den beiden Chips angeordnet sind, erforderlich sein. Im Ergebnis wird das Gehäuse unvermeidbar verlängert, und es wird unmöglich, die Chips in dem bestehenden Gehäuse aufzunehmen. Ist dieser jedoch zwingend in dem bestehenden Gehäuse einzusetzen, so ist die Breite jeder Zwischenverbindung zu reduzieren, und die Verbindungen müssen derart angeordnet werden, daß die Zwischenverbindungen besonders stark gebogen sind. Entsprechend kann die Stärke der Verbindungen reduziert sein, so daß diese aufgrund einer Stoßwirkung während des Transports der Chips nach dem Abschließen des Drahtbondens leicht brechen können und daß diese während des Harzeingießens deformiert werden. Demnach können Probleme im Zusammenhang mit dem Zusammenbau und der Zuverlässigkeit auftreten.
  • Zusätzlich können in vielen Fällen aufgrund der Tatsache, daß die Multichip-Gehäuse mit bestehenden Halbleiterchips kombiniert werden, mehrere Elektroden des Chips, d.h. von den Anschlußflächen, möglicherweise uneinheitlich angeordnet sein. Insbesondere bei Chips mit bipolaren ICs sind Bondanschlußflächen oft uneinheitlich angeordnet, aufgrund der Natur der Schaltungen. Sind die Bondanschlußflächen uneinheitlich auf dem Chip angeordnet, so ist es möglich, daß ein nicht belegter Platz und ungenützte Anschlüsse 8 entstehen, wie in Fig. 6 gezeigt ist.
  • Wie oben beschrieben, ist es bei den gebräuchlichen Gehäusen schwierig, Chips mit vielen Pins und unregelmäßig angeordneten Bondanschlußflächen wirksam anzuordnen. Demnach kann sich die Größe der Gehäuse erhöhen.
  • In JP-A-59 198 748 ist eine Vorrichtung mit einem Anschlußrahmen beschrieben, der Inseln aufweist, die parallel zu einer entsprechenden Seite des Rahmens liegen.
  • In JP-A-60 137 049 ist eine Vorrichtung mit einer einzigen Insel beschrieben, die so geneigt ist, daß eine Deformation oder ein Bruch der Anschlußdrähte vermieden wird.
  • Demnach besteht eine Aufgabe der vorliegenden Erfindung in der Schaffung eines Anschlußrahmens, der sich für ein Gehäuse vom Mehrfachpintyp eignet.
  • Eine weitere Aufgabe der Erfindung besteht in der Schaffung eines Anschlußrahmens, bei dem nicht benützte Anschlüsse gebogen sind.
  • Eine weitere zusätzliche Aufgabe der Erfindung besteht in der Schaffung eines Anschlußrahmens mit Anschlüssen, die reduzierte Anschlußabschnitte aufweisen, selbst bei unregelmäßig auf einem Chip angeordneten Anschlußflächen.
  • Eine weiter zusätzliche Aufgabe der Erfindung besteht in der Schaffung eines Anschlußrahmens, der sich für die Herabsetzung der Größe eines Gehäuse eignet.
  • Gemäß der Erfindung wird eine mit Harz eingeformte Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 geschaffen.
  • Ein vollständigeres Verständnis der Erfindung ergibt sich aus der nachfolgenden detaillierten Beschreibung in Zusammenhang mit der beiliegenden Zeichnung, wobei die neuen und unterscheidenden Merkmale der Erfindung in der vorliegenden Anmeldung beigefügten Ansprüchen beschrieben sind. Die Erfindung selbst kann jedoch zusammen mit weiteren Aufgaben und Vorteilen hiervon am besten unter Bezug auf die nachfolgende Beschreibung und die beiliegende Zeichnung verstanden werden; es zeigen:
  • Fig. 1A eine Draufsicht für die schematische Darstellung einer Halbleitervorrichtung vom Multichiptyp;
  • Fig. 1B eine schematische Querschnittsansicht entlang der in Fig. 1A gezeigten Linie A-A;
  • Fig. 2A eine Draufsicht zum schematischen Darstellen eines zweiten in einem Gehäuse aufgenommenen Anschlußrahmens;
  • Fig. 2B eine Draufsicht zum schematischen Darstellen eines dritten in einem Gehäuse aufgenommen Anschlußrahmens;
  • Fig. 2C eine Drausicht zum schematischen Darstellen eines vierten in einem Gehäuse aufgenommenen Anschlußrahmens;
  • Fig. 3 eine Draufsicht zum Darstellen eines Chips, der bei der vorliegenden Erfindung benützt werden kann;
  • Fig. 4 eine Draufsicht zum Darstellen eines gebräuchlichen Anschlußrahmens;
  • Fig. 5 eine Draufsicht zum Darstellen eines in einem gebräuchlichen Gehäuse aufgenommenen Anschlußrahmens;
  • Fig. 6 eine Draufsicht zum Darstellen eines in einem gebräuchlichen Gehäuse aufgenommenen Anschlußrahmens.
  • Die vorliegende Erfindung wird nun unter Bezug auf die beiliegende Zeichnung erläutert.
  • Die Fig. 1A und 1B zeigen eine Halbleitervorrichtung vom Multichiptyp. Die Halbleitervorrichtung ist in Harz eingegossen, zum Bilden eines Gehäuses 6, das anhand einer strichpunktierten Linie gezeigt ist. Das Gehäuse 6 enthält einen Anschlußrahmen 1, der zwei rechteckförmige Inselhalterungen 2 aufweist, sowie Inselhalterungen 3 zum Halten der Inseln 2 und Innenanschlüsse 5, wobei rechteckförmige Halbleiterchips 7 auf den Inseln 2 befestigt sind und Bonddrähte 11 zum elektrischen Verbinden der (nicht gezeigten) Bondanschlußflächen der Chips mit den Innenanschlüssen 5. Wie in Fig. 1A gezeigt ist, ist jede Insel 2 so angeordnet, daß sie nicht parallel zu der entsprechenden Seite des Anschlußrahmens 1 oder dem Gehäuse 6 liegt. Der Winkel zwischen einer Seite der Insel 2 und der entsprechenden Seite des Anschlußrahmens 1 oder dem Gehäuse 6 beträgt 18º. Das heißt, der Winkel zwischen der Längsachse des Anschlußrahmens 1 oder Gehäuses 6 und der Mittenachse jeder Insel beträgt 18º. Jedoch kann der Winkel in dem Bereich von 0º bis 45º (0º nicht eingeschlossen) eingestellt werden.
  • Selbstverständlich müssen dann, wenn der Chip 7 auf der Insel 2 befestigt ist, deren gegenüberliegende Seiten parallel zueinander angeordnet sein.
  • Zudem erfolgt die Herstellung des Anschlußrahmens, der Einbau der Chips und der Vorgang zum Einformen mit Harz in derselben Weise wie beim Stand der Technik.
  • Unter Bezug auf die Fig. 2A wird nun eine zweite Vorrichtung beschrieben.
  • Ein Anschlußrahmen enthält zwei quadratische Inseln 2 und der Winkel zwischen einer Seite jeder Insel 2 und der entsprechenden Seite des Anschlußrahmens oder des Gehäuses 6 beträgt 45º. Die beiden Inseln 2 sind mit einer Inselhalterung 3 an ihren Eckpunkten verbunden.
  • Da bei der zweiten Vorrichtung die gegenüberliegenden Seiten der beiden Inseln angeschrägt sind, wird der Raum zwischen den Inseln 2 erhöht, damit sich die durch die Leiter belegte Fläche erhöht. Zusätzlich ist es nicht erforderlich, die Breite der jeweiligen Leiter extrem zu reduzieren, und gebogene Abschnitte bei den Leitern werden vermieden. Demnach kann eine Beschädigung der Leiter auf der eines Stoßes während des Transports des Chips nach dem Beenden der Bondverdrahtung und eine Deformation derselben während des Einformens mit Harz wirksam vermieden werden.
  • Eine dritte Vorrichtung wird nun unter Bezug auf die Fig. 2B beschrieben.
  • Ein Anschlußrahmen enthält drei rechteckigen Inseln 2, die entlang seiner Längsachse angeordnet sind. Der Winkel zwischen einer Seite jeder Insel 2 und der entsprechenden Seite des Anschlußrahmens oder des Gehäuses 6 wird auf einen vorbestimmten Wert eingestellt. Die drei Inseln sind miteinander durch eine Inselhalterung 3 an ihren Seitenabschnitten gekoppelt. Bei der dritten Vorrichtung werden rechteckförmige Chips als Halbleiterchips benützt. Werden die Chips auf den Inseln 2 befestigt, so müssen die einander gegenüberliegenden Seiten wechselseitig parallel angeordnet werden, in derselben Weise wie oben beschrieben.
  • Eine vierte Vorrichtung der Erfindung wird nun unter Bezug auf die Fig. 2C beschrieben.
  • Ein Anschlußrahmen enthält eine entlang seiner Längsachse angeordnete quadratische Insel 2, sowie zwei entlang einer weiteren Längsachse von diesen angeordnete quadratische Inseln 2. Der Winkel zwischen einer Seite jeder Insel 2 und der entsprechenden Seite des Anschlußrahmens oder des Gehäuses 6 wird auf einen vorbestimmten Wert eingestellt. Die drei Inseln 2 sind miteinander über eine Inselhalterung an ihren Seitenabschnitten gekoppelt.
  • Für die zweite bis vierte Vorrichtung sind lediglich die Anordnungen der Inseln 2 gezeigt, und die Innenanschlüsse sind vernachlässigt.
  • Normalerweise sind die Bondanschlußflächen regulär auf einem Chip angeordnet, und es besteht kein Erfordernis, die Entfernung zwischen den Bondanschlußflächen zu betrachten. Jedoch sind, wie beispielsweise in Fig. 3 gezeigt ist, bei einem Bipolar-IC Bondanschlußflächen 10 oft unregelmäßig entlang eines Randabschnitts eines chips 7 angeordnet. In diesem Fall wird der Anordnungswinkel der Inseln gemäß der Erfindung anhand der folgenden Entwurfstechnik bestimmt.
  • Zunächst wird der erste Chip 7 betrachtet. Die Bondanschlußflächen 10 auf dem Chip 7 werden als Punkte betrachtet. Vektoren 9 werden betrachtet, die die Distanz zwischen dem Mittelpunkt des Chips 7 und den Anschlußflächen 10 sowie die Richtungen von dem Zentrum des Chips 7 zu den Anschlußflächen 10 darstellen. Der Summenvektor aller Vektoren 9 wird erhalten. Im Hinblick auf einen zweiten Chip werden entsprechende Vektoren, die sich von dem Zentrum des Chips zu den Bondanschlußflächen erstrecken, betrachtet, und der Summenvektor der Vektoren wird erhalten. Zwei Inseln werden derart angeordnet, daß die beiden Summenvektoren entlang einer Längsachse des Anschlußrahmens angeordnet sind, und wechselseitig in entgegengesetzte Richtungen so ausgerichtet sind, daß sie sich von dem Zentrum des Anschlußrahmens zur Außenseite hin erstrecken. Beide Inseln werden mit einer Neigung entsprechend der Anordnung der Bondpads auf den Chips angeordnet. Die Neigung kann sich für beide Inseln unterscheiden. Durch das Anordnen der Inseln entsprechend diesem Entwurfsverfahren kann die Anzahl und die Menge der gebogenen Abschnitte der Leiter reduziert werden, und der Abstand zwischen den Inseln kann erhöht werden. Selbstverständlich kann dieses Entwurfsverfahren auf die Anschlußrahmen der obigen Vorrichtungen angewendet werden, falls dies erforderlich ist.
  • Wie oben beschrieben, können dann, wenn die Inseln so vorgesehen sind, daß Chips im Hinblick auf den Anschlußrahmen schräg angeordnet sind, Zwischenleiter zwischen den Chips reduziert werden und die Anzahl gebogener Abschnitte der Leiter kann herabgesetzt werden. Zusätzlich ist dann, wenn sich die Anzahl der Leiter der Chips erhöht, eine Zunahme der Größe des Gehäuses oder eine extreme Verringerung der Breite jedes Leiters nicht erforderlich. Demnach wird eine Halbleitervorrichtung mit verbesserter Herstellung und Zuverlässigkeit geschaffen.
  • Ferner kann selbst dann, wenn die Bondanschlußflächen irregulär auf den Chips angeordnet sind, die Distanz zwischen den Chips kleingehalten werden, und die Größe der Gehäuse läßt sich reduzieren.
  • Die Bezugszeichen in den Ansprüchen dienen einem besseren Verständnis und grenzen den Schutzbereich nicht ein.

Claims (3)

1. In Harz eingeformte Halbleitervorrichtung (6) enthaltend:
ein rechteckiges Anschlußrahmenelement (1) mit einer Längsachse, wobei
das rechteckförmige Anschlußrahmenelement (1) mehrere Leiter (5) enthält und ferner eine erste und eine zweite rechteckförmige oder quadratische Insel (2) enthält, die an deren Mittenabschnitt angeordnet sind und entlang der Längsachse des rechteckigen Anschlußrahmenelements verteilt sind;
einen ersten und zweiten Halbleiterchip (7), jeweils mit Bondanschlußflächen (10), die irregulär am Außenabschnitt angeordnet sind und jeweils an der ersten und zweiten Insel (2) derart befestigt sind, daß jede der vier Seiten der Chips (7) parallel zu der entgegengesetzten Seite der ersten und zweiten Insel (2) angeordnet ist; wodurch
sich jeweils ein erster und zweiter Summenvektor durch die Summe der Vektoren ergibt, die sich von dem Zentrum des ersten und zweiten Chip zu den jeweiligen Bondanschlußflächen erstrecken und die erste und zweite Insel (2) im Hinblick auf den Anschlußrahmen so geneigt sind, daß der erste und zweite Summenvektor entlang der Längsachse des Anschlußrahmens verteilt sind und sich in entgegengesetzten Richtungen von dem Zentrum des Anschlußrahmens weg erstrecken.
2. In Harz eingeformte Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Insel dieselbe Neigung im Hinblick auf die Längsachse aufweist wie die zweite Insel.
3. In Harz eingeschmolzene Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich die Neigungen der ersten und zweiten Insel (2) im Hinblick auf die Längsachse voneinander unterscheiden.
DE69119938T 1990-03-06 1991-03-05 Mit mindestens zwei Trägerteilen versehener Leiterrahmen und Anwendung zu einer im Harz eingebetteten Halbleiter-Einrichtung Expired - Fee Related DE69119938T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2052815A JPH0793400B2 (ja) 1990-03-06 1990-03-06 半導体装置

Publications (2)

Publication Number Publication Date
DE69119938D1 DE69119938D1 (de) 1996-07-11
DE69119938T2 true DE69119938T2 (de) 1996-11-28

Family

ID=12925344

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69119938T Expired - Fee Related DE69119938T2 (de) 1990-03-06 1991-03-05 Mit mindestens zwei Trägerteilen versehener Leiterrahmen und Anwendung zu einer im Harz eingebetteten Halbleiter-Einrichtung

Country Status (5)

Country Link
US (1) US5126823A (de)
EP (1) EP0445726B1 (de)
JP (1) JPH0793400B2 (de)
KR (1) KR950006433B1 (de)
DE (1) DE69119938T2 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2598192B2 (ja) * 1991-12-06 1997-04-09 株式会社東芝 半導体製造装置
JPH05206365A (ja) * 1992-01-30 1993-08-13 Fuji Electric Co Ltd 半導体装置およびその組立用リードフレーム
JP3138539B2 (ja) * 1992-06-30 2001-02-26 三菱電機株式会社 半導体装置及びcob基板
CH686325A5 (de) * 1992-11-27 1996-02-29 Esec Sempac Sa Elektronikmodul und Chip-Karte.
JP2732767B2 (ja) * 1992-12-22 1998-03-30 株式会社東芝 樹脂封止型半導体装置
US5296743A (en) * 1993-05-07 1994-03-22 National Semiconductor Corporation Plastic encapsulated integrated circuit package and method of manufacturing the same
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JP3020191B2 (ja) * 1993-11-18 2000-03-15 株式会社新川 ボンデイング座標のティーチング方法及びティーチング手段
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100603932B1 (ko) * 2005-01-31 2006-07-24 삼성전자주식회사 칩-온-보오드 기판을 갖는 반도체 장치
JP4744320B2 (ja) 2005-04-04 2011-08-10 パナソニック株式会社 リードフレーム
KR100715287B1 (ko) * 2006-04-26 2007-05-08 삼성전자주식회사 반도체 메모리 모듈
JP6371582B2 (ja) * 2014-05-15 2018-08-08 ローム株式会社 パッケージ
US10957631B2 (en) * 2018-12-12 2021-03-23 Texas Instruments Incorporated Angled die pad of a leadframe for a molded integrated circuit package
CN110265379B (zh) * 2019-06-26 2024-07-16 富满微电子集团股份有限公司 基岛斜置的ic引线支架及封装ic
CN110246824B (zh) * 2019-06-26 2024-06-18 富满微电子集团股份有限公司 基岛斜置的双基岛ic引线支架及封装ic
JP7192688B2 (ja) 2019-07-16 2022-12-20 Tdk株式会社 電子部品パッケージ
CN110600450A (zh) * 2019-10-25 2019-12-20 山东晶导微电子股份有限公司 用于布置芯片的引线框架、封装体以及电源模块

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010967A (de) * 1973-05-28 1975-02-04
JPS5029163A (de) * 1973-07-17 1975-03-25
US4282544A (en) * 1977-12-12 1981-08-04 Motorola Inc. Encapsulated hybrid circuit assembly
JPS6160846A (ja) * 1984-08-31 1986-03-28 Tamagawa Kikai Kinzoku Kk 半導体装置用銅合金リ−ド材
US4977441A (en) * 1985-12-25 1990-12-11 Hitachi, Ltd. Semiconductor device and tape carrier
US4794431A (en) * 1986-04-21 1988-12-27 International Rectifier Corporation Package for photoactivated semiconductor device
JP2569717B2 (ja) * 1987-06-05 1997-01-08 日本電装株式会社 樹脂封止型半導体装置およびその製造方法
JPH0828455B2 (ja) * 1988-02-24 1996-03-21 富士通株式会社 リードフレーム及びそれを用いた電子部品の製造方法

Also Published As

Publication number Publication date
DE69119938D1 (de) 1996-07-11
EP0445726A1 (de) 1991-09-11
EP0445726B1 (de) 1996-06-05
KR950006433B1 (ko) 1995-06-15
US5126823A (en) 1992-06-30
JPH03256353A (ja) 1991-11-15
JPH0793400B2 (ja) 1995-10-09

Similar Documents

Publication Publication Date Title
DE69119938T2 (de) Mit mindestens zwei Trägerteilen versehener Leiterrahmen und Anwendung zu einer im Harz eingebetteten Halbleiter-Einrichtung
DE69128140T2 (de) Halbleiteranordnung mit einer Schaltungsplatte zum Zusammenschalten und Verfahren zur Herstellung
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE69332191T2 (de) Halbleiteranordnung mit Überchipanschlüssen
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE69522600T2 (de) Halbleiteranordnung und Herstellungsverfahren für diese Halbleiteranordnung
DE69315451T2 (de) Chipträgerpackung für gedruckte Schaltungsplatte, wobei der Chip teilweise eingekapselt ist, und deren Herstellung
DE102008061068B4 (de) Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements
DE69127587T2 (de) In Kunststoff eingeformte Halbleiteranordnung
DE3787671T2 (de) Halbleiterpackung mit Eingang/Ausgang-Verbindungen hoher Dichte.
DE69411535T2 (de) Bandtest von kontaktmatrix-verbundenen chips
DE69129619T2 (de) Halbleitervorrichtung mit einer vielzahl von anschlussstiften
DE69223906T2 (de) Verfahren zur Herstellung invertierter IC's und IC-Moduln mit einem solcher IC's
DE68905475T2 (de) Halbleiter-speichermodul hoeher dichte.
DE3885268T2 (de) Verdrahtungsleiter für Halbleiteranordnung.
DE10147955A1 (de) Halbleitervorrichtung
DE19514375A1 (de) Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.
DE69119946T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Lotanschlussdrähten aus unterschiedlichen Materialien
DE69313062T2 (de) Chip-Direktmontage
DE4239598A1 (de)
DE10238781A1 (de) Halbleitervorrichtung
DE2451211A1 (de) Dichte packung fuer integrierte schaltungen
DE69419881T2 (de) Verpackte Halbeiteranordnung und deren Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee