DE69033156T2

DE69033156T2 - Bildschirmanzeige an einem Fernsehempfänger

Info

Publication number: DE69033156T2
Application number: DE69033156T
Authority: DE
Inventors: Tak Ming Kwan; Gerald K. Lunn; Hing Yip Tong
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1989-04-24
Filing date: 1990-03-23
Publication date: 2000-01-27
Anticipated expiration: 2010-03-24
Also published as: EP0883292B1; EP0408834B1; DE69033156D1; DE69034097T2; JPH03174882A; EP0883292A3; JP3275023B2; KR900017387A; EP0408834A1; KR0131586B1; US4953027A; SG67899A1; DE69034097D1; EP0883292A2

Description

Bildschirmanzeige an einem Fernsehempfänger

Die vorliegender Erfindung betrifft eine Bildschirmanzeige (on screen display = OSD) für einen Fernsehempfänger, der einen Mikroprozessor (MPU) enthält, und betrifft insbesondere ein Multistandard-OSD, welches Zeichenglättung enthält, und ein Verfahren zur Zeichenglättung.

Hintergrund der Erfindung

In Fernsehempfängern nach dem Stand der Technik wird ein MPU verwendet, um alle Funktionen zu steuern, z. B. Farbe, Synchronisation usw. Ein zusätzlicher Schaltkreis, welcher die gesamte OSD-Schaltung enthält, ist an den MPU gekoppelt und stellt alle Bildschirmanzeigen bereit. Jeder OSD-Schaltkreis nach dem Stand der Technik ist entworfen, um mit einem speziellen Fernsehempfänger zu arbeiten, d. h. er arbeitet mit einem spezifischen Standard. Typische Weltstandards in der Fernsehindustrie sind NTSC, PAL und SECAM. Weiterhin existieren viele Variationen von jedem dieser Standards, hier auch als Multibildauflösungen bezeichnet, wobei diese Multibildauflösungen enthalten: verbesserte TV-Bildauflösung (IDTV); erweiterte TV-Bildauflösung (EDTV); hohe TV-Bildauflösung (HDTV); sowie Zeilensprungabtastung und fortlaufende Abtastung.
Da jeder Schaltkreis nur mit einem Standard arbeitet, sind die Frequenzen in dem Schaltkreis konstant und es ist relativ einfach, Merkmale wie beispielsweise Zeichenglättung bereitzustellen. Jedoch ist gerade bei konstanten Frequenzen ein großer Betrag an Speicherplatz erforderlich, um geglättete Zeichen zu speichern.
Die UK-Patentanmeldung Nr. GB-A-1486772 offenbart ein Fernsehsystem, welches einen Mikroprozessor, eine Steuerlogik und Zeichenglättungsmittel enthält, die optional eine bildliche Anzeige von Zeicheninformationen zusätzlich zu dem normalen Bild bereitstellen können.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, eine neue und verbesserte Zelchenglättungsschaltung und ein Verfahren dafür bereitzustellen.
Gemäß der vorliegenden Erfindung wird eine Bildschirmanzeigeschaltung zur Erzeugung einer Anzeige in einem Fernsehempfänger bereitgestellt, wie sie in Anspruch 1 der beigefügten Ansprüche angegeben ist.
Ein Verfahren zur Zeichenglättung in einer Anzeige für einen Fernsehempfänger, der eine Bildschirmanzeigeschaltung enthält, ist in Anspruch 4 beansprucht.

Kurzbeschreibung der Zeichnungen

Die Erfindung wird unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Teile in allen Figuren kennzeichnen. Es zeigen:
Fig. 1 ein Block-/Schaltbild eines Fernsehempfängers, der die vorliegende Erfindung verkörpert;
Fig. 2 ein detaillierteres Blockdiagramm/Flußbild des in Fig. 1 gezeigten, verbesserten Mikroprozessors;
Fig. 3 ein detaillierteres Blockdiagramm/Flußbild der OSD- Schaltung aus Fig. 2;
Fig. 4 ein Schaltbild des MPU-Schnittstellenbereichs aus Fig. 3;
Fig. 5 ein Schaltbild eines Halbpunkttaktgenerators, der in dem Vertikalzähler von Fig. 3 ausgebildet ist;
Figurn 6 und 7 Schaltbilder der Halbpunktschiebelogik und des Schieberegisterabschnitts aus Fig. 3;
Fig. 8A bis 8E die Art der Zeichenglättungen;
Fig. 9 ein Schaltbild einer Kantenverstärkungsschaltung, die die vorliegende Erfindung verkörpert; und
Fig. 10 die Kantenverbesserungsaktion der Schaltung aus Fig. 9.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Speziell in Bezug auf Fig. 1 ist ein Multistandard-Fernsehempfänger dargestellt, der die vorliegende Erfindung verkörpert. In dieser Beschreibung bezieht sich der Begriff "Multistandard" auf die verschiedenen Weltstandardfernsehsysteme (z. B. NTSC, PAL, SECAN usw.) sowie auf ein beliebiges oder alle der verschiedenen Multibildauflösungssysteme (z. B. IDTV, EDTV, HDTV, Zeilensprungabtastung, fortlaufende Abtastung usw.). Es ist natürlich im TV-Gebiet gut bekannt, daß Bilder oder Bildanzeigen durch Erzeugen einer Vielzahl von Teilbildern pro Sekunde aufgebaut werden, wobei jedes Teilbild durch Vertikalimpulse (Vertikalfrequenz) definiert ist, die eine feste Anzahl von Horizontalablenkungen (Horizontalfrequenz) dazwischen haben. Eine Bildschirmanzeige ist aus Punkten zusammengesetzt, die in horizontalen Linien und vertikalen Spalten positioniert sind. Jeder Punkt in jedem Pixel hat eine spezifische Adresse und ist in einer der horizontalen Linien und vertikalen Spalten positioniert, und jedes Pixel ist durch vertikale Spalten und horizontale Zeilen adressiert. Die Adressen werden verwendet, um die gewünschte Anzeige zu erzeugen. Während die oben genannte Nomenklatur in dieser Beschreibung benutzt wird, sollte verständlich sein, daß dies nur zur Nützlichkeit der Beschreibung dient und es nicht beabsichtigt ist, die Erfindung in irgendeiner Weise zu beschränken.
Der Fernsehempfänger enthält eine Antenne 10, einen Tuner 11 (Kanalwähler), ein Zwischenfrequenzfilter 12 (IF strip), einen Farbdecoder 13, eine Bildröhre 14 (CRT) und einen MPU 15 (Mikroprozessor). Es ist im Stand der Technik gut bekannt, daß der MPU 15 den Kanal (oder die Arbeitsfrequenz), die Farbe des Bildes und alle anderen steuerbaren Merkmale, wie beispielsweise die Helligkeit, die Lautstärke usw. steuert. Eine Fernsteuereinheit 16 kommuniziert mit dem MPU 15 zur Fernsteuerung von vielen steuerbaren Merkmalen. In Fig. 1 sind nur die Basiskomponenten dargestellt und viele bekannte periphere Komponenten wurden zur Vereinfachung weggelassen.
Fig. 2 stellt ein detaillierteres Blockdiagramm des MPU 15 mit den verschiedenen Komponenten dar, welche in dieser speziellen Ausführungsform alle in einem einzigen Schaltkreis ausgebildet sind. Fig. 2 stellt auch Eingänge und Ausgänge des MPU 15 dar, von denen viele hier nicht im Detail beschrieben werden, da sie dem Fachmann gut bekannt sind. Die Hauptkomponenten, die hier erläutert werden sollen, sind eine CPU 17 und spezifische Schaltungen in der Multistandard-Bildschirmanzeige (OSD) -Schaltung 20.
Ein detaillierteres Blockdiagramm der Multistandard-OSD- Schaltung 20 ist in Fig. 3 dargestellt. Zwei parallele Patentanmeldungen, nämlich "TV-Empfänger mit einem Multistandard-OSD" (Europäische Patentanmeldung EP-A-0 393 352) und "Multistandard-OSD in einem TV-Empfänger mit Anzeigenpositionierung" (Europäische Patentanmeldung EP-A-0 406 524), die mit demselben Datum wie die vorliegende Anmeldung und für denselben Anmelder eingereicht wurden, beschreiben die Arbeitsweise der OSD-Schaltung 20 detaillierter. Die Schaltung 20 enthält einen Phasenregelkreis (PLL) 21, eine System- /Modusbestimmungsschaltung 22, Horizontal- und Vertikalzähler 24 bzw. 25, Horizontal- und Vertikalpositionsverzögerungsschaltungen 26 bzw. 27, Nur-Lese-Speicher (ROMs) 28 für 64 Zeichen, eine MPU-Schnittstelle 30, Halbpunktschiebelogikschaltungen 32, Austastschaltungen 33, 16-Bit Schieberegister 34, Zeichen- und Fensterfarbcodierer 35 und einen Fenstergenarator 36. Der PLL 21 wird verwendet, um die OSD-Schaltung 20 mit jedem empfangenen Standardfernsehsignal zu synchronisieren. In der vorliegenden Ausführungsform wird die Forderflanke des horizontalen Rücklaufimpulsabschnitts eines empfangenen Fernsehsignals benutzt, um den PLL 21 mit dem empfangenen Fernsehsignal zu synchronisieren. Der horizontale Rücklaufimpuls wird auch an die System-/Modusbestimmungs schaltug 22 geliefert. Haupttaktsignale und horizontale Frequenzsignale von dem PLL 21, werden an den Horizontalzähler 24 geliefert. Ein drittes Signal, welches mit den horizontalen Rücklaufimpulsen synchronisiert ist, wird von dem PLL 21 an den Vertikalzähler 25 und die MPU-Schnittstelle 30 angelegt. Die System-/Modusbestimmungsschaltung 22 liefert Markierungszeichen (z. B. Modusmarkierungszeichen) an den PLL 21, die Horizontal- und Vertikalzähler 24 und 25 und die MPU- Schnittstelle 30. Der Horizontalzähler 24 liefert Punkt- und Vertikalspaltenadressen an die horizontale Positionsverzögerungsschaltung 26, die MPU-Schnittstelle 30 und andere Bereiche der Schaltung, die hier nicht gezeigt sind. Der Vertikalzähler 25 liefert Horizontallinien- und Horizontalzeilenadressen zu den Zeichen-ROMs 28 und der MPU-Schnittstelle 30. Die vertikale Positionsverzögerungsschaltung 27 empfängt vertikale Rücklaufimpulse von dem Standardfernsehsignal und liefert ein verzögertes vertikales Rücklaufsignal zu der System-/Modusbestimmungsschaltung 22 und zu dem Vertikalzähler 25.
In der vorliegenden Ausführungsform wird zu Zwecken der Erläuterung angenommen, daß jedes Zeichen von einer 7 · 9 Punktmatrix gebildet ist. Weiterhin wird jeder Punkt von zwei horizontalen Impulsen in zwei benachbarten horizontalen Abtastungen gebildet. Die horizontalen Impulse definieren gemeinsam mit denselben zwei Positionen in allen folgenden horizontalen Abtastungen eine vertikale Spalte und die zwei horizontalen Abtastungen definieren eine horizontale Linie. Deshalb sind die Punkte in horizontalen Linien und vertikalen Spalten angeordnet, und jeder Punkt in einem Bild kann entsprechend adressiert werden. Zwei benachbarte horizontale Impulse in einer einzigen Abtastung sind ein Halbpunkt (in einer Punktlinie in der horizontalen Richtung) und zwei horizontale Impulse, die vertikal in verschiedenen horizontalen Abtastungen (einer horizontalen Linie) benachbart sind, sind ein Halbpunkt (in einer Linie in der vertikalen Richtung).
In Fig. 3 ist einer der ROMs 28 für 64 Zeichen durch eine Zeichenadresse von der MPU-Schnittstelle 30 ausgewählt und die in jedem ROM 28 gespeicherten Daten werden durch Halbpunktlinienadressen adressiert, die von dem Vertikalzähler 25 erzeugt werden. Die Daten Von dem ausgewählten Zeichen-ROM 28 werden zu der Halbpunktschiebelogik 32 geliefert, gemeinsam mit einem Rücksetzimpuls von der Austastungsschaltung 33, einem verzögerten vertikalen Rücklaufimpuls von der Schaltung 27, Punktadressbits 2 und 3 (DC2/3) vom Horizontalzähler 24, dem ersten Bit in der Linienadresse (L0) vom Vertikalzähler 25, und Zeichenaustastbits für Taktzwecke. Die Datenausgangssignale von der Logikschaltung 32 werden zu dem 16-Bit-Schieberegister 34 geliefert, gemeinsam mit einem Speichertaktsignal, einem seriellen Schiebesignal und einem Schiebetaktsignal. Der Ausgang des Schieberegisters 34 ist ein Helligkeitssignal, welches an den Kodierer 35 angelegt wird, gemeinsam mit einem Fenstersignal vom Fenstergenerator 36, ersten und zweiten Farbwahlsignalen und einem Ausgangsgültigkeitssignal. Der Codierer 35 liefert Ausgangssignale zu den Rot-, Grün- und Blau-Farbverstärkern, ein invertiertes schnelles Austastsignal und Halbtonfarbsignale zum Farbdecoder 13 (siehe Fig. 1). Diese Funktionen werden in Bezug auf die verbleibenden Figuren detaillierter beschrieben.
Unter besonderer Bezugnahme auf Fig. 4 ist die MPU-Schnittstelle 30 schematisch dargestellt. Die Schnittstelle 30 enthält hauptsächlich eine Reihe von fünfundzwanzig Puffer- RAMs 39A bis 39Y, eine Reihe von fünfundzwanzig Speicher-RAMs 40A bis 40Y, die zum Empfang von Daten von den Puffer-RAMs gekoppelt sind, einen Eingangsdatenadressdecoder 42, der zum Empfang von Adressinformationen von der CPU 17 gekoppelt ist, und einen Ausgangsdatenadressdecoder 43, der zum Empfang von Linien-, Spalten- und Zeilenadressinformationen von den Horizontal- und Vertikalzählern 24 und 25 gekoppelt ist. Da die Decoder 42 und 43 nicht Teil dieser Erfindung sind und deren Funktion selbsterklärend ist, wird eine detaillierte Erläuterung dieser Schaltungen nicht gegeben.
In dieser spezifischen Ausführungsform der vorliegenden Erfindung ist die Anzeige geeignet, achtzehn Zeichen horizontal über den Bildschirm und zehn Zeichen vertikal entlang des Bildschirms zu erzeugen. Jedes Zeichen ist in einem Block ausgebildet, welcher zum Zwecke der Erläuterung sieben Punkte breit und neun Punkte hoch sein soll. In der gegenwärtigen Praxis enthalten die Blöcke zusätzliche Punkte zur Beabstandung von benachbarten Blöcken und es existieren einige kleinere Variationen in der Breite und Länge für verschiedene Fernsehstandards. Diese Unterschiede werden durch Markierungskennzeichen und vertikale und horizontale Rücklaufsignale untergebracht, die an den Datenbus angelegt werden, wie dies in den Fig. 4A und 4B dargestellt ist. Die Schnittstelle 30 arbeitet durch den Empfang einer horizontalen Linie von Daten in die Puffer-RAMs 39 von den mit der CPU 17 verbundenen Registern, und dann durch das Schieben der nächsten horizontalen Linie von Daten in die Puffer-RAMs 39, wenn die erste horizontale Linie von Daten aus den Puffer-RAMs 39 herausgeschoben wurde, in die Speicher-RAMs 40. Die Daten werden aus den Speicher-RAMs 40 zu der nachfolgenden Verarbeitungsschaltung geschoben, wenn die nächste horizontale Linie von Daten von den Puffer-RAMs 39 in die Speicher-RAMs 40 geschoben wird. In dieser Ausführungsform ist eine Einzei len-Speicherplanarchitektur angewendet, anstelle der RAM für Vollbildanzeige, die normalerweise verwendet werden, um den Anzeige-RAM zu minimieren und die Funktionen und Möglichkeiten des MPU in größerem Maße zu nutzen.
Die ersten achtzehn Puffer-RAMs 39A bis 39R (zur Vereinfachung sind nur drei dargestellt) werden verwendet, um die Adreßdaten zu empfangen, um ggf. solche von den 64 Zeichen, die in den ROMs 28 für 64 Zeichen gespeichert sind, in jedem der achtzehn betriebenen Pixel anzuzeigen. Die verbleibenden sieben Puffer-RAMs 39F bis 39Y empfangen Daten für verschiedene andere Funktionen, Fensteradresse, Farbe des Fensters, Höhe und Breite der Zeichen, Gültigkeits- und Taktsignale usw. In jedem der ersten achtzehn RAMs 39A/40A bis 39R/40R sind die ersten sechs Bits für eine ASCII-Code-Adresse für einen ausgewählten der Zeichen-ROMs 28 vorgesehen, und die verbleibenden zwei Bits des Speicherplatzes sind für Daten, die eine von vier ausgewählten Farben für das ausgewählte Zeichen identifizieren. Weiterhin können die Höhe und/oder die Breite jedes Zeichens verdoppelt werden, wenn dies gewünscht ist, und diese Signale sind in dieser Offenbarung gemeint.
Unter besonderer Bezugnahme auf Fig. 5 ist ein Halbpunktadressgenerator schematisch gezeigt. Der Vertikalrichtungszähler 25 liefert Linienadresssignale, L0 bis L4, in Reaktion auf ein Höhensignal, ein Signal von PLL 21, welches mit dem horizontalen Rücklaufimpuls eines empfangenen TV-Signals synchronisiert ist, und ein invertiertes, verzögertes vertikales Rücklaufsignal. Die Linienadresssignale L1 bis L4 werden an die Eingänge von vier Exklusiv-Oder-Gattern 45, 46, 47 bzw. 48 angelegt, gemeinsam mit einem Bit einer Punktadresse (DC2) und anderen erzeugten Taktsignalen, um Halb punktadresssignale L0' bis L3' zu erzeugen. Die Halbpunktadressen stehen zu den Linienadressen wie folgt in Beziehung:
DC2 = 0 L3', L2', L1', L0', = L4, L3, L2, L1
DC2 = 1 L3', L2', L1', L0', = L4, L3, L2, L1 + 1
Es sollte hier angemerkt werden, daß wenn ein Pixel definiert wurde, welches neun horizontale Linien hat, die Halbpunktadressen eigentlich horizontale Abtastungen (zwei horizontale Abtastungen pro Horizontallinie) identifizieren, wodurch achtzehn Vertikaladressen für jedes Pixel erzeugt werden. Die Halbpunktadressen werden an die ROMs 28 für 64 Zeichen angelegt, um die Daten in jeder horizontalen Abtastung zu adressieren, besser als in jeder horizontalen Linie. Die adressierten Daten in den ROMs 28 werden an die Halbpunktschiebelogik 32 angelegt, welche in Verbindung mit den Fig. 6, 7 und 8 erläutert werden wird.
Unter Bezugnahme auf die Fig. 6 wird ein spezieller von den ROMs 28 für 64 Zeichen, der durch die Adresse CA0-5 ausgewählt ist, dargestellt, nachfolgend mit 28 bezeichnet. Die Daten im ROM 28 werden von Halbpunktadressen L0'-L3' adressiert und an die Dateneingänge eines Datentaktgenerators geliefert, der sechs Schieberegister 50 bis 55 enthält. Die Schieberegister 50-55 werden von einem Austastimpuls von der Austastschaltung 33 zurückgesetzt, welches einfach ein Taktsignal ist und konsequenterweise nicht weiter erläutert wird. Die Daten werden in die Schieberegister 50-55 zu unterschiedlichen Zeitpunkten eingetaktet, um eine Art des Zeitmultiplexens bereitzustellen, um es Daten von verschiedenen horizontalen Abtastadressen zu gestatten, in einer einzigen horizontalen Abtastung kombiniert zu werden. Die Schieberegister 50 und 53 werden von dem Punktadressenbit DC2 getaktet, die Schieberegister 52 und 55 werden von dem Punktadressenbit DC3 getaktet, und die Schieberegister 51 und 54 werden von einem Signal von einer Logikschaltung 57 getaktet, welche sowohl die Adreßbits DC2 und DC3 und das höchstwertige Bit (L0) in der horizontalen Linienadresse empfängt. Die an den Ausgangsanschlüssen der Schieberegister 50-55 verfügbaren Daten erscheinen in jeder horizontalen Abtastung in der folgenden Reihenfolge:
Die Schieberegister 50-55 liefern Datenausgangssignale 0-7 (welche die sieben vertikalen Spalten in jedem Pixel darstellen) im Zusammenhang mit der Taktung, gekennzeichnet durch n, n' und n", sowie invertiert als n und n", an die Eingänge der Halbpunkt-Schiebelogikschaltung 32, die in Fig. 7 darge stellt ist. Es sollte bemerkt werden, daß im wesentlichen n' die Daten kennzeichnet, wie sie gespeichert wurden, n kennzeichnet die Daten für den vorhergehenden Punkt in derselben Spalte, während n" die Daten für den folgenden Punkt in derselben Spalte kennzeichnet.
Die Schaltung 32 enthält eine erste Stufe 60 von vierzehn NAND-Gattern, von denen jedes vier Signale von den Schieberegistern 50-55 empfängt, und benachbarte Paare von diesen liefern Signale zu einer zweiten Stufe 61 von sieben NAND- Gattern. Die Ausgangssignale von der zweiten Stufe 61 werden gemeinsam mit den Signalen direkt von den Registern 50-55 zu einer dritten Stufe 62 von vierzehn OR-Gattern geliefert. Die Ausgänge der ersten sieben OR-Gatter der dritten Stufe 62 werden parallel an sieben Eingänge eines Speicherregisters 67 angelegt, dessen Ausgänge gespeichert und ebenfalls parallel in sieben Eingänge eines Schieberegisters 66 eingetaktet werden. Die Ausgänge der zweiten sieben OR-Gatter der dritten Stufe 62 werden parallel zu sieben Eingängen eines Speicherregisters geliefert, dessen Ausgänge gespeichert und ebenfalls parallel in sieben Eingänge eines Schieberegisters 69 eingetaktet werden. Über den Empfang eines Schiebetaktsignals schieben die Schieberegister 66 und 69 die empfangenen Daten ein Bit (einen Halbpunkt) nach rechts. Die geschobenen Daten und das Original, oder die ungeschobenen Daten, werden über den Empfang eines seriellen Schiebesignals kombiniert und die Daten werden seriell aus den Schieberegistern 66 und 69 herausgeschoben. So erscheinen alle Daten auf einer einzigen Ausgangslinie, die Daten vom Register 66 werden durch das Register 69 geschoben und erscheinen an dessen Ausgang. Die Ausgangsdaten von Register 69 werden in ein Flip-Flop 70 durch das Schiebetaktsignal eingeschoben und erscheinen an dessen Ausgang als ein Signal, welches hier mit LUMAL bezeichnet wird. Der Ausgang des Flip-Flop 70 wird in ein zweites Flip-Flop 71 durch das Schiebetaktsignal eingetaktet und der Ausgang des Flip-Flop 71 wird in ein drittes Flip- Flop 72 durch das Schiebetaktsignal eingetaktet. Der Ausgang des Flip-Flop 71 ist das Helligkeitssignal, welches an den Codierer 35 geliefert wird. Der Ausgang des Flip-Flop 72 ist mit LUMAR bezeichnet und wird mit dem LUMAL-Signal zu einer Logikschaltung geliefert, die im Zusammenhang mit Fig. 9 erläutert wird.
Die Arbeitsweise der Halbpunkt-Schiebelogikschaltung 32 kann am besten im Bezug auf Fig. 8A bis Fig. 8E erläutert werden. Bezugnehmend auf Fig. 8A werden die Punkte für ein Zeichen (der Buchstabe A), wie sie im Zeichen-ROM 28 gespeichert sind, dargestellt. Es ist anzumerken, daß das Zeichen nur die Speicherung von 63 Bit der Daten benötigt. Durch Nutzung der Halbpunktadressen L0'-L3', im Zusammenhang mit dem Zeichen-ROM 28 und den taktenden Registern 50-55 auf jedem Halbpunkt, kann das in Fig. 8B dargestellte Zeichen in vollen Linien entwickelt werden. Im wesentlichen ist das Zeichen in 13 · 18 zerlegt worden. Um die sechs Halbpunkte zu erzeugen, die mit gestrichelten Linien in Fig. 8B dargestellt sind, wird eine * Funktion von der Schaltung 32 ausgeführt. Unter Bezugnahme auf Fig. 8C kann die praktische Arbeitsweise dieser Operation gesehen werden. In dieser Figur ist der fragliche Halbpunkt durch ein Kreuz gekennzeichnet und vorhergehende und folgende Daten in den benachbarten Spalten sind durch die Nummer der Spalte und das Symbol n oder n" entsprechend gekennzeichnet. Die in Fig. 8C dargestellte Regel ist die, daß ein Halbpunkt anstelle des Kreuzes (Halbpunkte in gestrichelten Linien in Fig. 8B) auftreten sollte, wenn dort ein Halbpunkt in der unteren linken und der oberen rechten Position aber nicht in der unteren rechten und der oberen linken Position vorhanden ist. Wie in Fig. 8D dargestellt ist, sollte in ähnlicher Weise das Kreuz mit einem Halbpunkt ausgefüllt werden, wenn dort ein Halbpunkt in der oberen linken und der unteren rechten Position aber nicht in der oberen rechten und der unteren linken Position vorhanden ist.
Unter erneuter Bezugnahme auf Fig. 7 liefern die direkren Eingänge der Register 50-55 das in Fig. 8B in vollen Linien dargestellte Zeichen. Die * Operation wird durch die HAND- Gatter der ersten und zweiten Stufen 60 und 61 aus Fig. 7 ausgeführt. Beispielsweise liefert das erste NAND-Gatter (von links) der Stufe 60 den Test aus Fig. 8D, während das zweite NAND-Gatter der Stufe 60 den Test aus Fig. 8C ausführt. Die Ergebnisse dieser Tests werden dann kombiniert (AND-verknüpft) in dem ersten AND-Gatter und die Ergebnisse werden an einen Eingang jedes der ersten und zweiten OR-Gatter (von links) der Stufe 62 angelegt. Die Ausgänge aller dieser OR- Gatter der Stufe 62 ergeben das 13 · 18 Zeichen, welches durch volle und gestrichelte Linien in Fig. 8B dargestellt ist. Um ein vollständiges 14 · 18 Zeichen bereitzustellen, wird das ganze 13 · 18 Zeichen, welches an den Ausgängen der OR-Gatter in der Stufe 62 (dargestellt in Fig. 8B) auftritt, einen Halbpunkt nach rechts verschoben und das neue geschobenen 13 · 18 Zeichen wird zu dem ungeschobenen 13 · 18 Zeichen addiert, durch die Speicherregister 65-68 und die Schieberegister 66-69.
Das vollständige 14 · 18 Zeichen ist in Fig. 8E dargestellt. Das vollständige, in Fig. 8E dargestellte Zeichen ist wesentlich mehr geglättet als das gespeicherte Zeichen, welches in Fig. 8A dargestellt ist, und ist konsequenterweise gefälliger für das Auge. Es sollte angemerkt werden, daß die Speicherung des 14 · 18Zeichens 252-Bit Speicherbereich erfordern würde, oder ungefähr das vierfache des Speicherbereichs für die Speicherung des in Fig. 8A dargestellten 7 · 9 Zeichens. Deshalb reduziert die vorliegende Erfindung den für die 64 Zeichen benötigten Speicherbereich wesentlich.
Unter besonderer Bezugnahme auf Fig. 9 ist eine Kantenverbesserungsschaltung 75 schematisch dargestellt. Der Zweck der Schaltung 75 ist, die Kanten der durch die Schaltungen 32 und 34 erzeugten Zeichen zu verbessern, beispielsweise durch partielles Umgeben der Zeichen mit einer abweichenden Farbe, z. B. schwarz. In der speziellen Ausführungsform der Erfindung, die in Fig. 9 dargestellt ist, liefert die Schaltung 75 eine Halbpunkt-Schwarzkante an einem Abschnitt der Spitze, einem Abschnitt des unteren Endes und entlang der rechten Kante, um so einen Schatteneffekt auszubilden, als ob Licht von einer links des Zeichens angeordneten Quelle kommen würde. Um diesen Kantenverbesserungseffekt hervorzurufen, enthält die Schaltung 75 acht OR-Gatter in einer Stufe 76, ein Speicherregister 78 und ein Schieberegister 80. Jedes der OR-Gatter in der Stufe 76 ist an zwei Ausgänge der Register 50, 52, 53 und 55 angeschaltet, um so eine Anzeige zu empfangen, ob ein Halbpunkt oberhalb oder unterhalb (in derselben vertikalen Spalte) des speziellen Halbpunktes, der betrachtet wird, vorhanden ist. Deshalb wird in jeder der 252 Positionen des Pixels ein Halbpunkt erzeugt, jedes mal wenn ein Halbpunkt des Zeichens (z. B. Fig. 8E) oberhalb oder unterhalb einer dieser Positionen auftritt. Diese Halbpunkte werden dann an die Eingänge des Speichergenerators 78 angelegt und von dort an das Schieberegister 80, wo alle der erzeugten Halbpunkte einen Halbpunkt nach rechts geschoben werden. Die geschobenen Halbpunkte werden über zwei Flip-Flop 82 und ein NOR-Gatter 83 zu einem Eingang eines OR-Gatters 85 geliefert. Ein zweiter Eingang des OR-Gatters 85 ist gekoppelt, um ein Schwarzkanten-Gültigkeitssignal zu empfangen, welches gemeinsam mit den Flip-Flops 82 und dem NOR-Gatter 83 die korrekte Taktung an die Kantenverbesserungsoperation bereitstellt. Der Ausgang des OR-Gatters 85 ist ein Zeichen, welches eine partielle schwarze Kante hat, welches Zeichen in Fig. 10 dargestellt ist, wobei das 14 · 18 Zeichen in vollen Linien dargestellt ist und die schwarze Kante in schattierten Linien dargestellt ist. Es sollte angemerkt werden, daß das erzeugte Zeichen einen Speicherplatz von insgesamt 300 Bits erfordern würde, wenn das Zeichen in dem ROM gespeichert werden würde, anders als durch die vorliegende Erfindung erzeugt. Deshalb ist eine Kantenverbesserungsschaltung beschrieben, welche im Zusammenhang mit der Halbpunktschiebelogikschaltung die Kantenverbesserungsoperation stark vereinfacht und den erforderlichen Speicherbetrag reduziert.
Deshalb ist eine Zeichenglättungsschaltung offenbart, welche einfach herzustellen und zu betreiben ist. Die Glättungsschaltung reduziert den Betrag von Zeichenspeicherraum stark, welcher während der Erzeugung eines wesentlich geglätteten Zeichens erforderlich ist. Weiterhin kann die Glättungsschaltung mit einer Kantenverbesserungsschaltung genutzt werden, um eine schwarze (oder jede andere Farbe) Umrandung bereitzustellen. Durch Verwendung der Kantenverbesserungsschaltung mit der Glättungsschaltung wird die Komplexität der Kantenverbesserungsschaltung stark reduziert. Es sollte auch angemerkt werden, daß die gesamte offenbarte Schaltung auf einem einzigen Halbleiterschaltkreis 15 enthalten ist, obwohl einige der offenbarten Schaltungen in individuellen Schaltungsformen verwendbar sein können.

Claims

1. Bildschirmanzeigeschaltung zur Erzeugung einer Anzeige in einem Fernsehempfänger, eine Schaltung zur Zeichenglättung in dieser Anzeige enthaltend, wobei diese Schaltung umfaßt:

· eine Vielzahl von Zeichen-ROMs (28), in denen jeweils Zeichendaten gespeichert sind, die Punkte in horizontalen und vertikalen Linien darstellen, welche ein anzuzeigendes Zeichen definieren (Fig. 8A), wobei jeder Punkt zwei benachbarte gespeicherte Halbpunkte in einer Punktlinie umfaßt;

· einen Halbpunkt-Adressgenerator (45-48) zur Erzeugung von Halbpunktadressen;

· einen Datentaktgenerator (50-55), der an diese Vielzahl von Zeichen-ROMs gekoppelt ist, zum Empfangen von Zeichendaten eines aus der Vielzahl der Zeichen-ROMs ausgewählten Zeichens, das durch diese Halbpunktadresse adressiert ist, und zum Erzeugen erster, zweiter und dritter Ausgangsdaten (Fig. 6) für einen Halbpunkt von jedem dieser Punkte von einem ausgewähltem Zeichen-ROM, wobei diese Halbpunkte in Linien senkrecht zu dieser Punktlinie und um eine Halbpunktposition beabstandet angeordnet sind, wobei die zweiten Ausgangsdaten repräsentativ für einen gespeicherten ersten Halbpunkt sind, wobei die ersten Ausgangsdaten repräsentativ für einen gespeicherten Halbpunkt sind, der diesem gespeicherten ersten Halbpunkt entlang derselben, diesen ersten Halbpunkt enthaltenden Linie unmittelbar vorhergeht, und wobei die dritten Ausgangsdaten repräsentativ für einen gespeicherten Halbpunkt sind, der diesem gespeicherten ersten Halbpunkt in dieser Linie unmittelbar nachfolgt;

· eine Halbpunkt-Schiebelogikschaltung (32) enthaltend:

- Logikmittel (60, 61, 62), die gekoppelt sind, um diese ersten, zweiten und dritten Ausgangsdaten von diesem Datentaktgenerator zu empfangen, und zum Erzeugen logischer Ausgangssignale, die die Halbpunkte für diese eine Halbpunktposition repräsentieren, wobei diese Logikmittel für jeden Punkt diese ersten Ausgangsdaten eines Punktes mit diesen dritten Ausgangsdaten eines Punktes, der zu diesem Punkt in einer Punktlinie benachbart ist, logisch kombinieren, und diese dritten Ausgangsdaten dieses entsprechenden Punktes mit den ersten Ausgangsdaten dieses benachbarten Punktes logisch kombinieren,

- wobei diese logischen Ausgangssignale einen Halbpunkt repräsentieren, wenn diese ersten Ausgangsdaten dieses entsprechenden Punktes und diese dritten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8D) repräsentieren und diese dritten Ausgangsdaten dieses entsprechenden Punktes und diese ersten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8D) nicht repräsentieren, oder wenn diese dritten Ausgangsdaten dieses entsprechenden Punktes und diese ersten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 5C) repräsentieren und diese ersten Ausgangsdaten dieses entsprechenden Punktes und diese dritten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8C) nicht repräsentieren;

· Kombinationsmittel (62) zum Kombinieren dieser Zeichendaten, die von diesen Halbpunktadressen adressiert sind, mit diesen logischen Ausgangssignalen, um so kombinierte Datenausgangssignale (Fig. 8B) bereitzustellen; und

· Speicher- und Schiebemittel (65, 66, 68, 69), die gekoppelt sind, um diese kombinierten Datenausgangssignale zu empfangen, zum Schieben dieser kombinierten Datenausgangssignale um einen Halbpunkt in der Richtung einer Punktlinie, und Kombinieren der empfangenen kombinierten Datenausgangssignale mit den geschobenen kombinierten Datenausgangssignalen, um zweite kombinierte Datenausgangssignale bereitzustellen, die eine geglättete Version des ausgewählten, anzuzeigenden Zeichens repräsentieren.

2. Bildschirmanzeigeschaltung nach Anspruch 1, wobei der Datentaktgenerator (50-55) umfaßt:

· erste Registermittel (50, 53), die gekoppelt sind, um diese Zeichendaten zu empfangen, welche durch diese Halbpunktadressen adressiert sind, die durch diesen Halbpunktadressgenerator (45-48) erzeugt sind, wobei die ersten Registermittel (50, 53) von einem ersten Punktadressbit (DC2) getaktet werden, welches an einen Takteingang der ersten Registermittel (50, 53) gekoppelt ist, und die einen Ausgang zum Bereitstellen dieser ersten Ausgangsdaten haben;

· zweite Registermittel (52, 55) die gekoppelt sind, zum Empfang dieser Zeichendaten, die durch diese Halbpunktadressen adressiert sind, welche von diesem Halbpunktadressgenerator (45-48) erzeugt sind, wobei diese zweiten Registermittel (52, 55) durch ein zweites Punktadressbit (DC3) getaktet sind, welches an einen Takteingang der zweiten Registermittel (52, 55) geliefert wird, und die einen Ausgang zum Bereitstellen dieser dritten Ausgangsdaten haben;

· dritte Registermittel (51, 54), die gekoppelt sind, um diese Zeichendaten zu empfangen, die durch diese Halb punktadressen adressiert sind, welche von diesem Halbpunktadressgenerator (45-48) erzeugt sind, wobei diese dritten Registermittel, (51, 54) durch ein Taktsignal getaktet sind, welches eine logische Kombination (57) des ersten (DC2) und des zweiten (DC3) Punktadressbit ist, und die einen Ausgang zum Bereitstellen dieser zweiten Ausgangsdaten haben,

· wobei diese Zeichendaten in diese ersten, zweiten und dritten Registermittel eingetaktet sind, zu unterschiedlichen Zeiten, um es Zeichendaten von verschiedenen Horizontallinienadressen zu ermöglichen, in einer einzigen Horizontallinie kombiniert zu werden.

3. Fernsehempfänger umfassend:

· einen Mikroprozessor (15); und

· eine Bildschirmanzeigeschaltung (20), gemäß einem der vorhergehenden Ansprüche, die an diesen Mikroprozessor gekoppelt und von diesem gesteuert ist, zur Erzeugung dieser Anzeige.

4. Verfahren zur Zeichenglättung in einer Anzeige für einen Fernsehempfänger, eine Bildschirmanzeigeschaltung enthaltend, wobei dieses Verfahren die folgenden Schritte umfaßt:

· Speicherung von Zeichendaten, die Punkte in horizontalen und vertikalen Linien repräsentieren, welche ein anzuzeigendes Zeichen (Fig. 8A) definieren, wobei jeder Punkt zwei benachbarte gespeicherte Halbpunkte in einer Punktlinie umfaßt;

· Entwicklung eines Satzes von Halbpunktadressen;

· Erzeugung erster, zweiter und dritter Ausgangsdaten (Fig. 6) für jeden Halbpunkt der gespeicherten Zeichendaten, die durch die Halbpunktadressen adressiert sind, wobei diese Halbpunkte fortlaufend in Linien senkrecht zu diesen Punktlinien und um eine Halbpunktposition voneinander beabstandet angeordnet sind, wobei die zweiten Ausgangsdaten für einen gespeicherten ersten Halbpunkt repräsentativ sind, wobei die ersten Ausgangsdaten für einen gespeicherten Halbpunkt, der diesem gespeicherten ersten Halbpunkt entlang derselben, diesen ersten Halbpunkt enthaltenden Linie unmittelbar vorhergeht, repräsentativ sind, und wobei die dritten Ausgangsdaten für einen gespeicherten Halbpunkt, der diesem gespeicherten ersten Halbpunkt in dieser Linie unmittelbar nachfolgt, repräsentativ sind;

· Erzeugung logischer Ausgangssignale, die Halbpunkte für diese eine Halbpunktposition repräsentieren, durch logische Kombination für jeden Punkt dieser ersten Ausgangsdaten eines Punktes mit diesen dritten Ausgangsdaten eines zu diesem Punkt benachbarten Punktes in einer Punktlinie, und logische Kombination der dritten Ausgangsdaten dieses entsprechenden Punktes mit den ersten Ausgangsdaten dieses benachbarten Punktes;

· wobei diese logischen Ausgangssignale einen Halbpunkt repräsentieren, wenn diese ersten Ausgangsdaten dieses entsprechenden Punktes und diese dritten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8D) repräsentieren und diese dritten Ausgangsdaten dieses entsprechenden Punktes und diese ersten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8D) nicht repräsentieren, oder wenn diese dritten Ausgangsdaten dieses entsprechenden Punktes und diese ersten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8C) repräsentieren und diese ersten Ausgangsdaten dieses entsprechenden Punktes und diese dritten Ausgangsdaten dieses benachbarten Punktes jeweils einen Halbpunkt (Fig. 8C) nicht repräsentieren;

· Kombinieren dieser Zeichendaten, die durch diese Halbpunktadressen adressiert sind, mit diesen logischen Ausgangssignalen, um so kombinierte Datenausgangssignale (Fig. 8B) bereitzustellen;

· Schieben dieser kombinierten Datenausgangssignale um einen Halbpunkt in der Richtung einer Punktlinie; und

· Kombinieren dieser kombinierten Datenausgangssignale mit den geschobenen und kombinierten Datenausgangssignalen, um zweite kombinierte Datenausgangssignale bereitzustellen, die für eine geglättete Version dieses ausgewählten, anzuzeigenden Zeichens repräsentativ sind.