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Die Erfindung betrifft ein Verfahren zur Herstellung eines
Halbleiterbausteins und insbesondere die Verbesserung eines
Verdrahtungskontaktteils.
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Bei hochintegrierten Metall-Oxid-Halbleiter-Schaltkreisen (MOS-LSI)
werden mit zunehmender Integrationsdichte das
Kontaktplanarisierungsverfahren und das Selbstjustierungskontaktverfahren (SAC-Verfahren) für die
Ausbildung von Kontaktlöchern immer wichtiger.
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In letzter Zeit hat ein selektives epitaxiales Aufwachsverfahren
(SEG-Verfahren) für Silicium als Verfahren zur gleichzeitigen
Vervollkommnung der beiden obigen Verfahren viel Beachtung gefunden.
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Ein herkömmliches Verfahren zur Herstellung eines Halbleiterbausteins
unter Anwendung des SEG-Verfahrens wird nachstehend anhand von Fig. 1
erläutert.
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Zunächst wird im Oberflächenbereich eines p-leitenden
Halbleitersubstrats 1 ein n&spplus;-leitender Source/Drain-Diffusionsbereich 2
ausgebildet. Dann wird auf dem Substrat 1 eine Isolierschicht 3
ausgebildet. Ferner wird auf dem Source/ Drain-Diffusionsbereich 2 durch
seiektives Ätzen der Isolierschicht 3 ein Kontaktloch ausgebildet. Auf dem
Source/Drain-Diffusionsbereich 2 bildet sich eine natürliche Oxidschicht
(nicht dargestellt).
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Danach wird unter Anwendung des SEG-Verfahrens das Kontaktioch mit
einer einkristallinen Siliciumschicht (Si-Schicht) 4 vom gleichen
Leitfähigkeitstyp (n&spplus;-Typ) wie dem des Source/Drain-Diffusionsbereichs 2
ausgefüllt. Dadurch entsteht ein unebener Oberflächenbereich. Dann wird auf
dem unebenen Oberflächenbereich einschließlich des oberen Bereichs des
Kontaktlochs eine Al-(Aluminium-)Verdrahtungsschicht 6 ausgebildet.
Folglich werden durch Anwendung des SEG-Verfahrens das Kontaktioch mit der
einkristallinen Siliciumschicht 4 gefüllt und die Al-Verdrahtungsschicht
6 mit dem Source/Drain-Diffusionsbereich 2 elektrisch verbunden. Bei diesem
Aufbau stellte sich heraus, daß die Planarisierung bzw. Glättung des
Kontaktlochs und der selbstjustierende Kontakt der Al-Verdrahtungsschicht
gleichzeitig erreicht werden konnten.
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Bei dem feinen Kontakt eines hochintegrierten Schaltkreises kann
jedoch die Breite des Kontaktlochs weniger als 1 µm betragen, so daß seine
Form im wesentlichen zylindrisch werden kann. Wenn die einkristailine
Siliciumschicht unter Anwendung des SEG-Verfahrens in das zylindrische
Kontaktloch eingefüllt wird, entsteht auf der Siiiciumschicht eine ebene
Oberfläche oder Facette, die gegen die Wafer-Oberfläche geneigt ist. Es ist
bekannt, daß zum Beispiel bei Verwendung eines Si(100)-Wafers eine Facette
mit einer (311)-Ebene entsteht.
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Daher kann, wie in Fig. 1 gezeigt, ein oberer Bereich der
einkristallinen Siliciumschicht wegen des Vorhandenseins der Facette 5 der
einkristallinen Siliciumschicht 4 und einer darin ausgebildeten Vertiefung
nicht vollständig planarisiert werden. Das heißt, ein in dem Kontaktloch
verursachter Niveauunterschied kann im Vergleich zu einem Fall, wo das
Kontaktloch nicht mit der einkristallinen Siliciumschicht 4 ausgefüllt ist,
verbessert, aber nicht völlig beseitigt werden. Wenn daher die Al-
Verdrahtungsschicht 6 unter dieser Bedingung ausgebildet wird, kann wegen
des Niveauunterschieds eine Unterbrechung oder ein Bruch der Al-
Verdrahtungsschicht auftreten.
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Bekannt ist ein vollständiges Planarisierungsverfahren zum Erreichen
einer vollständig planarisierten Oberfläche, das als selektives
Aufwachsverfahren für polykristall ines Silicium bezeichnet wird. In diesem
Falle ist eine natürliche Oxidschicht (SiO) auf dem Source/Drain-
Diffusionsbereich schwer vollständig zu entfernen. Daher wird die SiO-
Schicht zwischen der polykristallinen Siliciumschicht und dem Source/Drain-
Diffusionsbereich belassen, und der Widerstand des Kontaktteils erhöht sich
wegen des Vorhandenseins der SiO-Schicht.
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Wie oben beschrieben hat das SEG-Verfahren in der bekannten Technik
viel Beachtung gefunden, aber da in der einkristallinen Siliciumschicht,
die unter Anwendung des SEG-Verfahrens in das Kontaktloch eingebracht wird,
eine Facette entsteht, kann der Kontaktteil nicht vollständig planarisiert
werden. Ferner kann in einem Fall, wo die polykristalline Siliciumschicht
unter Anwendung des selektiven Aufwachsverfahrens in das Kontaktloch
eingebracht wird, eine natürliche Oxidschicht nicht vollständig entfernt
werden, wodurch der Widerstand des Kontaktteils erhöht wird.
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In 1987 Symposium on VLSI Technology, Digest of Technical Papers,
18.-21. Mai 1987, S. 75-76, offenbaren H. Shibata u. a. ein SSG-Verfahren,
bei dem ein- und/oder polykristallines Silicium innerhalb eines
Kontaktlochs zum Aufwachsen gebracht werden kann, aber dies löst nicht
gleichzeitig und völlig die Probleme des hohen Kontaktwiderstands und
defekter Bausteine.
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Eine erste Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren für einen Halbleiterbaustein mit einem Kontaktteil zu schaffen,
der in der Praxis ausreichend eingeebnet bzw. planarisiert wird.
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Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren für einen Halbleiterbaustein mit einem Kontaktteil zu schaffen,
wobei der Baustein einen praktisch ausreichend geringen Widerstand zwischen
einer Verdrahtungsschicht, wie z.B. einer Al-Verdrahtungsschicht, und einer
Halbleiterschicht aufweist.
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Somit schafft die vorliegende Erfindung ein Verfahren zur Herstellung
eines Halbleiterbausteins mit einem Verdrahtungskontaktteil, mit den
folgenden Schritten: Bereitstellen eines einkristallinen Siliciumsubstrats,
Ausbilden einer Isolierschicht auf dem einkristallinen Siliciumsubstrat,
Ausbilden einer Öffnung in einem Teil der Isolierschicht und selektives
Aufwachsen einer einkristallinen Siliciumschicht in der Öffnung der
Isolierschicht, wodurch in einer oberen Fläche der einkristallinen
Siliciumschicht eine Facette mit einer Tiefe (d) ausgebildet wird,
anschließend an das Aufwachsen der einkristallinen Siliciumschicht
selektives Aufwachsen einer polykristallinen Siliciumschicht ausschließlich
auf der einkristallinen Siliciumschicht, wobei man die polykristalline
Siliciumschicht ohne Einwirkung einer oxidierenden Atmosphäre auf das
Substrat selektiv aufwachsen läßt, um die Öffnung zu füllen und eine ebene
Oberfläche auszubilden, ohne ein Ätzen oder Planarisieren zu benötigen, und
wobei die Schicht eine mittlere Korngröße von 0,15 µm aufweist, wobei die
Tiefe (d) der Facette kleiner als die mittlere Korngröße ist; und Ausbilden
einer Verdrahtungsschicht auf der polykristallinen Siliciumschicht.
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Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung werden aus der nachstehenden ausführlichen Beschreibung der
Erfindung unter Bezugnahme auf die beigefügten Zeichnungen besser
verständlich.
IN DEN ZEICHNUNGEN ZEIGEN:
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Fig. 1 eine Schnittansicht des herkömmlichen Halbleiterbausteins;
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Fig. 2 bis 5 Diagramme, welche die Herstellungsschritte eines N-
Kanal-MOSFETs nach einem Ausführungsbeispiel der Erfindung darstellen; und
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Fig. 6 ein Diagramm, das die Veränderung des Defektanteils des
Widerstands der Al-Verdrahtungsschichten in Abhängigkeit vom Verhältnis der
Facettentiefe der einkristallinen Siliciumschicht zur mittleren Korngröße
der polykristallinen Siliciumschicht darstellt.
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Nachstehend wird ein Ausführungsbeispiel der Erfindung anhand der
beigefügten Zeichnungen beschrieben.
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Ein Verfahren zur Herstellung eines N-Kanal-MOSFETs nach einem
Ausführungsbeispiel der Erfindung ist in Fig. 2 dargestellt.
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Wie in Fig. 2 gezeigt, werden n&spplus;-Diffusionsbereiche (ein Source-
Bereich 14 und ein Drain-Bereich 15 eines N-Kanal-MOSFETs) im
Oberflächenbereich eines p-leitenden Halbleitersubstrats 11 ausgebildet.
Eine Gate-Elektrode 17 wird auf der Substratoberfläche zwischen dem Source-
Bereich 14 und dem Drain-Bereich 15 mit einer dazwischen angeordneten
Isolierschicht 16 ausgebildet. Eine dicke Isolierschicht 13 mit
Kontaktlöchern 18 auf dem Source-Bereich 14 und dem Drain-Bereich 15 wird
auf dem Halbleitersubstrat 11 ausgebildet. Ferner werden in den
entsprechenden Kontaktlöchern 18 einkristalline Siliciumschichten 20
ausgebildet. Auf dem oberen Abschnitt jeder der einkristallinen
Siliciumschichten 20 entsteht eine Facette 19. Ferner werden auf den
einkristallinen Siliciumschichten 20 in den Kontaktlöchern 18
polykristalline Siliciumschichten 21 ausgebildet, um die entsprechenden
Kontaktlöcher zu füllen. Die Tiefe d der auf der einkristallinen
Siliciumschicht 20 ausgebildeten Facette 19, wie in Fig. 4 dargestellt,
wird auf weniger als die mittlere Korngröße der polykristallinen
Siliciumschicht 21 eingestellt. Die Tiefe d der Facette, wie sie hier
verwendet wird, bezieht sich auf den Abstand zwischen einer gedachten
Linie, die im wesentlichen mit der Ebene der oberen Fläche der
einkristallinen Siliciumschicht 20 zusammenfällt, und einer anderen, dazu
parallelen Linie, die durch den ersten Kontaktpunkt der einkristallinen
Siliciumschicht 20 mit der Seite der Öffnung 18 in Richtung des
Halbleitersubstrats 11 geht. An den jeweiligen Kontaktlöchern 18 werden Al-
Verdrahtungsschichten 22 ausgebildet, die eben oder planar ausgeführt sind,
und der Source-Bereich 14 sowie der Drain-Bereich 15 werden elektrisch mit
den entsprechenden Al-Verdrahtungsschichten verbunden.
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Als nächstes wird ein Verfahren zur Herstellung des N-Kanal-MOSFETs
nach einem Ausführungsbeispiel der Erfindung anhand von Fig. 2 bis 5
beschrieben.
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Zunächst läßt man eine Feldoxidschicht 12 selektiv auf den
Oberflächenbereich eines p-leitenden Substrats 11 (zum Beispiel eines
(100)-Wafers) aufwachsen. Dann werden durch Ätzen auf einem vorgegebenen
Bereich in der Substratoberfläche, der von der Feldoxidschicht 12 umgeben
ist, eine dünne Gate-Isolierschicht 16 und eine auf der Gate-Isolierschicht
16 erzeugte Gate-Elektrode 17 ausgebildet. Danach läßt man Arsen in
diejenigen Oberflächenbereiche des Substrats diffundieren, die auf beiden
Seiten der Gate-Elektrode liegen, um Source- und Drain-Bereiche 14 und 15
des N-Kanal-MOSFETs auszubilden. Die Source- und Drain-Bereiche 14 und 15
sind n&spplus;-Diffusionsbereiche mit einer Oberflächenstörstellenkonzentration
von etwa 1,5 10²&sup0; cm³. Dann wird auf der gesamten Oberfläche des Substrats
durch Abscheiden bis zu einer Dicke von etwa 1,6 µm eine Isolierschicht 13
ausgebildet, wie z.B. eine Siliciumoxidschicht, und die Abschnitte der
Isolierschicht, die auf den Source- und Drain-Bereichen 14 und 15 liegen,
werden herausgeätzt, um zylindrische Kontaktlöcher 18 auszubilden, wie in
Fig. 3 dargestellt. Die Breite der Kontaktlöcher beträgt etwa 0,8 µm. Auf
den Source/Drain-Bereichen bildet sich eine natürliche Oxidschicht.
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Ein selektives epitaxiales Aufwachsverfahren für Silicium wird mit
Hilfe eines Prozeßofens in einer Atmosphäre von SiH&sub2;Cl&sub2;-, HCl- und H&sub2;-Gasen
ausgeführt, um einkristalline Siliciumschichten 20 mit einer Dicke von etwa
0,2 µm in jedem der Kontaktlöcher 18 selektiv aufwachsen zu lassen, wie in
Fig. 4 dargestellt. Die Wachstumsbedingungen für die einkristallinen
Siliciumschichten werden wie folgt eingestellt:
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Temperatur: 900ºC, Druck: 25 Torr, Durchflußgeschwindigkeit von H&sub2;:
100 l/m (Liter/Minute), Durchflußgeschwindigkeit von SiH&sub2;Cl&sub2;: 0,2 l/m,
Durchflußgeschwindigkeit von HCl: 0,8 l/m, und Wachstumsgeschwindigkeit:
300 Angström/Minute.
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Dabei werden auf den Source- und Drain-Bereichen 14 und 15
ausgebildete natürliche Oxidschichten durch das SEG-Verfahren zur
Ausbildung der einkristallinen Siliciumschicht 20 vollständig entfernt. Als
Ergebnis können die Source- und Drain-Bereiche 14 und 15 mit geringem
Widerstand mit den darauf ausgebildeten einkristallinen Siliciumschichten
20 elektrisch verbunden werden. Auf der oberen Fläche der einkristallinen
Siliciumschichten 20 entsteht eine Facette 19 mit einer Tiefe d von 0,1 µm.
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Als nächstes läßt man auf den jeweiligen einkristallinen
Siliciumschichten in den Kontaktlöchern 18 polykristalline
Siliciumschichten 21 mit einer Dicke von etwa 1,4 µm selektiv aufwachsen, um die
Kontaktlöcher auszufüllen, ohne das Substrat aus dem Prozeßofen entfernen
zu müssen, d.h. ohne das Substrat der oxidierenden Gasatmosphäre
auszusetzen, wie in Fig. 5 dargestellt. Die Wachstumsbedingungen der
polykristallinen Siliciumschichten 21 werden wie folgt eingestellt:
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Temperatur: 900ºC, Druck: 10 Torr, Durchflußgeschwindigkeit von H&sub2;:
100 l/m, Durchflußgeschwindigkeit von SiH&sub2;Cl&sub2;: 0,2 l/m,
Durchflußgeschwindigkeit von HCl: 0,8 l/m, und Wachstumsgeschwindigkeit: 100
Angström/Minute.
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Da in diesem Falle die Substratoberfläche nicht der oxidierenden
Gasatmosphäre ausgesetzt wird, entsteht auf den einkristallinen
Siliciumschichten 20 keine natürliche Oxidschicht (SiO&sub2;-Schicht). Als
Ergebnis werden die einkristallinen Siliciumschichten 20 und die
polykristallinen Siliciumschichten 21 mit geringem Widerstand elektrisch
miteinander verbunden.
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Die Wachstumsbedingungen für die einkristallinen Siliciumschichten
20 und die polykristallinen Siliciumschichten 21 werden so gesteuert, daß
die Tiefe d der auf den einkristallinen Siliciumschichten 20 entstandenen
Facette kleiner als die mittlere Korngröße der polykristallinen
Siliciumschichten 21 ist. Wenn zum Beispiel die Tiefe d der Facette etwa
0,1 µm beträgt, ist die mittlere Korngröße der polykristallinen
Siliciumschichten vorzugsweise auf etwa 0,15µm einzustellen. Infolgedessen
kann der obere Abschnitt der Kontaktlöcher 18 in der Praxis ausreichend
eben oder planar ausgeführt werden. Wenn die mittlere Korngröße der
polykristallinen Siliciumschichten zu groß wird, dann wird es schwierig,
den oberen Abschnitt der Kontaktlöcher 18 eben auszuführen. Daher ist es
vorzuziehen, eine möglichst geringe Dicke der einkristallinen
Siliciumschichten 20 (kleiner als 0,3 pm) einzustellen. Mit dem gleichen
Prozeßofen kann durch eine entsprechende Steuerung der
Wachstumsbedingungen, wie z.B. der Gaskonzentration, des Drucks, der
Temperatur und der Gasdurchflußgeschwindigkeit, die selektiv aufgewachsene
Siliciumschicht aus einer einkristallinen in eine polykristalline Schicht
verändert werden.
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Danach werden Fremdatome bzw. Störstellen, wie z.B. Phosphor (P) oder
Arsen (As), die den gleichen Leitfähigkeitstyp wie die unter den
Kontaktlöchern 18 liegenden Diffusionsbereiche 14 und 15 aufweisen, mittels
Ionenimplantantion in die einkristallinen Siliciumschichten 20 und die
polykristallinen Siliciumschichten 21 in den Kontaktlöchern eingebracht,
und dann erfolgt eine Wärmebehandlung in einer Atmosphäre von etwa 900ºC.
Als nächstes werden auf den planarisierten oberen Abschnitten der
Kontaktlöcher 18 Al-Verdrahtungsschichten 22 ausgebildet, und auf diese
Weise werden die n&spplus;-Diffusionsbereiche 14 und 15 und die entsprechenden Al-
Verdrahtungsschichten 22 elektrisch miteinander verbunden.
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Das Dotieren von Störstellen in die einkristallinen und
polykristallinen Siliciumschichten kann ausgeführt werden, indem
gleichzeitig mit der Ausbildung dieser Schichten im Prozeßofen eine
vorgegebene Störstellenkonzentration in die einkristallinen und
polykristallinen Siliciumschichten eingemischt wird.
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Bei der oben beschriebenen Struktur werden beim Einbringen der
Siliciumschichten in die Kontaktlöcher 18 zuerst die einkristallinen
Siliciumschichten 20 unter Anwendung des SEG-Verfahrens ausgebildet, und
dann werden die polykristallinen Siliciumschichten 21 durch Abscheidung
ausgebildet. Natürliche Oxidschichten, die auf den n&spplus;-Diffusionsschichten
14 und 15 liegen, können durch das zur Ausbildung der einkristallinen
Siliciumschicht 20 benutzte SEG-Verfahren vollständig entfernt werden,
wodurch es möglich wird, die n&spplus;-Diffusionsschichten 14 und 15 mit den
entsprechenden einkristallinen Siliciumschichten 20 mit nur geringem
Widerstand elektrisch zu verbinden. Natürliche Oxidschichten werden durch
Vortrocknen in der H&sub2;-Atmosphäre (Wasserstoffreduktion von natürlichem
Oxid) entfernt. Da man ferner die polykristallinen Siliciumschichten 21
selektiv aufwachsen läßt, ohne das Substrat nach der Ausbildung der
einkristallinen Siliciumschichten 20 einer oxidierenden Atmosphäre
auszusetzen, kann zwischen den einkristallinen Siliciumschichten 20 und den
polykristallinen Siliciumschichten 21 ein guter elektrischer Kontakt
hergestellt werden. Da außerdem die Tiefe d der auf den einkristallinen
Siliciumschichten 20 ausgebildeten Facette 19 auf weniger als die mittlere
Korngröße der polykristallinen Siliciumschichten 21 eingestellt wird,
können der Einfluß der Facetten 19 minimiert und die den Kontaktlöchern 18
entsprechenden Abschnitte im wesentlichen eben ausgeführt werden.
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Gemäß dem oben beschriebenen Ausführungsbeispiel können der
selbstjustierende Kontakt und die Planarisierung des Kontakts gleichzeitig
erreicht werden, ohne die Produktionsausbeute des Bausteins zu verringern.
Der selbstjustierende Kontakt und die Planarisierung des Kontakts
ermöglichen beispielsweise eine Verringerung der Speicherzellenfläche um
mehr als 10% in Speicherbausteinen, wie z.B. in DRAMs. Ferner läßt sich in
einem kleinen, hochintegrierten Baustein die Chipgröße nicht nach Bedarf
verkleinern, und es ist schwierig, den Chip in eine Baugruppe einzusetzen,
wodurch die Herstellung brauchbarer hochintegrierter Bausteine erschwert
wird. Da jedoch bei der vorliegenden Erfindung die Zellenfläche verkleinert
werden kann, läßt sich die Chipfläche verkleinern, ohne die
Produktionsausbeute zu verringern, wodurch die Produktion höher
integrierter Bausteine praktisch möglich wird.
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Tabelle I zeigt das Ergebnis einer Beurteilung des Anteils der
defekten Al-Verdrahtungsschichten und des Kontaktwiderstands von
Testbausteinen, die entsprechend dem ersten und dem zweiten
Ausführungsbeispiel ausgebildet wurden, sowie die Fälle 1 und 2, die zwei
herkömmlichen Bausteinen entsprechen.
TABELLE I
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In diesem Falle erhält man das zweite Ausführungsbeispiel durch
Vergrößern der Dicke der einkristallinen Siliciumschicht im Kontaktloch im
Vergleich zum ersten Ausführungsbeispiel, d.h. durch Einstellen der Dicke
der einkristallinen Siliciumschicht auf etwa 0,6 µm und Einstellen der
Dicke der polykristallinen Siliciumschicht auf etwa 1,0 µm. Im zweiten
Ausführungsbeispiel beträgt die Tiefe der Facette auf der einkristallinen
Siliciumschicht etwa 0,3 µm. Ferner läßt man im herkömmlichen Fall 1 nur
eine einkristalline Siliciumschicht von 1,6 µm Dicke selektiv im
Kontaktloch aufwachsen. Im herkömmlichen Fall 1 beträgt die Tiefe der
Facette auf der einkristallinen Siliciumschicht etwa 0,4 µm. Ferner läßt
man im herkömmlichen Fall 2 nur eine polykristalline Siliciumschicht von
1,6 µm Dicke selektiv im Kontaktioch aufwachsen. Der Kontaktwiderstand
beträgt im ersten und im zweiten Ausführungsbeispiel und im herkömmlichen
Fall 1 etwa 100 Ohm, im herkömmlichen Fall 2 aber mehr als 1000 Ohm. Als
Grund für die Größe des Kontaktwiderstands im herkömmlichen Fall 2 wird
angenommen, daß die auf dem n&spplus;-Diffusionsbereich ausgebildete natürliche
Oxidschicht nicht vollständig entfernt werden kann. Ferner ist der Anteil
der defekten Al-Verdrahtungsschichten im ersten Ausführungsbeispiel und im
herkömmlichen Fall 2 gleich 0%, im zweiten Ausführungsbeispiel etwa gleich
10% und im herkömmlichen Fall 1 etwa 20%. Es besteht die Ansicht, daß dies
auftritt, weil der Einfluß der Facette im zweiten Ausführungsbeispiel und
im herkömmlichen Fall 1 nicht vollständig beseitigt werden und der
Kontaktteil nicht ausreichend eben ausgeführt werden kann. Folglich kann
es im peripheren Teil des Kontaktlochs zu einem Niveauunterschied kommen,
der zu einem Bruch der Al-Verdrahtungsschicht führt. Als die Testbausteine
tatsächlich auseinandergeschnitten wurden und die Querschnitte ihrer
Kontaktteile mit Hilfe eines Rasterelektronenmikroskops (SEM) beobachtet
wurden, zeigte sich, daß die Kontaktteile im ersten Ausführungsbeispiel und
im herkömmlichen Fall 2 eben ausgeführt waren, während die Kontaktteile im
zweiten Ausführungsbeispiel und im herkömmlichen Fall 1 wegen des
Vorhandenseins der Facette nicht vollständig eben ausgeführt waren.
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Fig. 6 zeigt die Veränderung des Anteils (dargestellt in
willkürlichen Einheiten) der defekten Al-Verdrahtungsschichten in
Abhängigkeit vom Verhältnis der Tiefe (µm) der Facette auf der
einkristallinen Siliciumschicht zur mittleren Korngröße (µm) der
polykristallinen Siliciumschicht auf der Basis der obigen Ergebnisse.
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Das heißt, in einem Falle, wo die Tiefe der Facette auf der
einkristallinen Siliciumschicht kleiner ist als die mittlere Korngröße der
polykristallinen Siliciumschicht, beträgt der Anteil der defekten Al-
Verdrahtungsschichten im wesentlichen 0%. Wenn jedoch die Tiefe der Facette
die mittlere Korngröße übersteigt, erhöht sich der Anteil der defekten Al-
Verdrahtungsschichten. Dies ist darauf zurückzuführen, daß die mittlere
Korngröße der polykristallinen Siliciumschicht klein im Vergleich zur
Facettentiefe wird, so daß der Einfluß der Facette selbst dann nicht
vollständig beseitigt werden kann, wenn die polykristalline Siliciumschicht
in das Kontaktloch eingebracht wird, wodurch es unmöglich wird, den
Abschnitt des Kontaktlochs völlig eben zu machen.
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Ferner wurden Proben hergestellt, die einkristalline
Siliciumschichten verschiedener Dicke, beginnend von 0 µm, im Kontaktloch
aufwiesen, auf den einkristallinen Siliciumschichten ließ man
polykristalline Siliciumschichten selektiv aufwachsen, und dann wurde die
Ebenheit des so erzielten Kontaktteils unter Verwendung des
Rasterelektronenmikroskops (SEM) beurteilt. In diesem Falle wurde die Tiefe
der Facette auf der einkristallinen Siliciumschicht stets kleiner gehalten
als die mittlere Korngröße der polykristallinen Siliciumschicht. Im
Ergebnis bestätigte sich, daß der Kontaktteil ausreichend eben ausgeführt
werden konnte, wenn die Dicke der einkristallinen Siliciumschicht weniger
als 0,3 µm betrug. Dies ist darauf zurückzuführen, daß die mittlere
Korngröße der polykristallinen Siliciumschicht auf so hohe Werte
eingestellt werden muß, daß sie zu groß wird, wenn die Dicke der
einkristallinen Siliciumschicht größer als 0,3 µm ist, so daß der obere
Teil des Kontaktlochs nicht ausreichend eben gemacht werden kann.
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In dem obigen Ausführungsbeispiel werden die polykristallinen
Siliciumschichten 21 auf den einkristallinen Siliciumschichten 20
ausgebildet. Es ist jedoch auch möglich, andere nicht einkristalline
Siliciumschichten auf den einkristallinen Siliciumschichten 20 auszubilden,
um die praktisch ausreichend ebene Oberfläche und einen ausreichend
niedrigen Kontaktwiderstand zu erzielen. Ferner werden n-leitende
Störstellen (Phosphor, Arsen) in die einkristallinen Siliciumschichten 20
und die polykristallinen Siliciumschichten 21 dotiert, wenn jedoch die
Diffusionsbereiche 14 und 15 unter den Kontaktlöchern 18 aus p&spplus;-leitenden
Bereichen gebildet werden, dann werden p-leitende Störstellen als Dotierung
eingebracht. Außerdem ist die auf dem Halbleitersubstrats 11 ausgebildete
Isolierschicht 13 nicht auf SiO&sub2; beschränkt, und es kann eine
Isolierschicht aus anderem Material und von anderer Struktur verwendet
werden, um die gleiche Wirkung zu erzielen.
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Im Lichte der obigen Lehren sind zahlreiche Modifikationen und
Abänderungen der vorliegenden Erfindung möglich. Es versteht sich daher,
daß innerhalb des Schutzumfangs der beigefügten Ansprüche die vorliegende
Erfindung auf andere Weise als hier im besonderen beschrieben ausgeführt
werden kann.