DE69024624T2 - Anordnung und Verfahren zum Fehlertesten von Adressen-, Daten- und Steuerbussen eines Mikroprozessors - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen eines mikroprozessorgestützten Systems und im einzelnen auf ein Verfahren und eine Anordnung zum Testen von Adreß-, Daten- und Steuerbussen in einem mikroprozessorge - stützten System auf Hängenbleibfehler.
• Jede Signalleitung in den Adreß-, Daten- und Steuerbussen eines Mikroprozessorsystems ist empfänglich für Hängenbleibfehler oder permanente statische Bit-Fehler, bei denen eine Signalleitung entweder bei einer logischen Eins "1" oder einer logischen Null "0" festhängt. Wenn Paritäts-Fehlerprüfroutinen vom Mikroprozessor nicht unterstützt werden, kommt es auf dem Mikroprozessorbus durch einen Hängenbleibfehler zu zufälligen und unvorhersehbaren Ausfällen.
• Zum Testen eines mikroprozessorgestützten Systems auf Hängenbleibfehler hat man verschiedene Techniken eingesetzt. Viele bekannte Techniken sind besonders geeignet zum Testen interner logischer Funktionen der einzelnen Chips, einschließlich des Mikroprozessors, in dem mikroprozessorgestützten System. Beispiele solcher Testtechniken werden in den U.S. Patentschriften mit den Nummern 4,181,969, 4,641,308, 4,672,307, 4,674,090 und 4,742,293 und in einer Veröffentlichung mit dem Titel "IMPROVED STUCK FAULT TESTING OF MICROPROCESSOR-BASED CIRCUITRY" von D. Becker, R. P. Boudreaus, R. S. Crouse und S. Kreitzer im IBM Technical Disclosure Bulletin, Band 30, Nr. 11, April 1988, auf den Seiten 419-421 beschrieben.
• Ein wesentlicher Nachteil der obengenannten und vieler bekannter Testmethoden besteht darin, daß ein besonderer Chiptester oder eine periphere Prozessoreinheit zur Durchführung des Tests benötigt wird.
• Viele der bekannten Testmethoden, die zum Testen interner logischer Funktionen einzelner Chips wirksam sind, können zum Eingrenzen von Hängenbleibfehlern in den Adreß-, Daten- und Steuerbussen in dem mikroprozessorgestützten System nicht ohne weiteres oder in effizienter Weise eingesetzt werden. Einige Testmethoden umfassen diagnostische Subroutinen, bei denen die Systembusse zum Testen verschiedener Komponenten des mikroprozessorgestützten Systems eingesetzt werden, so daß ein Busfehler zu falschen Fehlermeldungen und einer zufälligen Code-Ausführung in dem Mikroprozessor führen kann. Andere Testverfahren erfordern zusätzliche Eingangs/Ausgangsstifte oder andere spezielle Veränderungen an den einzelnen Chips.
• In der U.S. Patentschrift 4,542,509 wird eine Methode und eine Anordnung zum Fehlertesten eines Taktverteilernetzes in einem Datenprozessor beschrieben. Diese Methode ist zum Testen von Bussen in einem Mikroprozessorsystem aufgrund der großen Anzahl der benötigten Signalspeicher nicht zweckmäßig.
• Wichtige Aufgaben der vorliegenden Erfindung sind die Bereitstellung eines verbesserten Verfahrens und einer Anordnung zum Fehlertesten von Adreß-, Daten- und Steuerbussen in einem mikroprozessorgestützten System; die Bereitstellung eines solchen Fehlertestverfahrens, das periodisch die Busse des Mikroprozessorsystems testet, um eine frühzeitige Fehlererkennung und einen Fehlerbericht zu vereinfachen; ein Fehlertestverfahren und eine Anordnung bereitzustellen, die keine besonderen Signale von anderen Systemkomponenten oder besondere Veränderungen dieser Systemkomponenten erfordert; und die Bereitstellung eines solchen Fehlertestverfahrens und einer Anordnung, mit denen effiziente und zuverlässige Fehlererkennungsfunktionen vereinfacht werden können.
• Diese Vorteile werden durch die Erfindung entsprechend den Ansprüchen 1 und 3 erbracht.
• In Kurzform: die Aufgaben und Vorteile der vorliegenden Erfindung werden durch ein Verfahren und eine Anordnung zum Fehlertesten von Daten-, Adreß- und Steuerbussen in einem mikroprozessorgestützten System erzielt, das über eine Vielzahl gemeinsamer Eingangs-/Ausgangs (CIO)-Bustreiber verfügt, die zwischen dem Mikroprozessor und den zu testenden Daten-, Adreß- und Steuerbussen angeschlossen sind. Ein zeitverlängertes Resetsignal wird in Antwort auf ein System-Resetsignal erzeugt und das erzeugte Resetsignal wird in den Mikroprozessor eingespeist, um den Mikroprozessor von den zu testenden Bussen zu trennen. Die CIO-Bustreiber werden zum Antreiben eines Testsignals freigegeben. Ein Testdatensignal, das einen logischen Eins-Zustand und einen logischen Null-Zustand umfaßt, wird in die CIO-Bustreiber eingespeist. Die Bussignale werden in Antwort auf das eingespeiste Testdatensignal erkannt und ein Fehlersignal, das einen Busfehler anzeigt, wird in Antwort auf die erkannten Bussignale erzeugt.
• Die vorliegende Erfindung sowie die obengenannten und andere Aufgaben und Vorteile der Erfindung werden am besten aus der folgenden ausführlichen Beschreibung des Ausführungsbeispiels der Erfindung verständlich, das in den Zeichnungen erläutert wird; es zeigt:
• FIG. 1 ein Blockdiagramm eines Testsystems oder einer Ablaufsteuerung, die zur Ausführung des Testverfahrens der Erfindung eingesetzt werden kann;
• FIG. 2 ein Zustandsdiagramm, das exemplarisch Folgezustände des Testsystems der FIG. 1 veranschaulicht, die bei der Ausführung des Testverfahrens der Erfindung eingesetzt werden können; und
• FIG. 3 ein Zeitsteuerungsdiagramm, das die Steuersignale veranschaulicht, die bei Ausführung des Testverfahrens der Erfindung eingesetzt werden können.
• Wenden wir uns nun den Zeichnungen zu; FIG. 1 zeigt in Form eines Blockdiagramms ein logisches Fehlertestsystem gemäß der Erfindung, das allgemein mit der Bezugszahl 10 bezeichnet wird. Das logische Fehlertestsystem 10 führt das Hängenbleibfehler-Testverfahren der Erfindung aus und erzeugt eine vordefinierte Testfolge zum Testen von Adreß-, Daten- und Steuerbussen in einem mikroprozessorgestützten System auf Hängenbleibfehler. Das Hängenbleibfehler-Testverfahren wird periodisch in Antwort auf ein herkömmliches System-Resetsignal ausgeführt, dargestellt bei Linie 12, das von dem mikroprozessorgestützten System (nicht dargestellt) empfangen wird. Das herkömmliche System-Resetsignal 12 wird zumindest bei jedem Urladen (IPL) in dem mikroprozessorgestützten System erzeugt. Das logische Fehlertestsystem oder die Ablaufsteuerung 10 können als Teil eines Chips mit integrierter Schaltung in dem mikroprozessorgestützten System implementiert werden, um eine Hängenbleib-Fehlerdiagnose der Busse des Mikroprozessorsystems bereitzustellen.
• Die Ablaufsteuerung 10 kann mit dem logischen Schaltungsaufbau wie in FIG. 1 implementiert werden, um das Testverfahren der Erfindung auszuführen; es kann jedoch davon ausgegangen werden, daß verschiedene andere logische Schaltungen ebenfalls eingesetzt werden könnten. Die Ablaufsteuerung 10 umfaßt einen 4-Bit-Zähler 14, der ein System-Resetsignal 12 empfangen und in Antwort auf dieses Signal zurückgesetzt wer- den kann. Der Zähler 14 umfaßt vier Ausgangsbits B0, B1, B2 und B3 und kann sechzehn sequentielle Zählerzustände 0000-1111 in Antwort auf ein Systemtaktsignal bereitstellen, das bei Linie 15 angegeben ist, und das jedem Resetsignal 12 folgt.
• Bezugnehmend auf die Figuren 2 und 3; die sequentiellen Zählerzustände 0000-1111, die der Zähler 14 mit den Zuständen 0-F der Ablaufsteuerung für die Ablaufsteuerung 10 bereitstellt, sind in FIG. 2 aufgeführt und in FIG. 3 zusammen mit den während der Testfolge erzeugten Steuersignalen dargestellt. Zu einem Ausgangszählerzustand 0000 kommt es in Antwort auf ein an den Zähler 14 angelegtes aktives System-Resetsignal 12 im Low-Zustand. Die Zählerausgangsbits B0, B1, B2 und B3 werden an ein UND-Gatter 16 mit vier Eingängen angelegt. Ein zeitverlängertes Subsystem-Resetsignal, das bei Linie 18 angegeben ist, wird am Ausgang des UND-Gatters 16 erzeugt. Das Subsystem-Resetsignal 18 bleibt im Low-Zustand, während der Zähler 14 vom Ausgangszählerzustand 0000 bis zum Zählerzustand 1110 durchzählt. Im endgültigen Zählerzustand 1111 kommt das Subsystem-Resetsignal 18 inaktiv im High-Zustand zurück.
• Die Trennung der im Test befindlichen Busse von an die Systembusse angeschlossenen Geräten wird durch das zeitverlängerte Subsystem-Resetsignal 18 vereinfacht. Das Subsystem- Resetsignal 18 wird an den Mikroprozessor und andere an die getesteten Busse angeschlossene (nicht dargestellte) Systemgeräte angelegt, um zu verhindern, daß Signale von den angeschlossenen Geräten während des Fehlertestens durch die Ablaufsteuerung 10 den Bussen zugeführt werden.
• Ein Steuersignal zur Freigabe des Bustesttreibers, das bei Linie 20 angezeigt wird, wird erzeugt, indem das System-Resetsignal 12 und ein invertierter B1-Ausgang eines Inverters 22 an ein UND-Gatter 24 mit zwei Eingängen anlegt wird. Das Steuersignal 20 zur Freigabe des Bustests wird in Antwort auf das Resetsignal 12, das im inaktiven High-Zustand zurückkommt, in den High-Zustand aktiviert, wobei ein invertierter B1-Ausgang im High-Zustand an das UND-Gatter 24 angelegt wird. Am Zustand 4 der Ablaufsteuerung oder bei der Zahl 0100 bis zum Zustand 7 der Ablaufsteuerung oder der Zahl 0111 wird das Steuersignal zur Freigabe des Bustests, 20, in Antwort auf das invertierte B1 im Low-Zustand in den Low-Zustand deaktiviert. Am Zustand 8 der Ablaufsteuerung oder bei der Zahl 1000 bis zum Zustand B der Ablaufsteuerung oder der Zahl 1011 wird das Steuersignal zur Freigabe des Bustests, 20, in Antwort auf das an das UND-Gatter 24 angelegte invertierte B1 im High-Zustand in den High-Zustand aktiviert und am Zustand C der Ablaufsteuerung oder der Zahl 1100 in den Low-Zustand deaktiviert.
• Das Steuersignal zur Freigabe des Bustests, 20, wird an einen Eingang eines ODER-Gatters 26 angelegt, wobei ein Funktions- Freigabesignal, das bei Linie 28 eingezeichnet ist, an den anderen Eingang des ODER-Gatters 26 angelegt wird. Ein Freigabesignal, das bei Linie 30 eingezeichnet ist, und das am Ausgang des ODER-Gatters 26 erzeugt wird, entspricht dem Steuersignal zur Freigabe des Bustests, 20, während der Testfolge.
• Eine Vielzahl gemeinsamer Eingangs-/Ausgangs (CIO)-Treiber 32 ist funktionsfähig mit den zu testenden Bussen verbunden. Das Freigabesignal 30 wird an die CIO-Treiber 32 angelegt, um das Testen der Busleitungen freizugeben. Probleme beim gleichzeitigen Schalten können leicht verhindert werden, indem eine maximale ausgewählte Anzahl von CIO-Treibern 32 gleichzeitig freigegeben wird, zum Beispiel, indem Verzögerungsschaltungen bereitgestellt werden, um selektiv das Freigabesignal 30 an ausgewählte Treiber der zu testenden CIO-Treiber 32 zu verzögern.
• Ein Bustestdaten-Auswahlsignal, das bei Linie 34 eingezeichnet ist, wird am Ausgang eines Inverter-Gatters 36 erzeugt, indem man die geundete Verknüpfung der Ausgangsbits B0, B1, B2 und B3 oder das Subsystem-Resetsignal 18 an den Eingang des Inverter-Gatters 36 anlegt. Das Bustestdaten-Auswahlsignal 34 wird an ein Auswahlgatter 38 angelegt, das ein Bustestdaten-Signal, das bei Zeile 40 eingezeichnet ist, oder Funktionsdaten, die bei Zeile 42 eingezeichnet sind, mit den CIO-Treibern 32 über seinen bei Zeile 44 eingezeichneten Dateneingang koppelt.
• Das Zählerausgangsbit B0 stellt während der Ablaufsteuerungszustände 0-7 oder der Zahl 0000-0111 das Bustestdaten-Signal 40 einer logischen Null bereit, und einer logischen Eins während der Ablaufsteuerungszustände 8-F oder der Zahl 1000-1111. Der bei Linie 46 gezeigte CIO-Eingang der mehrfachen CIO-Treiber 32 wird an ein Dauer-Null-Erkennungsmodul oder ein ODER-Gatter 48 und ein Dauer-Eins-Erkennungsmodul oder ein UND-Gatter 50 angelegt. Mit den durch das im High- Zustand befindliche Bustesttreiber-Freigabesignal 20 während der Zählerzustände 0000-0011 und durch das logische Null-Datensignal 40 freigegebenen CIO-Treibern 32 ist der Ausgang des ODER-Gatters 48 eine logische Null, es sei denn, es wird ein Fehler angezeigt. Mit den durch das im High-Zustand befindliche Bustesttreiber-Freigabesignal 20 während der Zählerzustände 1000-1011 und durch das logische Eins-Datensignal 40 freigegebenen CIO-Treibern 32 ist der Ausgang des UND-Gatters 50 eine logische Eins, es sei denn, es wird ein Fehler angezeigt.
• Ein Dauer-Null-Erkennungssignal, das bei Linie 52 eingezeichnet ist, und ein Dauer-Eins-Erkennungssignal, das bei Linie 54 eingezeichnet ist, wird an einen Eingang eines UND- Gatter-Paares 56 beziehungsweise 58 mit jeweils zwei Eingängen angelegt. Der andere Eingang des UND-Gatters 56 wird an den Ausgang des ODER-Gatters 48 angeschlossen. Der andere Eingang des UND-Gatters 58 wird über ein INVERTER-Gatter 60 an den Ausgang des UND-Gatters 50 angeschlossen.
• Ein Fehlersignal auf einer Leitung 62 identifiziert entweder einen Hängenbleibfehler im High-Zustand oder einen Hängenbleibfehler im Low-Zustand in den getesteten Bussen. Der Ausgang der Gatter 56 und 58 wird an ein ODER-Gatter 64 angelegt, um das Fehlersignal 62 am Ausgang des ODER-Gatters 64 zu erzeugen. Die Fehlererkennungssignale 52 und 54 werden eine ausgewählte Anzahl von Systemtaktzyklen nach Aktivierung der CIO-Treiber 32 über das Bustesttreiber-Freigabesignal 20 im aktiven High-Zustand erzeugt.
• Im Zustand 3 der Ablaufsteuerung oder der Zahl 0011 wird ein aktives Dauer-Null-Erkennungssignal 52 im High-Zustand am Ausgang eines Vier-Eingangs-UND-Gatters 66 erzeugt, an dessen Eingänge die invertierten B0- und B1-Ausgänge der Inverter- Gatter 68 und 70 und B2 und B3 angelegt werden. Im Zustand B der Ablaufsteuerung oder bei Zahl 1011 wird am Ausgang eines Vier-Eingangs-UND-Gatters 72, an dessen Eingänge der invertierte B1-Ausgang des Inverter-Gatters 70 und B0, B2 und B3 angelegt werden, ein aktives Dauer-Eins-Erkennungssignal 54 im High-Zustand erzeugt. Das Fehlersignal 62 wird erzeugt und zeigt einen erkannten Fehler an, wenn es am Ausgang des ODER- Gatters 48 zu einer logischen Eins kommt, während das Dauer- Null-Erkennungssignal 52 aktiviert im High-Zustand ist, oder wenn es am Ausgang des UND-Gatters 50 zu einer logischen Null kommt, wenn das Dauer-Eins-Erkennungssignal 54 aktiviert im High-Zustand ist.
• Am Zustand F der Ablaufsteuerung oder bei der Zahl 1111 geht das Subsystem-Resetsignal 18 in den inaktiven High-Zustand. Die CIO-Treiber 32 werden in Antwort auf das Funktions-Freigabesignal 28 freigegeben. Das Bustestdaten-Auswahlsignal 34 kommt im Low-Zustand zurück und die Funktionsdaten 42 für die CIO-Treiber 32 werden ausgewählt. Die Ablaufsteuerung 10 verbleibt im Zustand F der Ablaufsteuerung oder bei der Zahl 1111, bis das System-Resetsignal 12 aktiviert wird.

Claims (1)

1. Ein Verfahren zum Hängenbleib-Fehlertesten von Daten-, Adreß- und Steuerbussen in einem Mikroprozessorsystem mit einer Vielzahl von gemeinsamen Eingangs-/Ausgangs- (CIO)-Bustreibern (32), die zwischen dem Mikroprozessor und den zu testenden Daten-, Adreß- und Steuerbussen angeschlossen sind, wobei das genannte Verfahren folgende Schritte umfaßt:

- Erzeugen eines zeitverlängerten Reset-Signals (18) in Antwort auf ein System-Reset-Signal (12) , wobei das zeitverlängerte Reset-Signal dazu dient, die zu testenden Busse von den an sie angeschlossenen Geräten zu trennen, und Einspeisen des genannten erzeugten Reset-Signals (18) in den Mikroprozessor;

- Initialisieren und Anstoßen eines Zählers (14) in Antwort auf das System-Reset-Signal (12);

- Freigeben der CIO-Bustreiber (32) zum Antreiben eines Testdatensignals (40) durch Koppeln eines vorbestimmten Zählerausgangsbits mit den Freigabeeingängen (30) aller CIO-Bustreiber (32), wobei das genannte Testdatensignal (40) einen logischen Eins- und einen logischen Null-Zustand enthält;

- Bereitstellen eines vorbestimmten Zählerausgangsbits als Testdatensignal (40) an alle CIO-Bustreiber;

- Ermitteln und Vergleichen der Bussignale auf verschiedenen Busleitungen in Antwort auf einen vorbestimmten Zählerzustand;

- Erzeugen eines Fehlersignals (62), wenn die Bussignale nicht gleich sind.

2. Eine Methode nach Anspruch 1, bei der die genannten Schritte des Ermittelns von Bussignalen in Antwort auf das genannte eingespeiste Testdatensignal (40) und des Erzeugens eines Fehlersignals (62) in Antwort darauf, daß die genannten ermittelten Bussignale einen Busfehler anzeigen, folgende Schritte umfassen:

- Erkennen eines ersten vorbestimmten sequentiellen Zählerzustands,

- Ermitteln von Bussignalen in Antwort auf den genannten ersten vorbestimmten sequentiellen Zählerzustand und Erzeugen des genannten Fehlersignals (62) in Antwort auf ein ermitteltes Bussignal, das einen logischen Eins-Zustand anzeigt,

- Erkennen eines zweiten vorbestimmten sequentiellen Zählerzustands,

- - Ermitteln von Bussignalen in Antwort auf den genannten zweiten vorbestimmten sequentiellen Zählerzustand und Erzeugen des genannten Fehlersignals (62) in Antwort auf ein ermitteltes Bussignal, das einen logischen Null-Zustand anzeigt.

Vorrichtung zum Fehlertesten von Daten-, Adreß- und Steuerbussen in einem Mikroprozessorsystem mit einer Vielzahl von gemeinsamen Eingangs-/Ausgangs- (CIO)-Bustreibern (32), die zwischen dem Mikroprozessor und den zu testenden Daten-, Adreß- und Steuerbussen angeschlossen sind, folgendes umfassend:

-Mittel (16) zum Erzeugen eines zeitverlängerten Reset-Signals (18) in Antwort auf ein System-Reset-Signal (12), wobei das genannte zeitverlängerte Reset- Signal (18) zur Trennung der zu testenden Busse von den an sie angeschlossenen Geräten dient;

-Mittel, welches das genannte erzeugte Reset-Signal (18) an den Mikroprozessor koppelt;

-Zählmittel (14), das in Antwort auf das genannte System-Reset-Signal (12) initialisiert und angestoßen wird;

-Mittel (14, 24, 22) zum Erzeugen eines Bus-Testdatensignals (40) in Antwort auf ein vorbestimmtes Ausgangsbit des genannten Zählmittels (14), mindestens einen logischen Eins-Zustand und einen sequentiellen logischen Null-Zustand umfassend,;

-Mittel (26, 24), die die CIO-Bustreiber (32) freigeben, um das genannte Bus-Testdatensignal (40) anzutreiben;

-Mittel (48, 50) zum Ermitteln von Bussignalen in Antwort auf das genannte eingespeiste Testdatensignal (40);

-Mittel (56, 58, 64), zum Erzeugen eines Fehlersignals (62) in Antwort auf mindestens eines der genannten ermittelten Bussignale, die in Antwort auf den genannten logischen Eins-Zustand des genannten Bus- Testdatensignals (40) eine logische Null anzeigen, und in Anwort auf mindestens eines der genannten ermittelten Bussignale, die in Antwort auf den genannten logischen Nullzustand des genannten Bus- Testdatensignals (40) eine logische Eins anzeigen.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß sie UND-Schaltungsmittel (16) enthält, um die sequentiellen Ausgangszustände der genannten Zählmittel zu kombinieren, um das genannte zeitverlängerte Reset-Signal (18) zu erzeugen.

5. Vorrichtung nach Anspruch 4, bei der die genannten Bussignal-Ermittlungsmittel (48, 50) ODER-Schaltungsmittel (48) enthalten, um die genannten ermittelten Bussignale zu kombinieren, UND-Schaltungsmittel (50), um die genannten ermittelten Bussignale zu kombinieren, Mittel zum Erkennen eines ersten vorbestimmten sequentiellen Zählerzustands und zum Erzeugen eines Fehlersignals (62), in Antwort auf einen Ausgang des genannten ODER- Schaltungsmittels (48), und Mittel zum Erkennen eines zweiten vorbestimmten sequentiellen Zählerzustands und zur Erzeugung eines Fehlersignals in Antwort auf einen Null-Ausgang des genannten UND-Schaltungsmittels (50).

6. Vorrichtung nach Anspruch 5, bei der die genannten Freigabemittel (24, 26) für die CIO-Bustreiber zum Antreiben des genannten Bus-Testdatensignals (40) eine ausgewählte Anzahl von sequentiellen Zählerzuständen vor dem genannten ersten und zweiten vorbestimmten Zählerzustand aktiviert werden.