DE69023674T2

DE69023674T2 - Verfahren zur Prüfung einer Schaltung sowie geeignete Schaltung für ein derartiges Verfahren.

Info

Publication number: DE69023674T2
Application number: DE69023674T
Authority: DE
Inventors: Der Star Max Van
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-01-23
Filing date: 1990-01-17
Publication date: 1996-06-27
Anticipated expiration: 2010-01-18
Also published as: EP0380161B1; EP0380161A1; JP3001921B2; NL8900151A; DE69023674D1; JPH02228577A; US5008618A

Description

HINTERGRUND DER ERFINDUNG

Die Erfmdung betrifft ein Verfahren zum Testen einer Schaltung unter Verwendung des Scan-Test-Prinzips, die eine Menge bistabiler Elemente umfaßt und eine damit verbundene Menge Schaltnetzelemente, um eine mittels einer Kaskadenschaltung aus vom gleichen Taktsignal gesteuerten bistabilen Elementen gebildeten Scan- Kette zu testen, wobei ein Testzyklus die folgenden Schritte umfaßt:
- einen Eingabeschritt, bei dem ein Stimulus-Muster in die bistabilen Elemente eingeschrieben wird;
- einen Verarbeitungsschritt, bei dem ein vom Stimulus-Muster unter Einfluß der Schaltnetzelemente gebildetes Respons-Muster unter Steuerung des betreffenden Taktsignals zur Scan-Kette übertragen wird;
- einen Ausgabeschritt, bei dem das Respons-Muster seriell aus der Scan-Kette ausgelesen wird.
Die Erfindung betrifft auch eine Schaltung zur Anwendung eines solchen Verfahrens.
In einer Schaltung mit einer Menge F aus bistabilen Elementen, im weiteren als Flipflops bezeichnet, und einer Menge L aus Schaltnetzelementen, in der Eingänge von F (oder L) direkte Eingänge der Schaltung oder Ausgänge von L (oder F) sind und Ausgänge von F (oder L) direkte Ausgänge der Schaltung oder Eingänge von L (oder F) sind, wird entsprechend dem Scan-Test-Prinzip in einem Testzustand der Schaltung den Flipflops, die, über einen Testdatenpfad zu einem Schieberegister zusammengefügt, eine Scan-Kette bilden, sowie allen direkten Eingängen der Schaltung ein Stimulus-Muster zugeführt. Hierzu können den Dateneingängen der Flipflops Multiplexer vorangehen. Wenn die Schaltung in einen Ausführungszustand gesetzt ist, wird dieses Stimulus-Muster unter dem Einfluß der Schaltnetzelemente parallel in ein Respons-Muster umgewandelt, wobei der Teil des Respons-Musters, der an den Eingängen der Flipflops auftritt unter dem Einfluß eines aktiven Anteils des Taktsignals parallel zur Scan-Kette übertragen wird, woraufhin, nachdem die Schaltung wieder in den Testzustand gesetzt ist, dieser Teil seriell gelesen wird, während eventuell gleichzeitig ein folgendes Stimulus-Muster seriell in die Scan-Kette eingeschrieben wird. Der Teil des Respons-Musters, der an den direkten Ausgängen der Schaltung auftritt, kann vor dem aktiven Anteil des Taktsignals geprüft werden. Die in dem in die Flipflops eingeschriebenen Stimulus-Muster und an den Eingängen von L vorhandenen Stimulus-Bits bestimmen eindeutig die Respons-Bits im Respons-Muster. Stimulus-Muster können beispielsweise mit einem automatischen Testmustergenerator generiert werden.
Das Testprinzip ist aus der US-Patentschrift 3.761.695 bekannt und wird in vollständig synchronen Schaltungen verwendet (Schaltungen, die von einem einzigen Taktsignal angesteuert werden). Das gleichzeitige Testen aller zu scannenden Elemente ist nur möglich, wenn ein einziges Taktsignal die gesamte Schaltung ansteuert.
Das Dokument "Testing's impact on design & technology", Proceedings of International Test Conference 1986, Computer Society Press (USA), S. 484-492, diskutiert die Verwendung mehrfacher Scan-Pfade, wobei alle Scan-Pfade parallel geladen werden und eingesetzt werden. Die Scan-Pfade in der Erfindung werden von asynchronen Taktsignalen gesteuert und unabhängig voneinander verwendet.
Das Dokument "Hardware reset of LSSD logic chip during system operation (programmable reset)", IBM Disclosure Bulletin, Bd. 28, Nr.4, September 1985, IBM Corp. (New York, USA) S. 1600-1604, diskutiert das Rücksetzen von Latches in einen zuvor definierten Zustand am Ende einer Scan-Operation durch individuellen Zugriff auf die Latches. Bei der Erfindung ist das Auffrischen nach einem Testteilzyklus das erneute Laden eines bestimmten Musters in die Scan-Kette.
Bei Verwendung mehrerer nicht-synchroner Taktsignale tritt das folgende Problem auf: Sobald eine erste Menge Flipflops, die von einem ersten Taktsignal gesteuert werden, unter dem Einfluß eines aktiven Anteils des genannten ersten Taktsignals ein Respons-Muster speichert, führen diese Flipflops dem Rest der Schaltung keine korrekten Stimulus-Bits mehr zu; in einer zweiten, von einem zweiten Taktsignal gesteuerten Menge Flipflops würde dann unter dem Einfluß eines späteren aktiven Anteils des genannten zweiten Taktsignals ein falsches Respons-Muster gespeichert.
Dieses Problem könnte durch Verwendung von Verzögerungsmitteln gelöst werden, die die verschiedenen Taktsignale miteinander synchronisieren. Diese Verzögerungsmechanismen sind häufig jedoch in der Praxis sehr schwer zu implementieren und erhöhen die Komplexität von Simulationen in hohem Maße.

ZUSAMMENFASUNG DER ERFINDUNG

Der Erfindung liegt unter anderem die Aufgabe zugrunde, auf Basis eines Scan-Tests ohne Verzögerungsmechanismen ein Testverfahren zum Testen nicht vollständig synchroner oder einzelner synchroner Schaltungen zu verschaffen. Dies sind Schaltungen, bei denen die Menge von Flipflops in eine Anzahl von (mindestens) zwei Teilmengen unterteilt werden kann, von denen jede von einem jeweiligen Taktsignal gesteurt wird, wobei die verschiedenen Taktsignale asynchron zu einander sind. Die Taktsignale sind extern zugänglich und können getrennt aktiviert werden.
Entsprechend einem ersten Aspekt der Erfindung wird diese Aufgabe durch ein Verfahren zum Testen einer Schaltung gelöst, die eine Menge bistabiler Elemente und eine Menge damit verbundener Schaltnetzelemente umfaßt, nach welchem Verfahren eine erste Scan-Kette mit einter ersten Anzahl von einem ersten Taktsigal gesteuerter bistabiler Elemente in Kaskadenschaltung gebildet wird, und eine zweite Scan-Kette mit einer zweiten Anzahl von einem zweiten Taktsignal, das asynchron zu dem ersten Taktsignal ist, gesteuerter bistabiler Element in Kaskadenschaltung gebildet wird; wobei ein Testzyklus umfaßt: (1) einen Eingabeschritt, bei dem ein Stimulus- Muster in die bistabilen Elemente eingeschrieben wird, wobei ein erstes Stimulus-Teilmuster in die erste Scan-Kette eingeschrieben wird, während in die zweite Scan-Kette ein zweites Stimulus-Teilmuster eingeschrieben wird; wobei ein erster Testteilzyklus umfaßt: (2a) einen Verarbeitungsschritt für die rste Scan-Kette, bei dem die Schaltnetzelemente das Stimulus-Muster in ein Respons-Muster umwandeln, von dem unter Steuerung des ersten Taktsignals und bei Abwesenheit irgendeines anderen Taktsignals ein Teil als erstes Respons-Teilmuster zur ersten Scan-Kette zurück übertragen wird; (2b) einen Ausgabeschritt für die erste Scan-Kette, in dem das erste Respons-Teilmuster seriell herausgeschoben wird; (2c) einen Auffrischungsschritt für die erste Scan-Kette, in dem das erste Stimulus-Teilmuster aufgefrischt wird; und wobei ein zweiter Testteilzyklus umfaßt: (3a) einen Verarbietungsschritt für die zweite Scan-Kette: wie der Schritt (2a), nur daß "erste" durch "zweite" ersetzt wird; (3b) einen Ausgabeschritt für die zweite Scan-Kette; wie die Schritt (2b) nur daß "erste" durch "zweite" ersetzt wird. Da es nur ein Taktsignal gibt mit nur einem aktiven Anteil in jedem Testteilzyklus, wird die andere Scan-Kette nicht beeinflußt, wenn das Respons-Teilmuster zu der zu dem betreffenden Taktsignal gehörenden Scan-Kette übertragen wird. Wenn das erste Respons-Teilmuster gelesen wird, wird das erste Stimulus-Teilmuster wieder seriell in die betreffende erste Scan-Teilkette eingeschrieben, die durch das Zusammenfügen von Flipflops zu einem Schieberegister gebildet worden ist, woraufhin der zweite Testteilzyklus beginnt.
Nach einem weitern Aspekt der Erfindung wird das Verfahren dadurch gekennzeichnet, daß die Menge bistabiler Elemente in ebenso viele Scan-Ketten unterteilt wird, wie es zueinander asynchrone Taktsignale gibt, wobei ein Testzyklus umfaßt: einen Eingabschritt (1) für alle Scan-Ketten und für jede Scan-Kette, mit Ausnahme einer letzten Scan-Kette, einen jeweiligen Testteilzyklus, der hintereinander einen Verarbeitungsschritt umfaßt, der analog zu (2a) ist, einen Ausgabeschritt, der analog zu (2b) ist, und einen Auffrischungsschritt, der analog zu (2c) ist, wobei ein letzter Testteilzyklus für eine letzte Scan-Kette hintereinander einen Verarbeitungsschritt umfaßt, der analog zu (3a) ist, und einen Ausgabeschritt, der analog zu (3b) ist. Somit können alle Flipflops getestet werden.
Eine Ausgestaltung eines erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß eine Scan-Kette in eine Vielzahl Scan-Teilketten unterteilt wird, wobei die Scan-Teilketten während eines Testzyklus gleichzeitig dem gleichen Testteilzyklus unterworfen werden. Die Eingabe und Ausgabe von Mustern kann somit beschleunigt werden.
Wenn die Schaltung dynamische Logik umfaßt, bleiben die Daten in der Schaltung für ein Testen in der beschriebenen Weise nicht lang genug unverändert. Daher müssen in diesem Fall jedesmal alle Stimulus-Teilmuster aufgefrischt werden. Hierzu ist eine Ausgestaltung des erfindungsgemäßen Verfahrens dadurch gekennzeichnet, daß vor jedem Verarbeitungsschritt, außer dem in einem ersten Testteilzyklus, für alle Scan-Ketten ein Auffrischungsschritt ausgeführt wird.
Eine Ausgestaltung des Verfahrens ist dadurch gekennzeichnet, daß während eines Eingabeschrittes das Einschreiben eines Stimulus-Muster durch gleichzeitiges serielles Einschreiben von jeweiligen Stimulus-Teilmustern in die betreffenden Scan- Ketten realisiert wird. Die Eingabe wird also beschleunigt.
Bei Scan-Ketten ungleicher Länge gehen während des Einschreibens von Stimulus-Teilmustern von unterschiedlicher Länge, denjenigen Stimulus-Teilmustern, die kürzer als ein längstes Stimulus-Teilmuster sind, vorzugsweise eine Anzahl leerer Signale voran, die eine Länge haben, die gleich einer Differenz zwischen der Länge des längsten Stimulus-Teilmusters und der länge des betreffenden kürzeren Stimulus-Teilmusters ist, weil die Eingabe der Stimulus-Teilmuster dann für alle Scan-Ketten gleichzeitig abgeschlossen wird.
Wenn das letzte Respons-Teilmuster in einem letzten Testteilzyklus gelesen worden ist, braucht das dem betreffenden Testzyklus entsprechende Stimulus-Teil muster nicht wieder in die betreffende Scan-Kette geschrieben zu werden; stattdessen kann ein Stimulus-Muster eines folgenden Testzyklus in alle Scan-Ketten geschrieben werden. Daher ist eine Ausgestaltung des Verfahrens dadurch gekennzeichnet, daß ein letzter Ausgabeschritt eines Testzyklus gleichzeitig mit dem Eingabeschritt eines folgenden Testzyklus für ein folgendes Stimulus-Muster ausgeführt wird.
Außerdem kann Zeit eingespart werden, indem die längste Scan-Kette als letzte getestet wird. Daher ist eine Ausgestaltung des Verfahrens dadurch gekennzeichnet, daß für jeden Testzyklus eine Reihenfolge der Testteilzyklen so gewählt wird, daß beim Testen von Scan-Ketten unterschiedlicher Länge während eines letzten Testteilzyklus die längste Scan-Kette getestet wird.
Eine Ausführungsform des erfindungsgemaßen Verfahrens, wobei die Schaltung eine Menge von Schaltnetzelementen und eine Menge bistabiler Elemente umfaßt, wobei die Menge von Schaltnetzelementen bidirektional mit den bistabilen Elementen verbunden ist, ist dadurch gekennzeichnet, daß die bistabilen Elemente zu mehrfach unabhängigen Ketten in Kaskade geschaltet sind, wobei jede Kette gesondert von jeder anderen Kette einen Takteingang zum Empfangen eines Taktsignals und einen Testeingang zum Empfangen eines Stimulus-Teilmusters unter der Steuerung des Taktsignals hat, daß die Schaltung Mittel zum Steuern der Schaltnetzelemente hat, um die Stimulus- Teilmuster in ein Respons-Muster umzuwandeln und um einen anwendbaren Teil des Respons-Musters als Respons-Teilmuster in eine der Ketten zu übertragen und daß jede Kette gesondert von jeder anderen Kette einen Testausgang hat, um das Respons-Teilmuster unter der Steuerung des am Takteingang empfangenen Taktsignals herauszuschieben.
Eine Ausführungsform einer zur Anwendung des erfindungsgemäßen Verfahrens geeigneten Schaltung ist dadurch gekennzeichnet, daß direkte Ausgänge und Ausgänge von Scan-Ketten über Multiplexer verknüpft werden. Dies bietet den Vorteil, daß die Anzahl Anschlußstifte der Schaltung begrenzt wird.
Eine weitere Ausführungsform einer zur Anwendung des erfindungsgemäßen Verfahrens geeigneten Schaltung ist dadurch gekennzeichnet, daß die Schaltung ein Kontrollelement umfaßt, um während eines Testzyklus ein Stimulus-Muster einzugeben und um hintereinander das betreffende Taktsignal abwechselnd für alle Taktsignale zu aktivieren, unter Ausschluß irgendeines anderen asynchronen Taktsignals, um ein be treffendes Respons-Teilmuster zu lesen und um ein betreffendes Stimulus-Teilmuster aufzufrischen. Testen wird somit vereinfacht.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 eine Schaltung mit zwei Scan-Ketten;
Fig. 2 den Aufbau einer Scan-Kette;
Fig. 3 eine zur Anwendung der Erfindung geeigneten Schaltung.

BESCHREIBUNG

Fig. 1 zeigt eine sequentielle digitale Schaltung. Das Bezugszeichen L bezeichnet eine Menge aus Schaltnetzelementen und F = {F1, F2, F3, F4} eine Menge Flipflops. Es gibt drei direkte Eingänge I1, I2, I3 und zwei direkte Ausgänge O1, O2. Die mit Pfeilen bezeichneten Liniensegmente stellen Verbindungen dar, mit denen die verschiedenen Elemente zusammengefügt werden. Zwei asynchrone Taktsignale CL1 und CL2 steuern die Flipflops: CL1 steuert F1 und F2, und CL2 steuert F3 und F4. Somit werden zwei Scan-Ketten gebildet: (F1, F2) und (F3, F4). Die Eingänge der Flipflops bilden Ausgänge von L, und die Ausgänge der Flipflops bilden Eingänge von L. Der Ausgang von F3 ist auch mit O1 verbunden. Außerdem umfassen die Flipflops einen Eingang zum Empfangen von Testdaten. F1 ist der erste Flipflop der Scan-Kette 1 und kann Testdaten über einen externen Eingang SIN1 empfangen. Der Ausgang von F1 ist mit dem Testdateneingang des folgenden Flipflops in der Scan-Kette verbunden: F2. Der Ausgang von F2 ist mit einem externen Ausgang SOUT1 verbunden, über den Testdaten gelesen werden können. F1 und F2 bilden also ein Schieberegister, in das Stimulus-Teilmuster seriell geschoben werden können und aus dem Respons-Teilmuster seriell herausgeschoben werden können. Die Funktionsweise der anderen Scan-Kette ist die gleiche.
Bei Verwendung statischer Logik geschieht während eines Testzyklus das folgende:
- die zu dem betreffenden Zyklus gehörenden Eingangssignale werden an die Eingangsstifte gelegt;
- die zugehörigen Stimulus-Teilmuster werden in einem Eingabeschritt seriell in jede Scan-Kette geschoben, jedesmal unter Steuerung eines jeweiligen Taktsignals;
- im ersten Testteilzyklus wird in einem ersten Verarbeitungsschritt während einer Taktsignaldauer nur das Taktsignal CL1 aktiviert, wobei die Schaltung sich im Ausführungsschritt befindet; unter dem Einfluß dieses Taktimpulses wird das Respons-Teilmuster zur Scan-Kette übertragen, woraufhin es in einem ersten Ausführungsschritt seriell aus der Scan-Kette (F1, F2) ausgelesen und überprüft wird; die andere Scan-Kette wird dadurch nicht beeinflußt; gleichzeitig mit dem Lesevorgang kann das ursprüngliche Stimulus-Teilmuster erneut eingeschrieben werden;
- die Ausführung des zweiten Testteilzyklus verläuft analog, nur daß ein Impuls des Taktsignals CL2 verwendet wird;
anschließend kann eventuell ein folgender Testzyklus beginnen.
Für eine Schaltung mit mehr als zwei asynchronen Taktsignalen wird für jedes Taktsignal in vollkommen analoger Weise eine Scan-Kette gebildet, und für jede Scan-Kette wird in jedem Testzyklus ein gesonderter Testteilzyklus ausgeführt. Nötigenfalls können lange Scan-Ketten in mehrere Scan-Teilketten unterteilt werden, so daß durch gleichzeitiges Eingeben oder Ausgeben der Muster in die Scan-Teilketten Zeit eingespart werden kann.
Bei dynamischer Logik bleiben die Daten in der Schaltung nicht sehr lange unverändert; ohne regelmäßige Wiederauffrischung verschwinden sie. Daher müssen alle Scan-Ketten gleichzeitig mit ihren Stimulus-Teilmustern gefüllt werden. Nach jedem Testteilzyklus müssen alle Stimulus-Teilmuster aufgefrischt werden.
Durch gleichzeitiges Einschreiben jeweiliger Stimulus-Teilmuster in betreffende Scan-Ketten unter der Steuerung ihres jeweiligen Taktsignals während eines Eingabeschrittes kann Zeit eingespart werden. Unterschiede in der Länge der genannten Stimulus-Teilmuster können kompensiert werden, indem man den kürzeren Stimulus- Teilmustern eine geeignete Anzahl leerer Signale vorangehen laßt.
Es kann auch Zeit gespart werden, indem man einen letzten Ausgabeschritt eines Testzyklus mit einem Eingabeschritt eines folgenden Testzyklus kombiniert. Wenn eine längste Scan-Kette während eines letzten Testteilzyklus getestet wird, braucht der (zeitraubende) Auffrischungsschritt für diese Scan-Kette nicht mehr ausgeführt zu werden.
Die Ausgänge der Schaltung, die nicht unmittelbar mit Flipflops verbunden sind, können vor dem aktiven Anteil eines Taktsignals getestet werden, da die betreffende Scan-Kette andernfalls falsche Stimulus-Bits für den Rest der Schaltung enthielte.
Die Stimulus-Muster können von einem automatischen Testmustergenerator generiert werden. Dieser Generator sagt dann auch voraus, welches Respons-Muster von einem bestimmten Stimulus-Muster erzeugt wird, und prüft den Deckungsgrad in bezug auf das Stuck-at-Fehlermodell.
Fig. 2 zeigt den Aufbau einer Scan-Kette. Zwei Flipflops F1 und F2, die Teil der Scan-Kette sind, werden von dem Taktsignal CL gesteuert. Die D-Eingänge der Flipflops werden multiplext, so daß zusätzlich zu normalen Systemdaten SD Testdaten TD extern zugeführt werden können. Der Multiplexer wird von einem Scan-Signal SC gesteuert, das über einen externen Anschlußstift zugeführt wird. Der Q-Ausgang von F1 ist mit dem Testdateneingang des Multiplexers bei F2 verbunden und auch mit dem direkten Ausgang O. Die Flipflops einer Scan-Kette bilden also ein Schieberegister, in das Stimulus-Daten seriell über einen mit dem Testdateneingang des Multiplexers beim ersten Flipflop der Kette verbundenen, externen Anschlußstift geschoben werden können. Über einen mit dem Q-Ausgang des letzten Flipflops der Kette verbundenen, externen Anschlußstift können die unter dem Einfluß des Schaltnetzes erzeugten und unter dem Einfluß eines aktiven Anteils des betreffenden Taktsignals übertragenen Respons- Daten seriell gelesen werden.
Fig. 3 zeigt eine Schaltung mit einer Menge F von Flipflops, einer Menge L von Schaltnetzelementen und einem Kontrollelement CE. Das Kontrollelement CE umfaßt Eingangs- und Ausgangsverbindungen mit einem ersten und einem zweiten Testdateneingang, TI1 bzw. TI2, einem Scan-Signaleingang SC, einem direkten Eingang 1 für das Schaltnetz, einem direkten Ausgang O1 für das Schaltnetz, einem multiplexten Ausgang O2/TU2 als direkten Ausgang und zweiten Testdatenausgang (so daß Platz eingespart wird), einem ersten Testdatenausgang TU1, einem ersten und einem zweiten Taktsignal CL1 und CL2 und wird von einem extern Kontrolisignal C gesteuert. Für jeden Testzyklus koordiniert CE die korrekte Eingabe der Stimulus-Teilmuster und die abwechselnde Aktivierung der Taktsignale sowie das Auslesen des Respons-Teilmusters und eventuelle Auffrischung des betreffenden Stimulus-Teilmusters. Das Kontrollelement CE und die anderen Teile sind nicht notwendigerweise in einer einzigen Schaltung integriert.
Die Verwendung von Flipflops mit einem zusätzlichen Takteingang für ein Test-Taktsignal (für alle Flipflops) vermeidet die Notwendigkeit, gesonderte Scan-Ketten zu bilden, aber sie hat große Nachteile. Nach einem Verarbeitungsschritt wird nämlich im folgenden Ausgabeschritt das gesamte Respons-Muster ausgegeben und im Auffrischungsschritt muß das gesamte Stimulus-Muster wieder eingegeben werden. Außer dem muß aus dem ausgegebenen Respons-Muster das erforderliche Respons-Teilmuster selektiert werden; bei Verwendung von Scan-Ketten wird dieses Respons-Teilmuster von der betreffenden Scan-Kette unmittelbar geliefert.

Claims

1. Verfahren zum Testen einer Schaltung, die eine Menge bistabiler Elemente (F1, F2, F3, F4) und eine Menge damit verbundener Schaltnetzelemente (L) umfaßt, nach welchem Verfahren eine erste Scan-Kette mit einer ersten Anzahl von einem ersten Taktsignal (CL1) gesteuerter bistabiler Elemente in Kaskadenschaltung (F1, F2) gebildet wird, und eine zweite Scan-Kette mit einer zweiten Anzahl von einem zweiten Taktsignal (CL2), das asynchron zu dem ersten Taktsignal ist, gesteuerter bistabiler Elemente in Kaskadenschaltung (F3, F4) gebildet wird; wobei ein Testzyklus umfaßt: (1) einen Eingabeschritt, bei dem ein Stimulus-Muster in die bistabilen Elemente eingeschrieben wird, wobei ein erstes Stimulus-Teilmuster in die erste Scan-Kette eingeschrieben wird, während in die zweite Scan-Kette ein zweites Stimulus-Teilmuster eingeschrieben wird; wobei ein erster Testteilzyklus umfaßt: (2a) einen Verarbeitungsschritt für die erste Scan-Kette, bei dem die Schaltnetzelemente das Stimulus-Muster in ein Respons-Muster umwandeln, von dem unter Steuerung des ersten Taktsignals und bei Abwesenheit irgendeines anderen Taktsignals ein Teil als erstes Respons-Teilmuster zur ersten Scan- Kette zurück übertragen wird; (2b) einen Ausgabeschritt für die erste Scan-Kette, in dem das erste Respons-Teilmuster seriell herausgeschoben wird; (2c) einen Auffrischungsschritt für die erste Scan-Kette, in dem das erste Stimulus-Teilmuster aufgefrischt wird; und wobei ein zweiter Testteilzyklus umfaßt: (3a) einen Verarbeitungsschritt für die zweite Scan-Kette: wie der Schritt (2a), nur daß "erste" durch "zweite" ersetzt wird; (3b) einen Ausgabeschritt für die zweite Scan-Kette; wie der Schritt (2b), nur daß "erste" durch "zweite" ersetzt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Menge bistabiler Elemente in ebenso viele Scan-Ketten unterteilt wird, wie es zueinander asynchrone Taktsignale gibt, wobei ein Testzyklus umfaßt: einen Eingabeschritt (1) für alle Scan-Ketten und für jede Scan-Kette, mit Ausnahme einer letzten Scan-Kette, einen jeweiligen Testteilzyklus, der hintereinander einen Verarbeitungsschritt umfaßt, der analog zu (2a) ist, einen Ausgabeschritt, der analog zu (2b) ist, und einen Auffrischungsschritt, der analog zu (2c) ist, wobei ein letzter Testteilzyklus für eine letzte Scan-Kette hintereinander einen Verarbeitungsschritt umfaßt, der analog zu (3a) ist, und einen Ausgabeschritt, der analog zu (3b) ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Scan-Kette in eine Vielzahl Sean-Teilketten unterteilt wird, wobei die Scan-Teilketten während eines Testzyklus gleichzeitig dem gleichen Testteilzyklus unterworfen werden.

4. Verfahren nach einem der Ansprüche 1 bis 3 zum Testen einer Schaltung mit dynamischer Logik, dadurch gekennzeichnet, daß vor jedem Verarbeitungsschritt, außer dem in einem ersten Testteilzyklus, für alle Scan-Ketten ein Auffrischungsschritt ausgeführt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß während eines Eingabeschrittes das Einschreiben eines Stimulus-Musters durch gleichzeitiges serielles Einschreiben von jeweiligen Stimulus-Teilmustern in die betreffenden Scan-Ketten realisiert wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß während des Einschreibens von Stimulus-Teilmustern von unterschiedlicher Länge, denjenigen Stimulus-Teilmustern, die kürzer als ein längstes Stimulus-Teilmuster sind, eine Anzahl leerer Signale vorangehen, die eine länge haben, die gleich einer Differenz zwischen der Länge des längsten Stimulus-Teilmusters und der länge des betreffenden kürzeren Stimulus-Teilmusters ist.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein letzter Ausgabeschritt eines Testzyklus gleichzeitig mit dem Eingabeschritt eines folgenden Testzyklus für ein folgendes Stimulus-Muster ausgeführt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß für jeden Testzyklus eine Reihenfolge der Testteilzyklen so gewählt wird, daß beim Testen von Scan-Ketten unterschiedlicher Länge während eines letzten Testteilzyklus die längste Scan-Kette getestet wird.

9. Schaltung, die geeignet ist, nach dem Verfahren nach einem der Ansprüche 1 bis 8 getestet zu werden, wobei die Schaltung eine Menge von Schaltnetzelementen (L) und eine Menge bistabiler Elemente (F) umfaßt, wobei die Menge von Schaltnetzelementen bidirektional mit den bistabilen Elementen verbunden ist, dadurch gekennzeichnet, daß die bistabilen Elemente zu mehrfach unabhängigen Ketten in Kaskade geschaltet sind, daß jede Kette gesondert von jeder anderen Kette einen Takteingang (CL1) zum Empfangen eines Taktsignals und einen Testeingang (TI1) zum Empfangen eines Stimulus-Teilmusters unter der Steuerung des Taktsignals hat, daß die Schaltung Mittel zum Steuern der Schaltnetzelemente hat, um die Stimulus-Teilmuster in ein Respons-Muster umzuwandeln und um einen anwendbaren Teil des Respons-Musters als Respons-Teilmuster in eine der Ketten zu übertragen und daß jede Kette gesondert von jeder anderen Kette einen Testausgang (TU1) hat, um das Respons-Teilmuster unter der Steuerung des am Takteingang empfangenen Taktsignals herauszuschieben.

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß direkte Ausgänge und Ausgänge von Scan-Ketten über Multiplexer (M) verknüpft werden.

11. Schaltung nach einem der Ansprüche 9 und 10, dadurch gekennzeichnet, daß die Schaltung ein Kontrollelement (CE) umfaßt, um während eines Testzyklus ein Stimulus-Muster einzugeben und um hintereinander das betreffende Taktsignal abwechselnd für alle Taktsignale zu aktivieren, unter Ausschluß irgendeines anderen asynchronen Taktsignals, um ein betreffendes Respons-Teilmuster zu lesen und um ein betreffendes Stimulus-Teilmuster aufzufrischen.