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Die vorliegende Erfindung betrifft einen Phasendetektor und
insbesondere einen digitalen Phasendetektar, der in einer
Phasenregelschleife für einen Taktsignal-Regenerationskreis
verwendbar ist.
Beschreibung des Standes der Technik
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Phasenregelschleifen sind auf dem Gebiet der
Telekommunikation und elektronischer Messungen weit verbreitet. Ein in
jüngster Zeit dominierender Typ einer Phasenregelschleife
ist aus einem digitalen Phasendetektor und einer
Ladungspumpe zusammengesetzt. Ein typischer digitaler
Phasendetektor wurde in einem japanischen Buch "PLL Application
Circuits", Seite 49, veröffentlicht am 10. September 1977 von
Sogodenshishuppansha, offenbart. Dieser digitale
Phasendetektor hat einen ersten Eingang V zum Empfangen eines
Ausgangsignals eines spannungsgesteuerten Oszillators und
einen zweiten Eingang R zum Empfangen eines Bezugssignals
und arbeitet derart, daß der erste Eingang V mit dem
zweiten Eingang R sowohl in der Phase als auch in der Frequenz
verglichen wird. Wenn die Phase des ersten Eingangs V der
des zweiten Eingangs R voraus läuft, oder wenn die Frequenz
des ersten Eingangs V höher als die des zweiten Eingangs R
ist, gibt der digitale Phasendetektor ein
Ladungsverminderungssignal
aus, um die Oszillationsfrequenz des
spannungsgesteuerten Oszillators abzusenken. Auf der anderen Seite
gibt, wenn die Phase des ersten Eingangs v gegenüber der
des zweiten Eingangs R verzögert ist, oder wenn die
Frequenz des ersten Eingangs V größer als die des zweiten
Eingangs R ist, der digitale Phasendetektor
Ladungszunahmesignal aus, um die Oszillationsfrequenz des
spannungsgesteuerten Oszillators zu erhöhen.
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In realen Telekommunikationseinrichtungen wird die
Phasenregelschleife in vielen Fällen dazu verwendet, aus einem
empfangenen Signal ein Taktsignal zu regenerieren. In
diesem Fall wird ein Eingangssignal, das dem zweiten Eingang R
als Referenzsignal zugeführt wird, aus einem willkürlich
aus "0"en und "1"ern zusammengesetzten Bitzug aufgebaut.
Unter diesen Umständen wird häufig eine derartige Situation
auftreten, daß der erste Eingang V und der zweite Eingang R
sich gleichzeitig auf einem niedrigen Pegel befinden. In
dieser Situation hat jedoch der herkömmliche Phasendetektor
auf ein Problem, das Ladungsverringerungssignal an die
Ladungspumpe auszugeben, obwohl der Synchronismus in Phase
und/oder in Frequenz bereits erreicht wurde. Als Ergebnis
wird der synchronisierte Zustand gebrochen. Der Grund dafür
ist, daß, wenn sowohl der erste als auch der zweite Eingang
V und R des herkömmlichen digitalen Phasendetektors "0"
(Null) sind, der herkömmliche digitale Phasendetektor oft
das Ladungsverringerungssignal ausgibt.
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Ein Phasendetektor der herkömmlichen Art ist aus DE-A-
1537183 bekannt.
Zusammenfassung der Erfindung
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Demgemäß ist eine Aufgabe der vorliegenden Erfindung, einen
digitalen Phasendetektor zu schaffen, der den oben
erwähnten Mangel überwunden hat.
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Eine weitere Aufgabe der vorliegenden Erfindung ist, einen
digitalen Phasendetektor zu schaffen, der weder ein
Ladungszunahmesignal noch ein Ladungsverringerungssignal
ausgibt, wenn zwei Eingänge zueinander synchron sind.
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Die obigen und andere Aufgaben der vorliegenden Erfindung
werden in Übereinstimmung mit der vorliegenden Erfindung
durch einen digitalen Phasendetektor erreicht, mit einem
ersten Eingang zum Empfangen des Ausgangssignals eines
spannungsgesteuerten Oszillators und einem zweiten Eingang
zum Empfangen eines Bezugssignals, wobei der Phasendetektor
im Betrieb den ersten Eingang mit dem zweiten Eingang
sowohl in der Phase als auch in der Frequenz vergleicht, um
ein erstes Steuersignal auszugeben zum Absenken der
Oszillationsfrequenz des spannungsgesteuerten Oszillators, wenn
die Phase des ersten Eingangs der des zweiten Eingangs
vorläuft, oder wenn die Frequenz des ersten Eingangs höher ist
als die des zweiten Eingangs, und um ein zweites
Steuersignal auszugeben, zum Anheben der Oszillationsfrequenz des
spannungsgesteuerten Oszillators, wenn die Phase des ersten
Eingangs der des zweiten Eingangs nachläuft, oder wenn die
Frequenz des ersten Eingangs geringer ist als die des
zweiten Eingangs, wobei der Phasendetektor so ausgestattet ist,
daß er weder das erste Steuersignal noch das zweite
Steuersignal ausgibt, wenn sowohl der erste Eingang als auch der
zweite Eingang auf niedrigem Pegel liegen, gekennzeichnet
durch ein erstes und zweites Drei-Eingangs-NAND-Gate, die
jeweils den ersten Eingang verbunden haben, um das
Ausgangssignal des spannungsgesteuerten Oszillators zu
empfangen und den zweiten Eingang, um das Bezugssignal zu
empfangen; ein erstes RS-Flipflop mit einem Set-Eingang, der
verbunden ist, um das Ausgangssignal des spannungsgesteuerten
Oszillators zu empfangen, einem Reset-Eingang, der mit
einem Ausgang des ersten NAND-Gates verbunden ist, und
einen Q-Ausgang, der mit einem dritten Eingang des zweiten
NAND-Gates verbunden ist; ein zweites RS-Flipflop, mit
einem Set-Eingang, der verbunden ist, um das Bezugssignal
zu empfangen, einem Reset-Eingang, der mit einem Ausgang
des zweiten NAND-Gates verbunden ist, und einem Q-Ausgang,
der mit einem dritten Eingang des ersten NAND-Gates
verbunden ist; einen ersten logischen Ausgangsschaltkreis, der
einem ersten Eingang, der mit einem -Ausgang des ersten
Flipflops verbunden ist, einem zweiten Eingang, der mit dem
Q-Ausgang des zweiten Flipflops verbunden ist, und einem
Ausgang zum Erzeugen des ersten Steuersignals, um die
Oszillationsfrequenz des spannungsgesteuerten Oszillators
abzusenken; und einen zweiten logischen Ausgangsschaltkreis
mit einem ersten Eingang, der mit einem -Ausgang des
zweiten Flipflops verbunden ist, einem zweiten Eingang, der mit
dem Q-Ausgang des ersten Flipflops verbunden ist, und einem
Ausgang zum Erzeugen des zweiten Steuersignals, um die
Oszillationsfrequenz des spannungsgesteuerten Oszillators zu
erhöhen.
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In einer bevorzugten Ausführungsform der vorliegenden
Erfindung umfaßt der digitale Phasendetektor:
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einen ersten Eingang zum Empfangen eines Ausgangsignals
eines spannungsgesteuerten Oszillators;
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einen zweiten Eingang zum Empfangen eines Bezugssignals;
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ein erstes und ein zweites Drei-Eingangs-NAND-Gate, jedes
mit einem ersten Eingang, der verbunden ist, um den Ausgang
des spannungsgesteuerten Oszillators zu empfangen, und
einem zweiten Eingang, der verbunden ist, um das
Bezugssignal zu empfangen;
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ein erstes RS-Flipflop mit einem Set-Eingang, der verbunden
ist, um das Ausgangssignal des spannungsgesteuerten
Oszillators zu empfangen, einem Reset-Eingang, der verbunden
ist, um ein Ausgangssignal des ersten NAND-Gates zu
empfangen, und einem Q-Ausgang, der mit einem dritten Eingang des
zweiten NAND-Gates verbunden ist;
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ein zweites RS-Flipflop mit einem Set-Eingang, der
verbunden ist, um das Bezugssignal zu empfangen, einem
Reset-Eingang, der mit einem Ausgang des zweiten NAND-Gates
verbunden ist, und einem Q-Ausgang, der mit einem dritten Eingang
des ersten NAND-Gates verbunden ist;
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einem ersten logischen Ausgangsschaltkreis mit einem ersten
Eingang, der mit einem -Ausgang des ersten Flipflops
verbunden ist, einem zweiten Eingang, der mit dem Q-Ausgang
des zweiten Flipflops verbunden ist, und einem Ausgang zum
Erzeugen eines DOWN-Signals zum Absenken der
Oszillationsfrequenz des spannungsgesteuerten Oszillators; und
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einen zweiten logischen Ausgangsschaltkreis mit einem
ersten Eingang, der mit einem -Ausgang des zweiten Flipflops
verbunden ist, einem zweiten Eingang, der mit dem Q-Ausgang
des ersten Flipflops verbunden ist, und einem Ausgang zum
Erzeugen eines UP-Signals zur Erhöhung der
Oszillationsfrequenz des spannungsgesteuerten Oszillators.
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Wie aus der obigen Anordnung zu ersehen, ist der digitale
Phasendetektor in Übereinstimmung mit der vorliegenden
Erfindung dadurch gekennzeichnet, daß, wenn sich sowohl ein
erster Eingang als auch ein zweiter Eingang des digitalen
Phasendetektors auf einem niedrigen Pegel befinden, weder
ein Steuersignal zur Erhöhung der Oszillationsfrequenz des
spannungsgesteuerten Oszillators noch ein Steuersignal zur
Absenkung der Oszillationsfrequenz des spannungsgesteuerten
Oszillators erzeugt wird. Deshalb kann, auch falls ein
Bitzug, der aus willkürlich zusammengesetzten "1"ern und "0"en
zusammengesetzt ist, am zweiten Eingang als Bezugssignal
eingegeben wird, der Gleichlauf ohne Bruch beibehalten
werden,
wenn der erste und der zweite Eingang miteinander
synchron sind und sich auf einem niedrigen Pegel befinden.
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Die obige und andere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden aus der folgenden
Beschreibung bevorzugter Ausführungsformen der Erfindung mit Bezug
auf die beigefügten Zeichnungen ersichtlich.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein Status-Übergangsdiagramm, das ein Prinzip
des digitalen Phasendetektors gemäß der vorliegenden
Erfindung wiedergibt;
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Fig. 2 ist ein Blockdiagramm eines digitalen
Phasendetektors, der in Übereinstimmung mit dem in Fig. 1
dargestellten Status-Übergangsdiagramm gestaltet ist;
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Fig. 3a-3d sind Zeitablaufdiagramme, die einen Betrieb des
in Fig. 2 gezeigten digitalen Phasendetektors
wiedergeben; und
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Fig. 4 ist ein Blockdiagramm, das eine Modifikation des in
Fig. 2 gezeigten digitalen Phasendetektors
wiedergibt.
Beschreibung der bevorzugten Ausführungsformen
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Bezug nehmend auf Fig. 1 ist dort ein
Status-Übergangsdiagramm dargestellt, das ein Prinzip des digitalen
Phasendetektors gemäß der vorliegenden Erfindung wiedergibt. In
Fig. 1 zeigen zwei binäre Zahlen A und B jeweils in jedem
der vier relativ großen Kreise vier unterschiedliche
Zustände. Zwei binäre Zahlen, die einem sich von einem
Statuskreis zu einem anderen Statuskreis erstreckenden geraden
Pfeil zugeordnet sind, zeigen ein Paar Eingangssignale V
und R an, und die Pfeilrichtung zeigt die
Übergangsrichtung.
Zusätzlich bedeutet jeder gebogene Pfeil, daß der
Status nicht wechselt, wenn zwei Eingabe-Binärzahlen V und
R, die auf der linken Seite des Schrägstriches der
zugeordneten, mit einem Schrägstrich versehenen Zahlen, angegeben
sind, den Eingängen zugeführt werden. Zwei binäre Zahlen,
die auf der rechten Seite des Schrägstriches der
zugeordneten, mit einem Schrägstrich versehenen Zahlen angegeben
sind, zeigen Ausgänge U und D. Zusätzlich bedeutet φ eine
willkürliche binäre Zahl.
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Wie aus Figur 1 zu ersehen ist, ist, wenn der Eingang V und
der Eingang R jeweils "0" und "0" ist, der Status ohne
Ausnahme "0, 0", und die Ausgänge U und D sind ebenfalls "0"
und "0". Es wird nämlich weder das UP-Signal noch das DOWN-
Signal erzeugt.
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Auf Fig. 2 Bezug nehmend ist dort ein Blockdiagramm eines
digitalen Phasendetektors gezeigt, der in Übereinstimmung
mit dem in Fig. 1 gezeigten Status-Übergangsdiagramm
gestaltet ist. Der gezeigte digitale Phasendetektor umfaßt
einen ersten Eingang V zum Empfangen eines Ausgangssignals
eines spannungsgesteuerten Oszillators (VCO) 10, und einen
zweiten Eingang R zum Empfangen eines Bezugssignals, z. B.
eines von einem Empfangssignal abgezweigten Taktsignals.
Der erste Eingang V und der zweite Eingang R sind mit einem
ersten und einem zweiten Eingang von jeweils einem Paar
Drei-Eingang-NAND-Gates 12 und 14 verbunden. Zusätzlich
sind der erste Eingang V und ein Ausgang des NAND-Gates 12
jeweils mit dem Set-Eingang und dem Reset-Eingang eines
RS-Flipflops 16 verbunden. Der Q-Ausgang des Flipflops 16
ist mit einem dritten Eingang des NAND-Gates 14 verbunden.
Auf der anderen Seite sind der zweite Eingang R und ein
Ausgang des NAND-Gates 14 jeweils mit dem Set-Eingang und
dem Reset-Eingang eines RS-Flipflops 18 verbunden. Der Q-
Ausgang des Flipflops 18 ist mit einem dritten Eingang des
NAND-Gates 12 verbunden. Der -Ausgang des Flipflops 16 und
der Q-Ausgang des Flipflops 18 sind mit einer NOR-Schaltung
20 verbunden, welche ein DOWN-Signal D an eine Ladungspumpe
24 ausgibt. Der -Ausgang des Flipflops 18 und der
Q-Ausgang des Flipflops 16 sind mit einer weiteren NOR-Schaltung
24 verbunden, welche ein UP-Signal U an die Ladungspumpe 22
ausgibt.
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In der gezeigten Ausführungsform wird jedes der RS-
Flipflops 16 und 18 aus einem Paar von Zwei-Eingangs-NAND-
Gates aufgebaut. Und zwar umfaßt das RS-Flipflop 16 ein
Paar von NAND-Gates 16a und 16b. Das NAND-Gate 16a ist mit
einem ersten Eingang mit dem ersten Eingang V verbunden,
mit einem zweiten Eingang mit einem Ausgang des NAND-Gates
16b verbunden und mit einem Ausgang mit dem NOR-Gate 24
verbunden. Das NAND-Gate 16b ist mit einem ersten Eingang
mit dem Ausgang des NAND-Gates 12 verbunden, mit einem
zweiten Eingang mit dem Ausgang des NAND-Gates 16a
verbunden und mit einem Ausgang mit dem NOR-Gate 20 verbunden.
Auf der anderen Seite umfaßt das RS-Flipflop 18 ein Paar
von NAND-Gates 18a. und 18b. Das NAND-Gate 18a ist mit einem
ersten Eingang mit dem zweiten Eingang R verbunden, mit
einem zweiten Eingang mit einem Ausgang des NAND-Gates 18b
verbunden und mit einem Ausgang mit dem NOR-Gate 20
verbunden. Das NAND-Gate 18b ist mit einem ersten Eingang mit dem
Ausgang des NAND-Gates 14 verbunden, mit einem zweiten
Eingang mit dem Ausgang des NAND-Gates 18a verbunden und mit
einem Ausgang mit dem NOR-Gate 24 verbunden.
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Da die in Fig. 2 gezeigte Schaltung so gestaltet ist, daß
der in Fig. 1 gezeigte Status-Übergangsprozeß verwirklicht
werden kann, wird auf eine detaillierte Beschreibung der
Operation der in Fig. 2 gezeigten Schaltung hier
verzichtet. Anstelle einer detaillierten Beschreibung der
Operation der in Fig. 2 gezeigten Schaltung werden
Zeitablaufdiagramme zur Wiedergabe der Operation der in Fig. 2
gezeigten Schaltung in den Figuren 3a-3d gezeigt.
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Wie aus Fig. 3a zu ersehen ist, wird, wenn die Phase des
ersten Eingangs oder der VCO-Ausgang V dem zweiten Eingang
oder dem Bezugssignal R vorausläuft, das DOWN-Signal D
erzeugt, und wenn die Phase des VCO-Ausgangs V gegenüber dem
des Bezugssignals R verzögert ist, das UP-Signal U erzeugt.
Wenn die Frequenz des VCO-Ausgangs V niedriger als die des
Bezugssignals R ist, wird das UP-Signal U erzeugt, wie in
Fig. 3b gezeigt wird. Wenn die Frequenz des VCO-Ausgangs V
höher als die des Bezugssignals R ist, wird das DOWN-Signal
D erzeugt, wie in Fig. 3c gezeigt wird.
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Zudem wird, wie in Fig. 3d gezeigt wird, wenn der
VCO-Ausgang V mit dem Bezugssignal R phasengleich aber zu dem
Bezugssignal R frequenzverschieden ist, oder wenn die Phase
und die Frequenz des VCO-Ausgang V vollständig synchron mit
denen des Bezugssignals R sind, weder das UP-Signal U noch
das DOWN-Signal D erzeugt.
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Wie aus dem vorstehenden zu ersehen ist, ist der in Fig. 2
gezeigte digitale Phasendetektor gegenüber dem
herkömmlichen dadurch von Vorteil, daß, auch falls der Bezugseingang
R in der Form eines willkürlich aus "1"ern und "0"en
zusammengesetzten Bitzug besteht, die Synchronisation erhalten
werden kann, ohne daß sie gebrochen wird, wenn die zwei
Eingänge miteinander synchron sind. Dies wird aus Fig. 3d
leicht verständlich. Deshalb kann der in Fig. 2 gezeigte
digitale Phasendetektor wirksam in eine Phasenregelschleife
zum Regenerieren eines Taktsignals von einem empfangenen
Signal im Gebiet der Telekommunikation eingebaut werden.
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Darüber hinaus ist der in Fig. 2 gezeigte digitale
Phasendetektor gegenüber dem herkömmlichen darin von Vorteil, daß
er aus einer Schaltung konstruiert werden kann, welche im
Vergleich zu dem herkömmlichen Komparator sehr einfach ist.
Dies wird aus einem Vergleich zwischen Fig. 2 und Fig. 3.14
auf Seite 49 der vorher zitierten japanischen
Veröffentlichung deutlich.
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Das Status-Übergangsdiagramm kann nicht nur durch die in
Fig. 2 gezeigte logische Schaltung verwirklicht werden,
sondern ebenso durch andere logische Schaltungen. Zum
Beispiel kann das Status-Übergangsdiagramm durch einen in Fig.
4 gezeigten Schaltkreis verwirklicht werden. Der in Fig. 4
gezeigte Schaltkreis ist eine Modifikation des in Fig. 2
gezeigten Schaltkreises. Deshalb werden Elementen die
gleich oder entsprechend denen sind, die in Fig. 2 gezeigt
werden, mit gleichen Bezugszeichen versehen, und auf eine
Beschreibung dieser wird verzichtet. Wie aus einem
Vergleich zwischen der Figur 2 und 4 zu ersehen ist, umfaßt
die in Fig. 4 gezeigte Schaltung ein NAND-Gate 26 und einen
in Reihe geschalteten Inverter 28 anstelle des NOR-Gates 20
und ein weiteres NAND-Gate 30 und in Reihe geschalteten
Inverter 32 anstelle des NOR-Gates 24.
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In jedem Fall kann die in Fig. 2 gezeigte Schaltung als der
einfachste digitale Phasendetektor zum Erhalt des in Fig. 1
gezeigten Status-Übergangs bezeichnet werden. Für den
Fachmann ist es jedoch offensichtlich, daß der in Fig. 1
gezeigte Status-Übergang durch verschiedene kompliziertere
Status-Übergangsprozesse, nämlich durch verschiedene
kompliziertere logische Schaltungen verwirklicht werden kann.
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Zudem ist die in Fig. 2 gezeigte Schaltung so ausgebildet,
daß der Ausgang des spannungsgesteuerten Oszillators direkt
mit dem Anschluß V verbunden ist. Es ist jedoch für einen
Durchschnittsfachmann offensichtlich, daß der Ausgang des
spannungsgesteuerten Oszillators über einen Frequenzteiler
mit dem Anschluß V verbunden ist.
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Die Erfindung wurde somit dargestellt und beschrieben mit
Bezug auf die spezifischen Ausführungsformen. Es sollte
jedoch angemerkt werden, daß die vorliegende Erfindung
keineswegs auf die Details der dargestellten Strukturen
beschränkt ist, sondern Änderungen und Modifikationen
innerhalb des Schutzbereiches der angefügten Ansprüche liegen.