DE69002224T2

DE69002224T2 - Mikrowellen-Synthesierer mit einem Teiler mit gebrochenem Teilverhältnis.

Info

Publication number: DE69002224T2
Application number: DE90403602T
Authority: DE
Inventors: Rosa Jean-Pierre La; Jacques Molina; Andre Roullet
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1989-12-22
Filing date: 1990-12-14
Publication date: 1993-10-28
Anticipated expiration: 2010-12-15
Also published as: EP0434527A1; EP0434527B1; US5122762A; FR2656480A1; DE69002224D1; FR2656480B1; CA2032419A1

Description

Die vorliegende Erfindung bezieht sich auf einen Mikrowellensynthesierer mit einem Teiler mit gebrochenem Teilungsverhältnis.
Sie ist insbesondere anwendbar auf die Herstellung von Synthesierern für Funknachrichtensysteme mit hohem Durchsatz, wie sie unter den englischsprachigen Begriffen TDMA und TACAN bekannt sind. Hierbei bedeutet TDMA "Time division multiple access" und TACAN "Tactical Air Navigation".
Üblicherweise besitzen TDMA-Synthesierer eine sehr kurze Erfassungszeit von 15 us und eine Schrittsequenz von 3 MHz. Sie werden beim Senden und Empfangen von Informationen im Frequenzband 1242 bis 1479 MHz verwendet. Im Gegensatz dazu besitzen die TACAN Synthesierer eine lange Erfassungszeit von 1 ms und eine Schrittfrequenz von 1 MHz. Diese Synthesierer werden zum Aussenden von Informationen im Frequenzband 1025 bis 1150 MHz und für den Empfang von Informationen im Frequenzband 1223 bis 1474 MHz verwendet.
In den bekannten Frequenzsynthesierern mit einem Teiler mit gebrochenem Teilungsverhältnis, wie sie in der Patentanmeldung EP-0 147 307 in Namen der Anmelderin beschrieben wurden, ist der Teilerrang nicht fest, sondern variiert zwischen den Rängen N und N+1 gemäß einem in Echtzeit berechneten Gesetz, sodaß es möglich ist, einen Elementarfrequenzschritt zu erhalten, der ein Untervielfaches der Bezugsfrequenz ist. Diese Teilung erfolgt im allgemeinen unter Betrachtung von M Bezugsperioden, während denen F Divisionen durch N+1 und M-F Divisionen durch N erfolgen. Man erhält so einen mittleren Teilerrang Nm gemäß folgender Formel:
Nm = (F(N+1)+(M-F)N)/M = N+F/M (1)
Die synthesierte Frequenz Fs läßt sich also abhängig von der Bezugsfrequenz FR folgendermaßen schreiben:
FS = (N+F/M)FR = (NM+F)FR/M (2)
Diesel Syntheseprinzip bringt in Höhe des Phasenkomparators des Synthesierers einen zyklischen Phasenfehler, der eine Frequenzmodulation des spannungsgesteuerten Oszillators hervorruft, und die Modulationsfrequenz ist gleich der Bruchteil-Frequenzverschiebung. Diese Modulation wird üblicherweise mit Hilfe einer aktiven Kompensationsvorrichtung annuliert, die den Phasenfehler korrigiert. Diese Vorrichtung ist jedoch nicht auf Synthesierer des Typs TDMA anwendbar, da, wenn die Bruchteil-Spektrallinien stark gedämpft werden können, die gewünschte Erfassungszeit nicht erreicht werden kann. Wenn nämlich die Umschaltzeit für einen kleinen Frequenzsprung akzeptabel bleibt, dann gilt das nicht mehr für größere Frequenzsprünge. Dies beruht im wesentlichen auf den aufeinanderfolgenden Sättigungen, die im Integratorverstärker der Schleife während der Nachregelphase auftreten.
Daher greifen die bekannten Lösungen zur Herstellung dieser Synthesierer im allgemeinen auf die Techniken der direkten oder indirekten Frequenzsynthese zurück.
Ein bekanntes Beispiel der direkten Frequenzsynthesetechnik, das grundsätzlich auf der Umschaltung von vier nachgeregelten Oszillatoren beruht, deren Frequenzen wiederholt addiert und dividiert werden, so daß man den gewünschten Schritt erhält, führt zu einer Umschaltezeit der verwendeten Frequenzen, die deutlich unter 15 us liegt. Diese Technik erfordert jedoch die Verwendung von teuren und raumaufwendigen Komponenten für die Herstellung der Mischer- und Frequenzteilerkreise, sowie für die Herstellung der aufeinanderfolgenden Filter, und die zahlreichen störenden Spektrallinien, die durch eine solche Anordnung erzeugt werden, schließen die Anwendung dieser Lösung aus. Aus denselben Gründen kann auch das bekannte Prinzip der direkten Synthese mit Auswahl und Mischung von Harmonischen unter Verwendung von Oberflächenfiltern (SAW) nicht eingesetzt werden.
In der Technik der indirekten Synthese erlaubt ein bekanntes Syntheseprinzip mit zwei Phasenverriegelungsschleifen, nämlich einer Schleife mit grobem Schritt und einer Schleife mit feinem Schritt, sowie mit Voreinstellung des Oszillators, sowie mit einem Transpositionsoszillator, theoretisch die gewünschte Erfassungszeit zu erzielen, aber dieser Synthesierer ist zu raumaufwendig und verbraucht für die in Betracht gezogenen Anwendungen zuviel Energie.
Ziel der Erfindung ist es, die oben genannten Nachteile zu beheben.
Hierzu ist Gegenstand der Erfindung ein Mikrowellensynthesierer mit einer Division mit gebrochenem Teiler, mit einem spannungsgesteuerten Oszillator, der an einem ersten Eingang eines Phasen-Frequenzkomparators über einen Frequenzteiler variablen Rangs gekoppelt ist, um die Frequenz und die Phase des vom Ausgang des Frequenzteilers mit variablem Rang gelieferten Signals mit der Frequenz und der Phase eines an einem zweiten Eingang des Phasen-Frequenzkomparators angelegten Bezugssignals zu vergleichen, wobei an einem ersten Ausgang UP eine erste und an einem zweiten Ausgang DOWN eine zweite Folge von Impulsen, abhängig von der Phasenvoreilung oder -nacheilung der an den ersten und den zweiten Eingang angelegten Signale geliefert wird, wobei diese beiden Impulsfolgen gleichzeitig und mit gleicher Phase geliefert werden und die gleiche Breite und die gleiche Phase wie das Bezugssignal besitzen, wenn die an den ersten und den zweiten Eingang des Komparators angelegten Signale in Phase sind, mit einer Steuervorrichtung zum Nachregeln der Schwingkreisfrequenz des spannungsgesteuerten Oszillators auf ein ganzzahliges und/oder nicht ganzzahliges Vielfaches der Frequenz (FR) des Bezugssignals abhängig vom Teilerrang des Frequenzteilers mit variablem Rang, mit einem Integrationskondensator, der durch die Impulse der einen oder anderen Folge geladen bzw. entladen wird, um abhängig von der an seinen Klemmen entwickelten Spannung ein Voreilungs- oder Nacheilungssteuersignal bezüglich Frequenz und Phase des Oszillators zu liefern, und mit zwei umschaltbaren Stromquellen, die von den Ausgängen UP und DOWN des Phasenkomparators umgeschaltet werden, um den Integrationskondensator zu laden und zu entladen, wenn die eine oder die andere der beiden Impulsfolgen am Ausgang des Phasenkomparators vorliegt, dadurch gekennzeichnet, daß die beiden Stromquellen zwei symmetrische Kanäle UP und DOWN besitzen, die je von einem ersten differentiellen Paar von Transistoren gebildet werden, das eine Pegelumsetzung bewirkt, um ein zweites Transistorpaar zu steuern, das die Umschaltung des Ladestroms und/oder des Entladestroms des Integrationskondensators bewirkt, wobei ein Phasenakkumulatorkreis vorgesehen ist, um den Teilerrang des Frequenzteilers mit variablem Rang zu steuern.
Die Erfindung bietet den Vorteil, daß sie die Herstellung eines Synthesierers erlaubt, der nur eine einzige Phasenverriegelungsschleife besitzt und so einen verringerten Raumaufwand bietet, wobei die Wahl der Bezugsfrequenz, die die Geschwindigkeit der Erfassung bestimmt, vom Frequenzschritt unabhängig ist. Andererseits eignet sich die erhaltene Architektur zur Miniaturisierung des Synthesierers, da alle logischen Funktionen auf einem gemeinsamen Substrat integriert werden können, indem eine ECL-Technologie verwendet wird, die wenig Energie verbraucht, und indem die analogen Teile hybrid realisiert werden.
Schließlich erlaubt die Verwendung eines Netzes von passiven Sperrkreisen am Ausgang des Phasenkomparators und eines Bruchteilteilers mit kleinem Teilerrang den wirksamen Ersatz der üblicherweise zu Korrektur des Phasenfehlers verwendeten Kompensationsschaltung, wobei dieser Phasenfehler bei der Bruchteildivision unvermeidlich ist, die eine Frequenzmodulation des spannungsgesteuerten Oszillators hervorruft.
Andere Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung und den beiliegenden Zeichnungen hervor.
Figur 1 zeigt ein Übersichtsschema eines erfindungsgemäßen Synthesierers.
Figur 2 zeigt eine Ausführungsform des Teilers mit variablem Rang aus Figur 1.
Figur 3 zeigt eine Ausführungsform des Vor-Teilers in Figur 2.
Figur 4 zeigt ein Zeitdiagramm betreffend den Betrieb des Vor-Teilers aus Figur 3.
Figur 5 zeigt ein Zeitdiagramm betreffend den Betrieb des Teilers mit variablem Rang aus Figur 2.
Figur 6 zeigt eine Ausführungsform des Phasenakkumulators aus Figur 1.
Figur 7 zeigt eine Ausführungsform des Bezugsteilers aus Figur 1.
Figur 8 zeigt eine Ausführungsform des Phasen-Frequenzkomparators aus Figur 1.
Figur 9A und 9B zeigen Zeitdiagramme zum Betrieb des Phasen-Frequenzkomparators aus Figur 8.
Figur 10 zeigt eine Ausführungsform einer Phasenverriegelungs-Erfassungsvorrichtung.
Figur 11 enthält eine Tabelle betreffend den Betrieb der Vorrichtung aus Figur 10.
Figur 12 zeigt eine Ausführungsform der Datenverwaltungsschnittstelle des in Figur 1 gezeigten Synthesierers.
Die Figuren 13a und 13b zeigen zwei Ausführungsformen des Ladungspumpverstärkers und des Schleifenfilters aus Figur 1.
Figur 14 zeigt die Koppelung der Ausgangs- und Schleifenverstärker des Synthesierers am Ausgang des spannungsgesteuerten Oszillators aus Figur 1.
Die Figuren 15A und 15B zeigen die Formate der Steuerwörter des Synthesierers.
Der Frequenzsynthesierer mit Bruchteildivision, der in Figur 1 gezeigt ist, enthält einen spannungsgesteuerten Oszillator 1 der mit seinem Ausgang an einen Schleifenteilerkreis mit variablem Teilerrang 2 über Trennverstärker 3 angeschlosse ist. Er enthält weiter einen Bezugsfrequenzteiler 4, einen Phasen-Frequenzkomparator 5, eine Regelungssteuervorrichtung 6, die aus einem Verstärkerkreis 7 und einem Schleifenfilter 8 besteht, einen Phasenakkumulatorkreis 9 und einen Datenverwaltungs-Schnittstellenkreis 10.
Der Schleifenteilerkreis mit variablem Rang 2, der in Figur 2 gezeigt ist, enthält einen Vor-Teilerkreis 11 mit zwei Teilerrängen Q und Q+1 und zwei programmierbare Synchronzähler 12 und 13, die an den Ausgang des Vor-Teilerkreises 11 gekoppelt sind. Der Vor-Teilerkreis 11 enthält, wie Figur 3 zeigt, eine Gruppe von Kippstufen, die in Form eines Johnson-Rings montiert sind, in denen nur die Q+1 Zustände beibehalten wurden, um die Herstellung eines Teilers mit zwei Teilerrängen Q und Q+1 zu erlauben.
Im Beispiel gemäß Figur 3 ist die Anzahl der Kippstufen auf vier beschränkt und die Kippstufen 14 bis 16 bilden einen Ring mit acht möglichen Zuständen. Ein Vor-Teiler mit zwei Teilerrängen, nämlich 4 und 5, ist mit Hilfe der Kippstufen 14, 15 und 16 realisiert.
Die Kippstufe 17 erlaubt eine Verdoppelung der Teilerränge, d. h. eine Division durch acht oder neun.
Das zu teilende Signal, das vom Ausgang der Verstärker (Figur 1) geliefert wird, wird an die Takteingänge CK der Kippstufen 14, 15 und 16 über zwei Schnittstellenkreise 18 und 19 in Serienschaltung angelegt. Der Divisionsmodus modulo Q oder Q+1 wird durch die logischen "Oder"-Kreise 20, 21 und 22 bestimmt, die in die aufeinanderfolgenden Rückschleifungen von den Ausgängen der Kippstufen 16, 15 und 14 an die Eingänge der Kippstufe 14 eingeschlossen sind.
Die Ausgänge des Vor-Teilers 11 werden von ODER-Kreisen 24 und 25 ausgewählt, die ausgehend von einem Steuerbit MS/SP eingestellt werden, das an den Eingang eines Inverterkreises 23 gelangt. So bildet im Teilermodus 4/5 der Ausgang Q&sub1; der ersten Kippstufe 14 das Ausgangssignal des Vor-Teilers und der Ausgang der letzten Kippstufe 17 ist in diesem Fall gesperrt. Ein Zeitdiagramm, das den Betrieb des Vor-Teilers zeigt, ist in Figur 4 dargestellt. Diese Figur zeigt die aufeinanderfolgenden Zustände der Ausgänge Q&sub1; bis Q&sub4; der Kippstufen 14 bis 17 abhängig von den Zuständen H des Signals der Frequenz Fs, daß vom Oszillator aus Figur 1 über Verstärker 3 geliefert wird.
Die beiden Zähler 12 und 13, die in Figur 2 gezeigt sind, empfangen das Taktsignal H nach Division durch Q oder Q+1, das vom Vor-Teiler 11 ausgegeben wird. Diese Zähler sind programmiert auf die Werte NA und NP und zählen gleichzeitig von diesen Werten an abwärts, zu Beginn des Teilerzyklus durch Q+1, solange die Zahl NA noch nicht vom Zähler 12 auf den Wert 0 gezählt worden ist. Wenn dies geschieht, dann wird das Rückwärtszählen des Zählers 12 angehalten und der Teilerrang des Vor-Teilers 11 wird auf Q durch den Ausgang eines den Zustand "0" erkennenden Dekodierers 26 eingestellt, der die Sperrung des Zählers 12 (Eingang E) herbeiführt und das Laden des Teilermodus des Vor-Teilers 11. In diesem Augenblick wurden (Q+1)xNA Taktimpulse bereits gezählt. Das Abzählen der Zahl NP durch den Zähler 13 setzt sich fort, bis der Zustand "2" erreicht wird, der von einem Dekoder 27 in Form eines NICHT- ODER-Tores oder irgendeine äquivalente Vorrichtung dekodiert wird, die am Ausgang des Zählers 13 liegt.
Die Dekodierung des Zustands 2 bildet eine Information über das Ende des Teilerzyklus. Diese Information ist auf die Anstiegsflanke des Taktes am Ausgang des Vor-Teilers 11 synchronisiert und steuert das erneute Laden der Zähler 12 und 13 über eine Kippstufe 28 synchron mit diesem Takt auf die Ursprungswerte NA und NP. Der Zähler 12 entsperrt sich und der Vor-Teiler 11 ist vorbereitet zum Teilen durch Q+1, und der Zyklus beginnt von neuem. Die Gesamtzahl der Eingangstaktimpulse H, die in einem Teilerzyklus gezählt werden ist gleich:
N=(Q+1)XnA+(NP-NA)Q = QNP+NA
Im Modus 8/9 erhält man N = 8NP+NA und im Modus 4/5 erhält man N = 4NP+NA
Damit der Betrieb möglich ist und eindeutig abläuft, muß gelten: NP-NA > 0.
Daraus folgt NPmin = NAmax. Nimmt man beispielsweise 0≤NA≥7, dann wird der Mindestwert Nmin = 8NPmin + NAmin = 56. Würde man den Vor-Teiler 11 im Modus 4/5 verwenden, dann hätte man für 0≤NA≥3, den Wert Nmin = 12.
Ein Ablauf der Zustände für einen Teilerzyklus entsprechend N=119 ist in Figur 5 gezeigt.
Der Bezugsteiler 4 ergibt eine Bezugsfrequenz FR der Schleife, die ein Untervielfaches der äußeren Bezugsfrequenz ist. Sein Teilerrang wird durch ein Steuerwort von 5 Bits R0 bis R4 programmiert.
Der Bezugsfrequenzteiler besteht, wie Figur 7 zeigt, aus einem programmierbaren 5-Bit-Binärzähler 30, der alle Teilerränge zwischen 2 und 32 einschließlich liefert. Dieser Kreis zählt von dem an seinen Eingängen D programmierten Wert bis auf einen Wert "0" synchron mit der Vorderflanke eines Taktsignals, das von einem äußeren Bezugsfrequenzgenerator stammt. Ein Dekodiertor 31, das am Ausgang des Zählers 30 liegt, erkennt den Zustand "0" und sendet einen Pegel "0" an den Ladeeingang des Zählers 30, was das Laden des Zählers auf den an seinen Eingängen D programmierten Wert freigibt.
Wenn die Steuerung R des Teilerrangs des Bezugsteilers 4 "0" ist, dann wird dieser Zustand von einem Dekodiertor 32 über einen Schnittstellenkreis 34 erfaßt, der ein Steuersignal zur Auswahl des Kanals Do eines Multiplexers mit zwei Eingängen aussendet. Das äußere Bezugssignal gelangt an den Eingang Do eines Multiplexers 33 über einen Formgebungskreis 35 und das Ausgangssignal des Zählers 30 gelangt an den Eingang D1 dieses selben Multiplexers 33 über das Dekodiertor 31.
Wenn der Teilerrang 0 ist (R=0), dann ergibt diese Vorrichtung eine Schleifenbezugsfrequenz FR gleich der äußeren Bezugsfrequenz.
Für den Synthesierer TDMA ergibt sich die Bezugsfrequenz, die 12 MHz beträgt, durch eine Division der äußeren Bezugsfrequenz von 24 MHz durch zwei. Die Schleifenbezugsfrequenz des TACAN-Synthesierers liegt bei 1 MHz. Sie ergibt sich durch Teilen der gleichen äußeren Bezugsfrequenz durch 24.
Der Phasenakkumulatorkreis 9, der in Figur 6 gezeigt ist, enthält einen Addierkreis 36 (3 Bit) gefolgt von einem Register 37 (4 Bits), das die am Ausgang des Addierkreises 36 erhaltenen Informationen mit der Vorderflanke des Takts der Bezugsfrequenz FR und mit dem Überlaufsignal COUT des Registers 37 zu synchronisieren vermag. Die Ausgänge (Q&sub1; - Q&sub3;) des Registers 37 sind an die Eingänge (B&sub0; - B&sub2;) des Addierkreises 36 zurückgeschleift.
Die Aufgabe des Phasenakkumulatorkreises 9 ist es, in jedem durch die Periode des vom Bezugsfrequenzteiler 5 gelieferten Signals definierten Bezugszyklus den Modus der Division durch N oder durch N1 des Schleifenteilerkreises mit variablem Rang festzulegen.
Der Modul M des Phasenakkumulatorkreises 4 ist mit der Bezugsfrequenz FR und dem Schritt P des Synthesierers durch die folgendes Gleichung verknüpft:
M = FR/P
Die Frequenzsteuerinformationen des Synthesierers werden vom Teilerrang N geliefert, der bei der Programmierung des Teilers mit variablem Rang 2 verwendet wird, und von dem Bruchteilterm F, der an den Eingang des Phasenakkumulatorkreises 4 angelegt wird, der gemäß der Gleichung (2) durch folgende Gleichung definiert ist:
F=M (FS/FR-N) (4)
Der Inhalt des Registers 37 wird um die Zahl F in jeder Periode 1/FR des Bezugssignals vergrößert.
Der Inhalt Pk des Akkumulatorregisters 37 ist so in der k-ten Taktperiode gleich Pk = (Pk-1+F) modulo M (5)
Der Maximalwert von Pk ist M-1.
Wenn der Inhalt des Registers 37 den Wert M erreicht oder übersteigt, dann liefert der Akkumulator 37 ein Überlaufsignal, das an den Übertragseingang cin des Addierkreises 29 angelegt wird, um die Inkrementierung des Teilerrangs N um eine Einheit zu steuern (Steuerung N, N+1 in Figur 1 und 2).
Die aufeinanderfolgenden Werte des Inhalts Pk des Akkumulatorregisters 37 entsprechend der Phasendifferenz zwischen dem Schleifensignal FS/N und der Bezugsfrequenz FR.
Der Phasen-Frequenzkomparator 5 mißt den Frequenzabstand zwischen dem Ausgangssignal des Teilers mit variablem Rang der Frequenz FS/N und dem Frequenzbezugssignal FR während der kurzen Zeit der Regelung der Schleife bei einem Frequenzwechsel.
Wenn die Schleife stabilisiert ist, dann liefert der Komparatorkreis 5 in jeder Bezugsperiode 1/FR eine Messung des Phasenabstands zwischen den Signalen FS/N und FR.
Dieser Kreis enthält zwei D-Kippstufen 38 und 39, die an zwei Multiplexerkreise 40, 41 gekoppelt sind. Die Kippstufen 38 und 39 werden mit der Vorderfront des Takts CP aktiviert und Ihre Ausgänge Q sind an die Rückstelleingänge über ein NICHT-ODER-Tor 42 zurückgeschleift.
Während der kurzen Zeit der Nachregelung der Schleife gibt es überhaupt keine Phasenbeziehung mehr zwischen den Signalen am Eingang des Komparators 5 und die Ausgänge Q der Kippstufen 38 und 39 liefern eine Voreilinformation "UP" oder eine Nacheilinformation der Phase "DOWN" eines bezüglich des anderen der beiden Signale.
Wenn die Schleife stabilisiert ist, dann bestehen die Ausgangssignale "UP", "DOWN" des Komparators 5 aus einer Folge von sehr feinen Impulsen einer Periode gleich der des an den Eingang des Komparators angelegten Bezugssignals. Diese Ausgangsimpulse "UP" und "DOWN" liegen in Phase. Zeitdiagramme für den Betrieb des Komparatorkreises sind von den 9A und 9B dargestellt.
Da die Leistungen des Synthesierers, insbesondere was die Spektralreinheit angeht, gemessen werden, wenn die Schleife verriegelt ist, d.h. wenn der Komparator in der Nähe der Phasenabweichung Null arbeitet, muß die Transferkennlinie des Komparatorkreises 5 sehr linear in diesem Bereich und ohne tote Zone sein, so daß die Verstärkung des Phasenkomparatorkreises 5 und damit die Verstärkung der Phasenschleife konstant gehalten werden.
Die Multiplexer 40 und 41 mit zwei Eingängen erlauben die Permutation der Eingangssignale des Komparators abhängig vom Steuersignal CPF. Diese Vorrichtung kann die Richtung der Steuerung des Oszillators umkehren.
Der Phasen-Frequenzkomparatorkreis 5 wird nützlicherweise durch eine Vorrichtung zur Erfassung mit Phasenverriegelung vervollständigt, die in Figur 10 gezeigt ist und deren bereits in Figur 8 dargestellten Elemente die gleichen Bezugszeichen besitzen.
Diese Vorrichtung liefert eine verläßliche Information, die jede Fehlfunktion des Synthesierers zu erfassen vermag. Hierzu werden die Signale "UP" und "DOWN" ausgewertet, die am Ausgang des Komparatorkreises 5 erscheinen, und die Vorrichtung liefert einen logischen Zustand "1", wenn die Phasenschleife verriegelt ist und ansonsten einen Zustand "0".
Abhängig von der Situation der Phasenschleife können verschiedene Signale am Ausgang des Phasen-Frequenzkomparators 5 auftreten. Diese verschiedenen Fälle werden in der Tabelle zusammengefaßt, die in Figur 11 gezeigt ist.
In Figur 10 werden die Signale "UP" und "DOWN" am Ausgang des Komparatorkreises 5 an den Eingang eines Exklusiv-ODER-Kreises 43 angelegt. Sie bestehen, wenn die Schleife nicht verriegelt ist, entweder aus einem Pegel "1" oder aus einer Folge von Werten "0" und "1" mit einem großen Anteil von Werten "1". Das Ausgangssignal des ODER-Kreises 44 gelangt an den Nullsetzungseingang MR eines Zählers 45, dessen Takt die Bezugsfrequenz FR bildet. Wenn der Ausgang des ODER-Kreises 44 dauernd im Zustand "1" ist (MR=1) dann liefern die Ausgänge Q des Zählers 45, die gemeinsam an den Eingang eines NICHT- ODER-Tors 46 angeschlossen sind, einen Zustand "1".
Handelt es sich um eine Folge von Zuständen "1", dann wird der Zähler 45 oft auf "Null" gesetzt und besitzt am Ausgang des NICHT-ODER-Kreises 46 einen Dauerzustand "1", da er in diesem Fall nicht bis ans Zählende gelangt. Dieser Zustand wird durch den Verstärker 47 invertiert und dann an den Ausgang der Erfassungsvorrichtung gegeben.
Wenn die Schleife verriegelt ist, dann sind die an den Ausgängen Q des Zählers 45 vorliegenden Gleichgewichtsimpulse in Phase und der Eingang MR des Zählers 45 geht auf den Zustand "0" über. Ein Filter 48 am Ausgang des Exklusiv-ODER- Kreises 43 unterdrückt die Störimpulse, die bei den Übergängen der Gleichgewichtsimpulse auftreten können. Dieses Filter besteht aus einem Kondensator CL. Wenn der Eingang MR den Wert "0" anzeigt, dann zählt der Zähler 45 fünfzehn Bezugstaktperioden. Am Ende dieses Zählens liefert er einen Zustand "0" am Ausgang des NICHT-ODER-Kreises 46, der die Ausgänge Q des Zählers 45 zusammenfaßt, so daß der Zählvorgang aufgrund der Rückschleifung an den Taktsperreingang des Zählers blokkiert wird. Dieser Zustand wird an den Ausgang des Erfassungssystems durch den Verstärker 47 übertragen.
Wie für einen Frequenzsprung geringer Amplitude (z.B. ein oder zwei Frequenzschritte) reagiert die Schleife sehr schnell, und die Gleichgewichtsimpulse am Ausgang des Phasenkomparators 5 sind nicht so stark gestört, daß sie von dieser Vorrichtung erfaßt würden. Der ODER-Kreis 44 legt an den Eingang MR des Zählers 45 ein Signal CHF&sub2; an, das von der Datenverwaltungsschnittstelle 10 stammt.
Das Signal CHF&sub2; hat die Aufgabe, den Zählvorgang auszulösen und die Entriegelung der Schleife während der Nachregelphase anzugeben.
Die Regelungssteuervorrichtung, die in Figur 13A für die Anwendung TDMA und in Figur 13B für die Anwendung TACAN gezeigt ist, enthält einen Ladungspumpverstärker 7, der an Schleifenfilter 48 sowie Sperrglieder 49 sowie an ein Bandpaßfilter 50 gekoppelt ist, die in Serie geschaltet sind.
Der Ladungspumpverstärker 7 besteht aus zwei Stromquellen IUP und IDOWN, die umschaltbar sind, und aus Transistoren 50 bis 57 bestehen, die einen Integrationskondensator 62 laden und entladen. Die beiden Stromquellen enthalten zwei symmetrische Kanäle UP und DOWN, die je aus einem ersten differentiellen Paar von Transistoren 50 und 51 bzw. 52 und 53 zusammengesetzt sind. Diese Verstärker bewirken eine Pegelumsetzung, um eine zweites Paar von Transistoren 54, 55 bzw. 56, 57 zu steuern, das die Umschaltung des Ladestroms und/oder den Entladestroms des Integrationskondensators 62 durchführt. Die Umschaltsteuerung wird von Ausgangssignalen "UP" und "DOWN" und ihren Komplementen gewährleistet, die vom Komparator 5 geliefert werden. Die Geschwindigkeit dieser Umschalter, die je aus einer differentiellen Transistorstufe bestehen, ermöglicht die Berücksichtigung der feinen Impulse am Ausgang des Phasenkomparators 5.
Der Umwandlungsgewinn, der aus dem Phasenkomparator und dem Ladungspumpverstärker 7 gebildeten Einheit wird durch den Wert des Ausgangsstroms definiert, der abhängig vom Verstärkungsgrad der Schleife und von der gewünschten Reaktionsgeschwindigkeit optimiert wird.
Das Schleifenfilter 48, das aus dem Widerstand 60 und den Kondensatoren 61 und 62 gebildet wird, ist so ausgelegt, daß die gewünschten Kennwerte des Phasenrauschens und der Erfassungszeit erreicht werden.
Beispielsweise muß ein langsamer Synthesierer vom Typ TACAN ein schmales Schleifendurchlaßband (Grenzfrequenz 30 kHz) besitzen, während ein rasch Synthesierer vom TDMA-Typ ein breites Schleifendurchlaßband besitzen soll (Grenzfrequenz 400 kHz).
Die Störlinien, die Vielfache der Bezugsfrequenz bilden, werden mit Hilfe von Sperrfiltern 49 für das System TACAN und 66 für TDMA eliminiert, die aus Serienresonanzelementen bestehen, welche beispielsweise auf die Frequenz 12 MHz für Synthesierer TDMA und auf die Frequenz 1 MHz für die TACAN- Synthesierer zentriert sind. Die anderen harmonischen Spektrallinien der Bezugsfrequenz werden durch die Schleife ausgefiltert.
Für den TDMA-Synthesierer werden die Bruchteilspektrallinien bei den Frequenzen, die ein Vielfaches von 3 MHz betragen, mit Hilfe von Sperrfiltern, 63, 64, 65 eliminiert, die auf die Frequenzen 3 MHz, 6 MHz und 9 MHz zentriert sind. Die anderen Oberwellen-Spektrallinien von 3 MHz, die eine Frequenz oberhalb zwölf MHz besitzen, brauchen keine spezielle Filterung, daß Sie bereits durch die Filterwirkung der Schleife stark gedämpft werden.
Die Spektrallinien bei 3 MHz und 6 MHz, die dem Durchlaßband der Schleife am nächsten liegen, erfordern je zwei Sperrfilter mit einer Induktivität L und einer Kapazität C, um auf einen Pegel unter -70dBC zu gelangen (ein LC-Serien-Sperrkreis 63bis gefolgt von einem Parallelkreis LC), um die Spektrallinien bei 3 MHz zu dämpfen, und zwei Parallelkreise 64 und 64 bis, um die Spektrallinien bei 6 MHz zu dämpfen.
Zwei parallele LC-Kreise, die auf 9 MHz und 12 MHz zentriert sind, dienen der Dämpfung der Spektrallinien bei diesen Frequenzen.
Die Datenverwaltungsschnittstelle, die in Figur 12 gezeigt ist, verwaltet die Steuerinformationen des Synthesierers, die vom Funkkanal CR in Figur 1 geliefert werden, für die speziellen Betriebsmodi der Synthesierer TDMA und TACAN. In diesem Beispiel besteht die Steuerinformation des TDMA-Synthesierers aus einem parallelen Wort von acht Bits, von denen sechs zur Definition der Nummer des Frequenzkanals verwendet werden, die zwischen 0 und 50 liegt), auf dem der Synthesierer betrieben werden soll.
Die Informationen werden mit der Vorderfront des Impulses des Signals CHF&sub1; berücksichtigt, das den Takt eines Registers 67 bildet, welches durch den niedrigen Pegel des Signals ENABLE freigegeben wird.
Die Information des Kanals CR wird an einen Schnittstellenkreis 72 angelegt und in eine Steuerinformation für den Teiler variablen Rangs 2 (Wörter NA mit 3 Bits und NP mit 8 Bits in diesem Beispiel für die Programmierung der Zähler 12 und 13 in Figur 2) und den Phasenakkumulatorkreis 9 (Wort F mit 3 Bits) über einen Kodierkreis 68 umgewandelt, der an das Register 67 angeschlossen ist.
Entsprechend besteht die Steuerinformation eines TACAN-Synthesierers in diesem Beispiel aus zwei Wörtern nacheinander von acht parallelen Bits, deren Format in den Figuren 15A und 15B dargestellt ist.
Die in diesen beiden Wörtern enthaltenen Informationen ermöglichen die direkte Steuerung des Teilers mit variablen Rang 2 (Wörter NA und NP von 3 bzw. 8 Bits für die Programmierung der Zähler 12 und 13), des Phasenakkumulatorkreises 9 (Wort F mit 3 Bits) und die Permutation der Eingänge des Phasenkomparators (Wort CPF mit 1 Bit).
Im TACAN-Modus könnten die Bits D0 bis D4, die das zweite Wort bilden, alle den Wert 0 haben.
Das erste Wort mit 8 Bits wird mit der Vorderfront des ersten Impulses des Signals CHF&sub1; durch das Register 67 unter Steuerung durch ein Tor 73 übernommen. Das zweite Wort von 8 Bits wird mit der Vorderfront des zweiten Impulses des Signals CHF&sub1; von einem Register 69 unter Kontrolle durch eine Tor 74 übernommen. Ein Signal "REGISTER SELECT" in Kombination mit den Signal ENABLE ermöglicht die Folgeaktivierung der Register 67 und 69. Ein Pufferregister 70 wird gleichzeitig mit dem Register 69 aktiviert, um an einen 16-Bit-Eingang eines Multiplexers 71, daß erste Wort von 8 Bits gleichzeitig mit dem zweiten Wort mit der Vorderfront des zweiten Impulses des Signals CHF&sub1; zu übertragen. Hierzu empfängt der Multiplexer 71 an seinem zweiten 16-Bit-Eingang die Informationen TDMA vom Ausgang des Kodierkreises 68. Diese bringt den Vorteil, daß ausgehend von einer verdrahteten Steuerung TDMA/TACAN, die Steuerinformation des Synthesierers für den Modus TDMA oder dem Modus TACAN ausgewählt werden können. Der Schnittstellenkreis enthält auch eine Folgeschaltung 75bis, die ein Signal CHF&sub2; liefert, um den zweiten Impuls des Signals CHF&sub1; im TACAN- Modus auszuwählen. So kann die Datenverwaltungsschnittstelle beispielsweise mit einer Taktfrequenz von 5 MHz betrieben werden.
Schließlich erfolgt die Koppelung der Ausgangsverstärker 3 und der Synthesiererschleife am Ausgang des Oszillators 1, wie Figur 14 zeigt, über Verstärker 75 bis 77, wobei die Verstärker 76 und 77 die Trennung der beiden Kanäle (Ausgang und Schleife) bewirken.
Für die TDMA-Anwendung muß der Oszillator 1 ein Frequenzband von 1242-1479 MHz abdecken können und dabei eine sehr lineare Spannungs-Frequenz-Transferkennlinie beibehalten, um eine konstante Schleifenverstärkung und eine hohe spektrale Reinheit des Synthesierers im ganzen Frequenzbereich beizubehalten.
Für einen TACAN-Synthesierer muß der Oszillator in der rage sein, Sendefrequenzbänder und Empfangsfrequenzbänder von 1025-1447 MHz zu überdecken. Der durch diesen Oszillator abgedeckte Frequenzbereich ist daher größer als der des Oszillators in der TDMA-Anwendung, aber in diesem Fall ist es nicht erforderlich, eine so hohe Linearität zu gewährleisten, da die spektrale Reinheit in dem Frequenzbereich weniger kritisch ist. Man kann so in beiden Anwendungen ein Grundrauschen unter -150 dBc/Hz ausgehend von einer Frequenzabweichung von ±10% von der Zentralfrequenz und einem Ausgangspegel des Oszillators von +13dBm erzielen.

Claims

1. Mikrowellensynthesierer mit einer Division mit gebrochenem Teiler, mit einem spannungsgesteuerten Oszillator (1), der an einem ersten Eingang eines Phasen-Frequenzkomparators (5) über einen Frequenzteiler variablen Rangs (2) gekoppelt ist, um die Frequenz und die Phase des vom Ausgang des Frequenzteilers mit variablem Rang (2) gelieferten Signals mit der Frequenz und der Phase eines an einem zweiten Eingang des Phasen-Frequenzkomparators (5) angelegten Bezugssignals zu vergleichen, wobei an einem ersten Ausgang UP eine erste und an einem zweiten Ausgang DOWN eine zweite Folge von Impulsen, abhängig von der Phasenvoreilung oder -nacheilung der an den ersten und den zweiten Eingang angelegten Signale geliefert wird, wobei diese beiden Impulsfolgen gleichzeitig und mit gleicher Phase geliefert werden und die gleiche Breite und die gleiche Phase wie das Bezugssignal besitzen, wenn die an den ersten und den zweiten Eingang des Komparators (5) angelegten Signale in Phase sind, mit einer Steuervorrichtung (8) zum Nachregeln der Schwingkreisfrequenz des spannungsgesteuerten Oszillators (1) auf ein ganzzahliges und/oder nicht ganzzahliges Vielfaches der Frequenz (FR) des Bezugssignals abhängig vom Teilerrang des Frequenzteilers mit variablem Rang (2), mit einem Integrationskondensator (58), der durch die Impulse der einen oder anderen Folge geladen bzw. entladen wird, um abhängig von der an seinen Klemmen entwickelten Spannung ein Voreilungs- oder Nacheilungssteuersignal bezüglich Frequenz und Phase des Oszillators (1) zu liefern, und mit zwei umschaltbaren Stromquellen (50; ... 57), die von den Ausgängen UP und DOWN des Phasenkomparators (5) umgeschaltet werden, um den Integrationskondensator (58) zu laden und zu entladen, wenn die eine oder die andere der beiden Impulsfolgen am Ausgang des Phasenkomparators (5) vorliegt, und mit einem Phasenakkumulatorkreis (9), um den Teilerrang des Frequenzteilers mit variablem Rang (2) zu steuern, dadurch gekennzeichnet, daß die beiden Stromquellen zwei symmetrische Kanäle UP und DOWN besitzen, die je von einem ersten differentiellen Paar von Transistoren (50, 51; 52, 53) gebildet werden, das eine Pegelumsetzung bewirkt, um ein zweites Transistorpaar (54, 55; 56, 57) zu steuern, das die Umschaltung des Ladestroms und/oder des Entladestroms des Integrationskondensators bewirkt.

2. Synthesierer nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Regelungssteuerung (8) Frequenzsperrfilter enthält, die zwischen dem Ausgang der umschaltbaren Stromquellen (50 ...57) und dem Integrationskondensator (58) angeordnet sind, um die Störfrequenzen außerhalb des Durchlaßbandes der Schleife zu eliminieren.

3. Synthesierer nach einem beliebigen der Ansprüche 1 und 2, dadurch gekennzeichnet, daß der Teiler mit variablem Rang (2) zwei Teilerränge N und N+1 besitzt, die vom Überlaufsignal des Akkumulatorkreises (9) gesteuert werden.

4. Synthesierer nach Anspruch 3, dadurch gekennzeichnet, daß der Teiler mit variablem Rang (2) einen ersten und zweiten programmierbaren Zähler (12, 13) enthält, die von einem von einem Vor-Teilerkreis (11) gelieferten Taktsignal gesteuert werden, der das vom Oszillator gelieferte Signal der Frequenz FS gemäß zwei Teilerrängen Q und Q+1 teilt, wobei die beiden Zähler (12, 13) zu Beginn der Division auf Werte NA bzw. NP eingestellt werden und dann zugleich, ausgehend von den Werten NA und NP, während NA(Q+1) Impulsen rückwärts zählen, bis zum Impuls, bei dem der Inhalt des ersten Zählers (12) Null wird, und während der (NP-NA)Q verbleibenden Impulsen, die zum Leeren des zweiten Zählers (13) erforderlich sind, wobei der Übergang des Teilerrangs Q+1 auf den Teilerrang Q des Vor-Teilerkreises (11) durch die Nullsetzung des ersten Zählers (12) gesteuert wird.

5. Synthesierer nach einem beliebigen der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bezugsfrequenz in einem programmierbarem Bezugsteiler (4) erhalten wird.

6. Synthesierer nach einem beliebigen der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Phasen-Frequenzkomparator einen digitalen Verriegelungsdetektor (43 ... 47) enthält.

7. Synthesierer nach Anspruch 6, dadurch gekennzeichnet, daß der digitale Verriegelungsdetektor einen Zähler (45) enthält, der durch den Ausgang eines Exklusiv-ODER-Kreises (43) mit zwei Eingängen auf Null gesetzt wird, wobei diese beiden Eingänge an die Ausgänge UP und DOWN des Phasenkomparators (5) angeschlossen sind, und der im Rhythmus des Bezugstakts (FR) zählt.

8. Synthesierer nach einem beliebigen der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß er einen Verwaltungsschnittstellenkreis enthält, um an den Synthesierer die Steuerungen des ganzzahligen Rangs N oder des nicht ganzzahligen Rangs F und die Steuerung zur Permutierung der Eingänge der Phasen-Frequenzkomparatoren anzulegen.

9. Verwendung des Synthesierers nach einem beliebigen der Ansprüche 1 bis 8, auf Übertragungen vom Typ TDMA und TACAN.