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DE68923742T2 - Halbleiteranordnung mit einem Gebiet für Speicherzellen und mit peripherischer Schaltung und Herstellungsverfahren dafür. - Google Patents

Halbleiteranordnung mit einem Gebiet für Speicherzellen und mit peripherischer Schaltung und Herstellungsverfahren dafür.

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DE68923742T2
DE68923742T2 DE68923742T DE68923742T DE68923742T2 DE 68923742 T2 DE68923742 T2 DE 68923742T2 DE 68923742 T DE68923742 T DE 68923742T DE 68923742 T DE68923742 T DE 68923742T DE 68923742 T2 DE68923742 T2 DE 68923742T2
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DE
Germany
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region
high breakdown
breakdown voltage
transistor
conductivity type
Prior art date
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Application number
DE68923742T
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English (en)
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Inventor
Yukata Maruo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of DE68923742T2 publication Critical patent/DE68923742T2/de
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Description

  • Die vorliegende Erfindung betrifft ein Halbleiter-Bauelement und insbesondere ein Halbleiter-Bauelement hoher Durchbruchspannung sowie ein Verfahren zur Herstellung eines solchen Bauelements.
  • Elektrisch löschbare und programmierbare Festwertspeicher (EEPROMs) hoher Durchbruchspannung befinden sich in Entwicklung als der nichtflüchtige Speicher der nächsten Generation; es wird erwartet, daß sie den Platz herkömmlicher Halbleiterspeicher, wie z.B. der programmierbaren Festwertspeicher (PROM) und der lösch- und programmierbaren Festwertspeicher (EPROM), einnehmen.
  • In einem EPROM oder EEPROM mit einer von einer komplementären Metall-Oxid-Halbleiter-Schaltungsanordnung (CMOS) gebildeten Peripherieschaltung werden zur Bildung von Speicherzellen im allgemeinen n-Kanal Metall-Oxid-Halbleiter- Transistoren (MOS) verwendet. In diesem Fall ist jede Speicherzelle eines EPROM, bei dem Daten nicht elektrisch löschbar sind, von einem einzelnen Speichertransistor gebildet, wogegen jede Speicherzelle eines EEPROM hoher Durchbruchspannung, bei dem Daten elektrisch löschbar sind, aus einer Kombination eines Speichertransistors und eines Auswahltransistors (auch als "Worttransistor" bekannt) gebildet ist. Diese Transistoren sind miteinander gekoppelt und müssen beide im allgemeinen n-Kanal Transistoren hoher Durchbruchspannung sein.
  • Auf der anderen Seite werden p-Kanal MOS-Transistoren hoher Durchbruchspannung in der Peripherieschaltung nur für Zwecke der Spannungseinstellung oder dgl. verwendet, weswegen die Anzahl der benötigten p-Kanal Transistoren hoher Durchbruchspannung kleiner ist als diejenige der für die Speicherzellen verwendeten n-Kanal Transistoren hoher Durchbruchspannung.
  • Insbesondere umfaßt im Fall eines EPROM jede Speicherzelle im allgemeinen eine Kombination aus einem den Speichertransistor bildenden n-Kanal FAMOS-Transistor und einem den Auswahltransistor bildenden n-Kanal MOS-Transistor, wobei diese zwei Transistoren in einem Diffusionsbereich vom n- Typ miteinander gekoppelt sind, welcher gemeinhin als Drain des Speichertransistors und Source des Auswahltransistors verwendet wird. Der n-Kanal FAMOS-Transistor ist mit einem mehrschichtigen Gate-Aufbau mit sowohl einem Steuer-Gate als auch einem schwimmenden Gate oder Floating-Gate, in das Daten geschrieben werden, ausgeführt.
  • Der vorbeschriebene Stand der Technik ist in den folgenden repräsentativen Dokumenten offenbart:
  • 1. Japanisches Patent Nr. 58-6237 (1983);
  • 2. Japanische offengelegte Patentpublikation Nr. 59- 151469 (1984);
  • 3. Japanische offengelegte Patentpublikation Nr. 61- 154078 (1986).
  • Das japanische Patent Nr. 58-6237 offenbart eine Speicherzelle für ein elektrisch löschbares und programmierbares, nichtflüchtiges Halbleiter-Bauelement, welche Speicherzelle unter Verwendung eines FAMOS-Transistors mit doppelschichtigen Gate-Aufbau gebildet ist.
  • Die japanische offengelegte Patentpublikation Nr. 59-151469 offenbart eine Struktur für ein Schutzschaltungselement, die bei einem MOS-Feldeffekttransistor hoher Durchbruchspannung anwendbar ist und einen Transistor mit abgesetzten Bereichen bildet, welche entweder unter einem dicken, auf einem Substrat gebildeten Isolierfilm vorgesehen sind oder unter einem dicken Isolierfilm, der auf einem Teil der Oberfläche eines Substrats dadurch gebildet ist, daß diese lokaler Oxidation unterworfen wird. Die abgesetzten Bereiche weisen eine geringere Störstellenkonzentration als jene Abschnitte der Source- und Drain-Bereiche auf, die in Kontakt mit von den Source- und Drain-Bereichen wegführenden Verbindungen stehen. Ein derartiger Transistor wird nachfolgend ''abgesetzter LOCOS ("local oxidation of silicon" - Lokale Oxidation von Silizium) -Transistor" genannt.
  • Die japanische offengelegte Patentpublikation Nr. 61-154078 offenbart einen MOS-Feldeffekttransistor hoher Durchbruchspannung, bei dem Source und Drain - wie im Fall des sogenannten Aufbaus mit leicht dotierter Drain-Zone ("lightly doped drain" - LDD) - jeweils zwei Bereiche mit verschiedenen Störstellenkonzentrationen aufweisen. Solche Bereiche können entweder mit Hilfe eines unter Verwendung einer Maske erhaltenen Resistmusters oder mittels eines Seitenwandisolierfilms an jeder Seitenwand einer Gate-Elektrode gebildet werden; der dem Kanal näher liegende, eine relativ geringe Störstellenkonzentration aufweisende Bereich sowohl in der Source- als auch in der Drain-Zone ist als abgesetzter Bereich definiert. Ein derartiger Transistor wird nachfolgend "maskierter abgesetzter Transistor" genannt.
  • Ein EPROM-Bauelement, bei dem sowohl die Transistoren der Speicherzellen als auch die Transistoren der Peripherieschaltungen einen LDD-Aufbau besitzen, ist aus der US-A-4 663 645 bekannt.
  • Bei herkömmlichen Halbleiter-Bauelementen der vorstehend beschriebenen Art, d.h. Halbleiterspeichern mit nichtflüchtigen Speicherzellen, werden zwei verschiedene Transistorarten, nämlich maskierte abgesetzte Transistoren mit p- und n-Kanal und abgesetzte LOCOS-Transistoren mit p- und n-Kanal, getrennt voneinander hergestellt. Dementsprechend sind bei einem herkömmlichen Halbleiter-Bauelement der vorstehend beschriebenen Art alle p- und n-Kanal-Transistoren entweder maskierte abgesetzte Transistoren oder abgesetzte LOCOS-Transistoren.
  • Als nächstes werden die jeweiligen Merkmale der vorgenannten zwei Transistorarten erläutert.
  • Der maskierte abgesetzte Transistor nimmt eine relativ kleine Fläche ein und ist daher von Vorteil, um eine Miniaturisierung (und daher eine hohe Integration) zu erreichen. Andererseits hat er jedoch den Nachteil, daß zur Bildung der abgesetzten, durch Diffusionsbereiche mit relativ geringer Konzentration (z.B. p- oder n-) definierten Bereiche eine Maske oder ein spezieller Prozeß erforderlich ist.
  • Im Gegensatz dazu benötigt der abgesetzte LOCOS-Transistor, der über jedem abgesetzten Bereich einen dicken Oxidfilm aufweist, eine relativ große Fläche und ist daher nachteilig, was die Miniaturisierung anbelangt. Er hat jedoch den Vorteil, daß zur Bildung der durch Diffusionsbereiche geringer Konzentration (z.P. p- oder n-) definierten, abgesetzten Bereiche keine Notweiidigkeit für eine Spezialmaske besteht und damit die Anzahl der notwendigen Herstellungsschritte kleiner als im Fall des maskierten abgesetzten Aufbaus ist.
  • Demgemäß besteht ein Verlangen nach einem Aufbau, bei dem für den Fall, daß sowohl n- als auch p-Kanal-Transistoren eine hohe Durchbruchspannung haben sollen, eine der zwei Transistorarten, die in vergleichsweise großer Zahl benötigt wird, unter Verwendung des maskierten abgesetzten Aufbaus gebildet wird, während die andere Transistorart, die in keiner großen Anzahl benötigt wird, unter Verwendung des abgesetzten LOCOS-Aufbaus gebildet wird, dies unter Inbetrachtziehung der oben beschriebenen Vor- und Nachteile der beiden verschiedenen Arten eines abgesetzten Aufbaus.
  • Nach einem ersten Aspekt der vorliegenden Erfindung ist ein Halbleiter-Bauelement mit einem Speicherzellenbereich und einer Peripherieschaltung auf einem gemeinsamen Substrat vorgesehen, wobei der Speicherzellenbereich eine Mehrzahl von Speichertransistoren, die jeweils durch einen ersten Transistor hoher Durchbruchspannung eines ersten Leitfähigkeitstyps definiert sind, sowie eine Mehrzahl von Auswahltransistoren umfaßt, die jeweils durch einen zweiten Transistor hoher Durchbruchspannung des ersten Leitfähigkeitstyps definiert sind, und wobei die Peripherieschaltung einen dritten Transistor hoher Durchbruchspannung eines zweiten Leitfähigkeitstyps umfaßt, wobei die ersten und zweiten Transistoren hoher Durchbruchspannung jeweils einen ersten abgesetzten Bereich des ersten Leitfähigkeitstyps aufweisen, welcher durch einen Bereich geringer Störstellenkonzentration mit einer im wesentlichen flachen Oberfläche definiert ist, wobei jeder erste abgesetzte Bereich in dem Substrat einer jeweiligen Gate-Elektrode der ersten und zweiten Transistoren hoher Durchbruchspannung benachbart ausgebildet ist, und daß der dritte Transistor hoher Durchbruchspannung einen einer Gate-Elektrode des dritten Transistcrs hohen Durchbruchs benachbart vorgesehenen dicken Isolierfilm, von dem ein Teil in das Substrat eingebettet ist, sowie einen zweiten abgesetzten Bereich des zweiten Leitfähigkeitstyps aufweist, welcher durch einen in dem Substrat unter dem dicken Isolierfilm vorgesehenen Bereich geringer Störstellenkonzentration definiert ist.
  • Ein derartiges Eauelement ist unter dem Blickwinkel der Miniaturisierung und Vereinfachung des Herstellungsprozess ses von Vorteil, da z.B. die Zahl der benötigten Masken reduziert ist.
  • Bei der beschriebenen Ausführungsform sind die Speichertransistoren und die Auswahltransistoren des Speicherzellenbereichs zum Beispiel n-Kanal-Transistoren hoher Durchbruchspannung, welche durch maskierte abgesetzte MOS-Transistoren definiert und in vergleichsweise großer Zahl vorgesehen sind. Die Peripherieschaltung umfaßt zum Beispiel p-Kanal-Transistoren hoher Duchbruchspannung, die durch abgesetzte LOCOS-MOS-Transistoren definiert und in relativ kleiner Zahl vorgesehen sind, sowie zum Beispiel n-Kanal- Transistoren hoher Durchbruchspannung, die durch maskierte abgesetzte MOS-Transistoren definiert sind.
  • Nach einem zweiten Gesichtspunkt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halbleiterspeicher- Bauelements mit einem ersten Transistor hoher Durchbruchspannung eines ersten Leitfähigkeitstyps und einem zweiten Transistor hoher Durchbruchspannung eines zweiten Leitfähigkeitstyps auf einem gemeinsamen Substrat vorgesehen, wobei das Verfahren umfaßt: Bilden eines zweiten, störstellenarmen abgesetzten Bereichs des zweiten Leitfähigkeitstyps in einem Bereich des ersten Leitfähigkeitstyps des Halbleitersubstrats und eines Stopperbereichs des zweiten Leitfähigkeitstyps in einem Bereich des zweiten Leitfähigkeitstyps des Halbleitersubstrats; Bilden eines dicken Isolierfilms, von dem ein Teil in das Halbleitersubstrat eingebettet ist, auf dem zweiten abgesetzten Bereich; Bilden einer Gate-Elektrode des ersten Transistors hoher Durchbruchspannung über dem Bereich des zweiten Leitfähigkeitstyps des Halbleitersubstrats und einer Gate-Elektrode des zweiten Transistors hoher Durchbruchspannung über dem Bereich des ersten Leitfähigkeitstyps des Halbleitersubstrats benachbart dem zweiten abgesetzten Bereich; Bilden eines ersten störstellenarmen abgesetzten Bereichs des ersten Leitfähigkeitstyps in dem Halbleitersubstrat benachbart der Gate-Elektrode des ersten Transistors hoher Durchbruchspannung; Bilden von Source- und Drain-Bereichen des ersten Transistors hoher Durchbruchspannung in dem Halbleitersubstrat benachbart dem ersten abgesetzten Bereich und fern der Gate-Elektrode des ersten Transistors hohen Durchbruchs; und Bilden von Source- und Drain-Bereichen des zweiten Transistors hoher Durchbruchspannung in dem Halbleitersubstrat benachbart dem zweiten abgesetzten Bereich und fern der Gate-Elektrode des zweiten Transistors hohen Durchbruchs.
  • Bei einem Beispiel des hier beschriebenen Verfahrens wird nach Bildung einer n-Wanne in einem einen abgesetzten LOCOS-Transistor bildenden Bereich eines Halbleitersubstrats vom p-Typ ein Kanalstopperbereich vom p-Typ um einen einen maskierten abgesetzten Transistor bildenden Bereich außerhalb der n-Wanne gebildet und außerdem in einem Bereich, welcher unter jedem Rand eines Orts für die Bildung eines Gates eines abgesetzten LOCOS-Transistors liegt. Ein Kanalstopperbereich vom n-Typ wird um das Innere der n-Wanne in Kontakt mit dem Kanalstopperbereich vom p-Typ gebildet; dann werden die Oberflächen der Kanalstopperbereiche vom p- und n-Typ zur Bildung eines LOCOS-Oxidfilms lokaler Oxidation unterworfen, wodurch gleichzeitig Isolataionsbereiche gebildet werden, die durch eine Kombination des LOCOS-Oxidf ilms und der Kanalstopperbereiche vom p- und n- Typ sowie der abgesetzten LOCOS-Bereiche vom p-Typ definiert sind. Weiterhin werden Gate-Elektroden, die aus dem gleichen polykristallinen Silizium gefertigt werden, in dem den abgesetzten LOCOS-Transistor bildenden Bereich bzw. dem den maskierten abgesetzten Transistor bildenden Bereich gebildet; nach Bildung schwachkonzentrierter Diffusionsschichten vom n-Typ unter Verwendung der Gate-Elektrode in dem den maskierten abgesetzten Transistor bildenden Bereich als Maske wird - unter Verwendung eines die Gate-Elektrode überdeckenden Resists als Maske - eine Verunreinigung vom n-Typ eingebracht, um durch starkkonzentrierte Diffusionsschichten definierte Source- und Drainbereiche zu bilden und auf diese Weise einen maskierten abgesetzten Transistor mit einem LDD-Aufbau zu bilden. Dann wird unter Verwendung der Gate-Elektrode in dem den abgesetzten LOCOS-Transistor bildenden Bereich als -4aske eine Verunreinigung vom p-Typ in den den abgesetzten LOCOS-Transistor bildenden Bereich eingebracht, um durch starkkonzentrierte Diffusionsschichten definierte Source- und Drainbereiche zu bilden und auf diese Weise einen abgesetzten LOCOS-Transistor mit p-Kanal zu bilden. Bei diesem Prozeß können die oben beschriebenen Leitfähigkeitstypen - p und n - miteinander vertauscht werden. Der Ausdruck "MOS" wird in der vorliegenden Erfindung so benutzt, daß er auch MIS impliziert.
  • Gemäß der vorliegenden Erfindung, wie sie in den beigefügten Ansprüchen definiert ist, werden somit Transistoren hoher Durchbruchspannung, die beispielsweise in einem Halbleiterspeicher, so wie einem EEPROM, verwendbar sind, unter Nutzung zweier verschiedener Arten eines abgesetzten Aufbaus jebildet, nämlich des maskierten abgesetzten Aufbaus und des abgesetzten LOCOS-Aufbaus, wobei die beiden verschiedenen Arten eines abgesetzten Transistors auf dem gleichen Substrat gebildet werden.
  • Im speziellen wird eine der beiden Transistorarten, nämlich n- oder p-Kanal-Transistoren, die in vergleichsweise großer Zahl benötigt wird, unter Verwendung des maskierten abgesetzten Aufbaus gebildet, was trotz der geringfügigen Erhöhung der Zahl der Herstellungsschritte vorteilhaft hinsichtlich der Miniaturisierung ist, während die andere Transistorart, die z.B. für einen Teil einer Peripherieschaltung verwendet wird, jedoch nicht in großer Zahl benötigt wird, unter Verwendung des abgesetzten LOCOS-Aufbaus gebildet wird, was für die Miniaturisierung ungeeignet ist, jedoch keine Zunahme der Zahl der Herstellungsschritte verursacht. Daher wird bezüglich der Qualität als auch der Quantität dieser Transistoren hoher Durchbruchspannung eine Optimierung erreicht. Somi ist es möglich, Speicherschaltungselemente gleichzeitig ohne Ausschuß zu bilden.
  • Die Erfindung wird beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert, in denen:
  • Figur 1 eine fragmentarische Schnittansicht ist, die eine erf indungsgemäße Anordnung von CMOS-Transistoren hoher Durchbruchspannung zeigt;
  • Figur 2(a) eine Draufsicht auf einen Speicherzellenbereich eines die Erfindung verkörpernden und n-Kanal-Transistoren hoher Durchbruchspannung verwendenden EEPROMS ist;
  • Figur 2(b) eine entlang der Linie L-L' der Figur 2(a) genommene Schnittansicht ist;
  • Figur 2(c) ein Schaltplan ist, der eine äquivalente Schaltung für die in Figur 2(a) gezeigte Speicherzelle zeigt; und
  • Figuren 3(a) bis 3(k) Schnittansichten sind, welche nacheinander die Schritte bei einem erfindungsgemäßen Verfahren zur Herstellung von CMOS-Transistoren hoher Durchbruchspannung - ähnlich den in Figur 1 gezeigten - zeigen.
  • Es werden nun mit Bezug auf die beigefügten Zeichnungen, in denen gleichartige Bezugsziffern gleichartige Elemente bezeichnen, Ausführungsformen der vorliegenden Erfindung im einzelnen beschrieben.
  • Figur 1 stellt eine Anordnung von CMOS-Transistoren hoher Durchbruchspannung dar, die einen maskierten abgesetzten MOS-Transistor Qn mit n-Kanal (nachfolgend Transistor "Qn" genannt) sowie einen abgesetzten LOCOS-MOS-Transistor Qp mit p-Kanal (nachfolgend Transistor "Qp" genannt) umfassen. Das Bezugssymbol Qnp bezeichnet durch LOCOS gebildete Isolationsbereiche.
  • Der Transistor Qp ist in einem n-Wannenbereich 13 eines zweiten Leitfähigkeitstyps gebildet, der von einem Isolationsbereich umgeben ist, welcher einen lokal auf einem p- Typ-Halbleitersubstrat 10 eines ersten Leitfähigkeitstyps ausgebildeten und als Feldoxidfilm dienenden LOCOS-Oxidfilm 11 sowie einen unter dem LOCOS-Oxidf ilm 11 ausgebildeten n-- Typ-Kanalstopperbereich 12 umfaßt. Um einen Bereich eines Gate-Oxidfilms 14 sind LOCOS-Oxidfilme 15 mit vergleichsweise kleiner Fläche ausgebildet. Eine Gate-Elektrode 16 ist aus einer Schicht polykristallinen Siliziums so ausgeführt, daß sie sich über den Bereich des Gate-Oxidfilms 14 und einen Teil der LOCOS-Oxidfilme 15 erstreckt. Abgesetzte p--Bereiche 17 sind unter den LOCOS-Oxidf ilmen 15 vorgesehen; p&spplus;-Diffusionsschichten 18 und 18a sind dazu vorgesehen, als Source-/Drain-Bereiche des Transistors Qp zu dienen.
  • Auf der anderen Seite ist der Transistor Qn in einer Gegend ausgebildet, die von einem Isolationsbereich umgeben ist, welcher den LOCOS-Oxidfilm 11 sowie einen unter dem LOCOS- Oxidfilm 11 vorgesehenen p--Kanalstopperbereich 19 umfaßt. Eine Gate-Elektrode 20 ist auf einem weiteren Bereich des Gate-Oxidfilms 14 ausgebildet, und n&spplus;-Diffusionsschichten 22 und 22a, welche als Source-/Drain-Bereiche des Transistors Qn dienen, sind unterhalb dieses Bereichs des Gate-Oxidfilms 14 so vorgesehen, daß sie jeweils mit abgesetzten n-- Bereichen 21 in Verbindung stehen. Der Transistor Qn, der einen maskierten abgesetzten Aufbau aufweist, ist auf diese Weise auf dem gleichen Substrat wie der Transistor Qp ausgebildet, der einen abgesetzten LOCOS-Aufbau aufweist.
  • Ein Zwischenschichtisolierfilm 23 ist durch einen Oxidfilm oder PSG- (einschließlich BPSG) Film definiert. Al-Filme 24 und 24a bilden Verbindungsleitungen von den Source-/Drain- Bereichen des Transistors Qn, während Al-Filme 25 und 25a Verbindungsleitungen von den Source-/Drain-Bereichen des Transistors Qp bilden.
  • Da der Betrieb der die Transistoren Qp und Qn umfassenden, erfindungsgemäßen CMOS-Transistoranordnung hoher Durchbruchspannung der gleiche ist wie beim Stand der Technik, wird auf dessen Beschreibung verzichtet.
  • Figur 2(a) zeigt einen Speicherzellenbereich eines die Erfindung verkörpenden EEPROM, wobei die dargestellte Speicherzelle einen Speichertransistor und einen Auswahltransistor umfaßt.
  • Diese Ausführungsform weist als Merkmal ein EEPROM hoher Durchbruchspannung auf, das zur Bildung jeder Speicherzelle Transistoren mit n-Kanal und zur Bildung einer Peripherieschaltung eine Kombination von p- und n-Kanal-Transistoren verwendet und bei dem die in relativ großer Zahl, hauptsächlich zur Schaffung der Speicherzellen, verwendeten n- Kanal-Transistoren mit dem maskierten abgesetzten Aufbau ausgeführt sind, während die in relativ kleiner Zahl verwendeten p-Kanal-Transistoren mit dem abgesetzten LOCOS- Aufbau ausgeführt sind. Ein Beispiel wird nun beschrieben.
  • Bei der in Figur 2(c) gezeigten äquivalenten Schaltung bildet der eine Drain-Zone A, ein Gate B und eine Source/Drain-Zone C umfassende Abschnitt einen n-Kanal-Auswahltransistor (nachfolgend Transistor "Qw" genannt) , während der die Source/Drain-Zone C, eine Source-Zone D, ein Floating-Gate G, ein Steuer-Gate F und einen Source-/Drain- Feldbereich E umfassende Abschnitt einen Speichertransistor (nachfolgend Transistor "Qm" genannt) mit FAMOS-Struktur bildet. Die beiden Transistoren Qw und Qm sind, wie dargestellt, über die gemeinsame Source-/Drain-Zone C miteinan-4er gekoppelt. In den Figuren 2(a), 2(b) und 2(c) bezeichnen die Bezugszeichen A bis G, Qw und Qm die gleichen Elemente. Die Speicherzellen dieser Ausführungsform besitzen eine Speicherstruktur, die für ein EEPROM hoher Durchbruchspannung desjenigen Typs geeignet ist, der eine einzige Schicht aus polykristallinem Silizium aufweist, wie oben beschrieben.
  • Die zu der dargestellten Speicherzellenstruktur führende Anordnung der Transistoren wird mit Bezug auf Figur 2 (b) untenstehend erläutert.
  • Ein als Feldoxidfilm dienender LOCOS-Oxidfilm 111 ist auf einem p-Halbleitersubstrat 110 ausgebildet, wobei der LO- COS-Oxidfilm 111 Isolationsbereiche definiert. Unter dem LOCOS-Oxidfilm 111 sind p-Kanalstopperbereiche (nicht gezeigt) ausgebildet.
  • Der Transistor Qw, der als maskierter abgesetzter n-Kanal- Transistor hoher Durchbruchspannung ausgeführt ist, umfaßt eine von einer n&spplus;-Diffusionsschicht definierte Drain-Zone 122a (entsprechend der Drain-Zone A) , eine von einer Schicht polykristallinen Siliziums definierte Gate-Elektrode 120 (entsprechend dem Gate B) sowie eine von einer n&spplus;- Diffusionsschicht definierte Source-Zone 122 (entsprechend der Source-/Drain-Zone C) und besitzt einen maskierten abgesetzten Aufbau, der durch einen abgesetzten n--Bereich 121 und die Source-/Drain-Bereiche 122 und 122a gebildet ist. Der Transistor Qw wird allgemein "Auswahltransistor" oder aus funktionaler Sicht "Worttransistor" genannt.
  • Der Transistor Qm, der an den Transistor Qw angrenzt und der als einseitig maskierter abgesetzter n-Kanal-Transistor hoher Durchbruchspannung ausgeführt ist, umfaßt eine von einer n&spplus;-Diffusionsschicht definierte Source-Zone 122b, den Source/Drain-Bereich 122, den abgesetzten n--Bereich 121 sowie eine von der polykristallinen Siliziumschicht definierte Gate-Elektrode 120a. Der Transistor Qm besitzt einen PAMOS-Aufbau und dient als Speichertransistor mit einem nachstehend erläuterten Floating-Gate-Abschnitt G.
  • Der Floating-Gate-Abschnitt G umfaßt einen Kanalbereich Ch, das Steuer-Gate F, welches durch eine n&spplus;-Diffusionsschicht 130 definiert ist, und den funnelbereic E, welcher durch eine n&spplus;-Diffusionsschicht 126 definiert ist. Im Gegensatz zu einem typischen herkömmlichen EEPROM, bei dem eine Gate- Elektrode aus zwei Schichten polykristallinen Siliziums - einem Floating-Gate und einem über dem Floating-Gate vorgesehenen Steuer-Gate - gebildet ist, ist der dargestellte Aufbau unter Verwendung einer einzigen Schicht polykristallinen Siliziums gebildet und weist ein Steuer-Gate auf, das durch die in dem Substrat 110 gebildete n&spplus;-Diffusionsschicht 130 definiert ist. Ein Zwischenschichtisolierfilm 123 ist über den Gate-Elektroden 120, 120a vorgesehen, während Alschichten 124 und 124a für Anschlüsse an die Source/Drain- Bereichen 122b bzw. 122a sorgen, wobei die Schichten 124 und 124a durch in dem Zwischenschichtisolierfilm 123 vorgesehene Öffnungen hindurch ausgebildet sind.
  • Auf diese Weise stellen maskierte abgesetzte Transistoren die relativ große Zahl zur Bildung der Speicherzellen benötigter n-Kanal-Transistoren bereit, während abgesetzte LOCOS-Transistoren, wie beispielsweise der in Figur 1 gezeigte Transistor Qp, die relativ kleine Zahl in einem Teil der Peripherieschaltung benötigter p-Kanal-Transistoren bereitstellen, wodurch eine Miniaturisierung und Vereinfachung des Herstellungsprozesses erreicht wird und somit das resultierende FEPROM optimiert wird.
  • Der Betrieb einer Speicherzelle, wie der in Figur 2 gezeigten, wird nun beschrieben.
  • Zum Schreiben oder Löschen von Daten wird eine Spannung im Bereich von etwa 15 V bis 20 V zwischen dem Tunnelbereich 126 und dem Steuer-Gate 130 angelegt, um dadurch ein Feld von etwa 10 MV/cm oder mehr an einem dünnen Tunneloxidfilm 127 (Dicke 100 Angström) zwischen dem Floating-Gate 120a und dem Tunnelbereich 126 zu erzeugen. In Folge werden Elektronen durch das wohlbekannte Phänomen der Fowler-Nordheim-Tunnelung durch den Tunneloxidfilm 127 hindurch in das Floating-Gate 120a injiziert oder von diesem abgegeben. Wenn Elektronen injiziert werden, werden Daten elektrisch gel6scht, wogegen Daten elektrisch geschrieben werden, wenn Elektroren abgegeben werden.
  • Genauer gesagt wird die Schwellenspannung des Speichertransistors Qm angehoben, wenn Elektronen in das Floating-Gate 120a injiziert werden, wogegen die Schwellenspannung abgesenkt wird, wenn Elektronen abgegeben werden. Wenn dementsprechend eine Spannung, die zwischen zwei Schwellenspannungen liegt, welche jeweils als Resultat der Injizierung und Abgabe von Elektronen festgelegt wurden, an das Steuergate 130 angelegt wird, bleibt der Speichertransistor Qm AUS, falls zuvor Elektronen in das Floating-Gate 120a injiziert worden sind, wogegen der Transistor Qm EIN-geschaltet wird, falls zuvor Elektronen von diesem abgegeben worden sind; auf diese Weise wird eine Unterscheidung zwischen den EIN- und AUS-Zuständen des Speichertransistors Qm ermöglicht. Es ist daher möglich, ein EEPROM zu schaffen, das einem herkömmlichen FLOTOX-Bauelement ("floating gate tunnel oxide" - Floating-Gate-Tunneloxid) mit doppelschichtigen Gate-Aufbau ähnlich ist.
  • Der einschichtige Gate-Aufbau nach dieser Ausführungsform hat den Vorteil, daß die Schräge der Stufen oder Ränder der in dem Zwischenschichtisolierfilm 123 für die Al-Anschlüsse 124, 124a vorgesehenen Öffnungen durch eine Reduzierung der Anzahl der Schichten aus polykristallinem Silizium minimiert ist und daher die Überdeckung der Stufen für diese Anschlüsse verbessert ist, so daß das Auftreten von Elektrcmigration und anderen ähnlichen Problemen gering wird. Somit ist der einschichtige Gate-Aufbau sehr wirkungsvoll zur Erhöhung der Integrationsdichte, Leistungsverbesserung und Steigerung der Produktionsausbeute.
  • Die Figuren 3(a) bis 3(k) sind Schnittansichten, die nacheinander die Schritte in einem erfindungsgemäßen Verfahren zur Herstellung von CMOS-Transistoren hoher Durchbruchspannung - ähnlich den in Figur 1 gezeigten - darstellen. Es sollte beachtet werden, daß in diesen Figuren diejenigen Elemente oder Abschnitte, die zu den in Figur 1 gezeigten identisch oder äquivalent sind, der Zweckmäßigkeit halber durch die gleichen Bezugsziffern bezeichnet sind.
  • Bezugnehmend zunächst auf Figur 3(a) wird die Oberfläche eines p-Siliziumsubstrats 10 mit Ausnahme eines eine n-Wanne bildenden Bereichs mittels Verwendung einer Technik zur lokalen Oxidation einer Naßoxidation bei 1000ºC unterworfen, um einen Siliziumoxidfilm 11a mit einer Dicke von etwa 5000 Angström zu bilden. Der die n-Wanne bildende Bereich wird bei 1000ºC einer Trockenoxidation unterworfen, um einen Silfflziumoxidfilm 14 mit einer Dicke von etwa 400 Angström zu bilden. Hiernach wird unter den Verhältnissen von 120 kev und 5 x 10¹² cm-² eine Ionenimplantation von Phosphor-Ionen (P) durch den Siliziumoxidfilm 14 hindurch bewirkt. Es erfolgt dann 13 Stunden lang eine Behandlung bei 1160ºC in einer 10 % Sauerstoff (O&sub2;) enthaltenden Stickstoff-Atmosphäre (N&sub2;), wodurch die in den die n-Wanne bildenden Bereich getriebenen Phosphor-Ionen aktiviert werden und auf diese Weise eine n-Wanne 13 gebildet wird, wie in Figur 3(b) gezeigt.
  • Als nächstes werden die Siliziumoxidfilme 11a und 14 entfernt und die Oberfläche des Substrats 10 erneut einer Trockenoxidation bei 1000ºC unterworfen, um einen weiteren Siliziumoxidfilm 14 mit einer Dicke von etwa 400 Angström zu bilden, wie in Figur 3(b) gezeigt.
  • Nun wird ein Siliziumnitridfilm auf der ganzen Oberfläche abgeschieden und einer Photoätzung unterzogen, damit der Siliziumnitridfilm lediglich in elementbildenden Bereichen 26 verbleibt, wie in Figur 3(c) gezeigt. Danach wird die ganze Oberfläche mit einem Resist oder Photolack 27 überzogen und einer Photoätzung unterzogen, um darin Öffnungen in Bereichen vorzusehen, in denen p-Stopper gebildet werden sollen. Hiernach wird unter den Verhältnissen von 35 keV und 3 x 10¹&sup4; cm-² eine Ionenimplantation von Bor-Ionen (B) bewirkt, das Resist 27 dann entfernt und eine Wärmebehandlung durchgeführt, um abgesetzte p--Bereiche 17 und p--Kanalstopperbereiche 19 zu bilden.
  • Ein weiteres Resist 27 wird dann auf die Oberfläche aufgebracht und einer Photoätzung unterzogen, um darin Öffnungen in Bereichen vorzusehen, in denen n-Stopper gebildet werden sollen, wie in Figur 3(d) gezeigt. Danach wird unter den Verhältnissen von 80 keV und 2 x 10¹³ cm-² eine Ionenimplantation von Phosphor-Ionen bewirkt, das Resist 27 entfernt und eine Wärmebehandlung durchgeführt, um n&spplus;-Kanalstopperbereiche 12 zu bilden.
  • Unter Verwendung der Siliziumnitridfilme 26 als Masken wird mittels eines bei 950ºC durchgeführten Naßoxidationsprozesses eine Lokalfeldoxidation bewirkt, um LOCOS-Oxidfilme 11 und 15 mit einer Dicke von etwa 9000 Angström zu bilden, wie in Figur 3(e) gezeigt. Der Oxidfilm 11 ist ein LOCOS- Oxidfilm, um eine Elementenisolation vorzusehen, während der Oxidfilm 15 ein LOCOS-Oxidfilm hoher Durchbruchspannung ist, um Gate-Elektroden (nicht gezeigt in Figur 3(e)) vorzusehen. Anschließend werden der Siliziumnitridfilm 26 und der Siliziumoxidfilm 14 nacheinander entfernt und dann bei 1100ºC eine Trockenoxidation durchgeführt, um einen neuen Gate-Oxidf ilm 14 mit einer Dicke von etwa 600 Angström zu bilden. Dann wird ein Resist auf die Oberfläche aufgebracht und einer Photoätzung unterzogen, um darin Öffnungen in n-Kanal Dotierunqsbereichen (NCD) vorzusehen. Als nächstes wird unter den Verhältnissen von 100 kev und 4 x 10¹¹ cm-² eine Ionenimplantation von PhosPhor-Ionen durchgeführt. Anschließend werden ein Resist auf die Oberfläche aufgebracht und einer Photoätzung unterzogen, um darin Öffnungen in p-Kanal Dotierungsbereichen (PCD) vorzusehen, und dann unter den Verhältnissen von 40 keV und 5 x 1011 cm-² eine Ionenimplantation von Bor-Ionen durchgeführt. Auf diese Weise werden Grundbereiche eines MOS-Bauelements vom Verarmungstyp gebildet (auf die Darstellung dieser Pereiche wird verzichtet) Eine Schicht polykristallinen Siliziums mit einer Dicke von etwa 4000 Angst röm wird auf der ganzen Oberfläche gebildet und - nach Eindiffusion von Phosphor oder Arsen (As) in diese, so daß eine polykristalline Siliziumschicht vom n&spplus;-Typ gebildet wird - einer Photoätzung unter Verwendung eines Resists (nicht gezeigt) unterzogen, um Gate-Elektroden 16 und 20 aus polykristallinem Silizium zu bilden, wie in Figur 3(f) gezeigt. Anschließend werden mittels bei 830ºC durchgeführter Naßoxidation Schwachoxidfilme 14a gebildet, so daß sie die Gate-Elektroden 16 bzw. 20 überbedecken.
  • Wie in Figur 3(g) gezeigt, wird ein Resist 27 auf die Oberfläche aufgebracht und durch Photoätzen mit Öffnungen versehen; unter Verwendung der Gate-Elektrode 20 als Maske werden Phosphor-Ionen unter den Verhältnissen von 80 keV und 5 x 10¹² cm-² in einen einen MOS-Transistor mit n-Kanal bildenden Bereich implantiert, um n -Diffusionsschichten 21 zu bilden. Auf diese Weise werden die Grundlagen für abgesetzte Bereiche gebildet.
  • Wie in Figur 3(h) gezeigt, werden ein die Gate-Elektrode 20 überdeckendes Resist 27a durch Photoätzen gebildet und unter Verwendung dieses Resists 27a als Maske eine Ionenimplantation von Phosphor-Ionen unter den Verhältnissen von 80 keV und 4 x 10¹&sup5; cm-² durchgeführt. Nach der Entfernung der Resiste 27 und 27a wird eine Wärmebehandlung durchgeführt, um n&spplus;-Diffusionsschichten 22 und 22a zu bilden, welche als Source- und Drain-Bereiche dienen. Der Abschluß dieses Schritts schafft einen maskierten abgesetzten MOS- Transistor hoher Durchbruchspannung mit einem n-Kanal LDD- Aufbau.
  • Obwohl bei dieser Ausführungsform die als abgesetzte Bereiche definierten n--Diffusionsschichten 21 mit dem Resist 27a maskiert werden, ist es auch möglich, als Masken Seitenwandisolierfilme zu benutzen, die in dem Prozeß zur Bildung des den LDD-Aufbau aufweisenden Transistors jeweils an den Seitenwänden der Gate-Elektrode vorgesehen werden.
  • Wie in Figur 3(i) gezeigt, wird ein Resist 27 durch Photoätzen nur auf den wie vorstehend beschrieben gebildeten MOS-Transistor mit n-Kanal aufgebracht. Dann werden unter den Verhältnissen von 35 keV und 2 x 10¹&sup5; cm-² Bor-Ionen in einen einen MOS-Transistor mit p-Kanal bildenden Bereich unter Verwendung der Gate-Elektrode 16 und der LOCOS-Oxidfilme 11 und 15 als Masken implantiert. Nach Entfernung des Resists 27 wird eine Wärmebehandlung durchgeführt, um p&spplus;- Diffusionsschichten 18 und 18a zu bilden, welche als Source- und Drain-Bereiche dienen. Der Abschluß dieses Schritts resultiert in einem MOS-Transistor hohen Durchbruchs mit einem abgesetzten LOCOS-Aufbau mit p-Kanal.
  • Wie in Figur 3(j) gezeigt, wird ein PSG-Film für einen zweiten Feldbereich, der als Zwischenschichtisolierfilm 23 dient, auf der ganzen Oberfläche abgeschieden. Der PSG-Film kann ein BPSG-Film sein oder kann durch einen Siliziumoxidfilm ersetzt sein.
  • Danach wird, wie in Figur 3(k) gezeigt, nach herkömmlichen Methoden der Zwischenschichtisolierfilm 23 durch Photoätzen mit Kontaktlöchern für Leitungen von den Source- und Drain- Bereichen versehen. Dann wird ein Al-Film für die Elektrodenverbindungen abgeschieden und durch Photoätzen gemustert, wodurch Al-Verbindungsfilme 24, 24a, 25 und 25a gebildet werden; auf diese Weise werden die CMOS-Transistoren hoher Durchbruchspannung - jenen der in Figur 1 gezeigten ersten Ausführungsform ähnlich - fertiggestellt.
  • Obwohl in den jeweils in Figur 1 und den Figuren 3(a) bis 3(k) gezeigten Anordnungen ein als n-Kanal-Transistor auf einem p-Halbleitersubstrat ausgeführter, maskierter abgesetzter Transistor und ein als p-Kanal-Transistor in einem n-Wannenbereich ausgeführter, abgeset zter LOCOS -Transistor vorgesehen sind, sollte beachtet werden, daß es alternativ möglich ist, einen n-Kanal-Transistor in einem in einem n- Halbleitersubstrat vorgesehenen p-Wannenbereich zu bilden und einen weiteren p-Kanal-Transistor auf dem n-Halbleitersubstrat zu bilden.
  • Wenn jedoch der p-Kanal-Transistor mit dem maskierten abgesetzten Aufbau ausgeführt wird, werden in den in den Figuren 3(g) und 3(h) gezeigten Schritten Masken benötigt. Daher wird es vorgezogen, daß der p-Kanal-Transistor den abgesetzten LOCOS-Aufbau aufweist. Wenn hingegen der n-Kanal- Transistor mit dem abgesetzten LOCOS-Aufbau ausgeführt wird, wird der in Figur 3(h) gezeigte Schritt nicht benötigt. Da jedoch die Größe jedes den abgesetzten LOCOS-Aufbau aufweisenden Transistors vergleichsweise groß ist, reultiert die Verwendung des abgesetzten LOCOS-Aufbaus für in relativ großer Zahl benutzte Elemente, wie beispielsweise Transistoren in Speicherzellen, in einer Zunahme der von diesen Transistoren eingenommenen Fläche, so daß es unmöglich ist, die Integrationsdichte zu erhöhen. Eine derartige Anordnung erschwert daher die Miniaturisierung. Folglich wird die in Figur 1 und den Figuren 3(a) bis 3(k) gezeigte Anordnung für ein EEPROM bevorzugt.
  • Genauer gesagt ist die für ein EEPROM am meisten geeignete Struktur, die für die Speicherzellen und einen Teil der Peripherieschaltung in relativ großer Zahl benötigten n- Kanal-Transistoren so auszuführen, daß sie den maskierten abgesetzten Aufbau besitzen, während man die für einen Teil der Peripherieschaltung in relativ geringer Zahl benötigten p-Kanal-Transistoren so ausführt, daß sie den abgesetzten LOCOS-Aufbau besitzen. In einem Fall jedoch, bei dem p-Kanal-Transistoren in größerer Zahl als n-Kanal-Transistoren benötigt werden, wird es hingegen vorgezogen, daß die n- Kanal-Transistoren den abgesetzten LOCOS-Aufbau besitzen und die p-Kanal-Transistoren den maskierten abgesetzten Aufbau besitzen.
  • Wie vorstehend beschrieben, sieht die vorliegende Erfindung, so wie sie in den beigefügten Ansprüchen definiert ist, einen Halbleiterspeicher mit einer von CMOS-Bauelementen gebildeten Peripherieschaltung vor, wobei - zum Beispiel - n-Kanal-Transistorep hoher Durchbruchspannung, die in relativ großer Zahl benötigt werden, mit dem maskierten abgesetzten Aufbau ausgeführt werden, während - zum Beispiel - p-Kanal-Transistoren hoher Durchbruchspannung, die in relativ geringer Zahl benötig werden, mit dem abgesetzten LOCOS-Aufbau ausgeführt werden, wobei diese beiden verschiedenen Transistorarten auf dem gleichen Substrat gefertigt werden. Die Erfindung sieht auch ein Verfahren zur Herstellung des vorbeschriebenen Halbleiter-Bauelements vor.
  • Somit werden diejenigen Transistoren hoher Durchbruchspannung, die in relativ großer Zahl verwendet werden und daher die Integrationsdichte stark beeinflussen, mit dem maskierten abgesetzten Aufbau ausgeführt, was unter dem Gesichtspunkt der Integrationsdichte vorteilhaft ist. Außerdem werden diejenigen Transistoren hoher Durchbruchspannung, die nicht in großer Zahl benötigt werden und daher keine wesentliche Auswirkung auf die Integrationsdichte haben, mit dem abgesetzten LOCOS-Aufbau ausgeführt, der eine relativ geringe Zahl von Herstellungsschritten erfordert und damit vergleichsweise niedrige Produktionskosten mit sich bringt. Diese zwei verschiedenen Transistorarten werden auf dem gleichen Substrat gefertigt. Daher ist es möglich, sowohl die Anordnung der Halbleiter-Bauelements als auch das Verfahren zur Herstellung des Bauelements im Hinblick auf die Miniaturisierung, die Reduzierung der Zahl der erforderlichen Masken und die Vereinfachung des Herstellungsprozesses zu optimieren. Insbesondere kann die vorliegende Erfindung in vorteilhafter Weise zum Beispiel bei einem EEPROM Anwendung finden, bei dem Gates aus einer einzigen Schicht polykristallinen Siliziums gebildet werden.

Claims (4)

1. Halbleiter-Bauelement mit einem Speicherzellenbereich und einer Peripherieschaltung auf einem gemeinsamen Substrat, wobei der Speicherzellenbereich eine Mehrzahl von Speichertransistoren, die jeweils durch einen ersten Transistor (Qn, Qm) hoher Durchbruchspannung eines ersten Leitfähigkeitstyps definiert sind, sowie eine Mehrzahl von Auswahltransistoren umfaßt, die jeweils durch einen zweiten Transistor (Qn, Qw) hoher Durchbruchspannung des ersten Leitfähigkeitstyps definiert sind, und wobei die Peripherieschaltung einen dritten Transistor (Qp) hoher Durchbruchspannung eines zweiten Leitfähigkeilstyps umfaßt, wobei die ersten und zweiten Transistoren hoher Durchbruchspannung jeweils einen ersten abgesetzten Bereich (21, 121) des ersten Leitfähigkeitstyps aufweisen, welcher durch einen Bereich geringer Störstellenkonzentration mit einer im wesentlichen flachen Oberfläche definiert ist, wobei jeder erste abgesetzte Bereich in dem Substrat (10, 110) einer jeweiligen Gate-Elektrode (20, 120) der ersten und zweiten Transistoren hoher Durchbruchspannung benachbart ausgebildet ist, und daß der dritte Transistor hoher Durchbruchspannung einen einer Gate-Elektrode (16) des dritten Transistors hohen Durchbruchs benachbart vorgesehenen dicken Isolierfilm (15) , von dem ein Teil in das Substrat eingebettet ist, sowie einen zweiten abgesetzten Bereich (17) des zweiten Leitfähigkeitstyps aufweist, welcher durch einen in dem Substrat unter dem dicken Isolierfilm vorgesehenen Bereich geringer Störstellenkonzentration definiert ist.
2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Transistoren hoher Durchbruchspannung n-Kanal-Transistoren hoher Durchbruchspannung sind und daß der dritte Transistor hoher Durchbruchspannung ein p-Kanal-Transistor hoher Durchbruchspannung ist.
3. Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste abgesetzte Bereich ein Störstellenbereich vom n-Typ ist und daß der zweite abgesetzte Bereich ein Störstellenbereich vom p-Typ ist.
4. Verfahren zur Herstellung eines Halbleiter-Speicherbauelements mit einem ersten Transistor (Qn, Qm, Qw) hoher Durchbruchspannung eines ersten Leitfähigkeitstyps und einem zweiten Transistor (Qp) hoher Durchbruchspannung eines zweiten Leitfähigkeitstyps auf einem gemeinsamen Substrat, wobei das Verfahren umfaßt:
Bilden eines zweiten, störstellenarmen abgesetzten Bereichs (17) des zweiten Leitfähigkeitstyps in einem Bereich (13) des ersten Leitfähigkeitstyps des Halbleitersubstrats (10) und eines Stopperbereichs (19) des zweiten Leitfähigkeitstyps in einem Bereich des zweiten Leitfähigkeitstyps des Halbleitersubstrats; Bilden eines dicken Isolierfilms (15), von dem ein Teil in das Halbleitersubstrat eingebettet ist, auf dem zweiten abgesetzten Bereich;
Bilden einer Gate-Elektrode (20) des ersten Transistors hoher Durchbruchspannung über dem Bereich des zweiten Leitfähigkeitstyps des Halbleitersubstrats und einer Gate-Elektrode (16) des zweiten Transistors hoher Durchbruchspannung über dem Bereich des ersten Leitfähigkeitstyps des Halbleitersubstrats benachbart dem zweiten abgesetzten Bereich;
Bilden eines ersten störstellenarmen abgesetzten Bereichs (21) des ersten Leitfähigkeitstyps in dem Halbleitersubstrat benachbart der Gate-Elektrode des ersten Transistors hoher Durchbruchspannung; Bilden von Source- und Drain-Bereichen des ersten Transistors (22, 22a) hoher Durchbruchspannung in dem Halbleitersubstrat benachbart dem ersten abgesetzten Bereich und fern der Gate-Elektrode des ersten Transistors hohen Durchbruchs; und
Bilden von Source- und Drain-Bereichen (18, 18a) des zweiten Transistors hoher Durchbruchspannung in dem Halbleitersubstrat benachbart dem zweiten abgesetzten Bereich und fern der Gate-Elektrode des zweiten Transistors hohen Durchbruchs.
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