DE68917807T2 - Speicheranordnung mit schwebendem Gate. - Google Patents

Description

Hintergrund der Erfindung
• Die Erfindung betrifft mikroelektronische Speicher und im besonderen Speichereinrichtungen mit schwimmendem bzw. floatendem Gate.
• In den letzten Jahren wurde beachtlicher Erfolg bei der Entwicklung von auf GaAs basierenden statischen Speichern mit wahlfreiem Zugriff (Static Random Access Memories, SRAMs) erreicht. Andererseits fanden nur sehr beschränkte Aktivitäten auf dem Gebiet dynamischer Speicher mit wahlfreiem Zugriff (Dynamic Access Memories, DRAMs) statt, obwohl AlGaAs/GaAs-Strukturen für derartige Anwendungen vorgeschlagen wurden; s. beispielsweise T. E. Dungan et al., IEEE Electron Dev. Lett., Band EDL-8, Seite 743 (1987), M. R. Melloch et al., Applied Phys. Lett., Band 49, Seite 1471 (1986) und M. R. Melloch et al., Applied Phys. Lett., Band 50, Seite 1657 (1987). In ähnlicher Weise wurden nur wenige, falls überhaupt irgendwelche, Arbeiten an auf GaAs basierenden Nur-Lese-Speichern (Read Only Memories, ROMs) durchgeführt, unabhängig davon, ob dies elektronisch programmierbare (EPROMs) waren.
• Davor hatten jedoch Fachleute auf dem Gebiet die Speicherung von Ladungsträgern in Heterostrukturen heißer Elektroneninjektion folgend durch realen räumlichen Transport gezeigt (M. Keever et al., IEEE Electron Dev. Lett., Band 3, Seiten 297-299 (1983). Luryi et al. beobachteten einen Langzeitspeichereffekt in einem Ladungsinjektionstransistor bei 77ºK, wenn die Kollektorelektrode nicht angeschlossen war (S. Luryi et al., Applied Phys. Lett., Band 45, Seiten 1294-1296 (1984)) Dieser Effekt beruht auf Ladungsansammlung in dem floatenden Substrat aufgrund heißer Elektroneninjektion. Mit heißen Elektronen programmierbare Speicher mit wahlfreiem Zugriff, die auf dem Effekt basieren, wurden nachfolgend vorgeschlagen (S. Luryi et al., Superlattices and Microstructures, Band 5, Seiten 389-400 (1985))
• Eine bedeutende Klasse von auf Si basierenden, nicht flüchtigen Speichern verwendet Einrichtungen mit schwimmendem bzw. floatendem Gate, die beschrieben wurden von S. M. Sze in Physics of Semiconductor Devices, Wiley, New York (1981), Seite 496. Diese Einrichtungen werden derzeit in einer großen Vielfalt von Anwendungen eingesetzt, von Computern bis zu mikroprozessorgesteuerten Ausrüstungen. In herkömmlichen, auf Si basierenden Speichereinrichtungen mit floatendem Gate werden Elektronen aus dem Kanal in ein durch Isolatoren umgebenes, floatendes Polysilicium-Gate injiziert. Die Injektion tritt entweder durch einen Avalanche- oder einen Tunnel-Mechanismus nach Anlegen einer hohen positiven Spannung (einigen 10 V) an das Steuergate statt. Die in dem floatenden Gate gespeicherte Ladung modifiziert dann die Kanalkonduktanz. Um den Speicher zu löschen, wird eine hohe negative Spannung an das Steuer-Gate so angelegt, daß die Ladung durch Tunneln aus dem floatenden Gate zurück in den Kanal injiziert wird.
• Die auf Si basierende Standardspeicherschaltung mit floatendem Gate verwendet den gleichen elektrischen Pfad, um die Lese- und Schreibfunktionen durchzuführen und einen einzelnen FET zum Steuern des Stromflusses in diesem Pfad. Drei Spannungspegel, einschließlich eines Schaltnetzteils, werden verwendet, um Lese-, Schreib- und Löschfunktionen durchzuführen (Ong, D. G., Modern MOS Technology: Porcesses, Devices & Design, McGraw Mill, 1984, Seiten 215-217) .
• Eine Speichereinrichtung nach dem Oberbegriff des Anspruchs 1 wird in der EP-A-0 202 755 beschrieben. Der Kanalbereich besteht aus halbisolierendem Material, normalerweise im wesentlichen frei von Ladungsträgern in Abwesenheit einer angelegten Gate-Spannung. Ein Potentialwallbereich nahe des Kanalbereichs ist n-Typdotiert. Zum Schreiben in die Einrichtung wird eine positive Gate-Spannung angelegt. Ein Gradienten-Bandlückenbereich zwischen dem Steuergate und dem Potentialwall weist eine Bandlücke auf, die auf das Steuergate zu ansteigt.
Zusammenfassung der Erfindung
• Gemäß der Erfindung wird eine Speichereinrichtung bereitgestellt, wie in Anspruch 1 beschrieben.
• Ein weiterer Aspekt der Erfindung umfaßt eine Speicherschaltung, die durch die erfindungsgemäße Speichereinrichtung ermöglicht wird, in welcher die Lese-, Schreib- und Lösch-Funktionen lediglich zwei Spannungspegel an den Reihen- und Spalten-Auswahl-(Schreib-)-Leitungen erfordern, wobei das Netzteil ein Konstant-Spannungs- Netzteil anstelle eines Schaltnetzteils ist. Jede Speicherzelle umfaßt einen ersten FET, dessen Kanal zwischen dem Steuergate der Speichereinrichtung und einer Schreibleitung angeschlossen ist, und einem zweiten FET, dessen Kanal zwischen dem Drain der Speichereinrichtung und einer Leseleitung angeschlossen ist, wobei die Gates der beiden FETs an die gleiche (z.B. Reihen-) Auswahlleitung angeschlossen sind.
• Zusätzlich, anders als bei einigen auf Si basierenden Speichereinrichtungen mit floatendem Gate, muß der gesamte Speicher nicht gelöscht werden, bevor eine spezielle Zelle geschrieben werden kann, da eine logische "0" in diese Zelle geschrieben werden kann, ohne den Zustand einer beliebigen anderen Zelle zu ändern, falls dies so erwünscht ist.
Figurenbeschreibung
• Die Erfindung, zusammen mit ihren verschiedenen Eigenschaften und Vorteilen, kann aus der nachfolgenden, detaillierteren Beschreibung in Zusammenschau mit den beigefügten Zeichnungen besser verstanden werden, in welchen die verschiedenen Figuren im Interesse der Klarheit nicht maßstabsgerecht dargestellt sind.
• In den Fig. 1, 11 und 12 wurden entsprechende Bestandteile mit identischen Bezugszeichen versehen, jedoch mit gestrichener Darstellung in Fig. 11 und doppeltgestrichener Darstellung in Fig. 12.
• In den Fig. 2 bis 10 sind die energetischen Banddarstellungen schematisch und führen die aus den Direkt-Indirekt-Bandübergängen resultierenden Feinheiten nicht auf.
• Es zeigen:
• Fig. 1 eine schematische Querschnittsdarstellung einer selbstausrichtenden Speichereinrichtung mit floatendem Gate gemäß einer Ausführungsform der Erfindung einschließlich auf der Rechten einem Gleichgewichts-Leitungsband-Energiediagramm der Struktur,
• Fig. 2 bis 5 die Leitungsband-Energiediagramme der Einrichtung äus Fig. 1 in einem logischen "0"- Zustand ohne Ladungsträger im Potentialwall oder floatenden Gate (Fig. 2), während einer Schreiboperation (Fig. 3), in logischem "1"- Zustand mit Ladungsträgern im Wall (Fig. 4) und während einer Lösch-Operation (Fig. 5),
• Fig. 6 zeigt ein Leitungsband-Energiediagramm einer Speichereinrichtung gemäß einer anderen Ausführungsform der Erfindung, in welcher der Injektor auf beiden Seiten gradientenartig ist und/oder die Kanal-Seitenbarriere von zunehmender Höhe ist,
• Fig. 7 zeigt ein Leitungsband-Energiediagramm einer nochmals anderen Ausführungsform der Erfindung, in welcher der Wall der Kanalbarriere benachbart tiefer ist,
• Fig. 8 bis 10 zeigen Leitungsband-Energiediagramme einer Ausführungsform der Erfindung im Gleichgewichtszustand (Fig. 8) entsprechend Fig. 6, wobei der kanalseitige Gradient des Injektors durch die Linie 44 dargestellt ist, in logischem "1"- Zustand mit Ladungsträgern im Potentialwall (Fig. 9) und während einer Lösch-Operation (Fig. 10)
• Fig. 11 ist eine schematische Querschnittsansicht einer beispielhaften Ausführungsform, in welcher die Mesa durch reaktives Ionenätzen (RIE) geätzt ist,
• Fig. 12 ist eine schematische Querschnittsansicht einer weiteren, anderen Ausführungsform, in welchem das floatende Gate in der Mesa angeordnet ist, deren Seitenwände passiviert sind,
• Fig. 13 eine Speicherschaltung gemäß einem weiteren Aspekt der Erfindung,
• Fig. 14 eine schematische Darstellung einer bildgebenden Anwendung eines Feldes aus Speichereinrichtungen gemäß einem nochmals weiteren Aspekt der Erfindung.
Detaillierte Beschreibung
• Nachfolgend wird auf Fig. 1 Bezug genommen, in welcher eine Speichereinrichtung 10 mit floatendem Gate gemäß einer Ausführungsform der Erfindung dargestellt ist, mit einer Source-Elektrodeneinrichtung 12, einer Drain- Elektrodeneinrichtung 14, einer Steuergate- Elektrodeneinrichtung 16 und einem Halbleiterkanal 18 zum Leiten von Ladungsträgern aus der Source zum Drain. In diesem Zusammenhang wird Elektrodeneinrichtung als nicht nur die Metallschichten 12.1, 14.1 und 16.1 umfassend, sondern auch die Zonen 12.2 und 14.2, die verwendet werden, um Strecken niedrigen Widerstands zwischen dem Kanal 18 und den Source- und Drain-Kontakten bereitzustellen, umfassend verstanden. Diese Zonen können beispielsweise durch Ionenimplantation oder durch Legieren der Kontakte ausgebildet werden und sind auf dem Fachgebiet bekannt. In ähnlicher Weise umfaßt die Elektrodeneinrichtung eine kontaktunterstützende Schicht 34 und Mesa 16.2, die daraus gebildet sein kann.
• Eine Halbleiterheterostruktur 20 ist zwischen dem Kanal 18 und der Steuergateeinrichtung 16 angeordnet. Die Heterostruktur umfaßt einen Bereich 20.1 enger Bandlücke, der einen Potentialwall 24 (oder floatendes Gate) ausbildet, der dem Kanal 18 ausreichend nahe angeordnet ist, um wenigstens teilweise diesen zu verarmen, wenn Ladungsträger in dem Wall vorhanden sind. Die Heterostruktur umfaßt ebenfalls einen Gradienten-Bandlückeninjektorbereich 20.2 zum Steuern der Injektion von Ladungsträgern aus dem Steuergate 16 in den Potentialwall 24 und umgekehrt. Um Ladungsträger in dem Potentialwall einzuschließen (zu speichern), ist der Bereich 20.1 typischerweise durch eine kanalseitige Barrierenschicht 20.3 mit breiterer Bandlücke und eine wahlfreie gateseitige Barrierenschicht 20.4 mit breiterer Bandlücke berandet. Die letztgenannte ist optional, da der Anteil des Injektorbereichs mit breiterer Bandlücke als gateseitige Barriere dienen kann. Die Dicke der Kanalseitenbarriere ist so ausgewählt, daß diese groß genug ist, Ladungsträger davon abzuhalten, aus dem Wall in den Kanal 18 zu tunneln, aber gleichzeitig dünn genug, um es den Ladungsträgern in dem Wall zu ermöglichen, wenigstens teilweise den Kanal zu entleeren. Um besseren Ladungsträger- Einschluß in dem Kanal 18 bereitzustellen, kann eine zusätzliche Barrierenschicht oder ein Übergitter (nicht dargestellt) zwischen dem Kanal und der Pufferschicht 32 angeordnet sein.
• In einer praktischen Ausführungsform umfaßt die Einrichtung ebenfalls ein halbisolierendes Substrat 30, auf welchem die Pufferschicht 32 epitaxial aufgewachsen werden kann. Zusätzlich beruht die in Fig. 1 dargestellte Anordnung auf einer invertierten, trapezförmigen Mesa 16.2, auf welcher der Gatekontakt 16.1 ausgebildet ist und welche ferner die Unterschneidung der Mesa einsetzt, um eine selbstausgerichtete Abscheidung der Source- und Drain-Kontakte 12.1 und 14.1 auf bekannte Weise zu bewirken.
• Im Betrieb, der in Verbindung mit den Fig. 2 bis 5 beschrieben wird, ist diese Speichereinrichtung in einem logischen "0"-Zustand, wie in Fig. 2 dargestellt, wenn keine Ladungsträger in dem Potentialwall 24 sind. Unter diesen Bedingungen wird der Kanal nicht verarmt, und die Größe des von der Source zum Drain fließenden Stroms kann während einer Leseoperation als der logischen "0" entsprechend erfaßt werden. Um eine Schreiboperation durchzuführen, wird eine negative Spannung an das Gate angelegt, um den Gradienten-Bandlückenbereich 20.2 und die Gate-Barriere 20.4, wie in Fig. 3 dargestellt, nach unten zu drücken, wodurch es Ladungsträgern gestattet wird, durch thermionische Injektion (Thermionic Injection, Pfeil 39) in den Wall 24 hineininjiziert zu werden. Wenn die Schreib- Spannung entfernt wird, entspricht das Banddiagramm der Darstellung in Fig. 4, wobei Ladungsträger im Wall 24 wenigstens teilweise Verarmung des Kanals 18 bewirken; dies bedeutet, daß die Ladungsträger im Wall für die Ladungsträger im Kanal abstoßend wirken, was die letztgenannten veranlaßt, sich von der Grenzfläche zwischen der kanalseitigen Barriere und dem Kanal selbst zu entfernen. Diese Verarmung des Kanals benachbart zur Grenzfläche bedeutet, daß die effektive Kanalbreite, in welcher Ladungsträger strömen, niedriger ist und dessen Widerstand höher ist. Die Größe des Stroms, der von der Source zum Drain fließt, wird dadurch gesenkt und kann als entsprechender logischer "1"-Zustand erfaßt werden. Die Ladungsträger werden im Wall für eine ausgedehnte zeitliche Dauer gespeichert, und somit muß die Speichereinrichtung nicht wieder aufgefrischt werden. Um den Speicher zu löschen, wird eine positive SPannung an das Gate angelegt, und, wie in Fig. 5 dargestellt, werden die Ladungsträger im Wall 24 zurück in das Steuergate, prinzipiell durch Tunneln (Pfeil 42), obwohl einiges an thermionischer Emission auftreten kann, zurückinjiziert.
• Da die Entfernung von Ladungsträgern aus dem Potentialwall durch Tunneln ein uneffektiver Mechanismus ist, dahingehend, daß dies die Verwendung relativ hoher elektrischer Felder umfaßt, wird es bevorzugt, die Struktur so zu konstruieren, daß die thermionische Emission erhöht ist. Um dies zu erreichen, wird der Gradienten-Bandlücken- Injektorbereich 20.2 vorzugsweise auf beiden Seiten sich ändernd, d.h. gradientenartig, ausgestaltet, wie es in Fig. 6 dargestellt ist. Der Gradient auf der Kanalseite des Injektorbereichs erstreckt sich nur einen Teil des Wegs zur kanalseitigen Barriere 20.3. Vorzugsweise erstreckt sich jedoch der Gradient des Injektorbereichs, wie durch eine unterbrochene Linie in Fig. 44 dargestellt, über die gesamte Strecke zur kanalseitigen Barriere 20.3. Die letztgenannte Ausführungsform hat den Vorteil symmetrischer (oder nahezu symmetrischer) Schreib- und Leseoperationen. Die Fig. 8 bis 10 zeigen diese Ausführungsform in drei Zuständen: keine Ladung im Wall 24 (Fig. 8), Ladung im Wall (Fig. 9) und während einer Löschoperation (Fig. 10), welche zeigen, wie der doppelseitige Gradient der Barriere wirkungsvolles Löschen unterstützt.
• Alternativ können die Ladungsträger der kanalseitigen Barriere 20.3 benachbart eingeschlossen werden durch Ausbilden eines tieferen Potentialwalls 50 an dieser Stelle, wie in Fig. 7 dargestellt. Der Wall 50 kann durch Aufwachsen einer Schicht mit engerer Bandlücke (z.B. bezüglich der Zusammensetzung sich ändernd) benachbart zur Barriere 20.3 ausgebildet sein.
• Die Barrierenschichten werden vorzugsweise aus Halbleitermaterial mit indirekter Bandlücke hergestellt, wohingegen der Potentialwall 24 (d.h. der Bereich 20.1) vorzugsweise aus Halbleitermaterial mit direkter Bandlücke hergestellt ist. Generell besteht die Aufgabe dieser Auswahlen darin, eine Energiebandstruktur-Fehlanpassung zu erzeugen; dies bedeutet, die energetischen Minima der Leitungsbänder der Wall- und Barrierenmaterialien an verschiedenen Punkten im Impulsraum anzuordnen < bekannt als Symmetrie). Diese Eigenschaft erhöht die Zeit, die ein Ladungsträger im Potentialwall benötigt, um durch thermionische Emission die Barriere zu durchlaufen; somit erhöht dies die Speicherzeit der Speichereinrichtung. Die Speicherzeit kann ebenfalls dadurch erhöht werden, daß die Höhe der Barrieren größer gemacht wird, wie es beispielsweise durch die unterbrochene Linie 52 in Fig. 6 dargestellt ist.
• Generell können die verschiedenen Ausführungsformen der Erfindung mit Halbleiterschichten realisiert werden, die aus Gruppe-III-V-Verbindungshalbleitern hergestellt werden, die im wesentlichen aneinander gitterangepaßt sind, beispielsweise GaAs/AlGaAs. Unter Verwendung dieses Materialsystems könnte beispielsweise die Einrichtung aus Fig. 1 GaAs für den Kanal 18, den Potentialwall 24 (Bereich 20.1) , die kontaktunterstützende Schicht 34, die Pufferschicht 32 und das Substrat 30 umfassen. Alternativ kann die Gate-Elektrodeneinrichtung 16 eine verspannte Schicht hochdotierten InGaAs unter einer Schicht 16.1 eines hochschmelzenden Metalls (z.B. W oder WSi) enthalten. Die Barrierenschichten 20.3 und 20.4 könnten AlAs enthalten, und der Injektorbereich 20.2 wäre mit Gradienten versehen aus einer Zusammensetzung aus einer benachbarten GaAs-Schicht 34 zu einer benachbarten AlAs-Schicht 20.4. Andere Halbleitermaterialien, einschließlich verspannter Schichten, werden jedoch nicht ausgeschlossen. Beispielsweise kann es erwünscht sein, die hohe Mobilität von InGaAs unter dessen Verwendung als Material für den Kanal 18 auszunutzen. Zusätzlich umfaßt die Ausführungsform aus Fig. 7, die Material mit engerer Bandlücke verwendet, um den tieferen Potentialwall 50 auszubilden, die Verwendung eines Materials mit enger Bandlücke, daß bei seiner Verwendung mit dem GaAs- System ebenfalls eine verspannte Schicht impliziert. Schließlich können andere Materialien als Gruppe-III-V- Zusammensetzungen verwendet werden, um die Gesamtheit oder Teile der Schichten der Einrichtungen herzustellen. Die kanalseitige Barrierenschicht 20.3 könnte Calciumfluorid (Bandlücke 12 eV) umfassen, das epitaxial auf GaAs (und umgekehrt) aufgewachsen werden kann, wodurch höhere Barrierenenergien im Vergleich zu den niedrigeren, aus AlGaAs verfügbaren, ermöglicht werden. Wie vorstehend im Zusammenhang mit Fig. 6 festgehalten wurde, erhöht eine höhere Barriere 52 die Speicherzeit.
• Im Hinblick auf die Herstellung kann die Ausführungsform aus Fig. 1 relativ standardisiertes, naßchemisches Ätzen einsetzen, um die unterschnittene Mesa 16.2 sowie Ionenimplantation, beispielsweise von Sauerstoff, Bor, oder Protonen einsetzen, um elektrische Isolationsbereiche 33 zu erzeugen. Alternativ, wie in Fig. 11 dargestellt, kann eine Mesa 16.2' mit gerader Wand unter Verwendung reaktiven Ionenätzens und einer geeigneten Ätzstoppschicht (nicht dargestellt) am Boden der Mesa, wie z.B. einer Halbleiterschicht mit Al, realisiert werden. In beiden Fig. 1 und 11 werden die Ladungsträger im Potentialwall 24 seitlich auf eine Zone 22.1 oder 22.1' unter dem Gate aufgrund von Fermi-Energie-Pinning (Bandbiegung, Band Bending) in den Oberflächenbereichen 13 oder 13' eingeschlossen, welches die Verarmung aus der Oberfläche durch die schwimmende Gateschicht 20.1 oder 20.1', jedoch lediglich in den Zonen 22.2 oder 22.2', außerhalb des darüberliegenden Gates bewirkt. Etwas an zusätzlichem Einschluß beruht auf dem Screening (Größenbeeinflussung) des Source-Drain-Feldes unter dem Steuergate durch die hohe Dichte dort gespeichert er Ladungsträger. Konsequenterweise sollten die Orte der Potentialwallschicht 20.1 und des Kanals 18 unter der Oberfläche so gewählt sein, daß die erwünschte Verarmung der zuerst genannten erhöht wird, aber diejenige der letztgenannten (außerhalb des darüberliegenden Gates) minimiert wird. Dieses Ziel kann ebenfalls durch geeignete Dotierung und Dicke der kontaktunterstützenden Schicht 34 oder 34' im Bereich 13 oder 13' unterstützt werden.
• Andererseits weicht Fig. 12 von Fig. 8 in mancherlei Hinsicht ab. Erstens ist die schwimmende Gateschicht 20.1" in der Mesa 16.2" angeordnet, und die Mesa hat ihre vertikalen Seitenwände durch dielektrische Schichten 54 (z.B. SiO&sub2; oder SiNx) passiviert, um Oberflächenleckage zu mindern. Zweitens ist die seitliche Erstreckung der Zone, in welcher Ladungsträger in der schwimmenden Gateschicht eingeschlossen werden, physikalisch durch die Kanten der Mesa 16.2' definiert, im Vergleich zur Definition durch die vorstehend erwähnte Verarmung und Screening-Effekte. Darüber hinaus zeigt Fig. 12 selbstausrichtende, ionenimplantierte Kontaktbereiche 12.2" und 14.2".
• Die vorstehend beschriebenen Speichereinrichtungen mit schwimmendem Gate werden in einer einzigartigen Speicherschaltung, wie in Fig. 13 dargestellt, einbezogen, die in der Lage ist, mit einer Konstant- Spannungsversorgungsquelle VDD (kein Schaltnetzteil) und mit lediglich zwei Spannungspegeln betrieben werden kann, die benötigt werden, um Schreib-, Lese-, Lösch- und Reihenauswahlfunktionen durchzuführen. Typischerweise wird ein Gleichspannungssignal mit zwei Pegeln an die Reihenauswahlleitungen gekoppelt, aber Pulse entgegengesetzter Polarität an die Schreibleitungen angelegt; s. ebenfalls Anspruch 11. Die Speichereinrichtung QFG mit schwimmendem Gate wird in einer Speicherzelle eingesetzt, die ebenfalls ein Paar von Feldeffekttransistoren (FETs) Q1 und Q2 enthält. Der Kanal von Q1 ist zwischen dem Steuergate von QG und einer Schreibleitung angeschlossen. Der Kanal von Q2 ist zwischen dem Drain von QFG und sowohl einer Schreibleitung als auch der Versorgungsspannung angeschlossen. Die Source von QFG ist an einem Bezugspotential (z.B. Masse) angeschlossen, und die Gates von Q1 und Q2 sind miteinander und mit einer Reihenauswahlleitung verbunden. Die Schreibleitung und Lese- < oder Ausgangs-) Leitungen jeder Spalte sind an einen Auswahlschalter 60 (oder Multiplexer) angeschlossen, der (zusammen mit all den anderen derartigen Schaltern der anderen Spalten) durch einen Computerprozessor 85 gesteuert wird, um den Speicher in den Lese- oder Schreibbetriebszustand zu versetzen. Der Prozessor 85 führt die dargestellten Pulse entgegengesetzter Polarität zu, um die Zustände der Schalter 60 und 80 zu steuern.
• Um eine logische "1" in die Speichereinrichtung QFG zu schreiben, wird die Reihen-Auswahlspannung positiv gemacht, falls Q1 und Q2 n-Kanal-FETs vom Anreicherungstyp sind, welches Q1 und Q2 schließt, und ein negativer Puls wird an die Schreibleitung durch Q1 angelegt, um das schwimmende Gate von QFG zu laden. (Auswahlspannungen entgegengesetzter Polarität würden eingesetzt, falls Q1 und Q2 n-Kanal-FETs vom Verarmungstyp wären.) Alle anderen Reihen sind bei Auswahlleitungsspannungen, die negativ sind. Daher sind die Q1 FETs dieser Reihen geöffnet, und die entsprechenden QFGs werden nicht geladen. In entgegengesetzter Weise wird, um eine logische "0" zu schreiben (welches der Löschfunktion äquivalent ist), das gleiche Verfahren durchgeführt, mit der Ausnahme, daß ein positiver Puls an die Schreibleitung angelegt wird.
• Um die Leseoperation durchzuführen, wird die Reihenauswahlleitung wiederum positiv gemacht, um die zu dem auszulesenden QFG gehörenden Q1 und Q2 zu schließen. Dann wird die Ausgangsleitung bei der Versorgungsspannung VDD sein, falls QFG geöffnet ist (logischer "1"-Zustand) , d.h. keine Ströme fließen durch Q2 und QFG nach Masse. Andererseits ist die Ausgangsleitung bei Masse, falls QG geschlossen ist (logischer Zustand "O"), d.h. QG und Q2 sind Kurzschlüsse nach Masse. Es ist festzuhalten, daß während des Lesebetriebs lediglich der ausgewählte Q2 geschlossen und alle anderen geöffnet sind. Daher wird selbst, wenn die zu den anderen Q2s gehörigen QFGs geschlossen sind, kein Strom zu ihren Ausgängen fließen.
• Um ein Wort (Byte) an Information in die Speicherschaltung zu schreiben, wird eine nicht Teil des Chips bildende Codierungsschaltung 70, die beispielsweise ein Feld an Invertern mit Freigabeeingängen umfaßt, an die Auswahlschalter 60 gekoppelt. Jedes Bit zu speichernder Informationsbytes wird auf einer separaten Eingangsleitung zur Codierungsschaltung 70 geführt. Falls der Speicher negative Taktpulse verwendet, die der Schaltung 70 ebenfalls zugeführt werden, werden die Taktpulse ungeändert aus einem Ausgang der Codierungsschaltung zu einer speziellen Schreibleitung übertragen, falls das dem entsprechenden Eingang der Codierungsschaltung zugeführte Bit eine logische "1" ist. Demgegenüber werden die Taktpulse invertiert, falls das entsprechende Bit eine logische "0" ist. Die gegenteilige Operation tritt auf, falls der Speicher positive Taktpulse anstelle von negativen verwendet. Ein beispielhafter Schreibpfad umfaßt die Leitung 92, welche die Schaltung 70 und den Schalter 80 verbindet, die Leitung 81, welche den Schalter 80 und den Schalter 60 verbindet, und die Leitung 62, welche den Schalter 60 und Q1 verbindet. Um eine Leseoperation durchzuführen, wird eine Ausgangsleitung 61 durch den Schalter 60 und die Leitung 81 zum Schalter 80 gekoppelt, welcher die Codierungsschaltung 70 entkoppelt und die Ausgangsleitung 61 mit einem Abfühlverstärker 90 über eine Leitung 91 verbindet.
Beispiel
• Eine Speichereinrichtung mit einer dem Energiebanddiagramm aus Fig. 2 entsprechenden Struktur wurde durch Molekularstrahlepitaxie auf einem halbisolierenden LEC-GaAs-Substrat aufgewachsen. Die Kanalschicht 18 umfaßte 750 Å (10 Å = 1 mn) vom n-Typ-GaAs, das auf 1 x 1017 cm&supmin;³ Sidotiert war, und die Barriereschicht 20.3 umfaßte 1000 Å undotierten AlAs. Ein undotierter (p 1 x 10¹&sup5; cm&supmin;3) 2000 Å dicker schwimmender GaAs-Gatebereich 20.1 wurde auf der Barriere 20.3 aufgewachsen, und diesem folgte eine undotierte Barriere 20.4 mit 200 A aus AlAs, und ein undotierter Injektorbereich 20.2 mit 1800 A aus AlxGa1-xAs, das einen Zusammensetzungsgradienten, d.h. sich in Bezug auf die Zusammensetzung änderte, von x = 1 der Barriere 20.4 benachbart bis zu x = 0 der Kontaktschicht 34 benachbart. Die GaAs-n&spplus;-Kontaktschicht 34 war auf 2 x 10¹&sup8; cm&supmin;³ Si-dotiert und war 5000 Å dick.
• Zum Verarbeiten der Einrichtungen wurde als Gatekontakt (Ge/Au/Ag/Au, 40 um x 150 mu) aufgedampft, und die Gatemesa wurde mit Standardfotolithographietechniken definiert. Das Ätzen, durchgeführt mit einer (3:1:50) H&sub3;PO&sub4;:H&sub2;O&sub2;:H&sub2;O-Lösung wurde einige 100 Å oberhalb des Gradientenbereichs 20.2 gestoppt. Die Source- und Drain-Kontakte wurden aufgedampft (Ni/Au/Ge/Ag/Au, 80 um x 150 um, 60 um Trennung) und zusammen mit dem Gatekontakt legiert (450ºC, 18 s) . Die verschiedene Zusammensetzung der Kontakte stellte sicher, daß, obwohl der Gate-Kontakt flach ist, die Source- und Drain-Kontakte tief eindrangen und den Kanal 18 erreichten. Um die Bearbeitung fertigzustellen, wurden die Einrichtungen ferner geätzt, während die Source zu Drain-Konduktanz überwacht wurde, bis diese auf den erwarteten Kanalwert abgefallen war. Dieses Verfahren garantierte, daß das Oberflächenpotential anfänglich die Barrieren- und schwimmenden Gate-Schichten verarmte und nur geringfügig die Kanalkonduktanz beeinflußte.
• Die Einrichtung wurde wie folgt betrieben: Das Drain wurde positiv vorgespannt (typischerweise bei ungefähr 1 V), und Elektronen wurden in das schwimmende Gate durch einen negativen Gatepuls injiziert. Das Banddiagramm während dieser Schreibphase ist in Fig. 3 dargestellt. Die Breite der schwimmenden Gateschicht war so, daß der Hauptteil der injizierten Elektronen gesammelt wurde. Diese negative Ladung verarmte den Kanal teilweise, welches einen Abfall des Drainstroms bewirkte. Die Einrichtung kann nachfolgend durch Anlegen eines Pulses entgegengesetzter Polarität an das Gate oder unter Verwendung sichtbaren Lichtes (ähnlich demjenigen, was in FAMOS-Einrichtungen mit UV-Licht durchgeführt wird) gelöscht werden. In dem letztgenannten Lösch-Zustand sammeln sich die insgesamt fotoerzeugten Löcher der Struktur vorzugsweise in der schwimmenden Gateschicht an und rekombinieren mit den in dem GaAs-Wall gespeicherten Elektronen, während der Hauptteil der fotoangeregten Elektronen aus dieser wegdriften.
• Es ist wichtig festzuhalten, daß die einmal durch den Gradienten-Bandlückenbereich 20.2 in den Potentialwall injizierten Elektronen nicht seitlich auf das Drain zu wegdriften (d.h. die Elektronen werden auf den Bereich 20.1 unter den Gate, wie in Fig. 1 dargestellt, eingeschlossen). Eine derartige Drift wird durch den nachfolgenden Mechanismus verhindert. Das Oberflächenpotential des geätzten Bereichs zwischen den Gate- und Drain-Elektroden verarmt den Anteil der schwimmenden Schicht nahe dieser. Diese Verarmung stellt sowohl elektrostatischen seitlichen Einschluß als auch hohen seitlichen Verbreitungswiderstand zur Verfügung, welches ebenfalls den Einschluß der injizierten Elektronen unterstützt. Die hohe Dichte der letztgenannten (typischerweise 1011 cm&supmin;²) beeinflußt gleichzeitig, d.h. screend, das Source-zu-Drain-Feld in dem Anteil der schwimmenden Gateschicht nahe der Steuergate-Metallisierung. Somit fällt praktisch die gesamte Source-zu- Drain-Spananung über dem Anteil mit hohem Widerstand der schwimmenden Gateschicht zwischen dem Steuergate und der Source und dem Drain ab, welches weiterhin die Leckage der Elektronen reduziert. Diese Elektronen akkumulieren hauptsächlich an der Grenzfläche zur AlAs-Gate- Seitenbarriere 20.4. Diese werden in einer Quasi-Gleichgewichtssituation durch das elektrische Grenzflächenfeld eingeschlossen, welches zur positiven Ladung der ionisierten Donatoren in dem durch die gespeicherten Elektronen verarmten Kanalbereich gehört. Elektronen treten eventuell aus dem schwimmenden Gate- Potentialwall durch thermionische Emission über die AlAs- kanalseitige Barriere 20.3 aus. Diese Emission stellt nach einer bestimmten Zeit den anfänglichen Wert des Drainstroms wieder ein.
• Die Messungen wurden in einem Helitran-Dewar von flüssiger Helium- bis zu Raumtemperatur durchgeführt. Mit der Source-an-Masse wurden Elektronen in den Wall durch Anlegen negativer Pulse verschiedener Amplitudendauer an den Gatekontakt injiziert, welches einen Abfall des Drainstroms 1D bewirkte. 1D wurde als Funktion der Zeit bei einer konstanten Drain-zu-Source-Vorspannung VDS gemessen. Der Zustand des Speichers konnte durch Messen des Drainstroms zu beliebiger gegebener Zeit ausgelesen werden.
• Der Drainstrom als Funktion der Zeit wurde bei 140ºK, bei Elektroneninjektion mit einem -5 V-Gatepuls von 1 ms Dauer bei VDE = + 0,8 V gemessen. Nach einem anfänglichen Abfall tendierte der Strom dazu, zu seinem Ursprungswert mit einer Zeitkonstanten, die von dem Entladen des schwimmenden Gate-Potentialwalls abhing, zurückzukehren. Aus den Werten des Drainstroms vor und unmittelbar nach dem Injektionspuls wurde die in dem Wall angesammelte Ladung abgeschätzt. Aus derartigen Daten, dem Dotierungsniveau des Kanals und den Abmessungen der Struktur zeigten Rechnungen, daß 10&sup8; Elektronen in dem Wall gespeichert wurden, welches einer Flächendichte von 1012/cm2 entsprach. Einem anfänglichen kurzen, nicht exponentiellen Abfall folgend fiel der Strom exponentiell mit einer Zeitkonstanten von 4 Stunden ab, der Speicher- oder Haltezeit des Speichers. Ähnliche Messungen bei Temperaturen des flüssigen Stickstoffs unter identischen Injektions- und Vorspannungsbedingungen ergab einen nicht sichtbaren Abfall des Drainstroms nach einigen Stunden. Aus einer graphischen Darstellung der Zeitkonstanten als Funktion der reziproken Temperatur wurde eine Aktivierungsenergie von 0,2 eV abgeleitet. Dies liegt eng bei dem gemessenen Wert der Leitungsband-Diskontinuität zwischen AlAs/GaAs, was zeigte, daß die thermionische Emission über die Kanalseiten-Barriere den Hauptentladungsmechanismus des schwimmenden Gates darstellt. Durch Extrapolieren der Arrhenius-Darstellung herab bis zu 77 K wurde eine Speicherzeit von ungefähr 700 Jahren abgeschätzt. Diese Ergebnisse verdeutlichen das Potential dieser Einrichtungen für nicht flüchtige Speicheranwendungen bei auf GaAs/AlGaAs basierender Niedrigtemperaturelektronik.
• Bei Raumtemperaturen wiesen diese Einrichtungen Speicherzeiten einiger Sekunden auf. Diese Zeitkonstanten rücken diese Anordnungen in das Interesse an dynamischen Speichern. Es wurden Messungen der Wirkung des Änderns der Gatepulsamplitude von -2,5 V zu -7 V bei gleicher Pulsdauer (1 ms) durchgeführt. Ein ansteigender Drainstromabfall wurde beobachtet und war eine Darstellung der höheren, in das schwimmende Gate injizierten Ladung. In diesem Gatespannungsbereich wird die Injektion durch raumladungsbegrenzten Transport in dem hochvorgespannten Gradienten-Bandlücken-Injektorbereich.
• Zum Löschen des Speichers wurde ein Lichtpuls (< 1 s Dauer) aus einer Mikroskoplampe einige Zeit, nachdem ein negativer Puls an das Drain angelegt wurde, einwirken lassen. Nach einer zeitlichen Veränderung kehrte der gemessene Drainstrom zum Originalwert zurück.
• Um die Speicher mit einem positiven Gatepuls elektrisch zu entladen, welches für E²PROMs (Electrically Erasable Programmable Read Only Memories) nützlich wäre, müssen Leckströme durch Senken der Dicke des Gradienten- Injektorbereichs 20.2 gemindert werden. Eine derartige Konstruktion würde die Verwendung beachtlich gesenkter Gatespannungen zur Löschung der Einrichtung mittels Tunneln gestatten. Die Löschoperation wird ebenfalls dadurch unterstützt, daß der Injektorbereich beidseitig mit Gradienten versehen ausgebildet wird, wie unter Bezugnahme auf die Fig. 6 und 7 beschrieben wurde. Ohne eine derartige Abwandlung sind die Einrichtungen dennoch für EAROMs (Electrically Alterable Read Only Memories) bei Tiefkühltemperaturen und für DRAMS bei Raumtemperatur geeignet.
• Es ist festzuhalten, daß der quasistationäre Wert, der durch den Strom nach dem Gatepuls erreicht wird, ungefähr 10 % niedriger als der vor dem Puls war. Dies legt nahe, daß die Tiefenniveaus insbesondere in den AlAs-Barrieren vorhanden sind. Der Drainstrom kehrte beachtliche Zeiten länger als die vorherrschende Zeitkonstante nicht zu dem Originalwert zurück. Um den Original-Drainstrom wiederherzustellen, wurden die Proben kurz beleuchtet.
• Das Verhältnis der Drainströme zwischen den logischen Zuständen des Speichers ist derzeit ungefährt 3:1, aber in manchen Anwendungen (z.B. einfache Leseschaltungen) wäre ein Verhältnis von 10:1 erwünscht und kann durch Senken der Kanalschichtdotierung und/oder -dicke erreicht werden. Zusätzlich können bekannte elektrische Isolationszonen, welche den aktiven Bereich der Einrichtung umgeben, verwendet werden, um Leckströme zwischen Source und Drain zu mindern. Die seitlichen Abschnitte derartiger Isolation sind durch Zonen 33 (Fig. 11), 33' (Fig.11) und 33" (Fig. 12) dargestellt.
• Es ist festzuhalten, daß die vorstehend beschriebenen Anordnungen lediglich für die vielen möglichen speziellen Ausführungsformen, die als Darstellung der Prinzipien der Erfindung angegeben wurden, erläuternd sind. Speziell werden, obwohl Löcher niedrigere Mobilität als Elektronen haben, welches zur Bevorzugung von n-Typ-Einrichtungen führt, p-Typ-Einrichtungen nicht ausgeschlossen. Zusätzlich kann ein Feld an erfindungsgemäßen Speichereinrichtungen als Feld von Fotodetektoren in einer Vielfalt verschiedener Anwendungen verwendet werden, beispielsweise zur Erfassung optischer Signale, die durch selbst-elektrooptische Effekteinrichtungen (Self-Electro-Optic Effect Devices, SEEDs) übertragen werden oder zum Erfassen optischer Bilder verwendet werden. Die letztgenannte Anwendung ist in Fig. 14 dargestellt, in welcher ein Objekt 102 auf ein Feld 100 aus geladenen, erfindungsgemäßen Speichereinrichtungen 101 mit schwimmendem Gate abgebildet wird. Die sich räumlich ändernde Lichtintensität des Bildes löscht ausgewählte Einrichtungen 101, welches ein durch die Ausrüstung 104 erfaßtes elektrisches Signal erzeugt. Der Betrag an Ladung, der aus jedem Wall herausgekoppelt wird, hängt von der Intensität des auf diesen Wall einfallenden Lichtes ab, somit ist die Einrichtung graustufenfähig.

Claims (13)

1. Speichereinrichtung mit einer Source-, Drain- und Steuer-Gate-Elektrodeneinrichtung (12, 14, 16),

einem Halbleiterkanal (18) zum Leiten von Ladungsträgern eines ersten Leitfähigkeitstyps aus der Source- zur Drain- Einrichtung,

eine Halbleiter-Heterostruktur (20), die zwischen der Kanal- und Steuer-Gate-Einrichtung angeordnet ist, wobei die Heterostruktur einen Gradienten-Bandlücken-Injektorbereich < 20.2) zum Steuern des Flusses der Ladungsträger zwischen der Steuer-Gate-Einrichtung und einem Potentialwall (20.1) umf aßt,

dadurch gekennzeichnet,

daß der Kanal (18) eine dünne Schicht umfaßt, die in Abwesenheit von Ladungsträgern, die in den Potentialwall durch Anlegen einer Spannung an die Steuer-Gate-Einrichtung injiziert wurden, normalerweise eine Population von Ladungsträgern des ersten Leitfähigkeitstyps hat, wobei der Potentialwall ausgebildet ist, Ladungsträger des ersten Leitfähigkeitstyps, die aus der Steuer-Gate- Einrichtung injiziert wurden, einzuschließen, um eine Ladung in einem Bereich zu erzeugen, der an der dünnen Schicht ausreichend nahe ist, um diese wenigstens teilweise zu verarmen, und wobei der Gradienten-Bandlücken- Injektorbereich einen (sich ändernden, d.h.) Gradienten- Bereich aufweist, in welchem die Bandlücke auf die Steuer- Gate-Einrichtung zu abnimmt.

2. Einrichtung nach Anspruch 1, in welcher der Kanal und der Wall in Halbleitermaterialien mit relativ enger Bandlücke ausgebildet sind und die Heterostruktur zwischen dem Wall und dem Kanal eine Barrierenschicht (20.2) mit Halbleitermaterial relativ breiterer Bandlücke umfaßt, wobei der Injektorbereich (20.2) eine Zusammensetzung hat, die sich von einer relativ engen Bandlücke in der Nähe der Steuer-Gate-Einrichtung zu einer relativ breiten Bandlücke in der Nähe des Walls ändert.

3. Einrichtung nach Anspruch 1, in welcher der Injektorbereich einen ersten und zweiten (< 48, 46) Bereich sich ändernder Bandlücke (Gradienten-Bandlücke) umfaßt, wobei die Bandlücke des ersten Bereichs von einem Punkt in der Nähe der Steuer-Einrichtung auf den zweiten Bereich zu zunimmt und die Bandlücke des zweiten Bereichs von dem ersten Bereich auf den Kanal zu abnimmt.

4. Einrichtung nach AnsPruch 3, in welcher der Potentialwall über seine gesamte Breite sich ändert (46).

5. Einrichtung nach Anspruch 3, in welcher die Bandlücke des Potentialwalls sich so ändert (50), daß der Wall in seinem dem Kanal nächstliegenden Bereich am tiefsten ist.

6. Einrichtung nach einem der vorstehenden Ansprüche, in welcher die Gate-Elektrodeneinrichtung eine Mesa (16.2) umfaßt, die Halbleitermaterial mit relativ enger Bandlücke benachbart dem Injektorbereich umfaßt.

7. Einrichtung nach Anspruch 6, in welcher der schwimmende Gate-Potentialwall in der Mesa ausgebildet ist.

8. Einrichtung nach einem der vorstehenden Ansprüche, ferner umfassend:

einen Oberflächenbereich (13) zwischen Gate- Elektrodeneinrichtung und sowohl der Source- als auch der Drain-Elektrodeneinrichtung, welche die Verarmung der darunter liegenden Halbleiterschichten bewirken, wobei der Wall so angeordnet ist, daß in diesem Zonen unter den Oberflächenbereichen verarmt werden, wodurch Ladungsträger in diesem in einer Zone unter der Gateelektrodeneinrichtung eingeschlossen werden.

9. Einrichtung nach Anspruch 2, in welcher der Potentialwall in Halbleitermaterial mit direkter Bandlücke ausgebildet ist und die Barrierenschicht Halbleitermaterial mit indirekter Bandlücke umfaßt.

10. Einrichtung nach Anspruch 9, in welcher die Halbleitermaterialien Gruppe-III-V- Verbindungshalbleiter umfassen.

11. Speicherschaltung mit einer Vielzahl von Schreibleitungen (62), Leseleitungen (61), Versorgungsleitungen und Reihenauswahlleitungen, einer Vielzahl von Speicherzellen, die mit diesen Leitungen verbunden sind, wobei jede der Zellen umfaßt:

eine Speichereinrichtung (QFG) gemäß einem der vorstehenden Ansprüche, deren Source-Einrichtung mit einer Source auf Bezugspotential verbunden ist, einem ersten FET (Q&sub1;), dessen Kanal zwischen der Gate- Einrichtung der Speichereinrichtung und einer der Schreibleitungen angeschlossen ist,

einem zweiten FET (Q2), dessen Kanal zwischen der Drain- Einrichtung der Speichereinrichtung und einer der Leseleitungen und einer der Versorgungsleitungen angeschlossen ist, wobei das Gate der FETs an eine der Reihenauswahlleitungen angeschlossen ist, und einer Schaltungseinrichtung, um die Spannung an der Versorgungsleitung im wesentlichen konstant zu halten.

12. Schaltung nach Anspruch 11, ferner umfassend eine Codierungsschaltung (70) mit einem Feld von Invertern, die eine Vielzahl von Eingangsleitungen, an welchen ein zu speicherndes Informationsbyte angelegt wird, an eine entsprechende Vielzahl von Ausgangsleitungen (92) koppeln, von denen jede an eine separat Schreibleitung angeschlossen ist, einer Einrichtung zum Empfangen von Taktpulsen, einer Einrichtung zum Übertragen eines ungeänderten Taktpulses zu einer Schreibleitung, wenn ein Bit aus dem Byte an den entsprechenden Eingangsleitungen eine logische "1" darstellt, und

einer Einrichtung zum Invertieren der Taktpulse, falls das entsprechende Bit des Bytes eine logische "0" ist, wobei die ungeänderte Übertragung und das Invertieren auftreten, wenn die Speicherschaltung die negativen Taktpulse verwendet und das Umgekehrte auftritt, wenn die Speicherschaltung die positiven Taktpulse verwendet.

13. Optische Erfassungsvorrichtung mit einem Feld (100) aus Speichereinrichtungen (101) gemäß einem der Ansprüche 1 bis 10,

einer Einrichtung zum Injizieren von Ladungsträgern in die Wälle der Einrichtungen, einer Einrichtung zum Einfallenlassen von Licht auf das Feld, um so Ladungsträger aus wenigstens einer der Einrichtungen zu entfernen, wobei daraus ein elektrisches Signal erzeugt wird, und

einer Einrichtung (104) zum Erfassen des Signals.