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DE60223910T2 - Herstellungsverfahren für soi-halbleiterbauelemente - Google Patents

Herstellungsverfahren für soi-halbleiterbauelemente Download PDF

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DE60223910T2
DE60223910T2 DE60223910T DE60223910T DE60223910T2 DE 60223910 T2 DE60223910 T2 DE 60223910T2 DE 60223910 T DE60223910 T DE 60223910T DE 60223910 T DE60223910 T DE 60223910T DE 60223910 T2 DE60223910 T2 DE 60223910T2
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DE
Germany
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gate
semiconductor
substrate
layer
trench
Prior art date
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Expired - Lifetime
Application number
DE60223910T
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DE60223910D1 (de
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Denis Flandre
Amaury Neve De Mevergnies
Jean-Pierre Raskin
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Katholieke Universiteit Leuven
Original Assignee
Universite Catholique de Louvain UCL
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Publication of DE60223910T2 publication Critical patent/DE60223910T2/de
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Description

  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleitervorrichtungen, insbesondere zur Herstellung von Resonanzkanal-Transistoren, Doppelgate-Transistoren des Typs Gate-All-Around (GAA; umschließendes Gate) oder „Semiconductor-On-Nothing" (SON; „Halbleiter auf nichts")-Transistoren und -Schaltungen.
  • Hintergrund der Erfindung
  • Die Mikroelektronikindustrie wird durch einen Bedarf an Hochleistungsschaltungen und Hochleistungsvorrichtungen angetrieben. Diese Leistung wird ungefähr alle 18 Monate verdoppelt. Die Durchschnittsvorrichtungen, welche heutzutage erhältlich sind, sind Bulk-Silizium-Einzelgate-MOS-Transistoren. Mit der aggressiven Verringerung der Maße, was der derzeitige Trend in der Mikroelektronikindustrie ist, treten immer mehr Beschränkungen der klassischen Einzelgate-MOS-Transistoren auf. Die unerfreulichsten Effekte sind die so genannten Kurzkanaleffekte. Sie stellen im Vergleich zur parasitären Steuerung der Source und des Drains den Verlust der Steuerung des vorderen Gates auf dem Kanal dar.
  • Seit vielen Jahren haben Forschungsgruppen gezeigt, dass die Verwendung von Doppelgate-Vorrichtungen die Leistungen der MOS-Transistoren drastisch verbessern und die negativen Effekte verringern kann, welche mit der Verringerung der Maße assoziiert werden. Diese Vorrichtungen zeigen zudem eine Transkonduktanz, welche einen Wert aufweist, der mehr als das Doppelte des Wertes der Transkonduktanz bei Einzelgate-Vorrichtungen beträgt. In der Literatur sind verschiedene Herstellungsverfahren vorgeschlagen, aber keine derselben hat bisher zu einem weit akzeptierten Verfahren geführt. Diese Verfahren sind oft zu komplex oder erzeugen nicht erwünschte, hohe Parasitärkapazitätswerte.
  • In 'Silicon-On-Insulator „Gate-All-Around Device"', Colinge und andere, IEDM 90, S. 595–598, wird ein Herstellungsverfahren für GAA-Vorrichtungen vorgeschlagen. Bei GAA-Vorrichtungen umgibt das Gate den Kanal vollständig, wie in 3b gezeigt, während es bei Doppelgate-Vorrichtungen ein vorderes Gate und ein hinteres Gate (oder ein oberes Gate und ein unteres Gate) gibt, welche miteinander verbunden werden müssen. Das beschriebene Verfahren beginnt mit einem SIMOX-Wafer (Separation by Implanted Oxygen (Trennung durch implantierten Sauerstoff), eine Form des Silicon-On-Insulator (Silizium auf einem Isolator) oder SOI). Eine Siliziuminsel 2 wird in die dünne Siliziumschicht geätzt, wie in 1 gezeigt. Der Wafer wird dann mit einem Fotolack bedeckt und Fenster werden an den zukünftigen Schnittpunkten des aktiven Bereiches und Gates geöffnet. Ein Hohlraum 4 wird in die Oxidschicht unterhalb der Siliziuminsel 2 isotrop geätzt. Folglich wird bei diesem Schritt eine freistehende Siliziumbrücke über einem Hohlraum 4 im Oxid 3 gebildet. Dies wird in 2 gezeigt. Ein Gate-Oxid 6 wird über die ganze Siliziumbrücke aufgewachsen und Implantationen werden vorgenommen, um die Schwellenspannung einzustellen. Gate-Polysilizium 7 wird dann durch LPCVD über das Gate-Oxid 6 aufgedampft. Der ganze Hohlraum 4 wird mit Polysilizium gefüllt, welches auch an den Seiten und dem oberen Teil der Siliziuminsel 2 aufgedampft wird. Ein vorderes Polysiliziumgate wird dann mit einem Muster versehen. Ein vertikaler Längsschnitt der erhaltenen Vorrichtung wird in 3a dargestellt und ein vertikaler Querschnitt der erhaltenen Vorrichtung wird in 3b dargestellt. Das Gate umgibt den Kanal folglich vollständig, wie in 3b gezeigt. Der Rest des Verfahrens ist wie in der CMOS-Technologie üblich: Source- und Drain-Implanatationen, Oxidation, Öffnen der Kontaktöffnungen und Metallisierung.
  • Dieses Verfahren wurde viele Jahre im U.C.L. Microelectronics Laboratory verwendet. Bei diesem Herstellungsverfahren bleiben jedoch Nachteile bestehen. Zwei wichtige Nachteile werden mit dem isotropen Ätzen des Oxids 3 unterhalb der Siliziuminsel 2 zum Bilden des Hohlraums 4 verbunden. Erstens werden aufgrund des Ausbleibens der Steuerung des Ätzens des Hohlraums große Parasitärkapazitäten gebildet, sobald das Polysilizium 7 in dem Hohlraum aufgedampft wird. Der Grund dafür ist, dass der in das Oxid 3 geätzte Hohlraum 4 größer als die Fenster im Resist ist. Zweitens ist es nicht möglich, Vorrichtungen mit einer großen Breite herzustellen, da dies auch die Länge des Hohlraums verlängern würde. Dies würde entweder zu einer größeren Gatelänge oder zu großen Überlappungskapazitäten führen.
  • Der Hohlraum kann vor dem Herstellen der Siliziuminsel in das Oxid anisotrop geätzt werden, wie in US-5583362 beschrieben. Dies ermöglicht eine sehr präzise Steuerung der Hohlraumgröße und folglich der Gategröße. Sobald der Hohlraum gebildet ist, wird er nach US-5583362 mit Siliziumnitrid gefüllt und die Siliziuminsel wird durch LPVCD-Abscheidung des Polysiliziums und Ätzen hergestellt. Die Siliziumnitridschicht wird dann entfernt und das Polysiliziumgate auf eine Weise gebildet, welche dem in Colinge und andere Beschriebenen ähnelt.
  • US-5583362 schlägt auch ein Verfahren zum Herstellen eines brückenähnlichen Kanals ohne Ätzen eines Hohlraums in das Oxid vor. Eine Siliziumnitridinsel wird über einem mit einem Oxid bedeckten Wafer hergestellt. Das Kanal-Polysilizium wird über diese Siliziumnitridschicht aufgedampft. Das Siliziumnitrid wird dann entfernt und eine Brücke aus Kanal-Polysilizium bleibt bestehen. Nach der Gateoxidation wird das Gate-Polysilizium durch LPCVD aufgedampft.
  • In diesem Fall kann beim Entfernen des Siliziumnitrids eine Schwierigkeit auftreten: die Siliziumbrücke kann durchhängen. Es werden verschiedene Techniken zum Stützen der Siliziumbrücke vorgeschlagen, aber diese erschweren den Herstellungsprozess. Zudem ist Polysilizium zum Bilden des Kanals nicht sehr geeignet: die Trägermobilität wird aufgrund der Körner im Polysilizium verringert, was dazu führt, dass die Vorrichtung weniger Stromsteuerung aufweist und langsamer wird.
  • Nach US-5580802 beginnt ein Herstellungsverfahren mit einem SOI-Wafer. SOI-Wafer weisen die Eigenschaft auf, dass sie eine dünne Siliziumschicht über einem vergrabenen Oxid aufweisen. Der SOI-Wafer ist mit einem Gate-Dielektrikum und Gate-Material, z. B. Polysilizium, bedeckt. Das Gate-Material wird geätzt, um das Muster des unteren Gates zu bilden. Es wird mit einem Isolator bedeckt, welcher planarisiert ist. Ein Bulk-Wafer wird oxidiert und auf die planarisierte Oberfläche des SOI-Wafers gebondet. Das SOI-Substrat und das vergrabene Oxid vom SOI-Wafer werden entfernt. Das vergrabene Oxid wirkt während der Entfernung des SOI-Substrates als Ätzstopp. Das Dielektrikum des oberen Gates wird gebildet und das Material des oberen Gates aufgedampft. Der hergestellte Transistor weist zwei separate Gates auf, welche verbunden werden müssen, um ein GAA-MOSFET zu bilden. Bei dieser Umsetzung wird die Hochtemperaturoxidation zweimal durchgeführt, einmal, um das Dielektrikum des unteren Gates zu bilden, und einmal, um das Dielektrikum des oberen Gates zu bilden, was das Risiko von Beanspruchungen auf dem Dielektrikum des unteren Gates (da eine dielektrische Schicht mit einer Stärke von ca. 3 nm zum Herstellen des Dielektrikums des oberen Gates auf 1000°C erhitzt wird) und folglich das Risiko des Auftretens von Defekten in der Struktur erhöht.
  • Es wird erkannt, dass es vier kritische Punkte beim Herstellen von Doppelgate- oder Gate-All-Around-Transistoren gibt:
    • • Aufweisen eines Einkristallkanalbereiches, um eine hohe Mobilität aufzuweisen
    • • Verringern der parasitären Gate-zu-Source/Drain-Überlappungskapazitäten
    • • Leichtes Herstellungsverfahren, welches mit dem Standard-CMOS-Verfahren kompatibel ist
    • • Aufweisen von nur einem Schritt der Hochtemperaturoxidation zum Bilden des Gate-Dielektrikums.
  • Alle Herstellungsverfahren, welche im Stand der Technik bekannt sind, liefern eine Teilantwort auf einige dieser Anliegen, aber keines derselben kann die oben erwähnten Ziele vollständig unterstützen.
  • „Silicon-On-Nothing" ((„Halbleiter auf Nichts") genauer Semiconductor-On-Nothing)-Transistoren sind aus Jurczak M. und andere „SON (silicon an nothing) a new device architecture for the ULSI era", VLSI Symposium, 1999, bekannt. Bei diesen Vorrichtungen wird eine Halbleitersiliziumschicht durch Epitaxie über einer SiGe-Schicht (Silizium-Germanium-Schicht) aufgewachsen, welche auf ein Bulk-Siliziumsubstrat aufgewachsen ist. Nach den Schritten des herkömmlichen CMOS-Verfahrens, welche bis zur Bildung von Nitridabstandshaltern ausgeführt werden, werden Gräben in Source/Drain-Bereichen geätzt, um den Zugang zum SiGe zu öffnen, welches dann selektiv geätzt wird, wodurch die Siliziumschicht am Gate angebracht und vom Substrat durch einen Lufttunnel isoliert gelassen wird. Als nächstes werden die Gräben in den Source/Drain-Bereichen mit selektiv aufgewachsenem Silizium aufgefüllt und das Verfahren des vorderen Endes vollendet. Dieses Verfahren enthält folglich viele Schritte, welche zum üblichen CMOS unkonventionell sind, und bringt Qualitäts- und Zuverlässigkeitsthemen auf. Größenbeschränkungen, genauer Beschränkungen in Bezug auf erzielbare Verhältnisse der Breite zur Länge des Hohlraums, welcher durch das Wegätzen von SiGe gebildet wurde, sind noch unklar.
  • Es ist daher ein Ziel der vorliegenden Erfindung ein verbessertes Herstellungsverfahren für bestimmte Arten an Halbleitervorrichtungen zu liefern, wie beispielsweise Resonanzkanal-Transistoren, Doppelgate-Transistoren der Art Gate-All-Around oder „Semiconductor-On-Nothing"-Vorrichtungen und -Schaltungen.
  • Zusammenfassung der Erfindung
  • Die oben erwähnte Aufgabe wird mittels eines Verfahrens zum Herstellen von Halbleitervorrichtungen oder Halbleiterschaltungen mit einem Gate, wie z. B. Transistoren etc., nach der vorliegenden Erfindung erfüllt, wobei das Verfahren die folgenden Schritte aufweist:
    • (a) Einformen bzw. Bilden eines Grabens, z. B. durch Ätzen, Innendünnung bzw. Ionenstrahlätzen (Ion Milling) oder jedes geeignete Verfahren, in zumindest einem ersten Substrat, z. B. Halbleiterlayer bzw. Halbleiterschicht oder erster Isolationslayer bzw. erste Isolierschicht, welches sich selbst auf einem geeigneten Substrat befinden kann, wie beispielsweise einem Halbleitermaterial, Glas, Saphir etc.; d. h. der Graben kann in einer vielschichtigen Struktur gebildet werden, wobei die Schichten abhängig von der Anwendung aus Isolatoren, Halbleitern und/oder Leitern bestehen können,
    • (b) Ronden eines zweiten Substrats, welches ein Halbleitermaterial aufweist, über dem Graben,
    • (c) Freilegen eines Halbleitermaterials vom zweiten Halbleitersubstrat, um eine Halbleiterbrücke über den Graben zu bilden, welcher eine Stärke von 100 nm oder weniger aufweist, wobei die Brücke einen aktiven Bereich definiert,
    • (d) Bilden eines Gate-Isolators auf der Halbleiterbrücke, und
    • (e) Aufbringen bzw. Auftragen eines leitenden Gate-Materials auf den Gate-Isolator, wodurch folglich ein Gate gebildet wird.
  • Mit „Halbleitervorrichtung" wird jede Vorrichtung gemeint, welche Halbleitermaterial aufweist.
  • Der Übertragungsschritt (b) kann das Ronden eines Halbleitermaterials über den ganzen Graben oder einen Teil desselben enthalten. Vor dem Transfer des Halbleitermaterials kann der Graben mit einem Material gefüllt werden, welches leicht entfernt werden kann, z. B. ein Wachs, ein Resist oder anderes Opfermaterial, welches leicht geätzt werden kann.
  • Ein Vorteil des Arbeitens auf diese Weise, wobei zuerst ein Graben gebildet und danach eine Halbleiterbrücke über dem Graben gebildet wird, ist, dass die Maße des Grabens leicht steuerbar und präzise definiert sind, beispielsweise durch anisotropes Ätzen, damit sich das Verhältnis Breite zu Länge von 1 unterscheiden kann, d. h. die Maße des Grabens sind nicht durch ein Verfahren zum isotropen Ätzen beschränkt. Zudem sind die Überlappungskapazitäten zwischen dem aktiven Bereich und dem Gate-Material auf einen Wert beschränkt, welcher durch die Genauigkeit der Ausrichtung der Masken im Verfahren bestimmt wird.
  • Der Graben weist bestimmte Maße auf, welche auf die erwünschte Größe der hergestellten Halbleitervorrichtung bezogen sind. Bei einer elektronischen Schaltung können sich die Größen der Halbleitervorrichtungen sehr unterscheiden und folglich weist jede Vorrichtung ihre eigenen Maße auf und auch jeder Graben muss seine eigenen Maße aufweisen.
  • Zusammen mit dem Graben werden vorzugsweise Ausrichtungsmarkierungen für anschließende Verfahrensschritte umgesetzt.
  • Die Halbleiterbrücke über dem Graben kann den Graben umgeben (den Graben vollständig bedecken), wodurch folglich ein Hohlraum unter der Halbleiterbrücke gebildet wird, oder kann Räume an den Seiten derselben hinterlassen. Wenn Räume an den Seiten der Brücke hinterlassen werden, kann ein Gate-Isolator ganz um die Halbleiterbrücke herum gebildet werden, z. B. durch Aufwachsen von SiO2, und Gate-Material die Kombination aus Halbleiterbrücke und Gate-Isolator umgeben. Dies kann die Basis für einen Doppelgate-Transistor der Art Gate-All-Around sein. Durch das adäquate Aufbringen eines Musters bzw. einer Struktur (Patterning) auf den Gate-Isolator und das Gate-Material auf der Oberseite und/oder den Seiten der Halbleiterbrücke, können Vorrichtungen mit nur einem unteren Gate, nur seitlichen Gates oder mit unteren und seitlichen Gates gebildet werden. Wenn die Halbleiterbrücke den Graben vollständig umgibt, kann der Gate-Isolator nur auf der Oberseite der Halbleiterbrücke gebildet sein und Gate-Material nur auf die Oberseite des Gate-Isolators aufgetragen werden. Dies kann die Basis für einen „Semiconducotor-On-Nothing"-Transistor sein.
  • Ein Verfahren nach der vorliegenden Erfindung kann zudem einen Schritt zum Aufbringen eines Musters auf das Gate, wie durch die Anwendung bestimmt, aufweisen. Dieser kann das Aufbringen eines Musters auf das Gate zum Bilden mehrerer separaten Gates über dem gleichen Hohlraum enthalten.
  • Ein Verfahren nach der vorliegenden Erfindung kann zudem den Schritt zum Bilden von Kontaktbereichen in der Halbleiterbrücke aufweisen. Im Fall von beispielsweise MOSFETs bedeutet dies das Bilden von Source- und Drain-Bereichen in der Halbleiterbrücke; im Fall von Dioden bedeutet dies das Bilden von Anoden- und Kathodenbereichen in der Halbleiterbrücke; im Fall von bipolaren Transistoren bedeutet dies das Bilden von Emitter- und Kollektorbereichen in der Halbleiterbrücke. Dieser Schritt zum Bilden von Kontaktbereichen kann ein herkömmlicher CMOS-Schritt sein, welcher gemäß der Art der angewandten CMOS-Technologie ausgeführt wird. Zudem kann eine leitende Schicht gebildet werden, um die Kontaktbereiche und das Gate zu kontaktieren (z. B. ein Metallisierungs- oder Polysiliziumschritt). Zudem kann die Brücke frei mitschwingen und mindestens ein Gate ist im Halbleitermaterial gebildet, z. B. zur gleichen Zeit während die Brücke mit einem Muster versehen wird. Das Gate wird durch Luft von der Brücke isoliert. Diese Konstruktion kann verwendet werden, um eine Resonanzkanal-Transistorstruktur zu bilden. Folglich können der Graben und/oder die Halbleiterbrücke strukturiert sein, um in MEMS-Anwendungen verwendet zu werden, z. B. Hohlleiter bei Millimeterwellenlängen und optischen Wellenlängen, fluidische Kanäle, Bewegungsträger, Resonatoren etc.
  • Ein Verfahren nach der vorliegenden Erfindung zeigt eine Reihe von Vorteilen. Zunächst minimiert das Herstellen einer Halbleitervorrichtung der Doppelgate-Gate-All-Around-Art nach der vorliegenden Erfindung die Nachteile vorangehender Vorschläge: unkonventionelle Verfahrensschritte im Vergleich zu einem herkömmlichen CMOS-Verfahren, unzuverlässige Qualität des Halbleitermaterials und große Parasitärkapazitäten. Zudem verwendet das vorgeschlagene Verfahren bekannte Techniken. Im Vergleich zu einem herkömmlichen Einzelgate-CMOS-Verfahren wird nur ein zusätzlicher Maskierschritt erfordert.
  • Zwar gibt es eine ständige Verbesserung, Veränderung und Entwicklung in Verfahren zum Erhalten von Halbleitervorrichtungen, aber es wird angenommen, dass die vorliegenden Konzepte wesentlich neue und neuartige Verbesserungen einschließlich Abweichungen von vorangehenden Praktiken darstellen, was zur Lieferung von effizienteren und zuverlässigeren Vorrichtungen dieser Art führt.
  • Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung offensichtlich werden, welche in Verbindung mit den beiliegenden Zeichnungen genommen wurde, welche mittels eines Beispiels die Prinzipien der Erfindung veranschaulichen.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Perspektivansicht einer Siliziuminsel des Stands der Technik, welche in eine dünne Siliziumschicht auf der Oberseite eines Dielektrikums geätzt wurde.
  • 2 ist eine Perspektivansicht eines Hohlraums, welcher unterhalb einer Siliziumschicht geätzt wurde, nach dem Stand der Technik.
  • 3a ist ein vertikaler Längsschnitt und 3b ein vertikaler Querschnitt einer Doppelgate-Vorrichtung der Gate-All-Around-Art, die im Stand der Technik bekannt ist.
  • Die 4 bis 10 veranschaulichen verschiedene Schritte eines Verfahrens zum Bilden einer GAA-Vorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung. In 4 ist ein Graben in einer Isolierschicht gebildet. In 5 ist ein SOI-Wafer umgedreht und auf die Isolierschicht der 4 gebondet. In 6 sind das Substrat und vergrabene Oxid des SOI-Wafers entfernt. In den 7 und 8 ist der aktive Halbleiterbereich definiert, wobei 7 eine Queransicht und 8 eine Längsansicht ist. In den 9 und 10 wird Gate-Oxid aufgewachsen und Polysilizium um den aktiven Bereich herum aufgedampft, wobei 9 eine Queransicht und 10 eine Längsansicht ist.
  • Die 11 und 12 veranschaulichen einige Schritte eines Verfahrens zum Bilden einer GAA-Vorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung. In 11 wird ein tragender Wafer mit einer dünnen Halbleiterschicht, welche über einem Cleaving-Layer bzw. einer Spaltungsschicht liegt, umgedreht und auf eine Isolierschicht gebondet, welche mit einem Graben versehen ist. 12 veranschaulicht den tragenden Wafer nach der Spaltung, Trennung, Delaminierung oder dem Ätzen der dünnen Halbleiterschicht vom tragenden Wafer zusammen mit der Spaltungsschicht.
  • Die 13 bis 15 veranschaulichen verschiedene Schritte eines Teils eines weiteren Verfahrens zum Bilden einer GAA-Vorrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung. In 13 ist ein Graben in einer Halbleiterschicht gebildet. In 14 wird ein SOI-Wafer umgedreht und auf die Halbleiterschicht der 13 gebondet. In 15 sind das Substrat und vergrabene Oxid des SOI-Wafers entfernt.
  • 16 ist eine schematische Darstellung einer Resonanzkanal-Transistorstruktur nach einer anderen Ausführungsform der vorliegenden Erfindung.
  • In den verschiedenen Zeichnungen betreffen gleiche Bezugsnummern gleiche oder analoge Elemente.
  • Beschreibung veranschaulichender Ausführungsformen
  • Die vorliegende Erfindung wird in Bezug auf bestimmte Ausführungsformen und in Bezug auf bestimmte Zeichnungen beschrieben, aber ist nicht darauf, sondern nur durch die Ansprüche beschränkt. Die beschriebenen Zeichnungen sind rein schematisch und nicht beschränkend.
  • Die 4 bis 10 beschreiben ein Herstellungsverfahren nach einer ersten Ausführungsform der vorliegenden Erfindung.
  • Wie in 4 gezeigt, wird eine Oxidschicht, z. B. Siliziumdioxidschicht Ox1, auf ein Bulk-Siliziumsubstrat W1, aufgewachsen oder aufgedampft Die Oxidschicht Ox1 kann üblicherweise eine Stärke von 400 nm bis 1000 nm aufweisen. Die Oberfläche der Oxidschicht Ox1 ist mit einem Fotolack beschichtet und durch einen fotolithografischen Schritt werden die Fenster im Resist geöffnet. Die für diesen Schritt verwendete Maske, welche Maske A genannt wird, ist der Schnittpunkt zwischen der Maske für den aktiven Bereich und der Maske für das Gate-Muster, aber mit adaptierten Maßen. Die Länge ist nur etwas durch einen Raum adaptiert, welcher mit der weiteren Ausrichtung des Gate-Musters über dem Hohlraum kompatibel ist. Dies hängt von der Ausrichtungsgenauigkeit ab, welche im ganzen Verfahren (z. B. CMOS-Verfahren) verfügbar ist. Die Breite kann durch den Raum vergrößert werden, welcher zum Verbinden des unteren und obern Gates erforderlich ist; dies hängt von der erwünschten Stärke des Polysiliziumgates ab. Es ist anzumerken, dass diese Maske auch ein Ausrichtungsmuster zur Definition des aktiven Bereiches und für das Gate-Muster enthält.
  • Das Oxid wird anisotrop geätzt, beispielsweise mit Plasma RIE (Reactive Ion Etching (reaktives Ionenätzen)). Ein Graben 8 wird so tief wie durch das Polysiliziumgate erfordert gebildet.
  • Es ist anzumerken, dass es besser ist etwas Oxid Ox1b, wie in 4 gezeigt, zwischen dem Graben 8 und dem Silizium W1 zu hinterlassen. Je größer die Stärke dieses Oxids Ox1b ist, desto mehr wird die Parasitärkapazität zwischen dem Polysiliziumgate und dem Substrat W1 in der Endvorrichtung verringert. Dieses Oxid Ox1b weist auch einen Vorteil während späteren Stufen im Herstellungsverfahren auf.
  • Danach wird ein SOI (Silicon-On-Insulator)-Wafer (W2, BO, Si1) als tragender Wafer verwendet, wie in 5 gezeigt. Dieser SOI-Wafer weist ein Siliziumsubstrat W2, ein vergrabenes Oxid BO und eine dünne Siliziumschicht Si1 auf, welche üblicherweise weniger als 100 nm, beispielsweise 30 nm bis 100 nm oder 40 nm bis 100 nm, beträgt. Die Stärke der Siliziumschicht Si1 hängt von der erwünschten Stärke des Kanalbereiches des GAA-Transistors ab. Ein ultradünnes Oxid Ox2 kann auf diese dünne Siliziumschicht Si1 aufgewachsen werden. Das Aufwachsen dieses ultradünnen Oxids Ox2 ist jedoch nicht erforderlich, das ursprüngliche bzw. natürliche Oxid kann ausreichen, um ein starkes Ronden herzustellen. Der Wafer W1 mit dem Graben 8 im Oxid Ox1 wird auf das Oxid Ox2 gebondet, welches auf den SOI-Wafer aufgewachsen ist. Auf diese Weise bildet der Graben 8 einen Hohlraum 10. Geeignete Bondingverfahren werden beispielsweise in Q.-Y. Tong und U. Gösele, Semiconductor Wafer bonding: science and technology, J. Wiley and Sons, 1998, beschrieben. Vorzugsweise wird die Bondingtechnik bei einer geringen Temperatur, beispielsweise niedriger als 150°C, durchgeführt, wie durch Q. Tong und andere; Journal of Microelectrochemical Systems, März 1994, S. 29–35, beschrieben.
  • In einem weiteren Schritt wird das Substrat W2 des SOI-Wafers entfernt (beispielsweise durch Ätzen mit TMAH oder Tetramethylammoniumhydroxid). Das vergrabene Oxid BO wirkt als Ätzstopp. Das vergrabene Oxid BO wird danach entfernt (beispielsweise durch Ätzen mit HF oder Fluorwasserstoffsäure), wodurch die dünne Siliziumschicht Si1 an der Oberfläche hinterlassen wird, wie in 6 gezeigt.
  • Ein fotolithografischer Schritt definiert dann den aktiven Bereich in der dünnen Siliziumschicht Si1 über dem Hohlraum 10. Die für diesen Schritt verwendete Maske muss auf den durch die Maske A definierten Ausrichtungsmustern ausgerichtet werden. Dann wird ein aktiver Bereich 12 durch MESA-Ätzen erhalten. Das Ergebnis ist eine Brücke, welche aus Silizium gebildet ist, und eine Dünnschicht aus Oxid Ox2 über dem Graben 8 im Oxid Ox1. 7 ist eine Breitenansicht (Queransicht) der Struktur und 8 ist eine Längenansicht (Längsansicht) derselben. Es ist anzumerken, dass in 7 ein Raum 14 zwischen einer Kante des aktiven Bereiches 12 und einer Kante des Hohlraums 10 hinterlassen wird, um später ein Kontaktieren des oberen und unteren Teils des Gates zu ermöglichen.
  • Beim Ätzen der Insel in die Siliziumschicht Si1 können zwei Probleme auftreten:
    • 1) Wenn Ox1b und Ox2 nicht in der Struktur vorhanden sind, gibt es keinen Ätzstopp und das Ätzen wird im Silizium unterhalb des Hohlraums fortsetzen.
    • 2) Wenn Ox2 vorhanden ist, muss es mit einem isotropen Ätzen entfernt werden (beispielsweise mit HF). Aber dies vergrößert die Maße des Hohlraums.
  • Folglich scheint es erwünscht Ox1b zu verwenden, aber Ox2 zu vermeiden.
  • Das Oxid Ox2 wird entfernt. Eine mögliche Lösung zum Verhindern des Überätzens des Hohlraums 10 beim Entfernen des Oxids Ox2 ist, die Wände des Hohlraums 10 mit einer Ätzstoppbarriere, beispielsweise durch das Aufdampfen einer Dünnschicht aus Siliziumnitrid oder Polysilizium in dem Graben 8 vor dem Ronden (nicht in den Zeichnungen gezeigt), zu schützen. Diese Schicht wird das Überätzen des Hohlraums 10 beim Entfernen des Ox2 nach dem Ronden verhindern. Solch eine Ätzstoppbarriere kann auch vor der Bildung des Grabens umgesetzt werden, beispielsweise durch da Versehen des Ox1b mit mehreren Schichten. Eine andere Weise zum Auftragen der Ätzstoppbarriere nach der Bildung des Grabens erfolgt beispielsweise durch molekulare Anordnung.
  • Ein Gate-Oxid 16 wird dann ganz um den aktiven Bereich 12 herum aufgewachsen, wodurch die Siliziumbrücke gebildet wird. Die hohe Temperatur während der Oxidation wird das Ronden stärken. Eine Implantation erfolgt, um die Schwellenspannung des Gates einzustellen. Gate-Polysilizium 17 wird aufgedampft, beispielsweise durch LPCVD, füllt den Hohlraum 10 und umgibt die Siliziumbrücke zusammen mit dem Gate-Oxid 16 vollständig. Das Gate wird durch einen fotolithografischen Schritt und Ätzen mit einem Muster versehen. Es ist anzumerken, dass die Maske auf den Ausrichtungsmustern der Maske A ausgerichtet werden muss.
  • Der Rest des Verfahrens folgt klassischen CMOS-Verfahrensschritten: Dotieren des Gate-Polysiliziums, Implantation der Bereiche der Source S und des Drains D, Aufdampfen des Isolationsoxids, Kontaktöffnungen und Metallisierung.
  • Die 11 und 12 beschreiben einige Schritte eines Herstellungsverfahrens nach einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Diese zweite Ausführungsform beginnt auch in 4. Die anfänglichen Verfahrensschritte, in welchen der Graben in einer Oxidschicht Ox1 gebildet wird, welche auf ein Bulk-Siliziumsubstrat W1 aufgewachsen oder aufgedampft ist, sind mit denen der ersten Ausführungsform identisch.
  • Ein ultradünnes Oxid Ox2 kann auf einen Siliziumwafer W2 mit einer Spaltungsschicht CL aufgewachsen werden, welche beispielsweise durch Implantation von Wasserstoff gebildet ist. Dieser Siliziumwafer W2' mit der Spaltungsschicht CL wird als tragender Wafer verwendet. Dies kann als oder äquivalent zu einem SOI-Wafer betrachtet werden, wobei die Isolierschicht durch eine Spaltungsschicht ersetzt wurde. Die Spaltungsschicht CL könnte üblicherweise mit einer Tiefe von 100 nm oder weniger, beispielsweise 30 nm bis 100 nm oder 40 nm bis 100 nm, abhängig von der erwünschten Stärke der Siliziumschicht (Si1) für den GAR-Transistor angeordnet sein. Der Wafer W1 mit dem Graben 8 im Oxid Ox1 ist auf das Oxid Ox2 des zweiten Wafers W2' gebondet, wie in 11 dargestellt.
  • Der zweite Wafer W2' wird dann entlang der Spaltungsschicht CL gespaltet, geschlitzt bzw. zerschnitten, delaminiert oder geätzt, beispielsweise nach dem SMART-CUT-Verfahren, wie in Bruel M., Silicon-on-Insulator Material Technology, in Electronics Letters, vol. 32, Nr. 14, S. 1201–1202 (1995), beschrieben, nach dem ELTRAN-Verfahren, wie in Yonehara T. und andere, Epitaxial layer transfer by bond and etch back of porous Si, in Applied Physics Letters, vol. 64, Nr. 16, S. 2107–2110 (1994), beschrieben, oder nach einem anderen ähnlichen Verfahren. Auf diese Weise wird der Siliziumwafer W2' entfernt. Die dünne Siliziumschicht Si1 befindet sich an der Oberfläche, wie in 12 gezeigt, und wird der Kanalbereich des Doppelgate (DG)-GAA-Transistors sein. Der Rest des Verfahrens der zweiten Ausführungsform ähnelt dem Verfahren nach der ersten Ausführungsform, die oben beschrieben wurde.
  • Alternativ könnte als tragender Wafer ein Wafer ganz ohne Isolierschicht oder Spaltungsschicht verwendet werden, genauer wenn das Substrat selbst von der Halbleiterschicht selektiv entfernt werden könnte.
  • In der Tat kann als tragender Wafer nach der vorliegenden Erfindung jede Kombination eines Substrates und einer Halbleiterschicht verwendet werden, wobei sich möglicherweise eine bestimmte Schicht zwischen denselben befindet, wobei das Ziel dessen ist, eine anschließende Entfernung, Spaltung, Trennung, Delaminierung etc. des Substrates von der Halbleiterschicht zuzulassen.
  • Mit einem Verfahren nach der vorliegenden Erfindung können beispielsweise T-förmige, hintere Gates durch adäquates Strukturieren (und möglicherweise teilweises Füllen) des Hohlraums 10 vorgesehen werden. Diese T-förmigen, hinteren Gates zeigen einen verringerten Widerstand in Bezug auf normale Gates. Dies ist wichtig, wenn Gates mit einer kurzen Länge erwünscht werden.
  • Ein Vorteil der beschrieben Verfahren ist, dass sie mit einem Standard-CMOS-Verfahren vollständig kompatibel sind und nur einen zusätzlichen Maskierschritt aufweisen. Bondingtechniken sind durch die Industrie nun auch allgemein bekannt.
  • Es sollte klar sein, dass hierin zwar bestimmte Verfahrensschritte sowie Materialien zum Ausführen eines Verfahrens nach der vorliegenden Erfindung offenbart wurden, aber es können Abweichungen darin vorgenommen werden, ohne vom Wesen und Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise wird eine weitere Ausführungsform in Bezug auf die 13 bis 15 beschrieben.
  • 13 zeigt ein Bulk-Siliziumsubstrat W1, welches mit einem Graben 8 versehen ist, der so tief wie durch das Polysiliziumgate anstelle einer Isolierschicht erforderlich ist, welche mit einem Graben versehen ist. Eine Halbleiterschicht auf einem weiteren Substrat kann auch verwendet werden.
  • Danach wird ein SOI (Silicon-On-Insulator)-Wafer (W2, BO, Si1) als tragender Wafer verwendet, wie in 14 gezeigt. Dieser SOI-Wafer weist ein Siliziumsubstrat W2, ein vergrabenes Oxid BO und eine dünne Siliziumschicht Si1 auf, welche üblicherweise 40 nm bis 100 nm beträgt. Die Stärke der Siliziumschicht Si1 hängt von der erwünschten Stärke des Kanalbereiches des GAA-Transistors ab. Eine dünne Oxidschicht Ox2 kann auf diese dünne Siliziumschicht Si1 aufgewachsen werden. Der Wafer W1 mit dem Graben 8 wird auf das Oxid Ox2 gebondet, welches auf den SOI-Wafer aufgewachsen ist, welcher einen Hohlraum 10 bildet. Geeignete Bondingverfahren werden beispielsweise in Q.-Y. Tong und U. Gösele, Semiconductor Wafer bonding: science and technology, J. Wiley and Sons, 1998, beschrieben. Die Bondingtechnik wird vorzugsweise bei einer niedrigen Temperatur durchgeführt, beispielsweise bei weniger als 250°C.
  • In einem weiteren Schritt wird das Substrat W2 des SOI-Wafers entfernt (beispielsweise durch Ätzen mit TMAH oder Tetramethylammoniumhydroxid). Das vergrabene Oxid BO wirkt als Ätzstopp. Das vergrabene Oxid BO wird danach entfernt (beispielsweise durch Ätzen mit HF oder Fluorwasserstoffsäure), wodurch die dünne Siliziumschicht Si1 an der Oberfläche hinterlassen wird, wie in 15 gezeigt. Ein Halbleitermaterial wurde nun über den Graben 8 aufgetragen. Weitere Verfahrensschritte, z. B. zum Bilden der Halbleiterbrücke, werden auf ähnliche Weise, wie oben in Bezug auf die 7 und 10 dargestellt, ausgeführt.
  • Die vorliegende Erfindung enthält eine weitere Herstellungstechnik, welche zum Umsetzen eines Mikroresonators, wie beispielsweise ein Gigahertz-Mikroresonator auf z. B. einem Silicon-On-Insulator (SOI)-Substrat, verwendet wird.
  • Der Resonator 20 wird als schematische Vorrichtung ohne elektrische Zugänge/Kontakte in 16 schematisch gezeigt und weist einen Hängeträger 21 des Halbleiters (z. B. Silizium) auf, welcher durch eine Spannungsquelle (nicht gezeigt) erregt werden kann. Der Träger ist als Brücke gebildet, wie in Bezug auf vorangehende Ausführungsformen beschrieben. Der Träger 21 unterscheidet sich von den in den vorangehenden Ausführungsformen beschriebenen Brücken darin, dass kein Gate auf der Brücke selbst gebildet ist. Stattdessen ist der Träger über einem Graben 23 (nicht in 16 ersichtlich) aufgehängt, wie vorangehend beschrieben wurde, und eine seitliche, mechanische Resonanz des Trägers 21 wirkt als Filter. Der Träger 21 wird durch die vorangehend beschriebenen Verfahren hergestellt, d. h. durch: a) Bilden eines Grabens in einem Substrat, b) Ronden eines Halbleitermaterials auf ein Substrat über den Graben, gefolgt von c) Aufbringen eines Musters auf das gebondete Halbleitermaterial, um den Träger 21 zu erzeugen. Das gebondete Halbleitermaterial enthält vorzugsweise eine dünne Halbleiterschicht (100 nm oder weniger, vorzugsweise zwischen 30 nm und 100 nm), und ein Trägersubstrat mit einem Release-Layer bzw. einer Löseschicht dazwischen. Die dünne Halbleiterschicht wird durch oben beschriebene Techniken auf ein erstes Substrat gebondet und dann wird das Trägersubstrat von der dünnen Halbleiterschicht gelöst, z. B. durch Spaltung.
  • Der Träger 21 bildet einen Kanal zwischen dem einem oder den zwei Gates 26, 28. Die Gates 26, 28 sind im gebondeten Halbleitermaterial gebildet und können zur gleichen Zeit mit dem Aufbringen eines Musters für den Träger 21 definiert werden. Die Gates 26, 28 sind vom Trägerkanal 21 durch Luft isoliert. Ein Ausgangssignal wird mittels des Feldeffekts erfasst. Die Vorrichtung 20 kann als Feldeffekttransistor (FET) mit einem Resonanzkanal betrachtet werden. Das Arbeitsprinzip (ohne neuartige und erfinderische Aspekte dieser Ausführungsform) ähnelt dem Resonanz-Gate-Transistor, welcher durch H.C. Nathanson und andere in „The Resonant Gate Transistor", IEEE Trans. Electron Devices, März 1967, vol. 14, Nr. 3, S. 117–133) beschrieben wurde.
  • Dennoch ist der Kanal in dieser Ausführungsform durch den Träger 21 gebildet, welcher als Vibrationselement verwendet werden kann. Da er aus einem hochwertigen Halbleitermaterial gebildet ist, wie beispielsweise monokristallines Silizium, wird der Qualitätsfaktor des Resonators im Vergleich zu Vorrichtungen, welche aus Polysilizium gebildet sind, erheblich verbessert.
  • Der Träger 21 wird mit zwei Bereichen 22, 24 (Anker) aus dotiertem Halbleitermaterial, z. B. Silizium, verbunden, welche als Source und Drain des FET wirken. Diese Bereiche können auch aus dem gebondeten Halbleitermaterial gebildet sein und zur gleichen Zeit mit dem Aufbringen eines Musters für den Träger 21 definiert werden. Der Transistor 20 weist vorzugsweise zwei Gates 26, 28 auf, um einerseits die Symmetrie der Vorrichtung beizubehalten und andererseits eine Gleichstromvorspannung und ein RF-Signal zu trennen.
  • Die folgenden Hauptbedingungen:
    • • Resonanzfrequenz im Gigahertzbereich
    • • Kompatibilität mit der Dünnschicht-SOI-Technologie (Stärke des aktiven Siliziumbereiches 100 nm oder weniger)
    • • Erhalten einer angemessenen Gleichstromvorspannung (von einigen Volt bis einigen Zehntel Volt)
    führen zu üblichen Maßen, welche sich in der Folgenden Größenordnung befinden:
    Kanallänge: 0,5 μm; Kanalbreite: 50 nm, Stärke der aktiven Siliziumschicht: 100 nm; Luftspalt zwischen den Gates und dem Träger: 15 nm.
  • Das Erzielen solcher Maße vereinfacht nicht die Herstellung der Vorrichtungen unter Verwendung bekannter Techniken. Genauer ist das präzise Lösen solch eines Trägers durch Ätzen eines darunter liegenden Oxids mit bekannten HF-Mikrobearbeitungstechniken nicht geeignet. Andererseits wird die Umsetzung des exakt erforderten Hohlraums 23 vor dem Ronden der dünnen Siliziumschicht, wie in der vorliegenden Erfindung vorgeschlagen, das anschließende Aufbringen eines Musters auf den ausgerichteten Träger und das Gate und das Lösen erheblich erleichtern.
  • Zwar wurde die vorliegende Erfindung insbesondere in Bezug auf eine bevorzugte Ausführungsform gezeigt und beschrieben, aber für jemanden mit technischen Fähigkeiten wird klar sein, dass Änderungen in Form und Detail vorgenommen werden können, ohne vom Bereich der Erfindung abzuweichen. Beispielsweise wurde oben eine Brücke beschrieben, die sich über einen Graben erstreckt. Diese Brücke kann mitschwingen. Nach der vorliegenden Erfindung kann das Ätzen der Brücke fortgesetzt werden, bis ein Freiträger gebildet ist.

Claims (24)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung oder -schaltung mit einem Gate, aufweisend folgende Verfahrensschritte: (a) Einformen eines Grabens (8, 23) in zumindest einem ersten Substrat; (b) Ronden eines zweiten Substrats, welches Halbleitermaterial aufweist, über dem Graben; (c) Freilegen von Halbleitermaterial von dem zweiten Halbleitersubstrat zum Formen einer Halbleiterbrücke über den Graben (8), wobei die Brücke eine Dicke von 100 nm oder weniger aufweist und einen aktiven Bereich (12) festlegt; (d) Formen eines Gate-Isolators (16) auf der Halbleiterbrücke; und (e) Aufbringen von leitendem Gate-Material (17) auf den Gate-Isolator (16), wobei so ein Gate gebildet wird.
  2. Verfahren nach Anspruch 1, wobei der Graben in einem ersten Halbleiterlayer oder in einem ersten Isolationslayer eingeformt wird.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite Substrat gebondet wird, um den ganzen Graben zu bedecken.
  4. Verfahren nach Anspruch 4, wobei die Halbleiterbrücke geformt wird, um den ganzen Graben zu bedecken.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterbrücke geformt wird, um einen Teil des Grabens zu bedecken.
  6. Verfahren nach Anspruch 5, wobei ein Gate-Isolator (16) um die Halbleiterbrücke herum geformt wird.
  7. Verfahren nach Anspruch 6, wobei das Gate-Material die Halbleiterbrücke mit dem Gate-Isolator umgibt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Gate-Isolator oben auf, unten an und/oder an den Seiten der Halbbrücke geformt wird.
  9. Verfahren nach Anspruch 8, wobei das Gate-Material oben auf, unten an und/oder an den Seiten der Halbbrücke über dem Gate-Isolator geformt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, welches weiterhin den folgenden Verfahrensschritt aufweist: (f) Aufbringen eines Musters bzw. einer Struktur (Patterning) auf das Gate.
  11. Verfahren nach einem der vorhergehenden Ansprüche, welches weiterhin den folgenden Verfahrensschritt aufweist: (g) Einformen von Kontaktbereichen in die Halbleiterbrücke.
  12. Verfahren nach Anspruch 11, welches weiterhin den folgenden Verfahrensschritt aufweist: (h) Formen eines Leitungslayers für die Kontaktbereiche und das Gate.
  13. Verfahren nach Anspruch 4, welches weiterhin ein Einformen von zumindest einem Gate in das gebondete zweite Halbleitersubstrat aufweist, wobei das Gate von der Brücke durch Luft isoliert wird.
  14. Verfahren nach Anspruch 13, wobei das Gate gleichzeitig mit dem Verfahrensschritt des Formens der Brücke eingeformt wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Substrat einen ersten Isolationslayer aufweist, und wobei das zweite Substrat ein drittes Substrat, einen zweiten Isolationslayer, einen zweiten Halbleiterlayer und einen dritten Isolationslayer aufweist, wobei das Ronden des zweiten Substrats ein Ronden des dritten Isolationslayers auf dem ersten Isolationslayer, der mit dem Graben versehen ist, umfasst.
  16. Verfahren nach Anspruch 15, wobei der dritte Isolationslayer entfällt, und das zweite Substrat mit dem zweiten Halbleiterlayer auf den ersten Isolationslayer, der mit dem Graben versehen ist, gebondet wird.
  17. Verfahren nach einem der Ansprüche 1 bis 14, wobei das erste Substrat einen ersten Halbleiterlayer aufweist, und wobei das zweite Substrat ein drittes Substrat, einen zweiten Isolationslayer, einen zweiten Halbleiterlayer und einen dritten Isolationslayer aufweist, wobei das Ronden des zweiten Substrats ein Ronden des zweiten Substrats mit dem dritten Isolationslayer auf dem ersten Isolationslayer, der mit dem Graben versehen ist, umfasst.
  18. Verfahren nach Anspruch 15 oder 17, wobei das zweite Substrat ein drittes Substrat, einen Cleaving-Layer, einen zweiten Halbleiterlayer und einen dritten Isolationslayer aufweist oder ein drittes Substrat und einen zweiten Halbleiterlayer und einen dritten Isolationslayer mit keinem zweiten Isolationslayer oder Cleaving-Layer aufweist.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das dritte Substrat und der zweite Isolationslayer nach einem Ronden entfernt werden.
  20. Verfahren nach Anspruch 19, wobei auf den zweiten Halbleiterlayer des zweiten Substrats ein Muster bzw. eine Struktur (Patterning) aufgebracht wird, um die Halbleiterbrücke zu formen.
  21. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Layer einer Ätz-Stop-Barriere in den Graben vorzugsweise vor einem Formen der Halbleiterbrücke eingebracht wird.
  22. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Graben Abmessungen in Bezug auf die gewünschte Größe bzw. Sollgröße der hergestellten Halbleitervorrichtung aufweist.
  23. Verfahren nach einem der vorhergehenden Ansprüche, wobei Ausrichtungsmarkierungen für nachfolgende Prozessschritte zusammen mit dem Graben realisiert werden.
  24. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Graben so strukturiert wird, dass das untere Gate eine gewünschte Form aufweist.
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