DE60208226T2

DE60208226T2 - Verfahren und vorrichtung zur synchronisierung digitaler daten

Info

Publication number: DE60208226T2
Application number: DE60208226T
Authority: DE
Inventors: B. Kim ROBERTS; J. Ronald GAGNON; A. James SHIELDS
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 2001-10-09
Filing date: 2002-10-09
Publication date: 2006-08-17
Anticipated expiration: 2022-10-10
Also published as: US7023942B1; WO2003032540A2; JP4215641B2; CA2462902C; EP1436923B1; EP1436923A2; WO2003032540A3; CA2462902A1; JP2005505988A; DE60208226D1

Description

Hintergrund der Erfindung
Optische Kommunikations-Netzwerke folgen überwiegend der synchronen optischen Netzwerk-(SONET-)/synchronen digitalen Hierarchie-(SDH-)Synchron-Norm für den optischen Transport, wobei die SONET-Norm in Nordamerika verwendet wird, und SDH an anderen Orten. Für die Zwecke dieser Beschreibung ist es ohne weiteres zu erkennen, dass obwohl auf SONET Bezug genommen wird, die Beschreibung sehr einfach an die SDH-Norm anzupassen ist.
Die SONET-Norm definiert Raten, Schnittstellen und Formate, den Netzwerk-Betrieb und Netzwerk-Merkmale und dergleichen für den Hochgeschwindigkeitstransport von optischen -Signalen mit hoher Bandbreite. SONET multiplexiert Synchronsignale, was den Vorteil einer Einschritt-Multiplexierung und der Kreuzverbindungs- und Hinzufügungs-/Abzweigungs-Möglichkeit gibt. Weiterhin sind Synchronisationszeichen und die Mitteilungs-Rahmenbildung für die Taktsynchronisation zwischen Netzwerk-Ausrüstungen unnötig, weil SONET auf einem Synchronisations-Netzwerk zum Transport von Zeitlagen-Bezugswerten zwischen den Orten beruht.
Das grundlegende Format von SONET ist die synchrone Transport-Signalebene 1 (STS-1). Der STS-1-Rahmen hat zwei Hauptbereiche, die Transport-Zusatzdaten und den synchronen Nutzdaten-Umschlag (SPE). Der SPE ist in zwei Teile unterteilt: die STS-Pfad-Zusatzdaten und die Nutzdaten. Der STS-1-Rahmen hat eine feste Größe von 810 Bytes (6480 Bits) und eine Rahmenlänge von 125 Mikrosekunden oder 8000 Rahmen pro Sekunde bei einer Leitungsrate von 51,84 Mbps. STS-n-Signale sind Signale höherer Ebene, die durch byteweises Verschachteln von n STS-1-Signalen gebildet werden, worin n eine ganze Zahl ist. STS-1-Signale können weiterhin mit einer Anzahl von STS-1-Signalen verkettet werden, wodurch ein STS-nc-Signal gebildet wird, das über das Netzwerk hinweg als eine einzige Einheit multiplexiert, vermittelt und transportiert wird. Ein STS-3c-Signal hat eine einzige Nutzinformation, weist jedoch eine Rahmenrate von 155,52 Mbps auf.
Ankommende Signale, die diese Norm erfüllen, werden einfach über SONET-Netzwerke transportiert. Ankommende Daten werden in den SPE umgesetzt. Die Daten können aufgrund der asynchronen Ankunft der Daten von unterschiedlichen Systemen an irgendeiner Stelle in dem SPE beginnen. Ein Zeigermechanismus (H1- und H2-Zeiger-Bytes in den Leitungs-Zusatzdaten) wird in SONET verwendet, um die Startadresse der Daten in dem SPE anzuzeigen, wodurch der Rahmen mit dem SONET-Netzwerk ausgerichtet und synchronisiert wird. Der Zeigermechanismus ermöglicht weiterhin eine unkomplizierte Verbindung von einem Netzwerk zu einem anderen, bis das ankommende Signal an dem fernen Ende zugestellt wird.
Ankommende Signale, die die SONET-Norm nicht erfüllen, benötigen eine spezielle Synchronisation, damit sie in einem SONET-Netzwerk übertragen werden können. Beispielsweise können ankommende Signale asynchron sein und eine niedrigere oder höhere Rate als die örtliche Frequenz aufweisen.
Die Umsetzung einer Rate oder eines Formates in eine andere Rate oder ein anderes Format ist bekannt. Beispielsweise beschreibt Bellcore TR-0253 die Norm-Umsetzung von einigen üblichen asynchronen, eine niedrigere Rate aufweisenden Übertragungsformaten, wie z.B. DS1, DS2 und DS3 und dergleichen in SONET. In ähnlicher Weise stehen Norm-Umsetzungen auch für andere elektrische Signale wie E1 zur Verfügung. Allgemein ist eine Format-spezifische Hardware erforderlich, um solche bestimmte Sätze von Signalen umzusetzen.
Die meisten optischen Signalformate haben keine derartigen Norm-Umsetzungen auf SONET. Tatsächlich kann sogar ein SONET-Signal als solches ein die Norm nicht erfüllendes ankommendes Signal werden, wenn anstelle der Norm der Weiterleitung von lediglich dem SPE, einige oder alle Zusatzdaten-Bits ebenfalls weitergeleitet werden.
Das Dokument mit dem Titel „Synchronous Techniques For Timing Recovery In BISDN" von R. C. Lau et al., veröffentlicht in „IEEE Transactions on Communications" (IEEE Inc., New York, USA, Band 43, Nr. 2/4, Teil 3, 1. Februar 1995 (1995-02-01)) beschreibt ein Verfahren zur Synchronisation eines Datensignals für den Transport über ein synchrones Kommunikations-Netzwerk.
Das Verfahren umfasst die Berechnung eines Zeitsteuer-Schätzwertes, der die Beziehung zwischen einer Datenrate einerseits und einer Bezugsfrequenz andererseits anzeigt.
Das internationale Patent WO-9639764 (Symmetricom Inc., 12. Dezember 1986 (1996-12-12)) beschreibt ein Verfahren zur Umsetzung eines Datenstromes mit einer Datenrate F1 in ein synchrones Signal mit einer Datenrate F2 mit Hilfe einer Pufferung von Daten an den sendenden und empfangenden Einheiten und durch Verwenden des Stopfens zum Kompensieren der Frequenzdifferenz.
Die anhängige europäische Patentanmeldung Nummer EP1067722 , veröffentlicht am 10. Januar 2001 mit dem Titel „Mapping Arbitrary Signals Into SONET", Roberts et al., und die anhängige Anmeldung Nummer 09/438,516 mit dem Titel „Detection of Previous Section Fail for a Transparent Tributary" beschreiben Verfahren und Systeme zur universellen Umsetzung von ankommenden Signalen, die ein kontinuierliches Format haben, in SONET-Rahmen, die von einem SONET-Netzwerk übertragen werden können, wodurch es ermöglicht wird, dass irgendein qualifiziertes Format transparent transportiert wird. In diesen Anmeldungen werden ankommende Signale, selbst diejenigen, die sich erheblich von der Norm unterscheiden, gleichförmig in SONET umgesetzt. Dies mildert jedoch nicht die Probleme, die mit Wartezeit-Schwankungen verbunden sind.
Jitter und Wander (schnelle und langsame Schwankungen) sind wichtige Systemparameter und betreffen die Transparenz von Daten bezüglich der Zeitsteuerung. Phasenschwankungen zwischen 10 Hz und 100 MHz werden als Jitter bezeichnet. Jitter oberhalb der Taktrückgewinnungs-Bandbreite verringert die Systemgrenzen. Wander ist eine Phasenschwankung unterhalb von 10 Hz. SONET-/STH-Signale, die den Zeitsteuerbezug übertragen, haben strikte Wander-Anforderungen. Jitter und Wander werden gemessen, nachdem Daten desynchronisiert und zurückgewonnen wurden.
Der Wartezeit-Jitter ist ein niederfrequenter Phasen-Jitter, der jedesmal dann eingeführt wird, wenn asynchrone digitale Signale durch Stopfen zum Multiplexieren synchronisiert werden. Stopf-Techniken werden üblicherweise in dem Umsetzungsprozess verwendet, um eine Ratenanpassung asynchroner Signale zu erzielen, um Datensignale mit der passenden SONET-Frequenz vor der Multiplexierung zu erzeugen, was damit zu Zeitsteuerdifferenzen führt. Eine ausführliche Erleichterung des Problems des Wartezeit-Jitter ist in der Veröffentlichung von D. Dutweiler, „Waiting Time Jitter", BELL SYS. TECH. J., Band 51, Seiten 165–207, Januar 1972 enthalten. In dieser Veröffentlichung zeigt Duttweiler, dass der Wartezeit-Jitter das Ergebnis einer nicht perfekten Abtastung der Phase der ankommenden Daten auf die Synchronisiereinrichtung ist. An der Desynchronisiereinrichtung wird der Bezugstakt der ankommenden Daten auf der Grundlage der nicht perfekten Phasen-Abtastproben zurückgewonnen.
Eine nicht perfekte Phasenabtastung ergibt sich aufgrund der begrenzten Auflösung in dem Ausdruck der analogen Phaseninformation mit digitalen Worten, was als ein Stopf-Bit oder ein Stopf-Wort ausgedrückt wird. Dies ergibt sich weiterhin aufgrund der begrenzten zeitlichen Auflösung, wenn es eine Stopf-Gelegenheit zu diskreten Zeiten in der Umsetzungs-Domäne gibt.
Das Stopfen erfolgt an einer Synchronisiereinrichtung. Traditionell werden Datenbits von ankommenden asynchronen Signalen in einen elastischen Speicher (der auch als ein elastischer Puffer oder FIFO bezeichnet wird) der Synchronisiereinrichtung für eine vorübergehende Speicherung unter dem Einfluss eines Schreib-Taktes geschrieben, der von den ankommenden Daten der jeweiligen asynchronen Signale abgeleitet wird. Ein Lese-Takt wird von einem örtlichen Takt abgeleitet, der örtlich für die Synchronisiereinrichtung und synchron zu SONET ist, wodurch die Rate bestimmt wird, mit der Datenbits aus dem elastischen Speicher ausgelesen (abgegeben) werden. Wenn der Schreib-Takt nicht präzise synchron mit dem Lese-Takt ist, so kann ein Überlauf oder Unterlauf in dem elastischen Speicher auftreten, was zu einer Diskontinuität oder einem „Schlupf" in dem für die Multiplexierung bestimmten Ausgangs-Datensignal führt. Üblicherweise ist die Lese-Taktrate höher als die Schreib-Taktrate, mit der Folge, dass der elastische Speicher geleert wird.
Das Füllen des elastischen Speichers wird dauernd überwacht und mit einem Schwellenwert mit Hilfe eines Phasenvergleichers verglichen, wobei der Ausgang die Phasendifferenz zwischen den Schreib- und Lese-Takten ist. Wenn der Füllzustand unterhalb des Schwellenwertpegels liegt, arbeiten der Phasenver gleicher und die zugehörigen Schaltungen so, dass der Lese-Takt gesperrt und ein Stopf-Bit in das Ausgangssignal eingefügt wird. Der resultierende Lese-Takt ist ein Lücken aufweisender Takt, mit einem unregelmäßigen Signal, das durch regelmäßig auftretende Lücken getrennte Impulse für Steuerbits und unregelmäßig auftretende Lücken für Stopf-Bits enthält. Gleichzeitig setzen die Eingangs-Datenbits das Füllen des elastischen Speichers fort. Das Ausgangssignal wird dann nach der Synchronisation durch Stopfen auf die örtliche Rate in SONET-Rahmen umgesetzt, die nachfolgend mit anderen Signalen multiplexiert werden, um eine höhere Rate aufweisende Signale zu bilden. Die Information bezüglich des Stopfens und der Stopfbit-Position werden mit jedem Rahmen übertragen.
Der Wartezeit-Jitter ist eine starke Funktion des „Stopf-Verhältnisses", was das Verhältnis von verwendeten Stopf-Gelegenheiten zur Gesamtzahl von verfügbaren Stopf-Gelegenheiten ist. Stopf-Verhältnisse nahe an Bruchteilen mit kleinen Nennern, beispielsweise 1/1, 1/2, 1/3 und dergleichen, zeigen den schlimmsten Jitter. Dies ergibt sich daraus, dass diese Stopf-Verhältnisse zu Änderungen von Stopf-Gelegenheiten führen, die sich periodisch über eine lange Zeitskala ändern, was zu einem rückgewonnenen Taktsignal mit einem Niederfrequenz-Anteil führt, der sehr schwierig durch eine Phasen-Regelschleife an der Desynchronisiereinrichtung auszufiltern ist.
Im Allgemeinen wird jedes Stopf-Bit in einem Rahmen aus Gründen der Redundanz durch drei Stopf-Anzeigen identifiziert. Dies beeinflusst andererseits die maximale Menge an Nutzdaten, die in einem Rahmen übertragen werden können, was andererseits die verfügbare Bandbreite in dem Signal beeinflusst. Die maximale zweckmäßige Geschwindigkeit für den Betrieb von CMOS-Schaltungen ist typischerweise 150 Mb/s. Weiterhin ist das Bit-Stopfen in parallelen Implementationen in komplementären Metalloxid-Halbleitern (CMOS) schwierig, was die derzeit verwendete Technologie ist, die zur Implementierung von digitalen Schaltungen mit annehmbaren Geschwindigkeiten verwendet wird. Dies würde das Bit-Stopfen auf Klienten-Raten von bis zu 150 Mb/s beschränken.
Wenn die Füllrate höher als die Ausgangs-Datenrate ist, so tritt ein negatives Stopfen auf, und zusätzliche Daten werden über einen anderen Kanal übertragen.
Anstelle des Bit-Stopfens kann ein Wort-Stopfen verwendet werden. Ein Wort ist eine Kette von Dateneinheiten, die als eine Einheit behandelt werden. Die Wortgröße kann beispielsweise 8 mal n Bits sein, wobei n die Anzahl der Bytes in dem Wort ist, mit dem Ergebnis, dass beispielsweise 24 Bits zu einer Zeit gestopft werden. Das Wort-Stopfen ist so ausgelegt, dass es in parallelen Bahnen verwendet wird.
Die Verzögerungszeit zwischen dem Erreichen eines Schwellenwertpegels und der Stopf-Funktion erzeugt niederfrequenten Jitter und Wander in dem Ausgang des Phasenvergleichers. Der Wartezeit-Jitter ist eine starke Funktion des Stopf-Verhältnisses. Der Wartezeit-Jitter kann einen Niederfrequenz-Anteil nahe von 0 haben, insbesondere bei niedrigen Stopf-Verhältnissen. Der Niederfrequenz-Anteil ist an der Desynchronisiereinrichtung schwierig auszufiltern.
Im Einzelnen kann ein Phasen-Regelschleife mit einem Tiefpassfilter verwendet werden, um niederfrequenten Jitter auszufiltern. Dies erfordert jedoch einen entsprechend größeren elastischen Speicher, um Jitter und Wander zu absorbieren. Dies ist wenig wirkungsvoll und führt zu größeren Verzögerungen.
Weiterhin wird, wenn ein Wort-Stopfen verwendet wird, das Wartezeit-Jitter-Problem beträchtlich vergrößert, und wächst ungefähr mit der dritten Potenz der Wortgröße an, weil die Amplitude des Phasensprunges proportional zu der Wortgröße ist, der Fehler aufgrund des Abrundens der Analog-Phase auf digitale Information proportional zur Wortgröße ist, und die spektrale Position des Wartezeit-Jitter umgekehrt proportional zur Wortgröße ist.
Das US-Patent 4 811 340, das am 7. März 1989 auf den Namen von McEachern et al. erteilt wurde, beschreibt ein Verfahren der Schwellenwert-Modulation, das die spektrale Position des Wartezeit-Jitters ändert. Insbesondere wird der Niederfrequenz-Jitter auf eine höhere Frequenz geändert, die sehr einfach mit einer üblichen PLL-Schaltung an der Desynchronisiereinrichtung beseitigt wird. Diese Technik verringert das Ausmaß des Wartezeit-Jitter für bestimmte ankommende Signale, jedoch nicht auf ausreichend annehmbare Pegel beispielsweise für Hochgeschwindigkeits-Anwendungen.
Die asynchrone Übertragungsbetriebsart (ATM) ist eine Norm, die von ihrer Eigenart her asynchron ist. Der Transport von Sprache erfordert jedoch, dass die Daten synchronisiert werden, womit die zeitliche Beziehung zwischen einem Sprecher und einem Hörer aufrechterhalten wird. In einfachen Punkt-zu-Punkt-Anwendungen können zwei Endpunkte durch zwei Standard-Mechanismen synchronisiert werden: adaptive Taktung oder synchrone Restzeit-Stempelung (SRTS). Diese Mechanismen gleichen die Taktrate an einem Ende der Leitung auf der Grundlage der Taktrate des anderen Endes ab. Der adaptive Takt stellt die Taktrate durch Überwachen der Tiefe der SAR-Empfangspuffer ein. Hierbei wird die Taktrate des „Slave"-Endes eingestellt, um eine passende Puffertiefe aufrecht zu erhalten. Andererseits überwacht die SRTS die Rate des Leitungstaktes an dem „Master"-Ende der Leitung, unter Bezugnahme auf einen Norm-Takt. Die Differenz zwischen den zwei Takten wird dann codiert und als Teil des Datenstromes übertragen. An dem Slave-Ende wird dieses „Differenz"-Signal zurückgewonnen und zum Abgleich des Slave-Taktes durch Bezugnahme auf das Differenzsignal und den Standard-Takt verwendet.
Auf diese Weise überträgt die ATM-Norm zum Transportieren und Zeitstempeln von Bitströmen explizit die Frequenz eines Datensignals. Hierbei wird jedoch angenommen, dass die Bezugsfrequenz am fernen Ende exakt mit der Bezugsfrequenz am Kopfende übereinstimmt. Dies ist im Allgemeinen nicht der Fall. Weil Signale häufig asynchrone Grenzen überqueren, können vorübergehende Ausfälle der exakten Netzwerk-Synchronisationen auftreten. Dieses Verfahren leidet an übermäßigen Wander oder Ausfällen in diesen Fällen.
Es besteht daher immer noch ein Bedarf an einem universell anwendbaren, einen niedrigen Jitter aufweisenden Verfahren zur Synchronisation und Desynchronisation asynchroner Signale zum Transport auf einem synchronen Netzwerk.
Kurze Zusammenfassung der Erfindung
Die vorliegende Erfindung ist auf die Schaffung einer Synchronisiereinrichtung und einer Desynchronisiereinrichtung, ein System und ein Verfahren gerichtet, die bzw. das die vorstehenden Probleme beseitigt.
Gemäß einem Gesichtspunkt der Erfindung wird ein Synchronisierelement und ein Verfahren der Synchronisation in einem System zum Transport eines Datensignals mit einer Bitrate f₁ in einem Datenstrom mit einer Bitrate f₂ geschaffen, bei dem das Verhältnis von f₁ und f₂ veränderlich ist. Das Synchronisierelement bestimmt die Bitrate f₁ eines ankommenden Datensignals und die Bitrate f₂ des Stromes, an den die ankommenden Daten hinsichtlich der Rate angepasst werden sollen. Eine Beziehung wird dann zwischen den zwei Bitraten f₁ und f₂ bestimmt. Die Beziehung wird als ein Wert der signifikanten Auflösung ausgedrückt, der mit dem Datensignal übertragen werden kann.
In einer Ausführungsform beruht die Beziehung auf der Phase des Datensignals und des Datenstroms und wird in Form eines digitalen Mehr-Bit-Wertes ausgedrückt. Der Mehr-Bit-Wert kann weiterhin einen mittleren Bruchteil eines Daten-Taktes, der keine Lücken aufweist, und den mittleren Bruchteil eines Lese-Taktes darstellen, der keine Lücken aufweist.
Die Beziehung zwischen f₁ und f₂ kann innerhalb einer Schaltung bestimmt werden, die analog zu einer digitalen phasenstarren Schleife ist. Ein einzelner Phasenvergleicher kann zur Bestimmung der Phase des ankommenden Datensignals mit einer feinen Auflösung über ein bestimmtes Zeitintervall vorgesehen sein.
Der auf diese Weise für einen internen Teil eines Datensignal bestimmte Mehr-Bit-Werte kann mit einem entsprechenden Block von Daten übertragen werden, der in einen synchronen Datenstrom umgesetzt wird. Der Mehr-Bit-Wert kann weiterhin mit einer Stopf-Anzeige zur Verwendung in der Umsetzungsfunktion kombiniert werden. Bei einer anderen Ausführungsform ist die Bestimmung der Beziehung von dem Grad der Füllung des Datenspeichers entkoppelt, unter Einschluss eines Datenspeichers, bei dem der Datenausgang Lücken aufweist, um auf diese Weise ein Wort-Stopfen zu erzeugen.
In einem anderen Gesichtspunkt wird außerdem ein Desynchronisierungselement und ein Verfahren zur Desynchronisation zur Rekonstruktion eines Datensignals mit einer Bitrate f₁ aus einem Datenstrom mit einer Bitrate f₂ geschaffen, wobei das Datensignal in dem Datenstrom transportiert wurde und das Verhältnis von f₁ und f₂ variabel ist. Das Desynchronisierelement hat eine Phasenübertragungs-Funktion, die eine erheblich große Bandbreite aufweist. In einer Ausführungsform hat das Desynchronisierelement einen spannungsgesteuerten Oszillator und eine Phasen-Regelschleife. Der VCO unterdrückt Phasenrauschen aus der Phasen-Regelschleife, und die Phasen-Regelschleife mildert beträchtlich den Jitter. Die PLL kann eine Schleifen-Bandbreite von mehr als 1 kHz oder 100 kHz bei manchen Ausführungsformen haben.
Die Phasenfehler-Bestimmung und Korrektur erfolgt in der Desynchronisiereinrichtung. Bei einer Ausführungsform existiert der Datenspeicher parallel getrennt von der Phasenfehler-Bestimmungs- und Korrekturfunktion. Der Ausgang von dem Datenspeicher weist Lücken auf, um ein Wort-Stopfen zu erzeugen. Mehr-Bit-Werte, die vorher mit einem entsprechenden Block von Daten übertragen wurden, können zur Ableitung der Bitrate f₁ verwendet werden.
In vorteilhafter Weise wird ein transparentes und universelles Verfahren zur Ratenanpassung asynchroner Signale in synchrone Signale geschaffen, die Wartezeit-Jitter zu einem Minimum macht.
Kurze Beschreibung der Zeichnungen
Andere Gesichtspunkte und Merkmale der vorliegenden Erfindung werden für den Fachmann bei Betrachtung der folgenden Beschreibung von speziellen Ausführungsformen der Erfindung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in denen:
1 ein Kommunikations-Netzwerk zeigt;
2 eine transparente Synchronisiereinrichtung gemäß einer Ausführungsform der Erfindung zeigt;
3 eine Synchronisierschaltung nach 2 zeigt;
4 eine digitale Synchronisier-PLL nach 3 zeigt;
5a eine grafische Darstellung zeigt, die die tatsächliche Phase eines Datensignals über die Zeit darstellt, überlagert mit Phasen-Schätzwerten des Datensignal, gemäß einer Ausführungsform der Erfindung;
5b die grafische Darstellung nach 5a zeigt, bei der Phasen-Schätzwerte bei festen Taktintervallen synchron zu einem örtlichen Takt gewonnen werden;
5c einen Phasen-Schätzwert über ein Abtastintervall im Einzelnen zeigt;
6 eine transparente Desynchronisiereinrichtung gemäß einer Ausführungsform der Erfindung zeigt;
7 eine Desynchronisierschaltung nach 6 zeigt;
8 eine Desynchronisiereinrichtungs-PLL nach 7 zeigt.
Gleiche Bezugsziffern bezeichnen gleiche Merkmale in den Zeichnungen, um ein Verständnis der Erfindung zu erleichtern.
Ausführliche Beschreibung der Erfindung
Diese Erfindung bezieht sich auf transparente Ports, die Daten-Endgeräte sind, die (im Fall von Synchronisiereinrichtungen) Daten mit willkürlichen Raten in oder von synchronen Rahmen, wie z.B. SONET- oder SDH-Rahmen umsetzen oder diese rückumsetzen (im Fall von Desynchronisiereinrichtungen).
Als Hintergrund und wie in 1 zusammengefasst, wird eine Vielzahl von Diensten transparent über ein synchrones Netzwerk, wie z.B. SONET transportiert. Ein kontinuierliches Format aufweisend digitale Datensignale werden von örtlichen Benutzern 2, wie z.B. Endgeräten oder Zugangs-Netzwerken erzeugt und durch einen örtlichen Bezugs-Takt 4 angesteuert (zeitgesteuert). Jedes Signal hat eine Bitrate f_n, die ein Maß der Rate der digitalen Übergänge in den Signalen ist, und es hat ein bestimmtes ihm zugeordnetes Format. Als solche können sich Bitraten von einem Datensignal zu einem anderen Datensignal ändern.
Die digitalen Signale werden zu einer Vielzahl von Endgeräten 6 in einem synchronen Netzwerk übertragen, dessen Endgeräte jeweils mit ein oder mehreren Synchronisier- und/oder Desynchronisiereinrichtungen (nicht gezeigt) versehen sind. Die Endgeräte 6 können digitale Rückwandebenen-Kreuzverbindungen oder digitale Vermittlungen und dergleichen sein, und sie sind Verbindungspunkte, an denen Datensignale empfangen und erneut ausgesandt werden.
An mit Synchronisiereinrichtungen versehenen Endgeräten 6 werden Datenbits von einer Anzahl von Signalen von einem Empfänger empfangen und zurückgewonnen, durch eine Anzahl von Synchronisiereinrichtungen in Umschläge eines synchronen Signals, wie z.B. STS-1, umgesetzt, in einem Multiplexer mit anderen synchronen Signalen in ein eine hohe Rate aufweisendes Signal multiplexiert und von einem Sender über ein synchrones optisches Netzwerk 8 an eine passende Stelle ausgesandt.
Die Größe des Rahmens wird in Software ausgewählt, damit eine befriedigende Bandbreitennutzung für gewünschte Zwecke erreicht wird. In ähnlicher Weise werden die Signale höherer Ebene, in die die Transportsignale niedrigerer Ebene multiplexiert und gegebenenfalls verkettet werden, beispielsweise STS-3nc, für gewünschten Zwecke ausgewählt, unter Einschluss eines eine hohe Geschwindigkeit und eine hohe Bandbreite aufweisenden Transports.
An mit Desynchronisiereinrichtungen versehenen Endgeräten 6 gewinnen optische Empfänger Datensignale von dem synchronen Hochgeschwindigkeits-Datenstrom zurück, wobei der Demultiplexer die eine niedrigere Datenrate aufweisenden Signale heraustrennt und die Datensignale an verschiedene Desynchronisiereinrichtungen liefert, die Bits in die jeweiligen Formate neu anordnen, die jedem Datensignal zugeordnet sind. Die zurückgewonnenen Datensignale werden dann durch Sender an ein zugehöriges Netzwerk oder einen zugehörigen Endbenutzer an dem fernen Ende ausgesandt.
In dem synchronen System ist die mittlere Frequenz aller Takte in dem System gleich oder nahezu gleich, obwohl es einen Grad von Phasendifferenzen zwischen Übergängen des Signals innerhalb bestimmter Grenzen geben kann. Jeder Takt kann auf eine stabile primäre Bezugsfrequenz nachgeführt werden. In einem SONET-Netzwerk trägt ein STS-1-Signal eine Rate von 51,84 Mb/s, ein STS-3-Signal trägt eine Rate von 155,520 Mb/s, während ein STS-192 eine Rate von 9953,280 Mb/s trägt. Die Synchronität ermöglicht das Stapeln mehrfacher synchroner Signale ohne Bit-Stopfen.
Ein Endgerät 6 hat einen internen Takt, der von einer integrierten Aufbau-Zeitsteuersignal-Versorgung (BITS) abgeleitet und mit dieser synchronisiert ist, wobei der Takt auf einen primären Bezugstakt (PRC) nachführbar ist und entsprechend auf eine synchrone Rate bezogen ist. Das Endgerät ergibt eine Steuerung auf ihrem abgehenden OC-N-Signal. Die internen Takte anderer Knoten werden durch das ankommende Signal zeitlich gesteuert.
Bezugstakte, die Datensignale von Benutzern ansteuern, sind im Allgemeinen asynchron zu den Bezugstakten des synchronen Netzwerkes. Tatsächlich können im Allgemeinen in Mehr-Punkt-Diensten Signale eine Anzahl von asynchronen Grenzen von einem Netzwerk zu einem anderen durchqueren, bevor sie das ferne Ende erreichen. Es kann erforderlich sein, dass diese Signale in geeigneter Weise synchronisiert werden, damit sie in das synchrone Netzwerk transportiert werden können.
In 2 ist ein einzelnes Datensignal und eine einzelne Synchronisiereinrichtung 10 in der SONET-Norm gezeigt, um ein Verständnis der Erfindung zu erleichtern. Das Signal 5 ist ein optischer Träger, der von einem Benutzer stammt, mit einem kontinuierlichen Datenstrom moduliert ist und ein digitales optisches Datensignal 5 umfasst, beispielsweise ein 10 Gigabit-OC-192-Signal 5. Dieses Signal 5 stammt von einem Benutzer und wird durch einen örtlichen Bezugstakt mit einer willkürlichen Rate angesteuert. Das Signal 5 wird von einem optischen Signal in ein elektrisches Signal in einem (nicht gezeigten) optoelektrischen Wandler umgewandelt und wird in einer transparenten Synchronisiereinrichtung über eine optische Eingangs-Lichtleitfaser in einer Datenrückgewinnungseinheit 12 empfangen.
Die Datenrückgewinnungseinheit 12 gewinnt Datenbits von dem Signal 5 zurück und schließt einen Empfänger 14 und eine bewegliche Taktrückgewinnungsschaltung 16 ein. Der Empfänger 14 schließt eine (nicht gezeigte) Datenrückgewinnungsschaltung ein. Die bewegliche Taktrückgewinnungsschaltung 16 ist eine Phasen-Regelschleife (PLL), und sie ist in der Lage, eine Taktrückgewinnung über einen breiten kontinuierlichen Bereich von Bitraten auszuführen. Die bewegliche Taktrückgewinnungsschaltung 16 bestimmt die mittlere Bitankunftsrate der Daten aus dem Signal 5 und leitet damit einen Daten-Takt 18 aus dem Signal 5 ab. Der Daten-Takt 18 ist ein einfacher Takt, gibt die Bitrate des Signals 5 wieder und weist keine Lücken auf. Ein Beispiel einer derartigen Taktrückgewinnungsschaltung ist in der US-Patentanmeldung 09/218053 vom 22. Dezember 1998 mit dem Titel „Apparatus and Method for Versatile Digital Communication" von Habel et al. beschrieben, die auf die Firma Nortel Network Corporation übertragen wurde.
Der Daten-Takt 18 und die Datenbits 20a (oder die „Daten") stammen von dem gleichen Bitintervall und werden von der Datenrückgewinnungseinheit abgegeben. Die Daten 20a können in mehrfache parallele Kanäle für die Signalverarbeitung bei niedrigeren Raten demultiplexiert werden. In 2 werden die Daten 20a in mehreren Stufen demultiplexiert, zunächst um einen Faktor von 8 und dann um einen Faktor von 12, um 96 parallele Kanäle von Daten 20b zu schaffen. Das Bitintervall in dem Daten-Takt 18 wird entsprechend in mehrfachen Stufen vergrößert.
Sowohl der Daten-Takt 18 als auch die Daten 20b werden einer Synchronisierschaltung zugeführt. In 2 ist die Synchronisierschaltung 22 eine frei programmierbare logische Schaltungsanordnung, in der die Datenbits 20b in ein Format umgesetzt werden, das für eine synchrone Norm geeignet ist, beispielsweise SONET SPE-Rahmen eines STS-1-Signals. Die Umsetzungsfunktion wird unter Verwendung eines internen örtlichen SONET-Taktes 24 mit einer Bitrate f₂ synchronisiert, was ein einfacher Takt synchron zu der SONET-Norm ist.
In einer Ausführungsform werden die Datenbits 20a in SONET-Rahmen umgesetzt und werden mit gleichmäßig eingefügten festen Stopf-Bits und adaptiven Stopf-Bits in einer Umsetzungseinheit 26 entsprechend einem Umsetzungsalgorithmus umgesetzt. Der Rahmen hat zwei Bereiche: Transport-Zusatzdaten (TOH) und der synchrone Nutzdaten-Umschlag (SPE). Die TOH bestehen aus Abschnitts-Zusatzdaten (SOH) und Leitungs-Zusatzdaten (LOH). Der SPE ist weiterhin in zwei Teile unterteilt: die STS-Pfad-Zusatzdaten (POH) und die Nutzdaten. Datenbits 20b werden in den Nutzdaten übertragen. Die Zusatzdaten-Information erleichtert das Multiplexieren und hat OAM&P-Fähigkeiten.
Die Umsetzungseinheit 26 unterteilt den Rahmen in gleichförmig bemessene Blöcke. Beispielsweise kann ein STS-192 SPE 1138 derartige Blöcke aufnehmen. Die Umsetzungseinheit 26 bestimmt weiterhin die Anzahl von festen Stopf-Bits für jeden Block. Jeder Block schließt Datenbits, feste Stopf-Bits und adaptive Stopf-Bits ein. Als Beispiel kann jeder Block ein Datenfeld mit 1023 Datenbits, ein Steuerfeld mit 16 Bits und ein Reservefeld mit 17 Bits für andere Anwendungen umfassen. Die Anzahl von adaptiven Stopf-Bits, die in einen Block eingefügt werden sollen, wird auf der Grundlage einer weiter unten erläuterten Stopf-Anzeige β bestimmt.
Auf der Grundlage von β definiert die Umsetzungseinheit 26 eine gültige Stelle, die die Stelle für ein Datenbit ist, eine ungültige Stelle, die eine Stelle für ein Stopf-Bit für den nächsten Block ist, auf der Grundlage der Phaseninformation, die gesammelt wird, wenn die Datenbits des derzeitigen Blockes umgesetzt werden. Zusätzlich verteilt die Umsetzungseinheit 26 auch gleichförmig die Zusatzdatenbits zum Zeitpunkt der tatsächlichen Umsetzung, richtet sie jedoch in passenden Zeitschlitzen, die entsprechend der SONET-Norm vorgesehen sind, nach der Umsetzung neu aus, so dass der Rahmen von SONET-Ausrüstungen erkannt wird. Ein Beispiel der Umsetzungsfunktion ist in der anhängigen europäischen Patentanmeldung EP1067722 , veröffentlicht am 10. Januar 2001, mit dem Titel „Mapping Arbitrary Signals Into SONET" von Roberts et al. beschrieben.
Anstelle von Stopf-Bits können Stopf-Worte verwendet werden, beispielsweise mit einer n·8-Bit-Wortgröße, um eine Umsetzung mit hohen Raten in CMOS zu ermöglichen.
Die in die SONET-Rahmen eines SONET-Signals umgesetzten Daten weisen die synchrone Rate f₂ auf und werden in ein oder mehreren Stufen mit anderen SONET-Signalen zu Datenströmen mit höherer Rate multiplexiert, die dann in eine geeignete Bandbreiten-Verwaltung 28 eingegeben und von elektrische in optische Signale umgewandelt werden, um in ein SONET-Netzwerk gelenkt zu werden.
In 3 ist die Synchronisierschaltung 22 mit weiteren Einzelheiten gezeigt. Die Synchronisierschaltung 22 ist eine digitale Schaltung, beispielsweise eine frei programmierbare Logikanordnung (FPGA), eine programmierbare ASIC oder dergleichen, und schließt eine Rahmenbildungs- und Lückeneinheit 30 und eine Puffereinheit 32 und eine Umsetzungseinheit 26 ein.
Die Datenbits 20b und der Daten-Takt 18 werden in die Synchronisier-FPGA geleitet. In dem Beispiel nach 3 ist die Rate f₁ des Daten-Taktes 100 Mb/s, und die Datenbits haben eine Bandbreite von 96 Kanälen. Zur Verarbeitung mit niedrigeren Raten werden die Datenbits 20c weiter in 192 parallele Kanäle demultiplexiert, und das Bitintervall des Daten-Taktes wird entsprechend auf 50 Mb/s vergrößert. Der Daten-Takt 18 des passenden Bitintervalls und die Datenbits 20c werden in die Rahmenbildungs- und Lückeneinheit 30 eingegeben.
Die Rahmenbildungs- und Lückeneinheit 30 ergibt Rahmenbildungs-, Fehlerprüf- und Zählungs-, Codewandlungs-, Paritätskorrektur- und andere Betriebsleistungs-Überwachungsfunktionen. Es werden zusätzliche Funktionen von der Rahmenbildungs- und Lückeneinheit ausgeführt, doch hängen diese von der speziellen Art des Dienstes ab.
Die Rahmenbildungs- und Lückeneinheit 30 kann weiterhin mit einem Unterkanal-Steuersystem (TCS) (nicht gezeigt) versehen sein, das ein Mikroprozessor ist, der Taktraten-Information auf der Leitung von der Empfangseinheit 12 empfängt, die Datenrate überprüft, die Logikkonfiguration der Lückeneinheit auswählt, die für diese Datenrate geeignet ist, und die Lückeneinheit entsprechend konfiguriert. Das TCS enthält Schaltungen, die für die Klienten-Daten- und Taktrate spezifisch sind.
Die Rahmenbildungs- und Lückeneinheit kann weiterhin eine minimale Funktionalität haben und lediglich den Takt weiterleiten oder den Takt teilen.
Innerhalb der Rahmenbildungs- und Lückeneinheit 30 wird ein Mehr-Bit-Frequenz-Wert oder ein „Mehr-Bit-Wert" in Verbindung mit dem Daten-Takt 18 bestimmt. Unter Verwendung einer (nicht gezeigten) Mehrbit-Taktschaltung werden Mehr-Bit-Werte für jeden Zyklus des Daten-Taktes 18 erzeugt, wodurch ein Daten-Mehr-Bit-Takt 34 von Mehr-Bit-Werten mit der Rate f₁ in Zuordnung zu dem Daten-Takt 18 erzeugt wird. Der Mehr-Bit-Wert beruht auf der Wortgröße des Daten-Taktes 18 nämlich 2ⁿ, worin n die Bitgröße des Daten-Taktes ist. Beispielsweise hat ein 16-Bit-Daten-Takt einen konstanten Mehr-Bit-Takt-Wort-Wert von 2¹⁶ oder 65536. Dieser Wert stellt weiterhin den maximalen Mehr-Bit-Wert für einen 16-Bit-Takt dar. In ähnlicher Weise würde der maximale Mehr-Bit-Wert für einen 32-Bit-Takt gleich 2³² oder 4294967295 sein.
Die Rahmenbildungs- und Lückeneinheit 30 kann weiterhin die Entfernung oder die „Bildung von Lücken" von Zusatzdaten-Bits ergeben, die nicht in einen SPE-Rahmen umgesetzt werden sollen, beispielsweise SONET-Leitungs- und Abschnitts-Zusatzdaten-Bits, wodurch die Umsetzungs-Effizienz vergrößert wird. Wenn Zusatzdaten entfernt werden, so wird bei dieser Ausführungsform der Mehr-Bit-Wert auf der Grundlage der Anzahl der entfernten Bits geändert. Beispielsweise werden SONET-Leitungs- und Abschnitts-Zusatzdaten entfernt (gelückt), was die Entfernung von 3 von 90 Bits (3/90 Bits) darstellt. Dies stellt andererseits die Beibehaltung von 87 von 90 Bits (87/90 Bits) dar. Dieser Bruchteil wird dann auf den 2ⁿ-Wert, in diesem Beispiel 2¹⁶ oder 65536, angewandt, um einen Wert von 63351,466667 zu erzeugen. Dieser Wert wird auf die nächstgelegene ganze Zahl gerundet, um einen Mehr-Bit-Wert von 63351 für den speziellen Zyklus des Daten-Taktes 18 zu erzeugen. Ein Fehlerwert wird dann als die Differenz zwischen dem Bruchzahl-Mehr-Bit-Wert und dem ganzzahligen Wert berechnet (in diesem Beispiel 0,466667). Dieser Fehlerwert wird für die Berechnung des Mehr-Bit-Wertes für den nächsten Datentakt-Zyklus beibehalten. Er wird zu dem Bruchzahl-Mehr-Bit-Wert vor dem Abrunden auf die nächste ganze Zahl addiert, um den nächsten Mehr-Bit-Wert zu erzeugen (in diesem Beispiel 63351,466667 + 0,466667 = 63351,93332, was zu einem Mehr-Bit-Wert von 63352 für den nächsten Taktzyklus führt. Dies ist erforderlich, um sicherzustellen, dass sich keine Fehleransammlung aufgrund des Rundens ergibt.
Auf diese Weise stellen Mehr-Bit-Werte außerdem den Bruchteil der Lückenbildung in Ausdrücken des maximalen Mehr-Bit-Taktwertes und und des zugehörigen einfachen Daten-Taktes dar. Der Mehr-Bit-Taktwert ist ein momentaner Phasen-Schritt. Er überträgt die Frequenz nicht nur durch seinen zugehörigen einfachen Daten-Takt. Er überträgt die Frequenz durch Anzeigen von Lückenbildungs-Information bezüglich seines zugehörigen einfachen Taktes. Wenn beispielsweise der Mehr-Bit-Wert der dem vollen Skalenwert entsprechende Mehr-Bit-Wert ist, so zeigt dies an, dass es keine Lückenbildung gibt. In diesem Fall ist die Frequenz des Mehr-Bit-Taktes die Frequenz des zugehörigen einfachen Taktes. Wenn der Mehr-Bit-Wert irgendein Bruchteil des vollen Skalenwertes ist, so ist die durch den Mehr-Bit-Takt dargestellte Frequenz die Frequenz des einfachen Taktes skaliert mit dem gleichen Bruchteil.
Mehr-Bit-Werte werden in der Form von ganzen Zahlen übertragen und können bei jedem Zyklus oder weniger häufig übertragen werden, beispielsweise bei jedem vierten Zyklus oder bei jedem achten Zyklus, um mehr Verarbeitungszeit zu ermöglichen. Der Strom von übertragenen Mehr-Bit-Werten bildet einen Daten-Mehr-Bit-Takt 34.
Die Dezimalstellen-Komponente (das heißt der Bruchteil) des Wertes, nämlich: die 0,466667 in diesem Beispiel, wird beibehalten und für die Korrektur von Ungenauigkeiten aufgrund des Rundens verwendet. Periodisch wird ein bestimmter Mehr-Bit-Wert in dem Mehr-Bit-Takt 34 um eine ganze Zahl vergrößert oder verkleinert, in Abhängigkeit davon, ob es ein Aufrunden oder Abrunden zum Gewinnen der ganzen Zahl gab, um die Dezimalkomponenten zu kompensieren. Beispielsweise kann ein Mehr-Bit-Takt 34 den folgenden Strom von Mehr-Bit-Werten in einem bestimmten Zeitintervall übertragen:
63351 63352 63351 63351 63351 63352 63351 63351 63351 63352
Die Datenbits 20c von der Rahmenbildungs- und Lückeneinheit 30 werden in die Puffereinheit 32, beispielsweise einen elastischen FIFO-Speicher in Verbindung mit einem Schreib-Takt 18b geschrieben, der dazu verwendet wird, die Eingabe der Daten in einen Puffer taktgesteuert auszuführen. Der Schreib-Takt wird von dem Daten-Takt 18 des asynchronen Signals abgeleitet.
Wenn nicht alle Daten in den FIFO 32 geschrieben werden, wird der Schreib-Takt 18w in passender Weise mit Lücken versehen (das heißt Daten an der passenden Byte-Position werden nicht in den elastischen Speicher geschrieben.
Daten werden aus dem FIFO 32 in die Umsetzungseinheit 26 unter der Steuerung eines Umsetzungs-Taktes 24m entnommen oder gelesen (bei 20d), der ein Lese-Takt ist, der durch den SONET-Takt 24 gesteuert wird. Der SONET-Takt 24 wird an passenden Zeitpunkten mit Lücken versehen, wie dies durch den Umsetzungsalgorithmus in der Umsetzungseinheit bestimmt ist. Auf diese Weise werden die Datenbits 20d mit der Umsetzungsfrequenz synchronisiert. Der Umsetzungs-Takt 24m ist weiterhin so bezogen, dass er den FIFO-Füllzustand auf ungefähr der Hälfte hält, so dass eine Puffer-Entleerung oder ein Puffer-Überlauf vermieden wird, was zu einem Datenverlust führen würde.
In der Umsetzungseinheit 26 werden die Datenbits 20d aus dem FIFO 32 ausgelesen und in den jeweiligen SONET-SPE-Rahmen in Blöcken mit gleichförmig eingefügten festen Stopfbits und adaptiven Stopfbits in der vorstehend beschriebenen Weise unter der Steuerung des Umsetzungs-Taktes 24m umgesetzt, der von dem SONET-Takt 24 abgeleitet ist. Es können große Blöcke aus Gründen der Bitraten-Effizienz verwendet werden. Weiterhin können Stopf-Worte so ausgewählt werden, dass sie eine Größe haben, die linear mit n in einem STS-3nC-Rahmen skaliert ist.
Ein Block-Takt 24c, der ebenfalls von dem SONET-Takt 24 abgeleitet wird, wird in geeigneter Weise mit Lücken versehen, um Raum für die TOH-Bits, POH-Bits und feste Stopfbits der SONET-Zusatzdaten beizubehalten. Der Block-Takt 24b taktet Datenbits, feste Bits und adaptive Stopfbits aus der Umsetzungseinheit 26 heraus. Der Umsetzungs-Takt 24m hat die gleiche Rate wie der Block-Takt 24b, ist jedoch weiter unter der Steuerung von β mit Lücken versehen.
Der Wert β stellt die Anzahl der Datenworte (das heißt gültiger Daten) dar, die in einem festen Block verwendet werden. Diese Datenworte werden gleichförmig über den Block verteilt. β ist analog zu einer traditionellen Stopfbit-Anzeige. β ist ein Wert zwischen 0 und der maximalen Wortgröße des Blockes. Die verbleibenden verfügbaren Wort in einem Block sind Stopf-Worte. β wird zu einem Block hinzugefügt und zur Umsetzung des nächsten Blockes verwendet. Die Art und Weise, wie β erzeugt wird, wird weiter unten ausführlicher angegeben.
Die Umsetzungseinheit 26 erzeugt weiterhin einen SONET-Mehr-Bit-Takt 36 auf der Grundlage von Mehr-Bit-Werten pro Zyklus des SONET-Taktes 24. Die Mehr-Bit-Werte stellen die Bitrate des SONET-Taktes 24 dar. Die Bitrate des SONET-Mehr-Bit-Taktes ist f₂, auf der Grundlage der SONET-Taktrate 24. Wie bei den Daten-Mehr-Bit-Werten stellen die SONET-Mehr-Bit-Werte den Bruchteil des SONET-Taktes dar, der zum Auslesen von Datenbits (das heißt ohne Lücken) verwendet wird, zu einem maximalen Mehr-Bit-Takt dar. Für einen 16-Bit-Takt ist wiederum der maximale Mehr-Bit-Wert gleich 65536.
Eine Regelschleife 38 erzeugt den β-Wert, der pro Block eingefügt und von der Umsetzungseinheit 26 bei dem Abgleich und der Umsetzung der asynchronen Datensignale in passende SONET-Rahmen verwendet wird. Die Regelschleifeneinheit 38 erzeugt weiterhin einen Frequenzwert F, der die Beziehung zwischen der Bitrate f₁ der asynchronen Datensignale und der Bitrate eines SONET-Signals f₂ darstellt, ausgedrückt als ein Bruchteil eines Mehr-Bit-Wortes für eine hohe Auflösung.
Im Einzelnen ist bei dieser Ausführungsform die Regelschleifeneinheit analog zu einer Phasen-Regelschleife (PLL), wie dies weiter unten beschrieben wird, und sie wird als eine digitale PLL 38 bezeichnet. Die digitale PLL 38 berechnet F, was die Frequenz der asynchronen Signale mit der Rate f₁ in einem bestimmten Abtastintervall darstellt, in diesem Fall dem Phasenabtast-Intervall, das ein bestimmtes Vielfaches der SONET-Taktrate f₂ ist und ein Bruchteil, der die Daten-Taktrate gegenüber der SONET-Taktrate f₂ darstellt, ausgedrückt als ein Mehr-Bit-Wort. Dies heißt mit anderen Worten, dass sie F als die relative Blockfrequenz berechnet, die ein nicht ganzzahliger Wert F ist und die exakte Frequenz (mit einer willkürlichen Genauigkeit) der Datensignale in Einheiten von Worten pro Block gegenüber dem keine Lücken aufweisenden SONET-Takt 24 an der Synchronisiereinrichtung darstellt. F ist eine eine höhere Auflösung aufweisende Anzeige der Bruchzahl-Frequenzinformation anstelle einer traditionellen Stopfanzeige im Inneren einer Schaltung.
Der Wert β ist ein ganzzahliger Ausgang, der von dem Wert (F + dem letzten Rest-Bruchteil) trunkiert ist. Der Bruchzahl-Teil des Vorstehenden wird zu dem nächsten Rest-Bruchteil.
Werte für F und β werden mit jedem Block von Worten übertragen. Weil die Synchronisiereinrichtung und die Desynchronisiereinrichtung synchron sind und Ports von Netzwerk-Elementen in einem synchronen Netzwerk sind, kann die Bitrate f₁ des Daten-Taktes 18 dann am fernen Ende an der Desynchronisiereinrichtung auf der Grundlage der F-Wert zurückgewonnen werden, die mit jedem Block übertragen werden, wie dies weiter unten ausführlich erläutert wird. Traditionell wurde diese Frequenz an der Desynchronisiereinrichtung rekonstruiert.
Unter Bezugnahme auf 4 wird die digitale PLL 38 mit weiteren Einzelheiten beschrieben. Der 16-Bit-Daten-Mehr-Bit-Takt 34 von der Rahmenbildungs- und Lückeneinheit 30 wird in einen Frequenz-/Phasenwandler als Eingangssignal eingegeben, wie z.B. in eine digitale Summier-Teilschaltung 40, die kontinuierlich die empfangenen Mehr-Bit-Werte mit einer 32-Bit-Genauigkeit aufaddiert. Die Summe wird periodisch abgetastet. Beispielsweise kann der digitale Summierer 40 Mehr-Bit-Werte summieren und alle 10 oder 100 Zyklen abgetastet werden, wie dies ausgewählt wird. Der summierte Ausgang ergibt eine Phaseninformation. Der Ausgang wird als Eingang einem Phasenvergleicher 42, wie z.B. einem digitalen Subtrahierer zugeführt.
Der SONET-Mehr-Bit-Takt 36 wird in der Umsetzungseinheit 26 erzeugt und wird unter Verwendung des F-Wertes von vorher übertragenen Blöcken gebildet, um den SONET-Takt 24 (zusammen mit seinem zugehörigen einfachen Takt) mit Lücken zu versehen. Wie dies weiter oben angegeben wurde, wurden die Transport-Zusatzdaten, Pfad-Zusatzdaten und Block-Zusatzdaten bereits mit Lücken versehen. Vorzugsweise wird der gesamte nicht für Daten verfügbare Zusatzteil durch Lücken ersetzt.
Der SONET-Mehr-Bit-Taktwert wird weiterhin durch das Ausmaß der mittleren Anzahl der übertragenen Lücken (das heißt Lücken bezüglich der verfügbaren Datenworte, die nicht für ankommende Daten (das heißt Stopfbytes) verwendet werden, werden entfernt) in einer f-Lückenbildungs-Teilschaltung 44 reduziert. Die f-Lückenbildungseinheit 44 ist analog zu einem spannungsgesteuerten Oszillator dahingehend, dass der f-Wert eine Frequenz ist, die durch die Lückenbildungsfunktion bedingt ist, was analog zu einer Spannungssteuerung der Frequenz eines VCO ist. Unter Berücksichtigung des Anteils der Datenbits, die aufgrund der Zusatzdaten in einem vorgegebenen Taktzyklus nicht verfügbar sind, werden die verbleibenden verfügbaren Datenbits durch den proportionalen Anteil von Bytes reduziert, die für Daten verwendet werden. Der resultierende proportionale Anteil wird auf die entsprechenden SONET-Mehr-Bit-Werte angewandt.
Als Beispiel sind in einem vorgegebenen Block 10% der Bytes in einem Block nicht für Daten oder Stopfbits verfügbar, weil sie Zusatzdaten sind. Damit bleiben 90% der Bytes verfügbar. Von diesen 90% wird die Hälfte der Bytes für Daten verwendet. Daher sind 90% × 50% = 45% des Blockes Nicht-Daten, und sie werden entsprechend mit Stopf-Bytes gestopft. Der Anteil von 45% wird auf den entsprechenden Mehr-Bit-Wert angewandt, um einen Mehr-Bit-Wert zu erzeugen, der die f-Lückenbildung und Zusatzdaten-Lückenbildung wiedergibt, beispielsweise 45% × 65536 = 29491,2. Der Bruchteil von f akkumuliert sich aufgrund der PLL-Wirkung der Synchronisiereinrichtung nicht, die irgendwelche Fehler aufgrund des Bruchteils von f kompensiert. Daher ist es nicht erforderlich, die 0,2 durch die Rückführungsschleife zu leiten.
Die Mehr-Bit-Werte von dem SONET-Mehr-Bit-Takt 36, wie sie durch den proportionalen Anteil unter Berechnung nach der f-Lückenbildungseinheit 44 reduziert sind, werden kontinuierlich in einem Frequenz-/Phasenwandler 46, wie z.B. einem digitalen Summierer, summiert und integriert, um die Phaseninformation zu gewinnen.
Der digitale Subtrahierer empfängt die zugeführte Phaseninformation von dem Daten-Mehr-Bit-Takt 34b und von dem SONET-Mehr-Bit-Takt 36p und setzt die Phasen zueinander in Beziehung. Die SONET-Mehr-Bit-Phasenwerte werden von den Daten-Mehr-Bit-Werten subtrahiert, wobei der Wert der Differenz ein Fehlersignal ε ist. Bei der Bestimmung der Phasendifferenz (das heißt der Phasen-Unsymmetrie) zwischen dem Daten-Mehr-Bit-Takt 34p und dem SONET-Mehr-Bit-Takt 34 arbeitet die digitale Subtrahiereinrichtung als ein Phasenvergleicher während traditionell der Füllzustand des FIFO in dieser Beziehung arbeitete.
Ein konstanter Offset-Bezugswert R von dem FIFO 32 wird weiterhin als Eingangssignal der digitalen Subtrahiereinrichtung 42 zugeführt, um von den Daten-Mehr-Bit-Phasenwerten subtrahiert zu werden. Auf diese Weise kann der Füllzustand des Puffer zentriert gehalten werden.
Der Ausgang ε des Phasenvergleichers 42 wird in ein Tiefpassfilter (LPF) 48 eingeleitet, das einen laufenden Mittelwert der Fehlersignale führt und ausgibt. Es glättet irgendwelche schnellen Änderungen der Fehlersignale (Änderungen, die mit einer Frequenz oberhalb seiner Grenzfrequenz auftreten), um es der Regelschleife zu ermöglichen, auf einem richtigen und stabilen Wert zu konvergieren. Vorzugsweise ist das LPF 48 so ausgewählt, dass es eine vollständige Schleifenbandbreite von beispielsweise ungefähr 200 Hz aufrechterhält. Ein Ausgang F von dem LPF wird dann an die f-Lückenbildungseinheit 44 zur Verwendung bei der f-Lückenbildung von nachfolgenden SONET-Mehr-Bit-Werten zurückgeführt.
Die Kombination der f-Lückenbildungseinheit 44, des SONET-Mehr-Bit-Taktfrequenz-/Phasenwandlers 46, des Phasenvergleichens 42 und des LPF 48 wirkt insgesamt als eine PLL bezüglich des Daten-Mehr-Bit-Taktes 34.
Der Wert f wird zu den Block-Zusatzdaten für einen Block hinzuaddiert und mit dem nächsten Block übertragen. f wird mit jedem Block übertragen. f wird zu den Block-Zusatzdaten (das heißt dem Teil des Steuerfeldes) in der Umsetzungseinheit hinzuaddiert.
Beispielsweise sei ein 16-Bit-Takt und eine Blockgröße mit einem Maximum von 1024 Worten und ein f-Wert von 20000 angenommen, so dass β wie folgt berechnet werden kann:
wobei

β_n: = der ganzzahlige Teil von (F_n + ρ_n–1,) ist,
ρ_n: = der Bruchteil von (F_n + ρ_n–1,) ist,

β wird zu den Block-Zusatzdaten in dem nächsten Block in Form einer ganzen Zahl hinzugefügt. Der Bruchteil ρ wird für die nächste Berechnung von β zurückbehalten, der in die Zusatzdaten des nächsten Blockes einzufügen ist.
Vorzugsweise sind die Block-Zusatzdaten mit einer Vorwärtsfehler-Korrektur (FEC) codiert, um eine Einrichtung zu schaffen, die sicherstellt, dass die Block-Zusatzdaten, die den F- und β-Werten zugeordnet sind, mit einer hohen Zuverlässigkeit bei ihrem Empfang übertragen werden.
Obwohl die Werte für F und β in die Block-Zusatzdaten für jeden transportierten Block eingefügt werden, können alternativ die Werte in jeden Block in der Form von F-β und β eingefügt werden. Auf diese Weise wird ein Ausmaß der Datenkompression erzielt. Alternativ können Σ(F-β) und β übertragen werden. Dies ergibt ein Ausmaß der Datenkompression wie zuvor, und durch die Übertragung von ΣF anstelle von F vermeidet irgendein verfälschter Wert von ΣF irgendeinen Langzeit-Phasenfehler und ruft lediglich einen Phasenübergang hervor.
Eine zusätzliche, eine hohe Auflösung aufweisende Phasenkorrektur kann vorgesehen sein, um die Erzeugung von genauen F-Werten sicherzustellen, die von dem Phasenvergleicher 42 abgegeben werden.
Der Daten-Mehr-Bit-Takt 34 und der SONET-Mehr-Bit-Takt 36 werden jeweils von ihren entsprechenden einfachen Takten zeitgesteuert. Die entsprechenden einfachen Takte haben keine harmonische Beziehung zueinander und sind im Allgemeinen asynchron.
Der Zeitpunkt, zu dem ein Daten-Mehr-Bit-Takt 34 digital von dem digitalen Summierer 40 integriert wird, entspricht im Allgemeinen nicht dem Zeitsteuerzeitpunkt für den SONET-Takt 34. Die Zeitdifferenz, die zu einer nicht perfekten Abtastung führt, erzeugt einen Wartezeit-Jitter.
Im Einzelnen wird gemäß 4 die Phase des Daten-Mehr-Bit-Taktes 34p durch die Integration der Summe der Mehr-Bit-Werte bestimmt, die von dem digitalen Summierer 40 empfangen werden. Dies ist eine kontinuierliche Funktion, die zu dem einfachen Daten-Takt 18 synchron ist. Grafisch als eine Funktion der Zeit ergibt dies eine konstante lineare Beziehung zwischen der reellen Phase und der Zeit, wie dies z.B. in 5a dargestellt ist. Weil jedoch die Daten-Phaseninformation lediglich periodisch in festen Zeitintervallen aktualisiert wird (das heißt die Integration der summierten Daten-Mehr-Bit-Werte wird periodisch ausgeführt), beispielsweise einmal pro 100 Zyklen, ergibt die geschätzte Phase als Funktion der Zeit eine stufenweise Beziehung, wie dies ebenfalls in 5A gezeigt ist.
Gemäß 4 wird die Phasendetektion von dem digitalen Subtrahierer 42 unter Verwendung von Phaseninformation ausgeführt, die von den Daten-Mehr-Bit-Werten und den SONET-Mehr-Bit-Werten abgeleitet ist. Der SONET-Mehr-Bit-Takt 36 und der Phasenvergleicher 42 arbeiten synchron zu dem einfachen SONET- Takt 24, der allgemein asynchron zu dem einfachen Daten-Takt 18 ist. Als Ergebnis wird der Phasenvergleich der Takt-Phasen asynchron ausgeführt. Wie dies in 5b gezeigt ist, ergibt sich ein sich ändernder Betrag der Verzögerungszeit zwischen dem SONET-Takt-Abtastintervall und dem Intervall, in dem die Daten-Phaseninformation aktualisiert wird, was zu einer Unter-Abschätzung der Phase des Daten-Mehr-Bit-Taktes 34p führt. Diese Verzögerungszeitdifferenz stellt einen Wartezeit-Jitter dar. Weil sich die Verzögerungszeit für unterschiedliche Phasenabtastungen an dem Phasenvergleicher 42 ändert, kann sie nicht gemittelt oder gefiltert werden.
Der Jitter kann durch Gewinnen einer Echtzeit-Messung des Zeitablaufs zwischen der letzten Aktualisierung des SONET-Mehr-Bit-Taktes und der Zeit korrigiert werden, zu der die Phasendifferenz an dem Phasenvergleicher/digitalen Subtrahierer abgeschätzt wird. Gemäß 4 verwendet ein ausführlicher Phasendetektor 50 eine Echtzeit-Messung (ΔT) der Differenz in dem Abtastintervall zwischen dem Daten-Mehr-Bit-Takt 34 und dem SONET-Mehr-Bit-Takt 36 und berechnet hieraus eine Phasenfehler-Korrektur, wie dies weiter unten beschrieben wird. Die Echtzeit-Messfunktion (ΔT) kann durch eine ASIC-Teilschaltung, eine Kondensatorkette, externe Komponenten oder dergleichen ausgeführt werden und empfängt einen Frequenzeingang von dem Daten-Mehr-Bit-Takt 34 und von dem SONET-Mehr-Bit-Takt 36 und misst die abgelaufene Echtzeit. Der Zeitablauf wird mit einer ausreichenden Auflösung gemessen, beispielsweise einer Auflösung von 0,1 Nanosekunden.
Gemäß 5c ist der Phasensprung an dem Daten-Mehr-Bit-Taktintegrations-Zeitpunkt der Daten-Mehr-Bit-Taktwert F. Die Echtzeit-Messung ist der Zeitablauf x. Die detektierte Phasenfehler-Messung y kann durch Skalieren des Daten-Mehr-Bit-Taktwertes F wie folgt bestimmt werden:
x/Integrations-Intervall = y/F
oder alternativ, y = F·[x/Integrations-Intervall]
worin F der aktuelle Mehr-Bit-Takt-Wert ist und f der örtliche und nicht perfekte Schätzwert von F ist.
Sobald y (der Phasenfehler für ein Abtastintervall) bestimmt wurde, wird dieser Wert in den Phasendetektor/digitalen Summierer eingegeben und zu den integrierten Phasenwerten für das Abtastintervall hinzuaddiert, um einen aktuellen Daten-Phasenwert in der folgenden Weise abzuleiten: Aktuelle Daten-Phase = integrierte Phasenwerte + F·[x/Integrations-Intervall].
Auf diese Weise kann der Wartezeit-Jitter innerhalb der willkürlichen Auflösung der Phasendetektion und der Mehr-Bit-Takte beseitigt werden.
6 ist ein Blockschaltbild, das einen Überblick über eine transparente Desynchronisiereinrichtung 60 zeigt. Es ist eine einzelne Desynchronisiereinrichtung gezeigt, um ein Verständnis der Erfindung zu erleichtern. Eine optisch/elektrische Rückwandebenen-Schnittstelle 62 ist eine elektrische ASIC-Schnittstelle und Kreuzverbindung. Mit einer hohen Rate wird das SONET-Signal 64, das in geeigneter Weise multiplexierte Signale umfasst, von dem SONET-Netzwerk empfangen und von optischen auf elektrische Signale an der Rückwandebene umgewandelt. Eine Vielzahl von parallelen Datenpfaden 64a (beispielsweise 5) werden von der Rückwandebene ausgegeben und als Eingangssignale der transparenten Desynchronisiereinrichtung 60 zugeführt.
Das SONET-Signal 64a kann beispielsweise in 80 parallele Datenpfade demultiplexiert und in die Desynchronisierschaltung 68 eingegeben werden, in diesem Beispiel ebenfalls eine FPGA. Wie dies weiter unten erläutert wird, führt die Desynchronisiereinrichtung eine umgekehrte Umsetzungsfunktion bei dieser Ausführungsform aus, wobei die mit jedem Block gesandten F- und β-Werte dazu verwendet werden, die ursprünglichen Datenbits abzuleiten, die festen Stopfbits und die adaptiven Stopfbits zu absorbieren und den ursprünglichen Daten-Takt 18 zurückzugewinnen. Die SONET-Zusatzdaten und Stopfbits in der SPE werden entfernt. Die Desynchronisiereinrichtung wird mit einem Takt 66 synchronisiert, der taktsynchron zu dem SONET-Netzwerk ist.
Das in dem ursprünglichen Format und mit der Datenrate f₁ zurückgewonnene Datensignal 5 wird von einem Sender empfangen, von dem elektrischen auf das optische Format umgewandelt und zu dem zugehörigen Netzwerk oder örtlichen Benutzer in optischem Format ausgesandt.
Die von den Nutzdaten des SPE-Rahmens empfangenen Daten werden der Umsetzungseinrichtung dargeboten, und diese schließen Datenbits zusammen mit den festen und adaptiven Stopfbits ein.
In 7 ist die Desynchronisier-FPGA 68 mit weiteren Einzelheiten gezeigt. Das in 80 parallele Pfade multiplexierte SONET-Signal 64a und der örtliche SONET-Takt 66 werden als Eingangssignal einer Zeigerverarbeitungs-/Lückenbildungseinheit 70 zugeführt. Die Zeiger-Prozessor-/Lückenbildungseinheit 70 schließt eine Zeiger-Erzeugungsfunktion ein. Der Zeiger ist ein Offset-Wert, der auf ein Byte zeigt, an dem der SPE beginnt, wodurch Frequenz- und Phasenänderungen (unter Einschluss von Sendesignal-Wander und -Jitter) durch eine Phasenausrichtung ankommender Nutzdaten kompensiert werden. In dieser Einheit werden Lücken zu Zeiger-Ausrichtzwecken eingefügt oder entfernt.
Die Zeiger-Prozessor-/Lückenbildungseinheit 70 führt weiterhin eine Zusatzdaten-Lückenbildungs-Funktion aus, um das Schreiben von Abschnitts-Leitungs- und Block-Zusatzdaten in eine Puffereinheit 72 zu vermeiden, in diesem Fall ein elastischer FIFO-Speicher, während das Schreiben abgeleiteter Daten von der SPE-Nutzinformation in den Puffer ermöglicht wird. Der SONET-Takt 66 wird mit Lücken versehen, um einen (nicht gezeigten) Block-Takt zu bilden. Der Block-Takt hat Lücken, die gleichförmig über den Rahmen verteilt sind, um TOH-, POH- und Rest-Felder zu berücksichtigen, um TOH- und feste Stopfbits zurückzuweisen.
Unter Verwendung der einem Block zugeordneten β-Werte wird der Block-Takt weiter mit Lücken versehen, um einen (nicht gezeigten) Umsetzungs-Takt zu erzeugen, der die Datenbits durch Lücken ersetzt, so dass lediglich Bits von dem ursprünglichen Signal taktgesteuert aus der Zeiger-Prozessor-/Lückenbildungseinheit 70 herausgeleitet werden können.
Das Ausmaß der Lückenbildung, die mit der Zeigerverarbeitung, den SPE-Zusatzdaten und den Block-Zusatzdaten verbunden ist, wird bei der Bildung eines Mehr-Bit-Taktes 74 angewandt, der in der Zeiger-Prozessor-/Lückenbildungseinheit 70 erzeugt wird. Es sei daran erinnert, dass ein Mehr-Bit-Wert ein Wert ist, der den Bruchteil der nicht mit Lücken versehenen Datenbits gegenüber dem maximalen Mehr-Bit-Takt-Wert in einem Zyklus des örtlichen SONET-Taktes darstellt, gerundet auf die nächste ganze Zahl. Die Mehr-Bit-Werte über mehrfache Zyklen bilden den Mehr-Bit-Takt. Dieser Mehr-Bit-Takt 74 wird durch die SONET-Takt-Bitrate f₂ angesteuert.
Die den Mehr-Bit-Takt bildenden Mehr-Bit-Werte werden dann als Eingangssignal einer Desynchronisier-PLL 76 zugeführt. Wie dies weiter unten ausführlich erläutert wird, wird der Phasenfehler detektiert und in der Desynchronisier-PLL 76 korrigiert, und die Taktrückgewinnung des ursprünglichen Taktes wird ausgeführt. Der zurückgewonnene ursprüngliche Daten-Takt wird dann in der Rekonstruktion des ursprünglichen Signals zur Verwendung in benutzerspezifischer Hardware verwendet.
Datenbits 64b von der Zeiger-Prozessor-/Lückenbildungseinheit 70 werden in den FIFO 72 unter Verwendung des Umsetzungs-Taktes geschrieben. Der FIFO 72 wird unter der Steuerung eines Daten-Taktes 18 geleert, der von einer Taktrückgewinnungsschaltung 78 in einer Desynchronisier-Rahmenbildungs- und Lückenbildungseinheit 80 als Ausgangssignal abgegeben wird. Der Daten-Takt 18 weist im Wesentlichen die gleiche Bitrate f₁ wie der ursprüngliche Daten-Takt 18d auf und wird aus den F-Werten rekonstruiert, die mit jedem Block übertragen werden. Es gibt eine gewisse Änderung der Frequenz, wie sie aus den F-Werten rekonstruiert wird, so dass die resultierende Frequenz nicht exakt gleich der ursprünglichen Frequenz der Daten ist, bei denen die Zusatzdaten vor der Umsetzung an der Synchronisiereinrichtung entfernt wurden.
Die FIFO-Breite kann in vorteilhafter Weise so gewählt werden, dass sie an die Stopf-Wortgröße angepasst ist. Dieses Verfahren ermöglicht die Verwendung sehr großer FIFO-Breiten ohne übermäßigen Wartezeit-Jitter. Beispiele derartiger Breiten sind 24 Bits für einen STS-3-Umschlag und 6144 Bits für einen STS-768-Umschlag.
Die Desynchronisiereinrichtungs-Lückenbildungs- und Rahmenbildungseinheit 70 stellt weiterhin die Zusatzdaten aus dem ursprünglichen Datenformat wieder her, die vorher an der Synchronisiereinrichtung entfernt wurden, und führt eine Lückenbildung der wiederhergestellten Zusatzdaten aus. Die Desynchronisiereinrichtungs-Lückenbildungs- und Rahmenbildungseinheit 70 führt weiterhin eine Rahmenbildungs- und Paritätsprüfungsfunktion aus und verwendet den Daten-Takt zum Synchronisieren des Auslesens von Daten aus dem FIFO. Die resultierenden Daten werden in Zuordnung zu einem eine höhere Rate aufweisenden Takt als dem Lese-Takt ausgegeben.
In Zuordnung zu dem Daten-Takt 18d wird weiterhin ein Daten-Mehr-Bit-Takt 82 von der Desynchronisiereinrichtungs-Lückenbildungs- und Rahmenbildungseinheit 80 erzeugt. Dieser Daten-Mehr-Bit-Takt 82 beruht weiterhin auf Mehr-Bit-Werten, die den Bruchteil der nicht mit Lücken versehenen Datenbits gegenüber dem maximalen Mehr-Bit-Taktwert in einem Zyklus des rekonstruierten Daten-Taktes darstellen, gerundet auf die nächste ganze Zahl. Die Mehr-Bit-Werte über mehrfache Zyklen bilden den Mehr-Bit-Takt. Dieser Mehr-Bit-Takt wird durch die Daten-Taktrate 18d angesteuert.
In 8 ist die Desynchronisier-PLL 76 mit weiteren Einzelheiten gezeigt. Die F-Werte mit der Blockrate werden empfangen und in eine Phase an einem Frequenz-/Phasen-Wandler 84 umgewandelt. Der Wandler ist ein digitaler Summierer, der die F-Werte summiert und periodisch die Werte integriert, um eine 32-Bit-Phaseninformation zu gewinnen. Die Phaseninformation wird als Eingangssignal einem Phasenvergleicher 86 zugeführt.
Der SONET-Mehr-Bit-Takt 74 wird durch Bilden von Lücken in dem örtlichen SONET-Takt 66 unter Verwendung der F-Werte von jedem empfangenen Block gebildet. Dieser Mehr-Bit-Takt wird in eine Phase an einem Frequenz-/Phasen-Wandler 84 umgewandelt. Der Wandler ist ein digitaler Summierer, der die Mehr-Bit-Werte summiert und periodisch die Werte integriert, um eine 32-Bit-Phaseninformation zu gewinnen. Die Phaseninformation wird weiterhin als Eingangssignal einem Phasenvergleicher 86 zugeführt.
Der Phasenvergleicher 86 ist ähnlich dem Phasenvergleicher an der Synchronisiereinrichtung und er ist eine digitale Subtrahiereinrichtung. Der Phasenvergleicher 86 vergleicht die Phase der F-Werte von der Phase des Daten-Mehr-Bit-Taktes 32 und dem SONET-Mehr-Bit-Takt 74 und liefert als Ausgangssignal ein Fehlersignal ε, das die Differenz zwischen den Mehr-Bit-Takten darstellt.
Das Ausgangs- oder Fehlersignal von dem Phasenvergleicher 46 wird auf einen stabilisierten Pegel gemittelt. Der Ausgang wird als Eingangssignal einem Tiefpassfilter (LPF) 90 zugeführt, auf das ein Digital-/Analog-Wandler 92 folgt. Auf diese Weise werden digitale Worte in einen Analog-Spannungspegel umgewandelt.
Das LPF 90 ist ein LPF einfacher Ordnung und so ausgewählt, dass eine PLL mit einer gewünschten Regelschleifen-Bandbreite in Verbindung mit der Auswahl der VCO-Verstärkungskonstante erzeugt wird. Ein Digital-/Analog-Wandler 92 wandelt das digitale Ausgangssignal von Phasenvergleicher 86 in ein Analogsignal um, das an den Analog-VCO 94 abgegeben wird. Der VCO 94 spricht auf die Eingangsspannungen durch Ändern seiner Ausgangsfrequenz an. Eine „tatsächliche" PLL wird mit dem Phasenvergleicher 86 sowie dem LPF 90 und dem VCO 94 gebildet.
Als physikalischer Oszillator führt der VCO 94 zum Entstehen von Phasenrauschen. Das Ausmaß des Phasenrauschens, das nicht von der PLL verfolgt wird, und damit als Jitter an dem Ausgang der PLL 90 sichtbar wird, ist durch die Regelschleifen-Bandbreite der PLL um den VCO 94 herum bestimmt. Wenn die Bandbreite jedoch so breit wie möglich ist, so kann Phasenrauschen nachgeführt werden und führt nicht zu Jitter. Hier wird die PLL 94 nicht zum Glätten von Lücken in dem Schreib-Takt verwendet, weil alle Phasentransienten bereits vor der Schleife ausgefiltert wurden und der Wartezeit-Jitter mit einer beliebigen Genauigkeit beseitigt wurde. Durch Einfügen einer getrennten Phasenbestimmung von dem Füllzustand des FIFO 72 kann der VCO 94 in einer Schleife mit großer Bandbreite verriegelt werden, so dass er im Wesentlichen das gesamte Phasenverschiebungs-Rauschen verfolgt und Verzögerungen vermeidet, die sich aus großen elastischen Speichern ergeben, die üblicherweise erforderlich sind, um nicht verfolgtes Wander zu absorbieren.
In vorteilhafter Weise kann eine PLL-Bandbreite in der Größenordnung von 1 MHz sein. Dies ermöglicht die Verwendung eines wenig kostspieligen, einen weiten Bereich aufweisenden Oszillators. Die große Bandbreite dient zur Unterdrückung des größeren Phasenrauschens von einem derartigen Oszillator.
Das Ausgangssignal von dem VCO 94 wird in einem Analog-/Digital-Wandler 96 umgewandelt und dann für die Zusatzdaten mit Lücken versehen. Wenn die Zusatzdaten nicht von dem Datensignal an der Synchronisiereinrichtung entfernt wurden, so tritt keine Lückenbildung auf.
In Verbindung mit dem rekonstruierten Daten-Takt 18d wird ein Daten-Mehr-Bit-Takt 82 aus dem Analog-VCO 94 für den zurückgewonnenen Daten-Takt gebildet. Der Mehr-Bit-Takt wird als Eingangssignal einem Frequenz-/Phasen-Wandler 88 zugeführt. Dieser Wandler 88 ist ebenfalls ein digitaler Summierer, der kontinuierlich die empfangenen Mehr-Bit-Werte summiert, die periodisch integriert werden, um eine Phaseninformation zu gewinnen. Die Phaseninformation von dem Analog-VCO 94 für den zurückgewonnenen Daten-Takt 18d wird als Eingangssignal dem Phasenvergleicher 86 mit dem örtlichen SONET-Mehr-Bit-Takt zugeführt, um von der Phaseninformation von den F-Werten von den empfangenen Blöcken subtrahiert zu werden.
Nicht perfekte Phasenabtast-Intervalle aufgrund der Zeitunterschiede zwischen dem Phasenvergleicher und der Phasen-Schätzeinrichtung auf der Grundlage der Rekonstruktion der Mehr-Bit-Takt-Werte können zu Jitter führen, der mit beliebiger Genauigkeit durch eine ausführliche Phasenextrapolation beseitigt werden kann. Ähnlich wie die digitale PLL der Synchronisiereinrichtung ist die Desynchronisiereinrichtungs-PLL mit einem ausführlichen Phasendetektor 98 ähnlich dem versehen, der auf der Synchronisiereinrichtung vorgesehen ist.
Ein konstanter Bezugswert 100 wird ebenfalls als Eingangssignal dem Phasenvergleicher 86 zugeführt, um zu den F-Werten hinzuaddiert zu werden, um die Phase in dem Puffer zentriert zu halten.
Auf diese Weise kann nahezu jedes digitale optische Signal mit einem kontinuierlichen Takt mit einer beliebigen Rate, das empfangen wird, in einen synchronen Umschlag umgesetzt werden, beispielsweise einen SONET STS-3nC-Umschlag. Bei dieser Architektur werden Wartezeit-Jitter und Wander mit beliebiger Genauigkeit beseitigt.
Die Architektur trägt zu einem transparenten System bei, das auf hohe Datenraten skalierbar ist, beispielsweise auf 40 Gigabit-Raten. An der Synchronisiereinrichtung ermöglicht diese Architektur den Ausdruck einer Daten-Signalfrequenz mit beliebiger Genauigkeit, die sowohl auf den örtlichen Takt des Systems als auch auf den eigenen Takt des Signals bezogen ist, und ermöglicht die Verwendung von Stopf-Worten, die linear mit der zunehmenden Bitrate skaliert sind. Der Füllzustand des Puffers steuert die Wort-Stopf-Bestimmung nicht an. Vielmehr wird der Phasenwert getrennt in der digitalen PLL der Synchronisiereinrichtung bestimmt und getrennt geglättet, korrigiert und gefiltert. In ähnlicher Weise ermöglicht es die Architektur an der Desynchronisiereinrichtung, dass Phasenwerte, die die Ausgangs-PLL ansteuern, getrennt aus dem Puffer-Füllzustand bestimmt werden, wobei die Glättung und Filterung von Rauschen und Phasensprüngen bereits vor der Eingabe in den VCO abgeschlossen wurde. Daher ergibt sich keine Phasenverfälschung durch Schreib- und Lese-Takt-Lücken, während der Puffer-Füllzustand aufrechterhalten wird. An der Desynchronisiereinrichtung kann die PLL mit großen Bandbreiten betrieben werden.
Die vorliegende Erfindung wurde bezüglich bevorzugter Ausführungsformen beschrieben. Es ist jedoch für den Fachmann verständlich, dass vielfältige Modifikationen, Abänderungen und Anpassungen an den speziellen Ausführungsformen der Erfindung durchgeführt werden können, die vorstehend beschrieben wurden, ohne von dem Schutzumfang der Erfindung abzuweichen, der in den Ansprüchen definiert ist.

Claims

Verfahren zur Synchronisation eines Datensignals zum Transport über ein synchrones Kommunikationsnetzwerk, wobei das Verfahren die folgenden Schritte umfasst: Berechnen eines Zeitsteuer-Schätzwertes (F) der eine Beziehung zwischen einer Datenrate (f1) des Datensignals und einer Bezugsfrequenz (f2) des synchronen Kommunikationsnetzwerkes anzeigt; Umsetzen der Daten des Datensignals auf ein synchrones Signal des synchronen Kommunikationsnetzwerkes entsprechend der Bezugsfrequenz (f2), während Stopfbits in das synchrone Signal entsprechend dem Zeitsteuer-Schätzwert (F) eingefügt werden; und Kommunikation des Zeitsteuer-Schätzwertes (F) über das synchrone Netzwerk.
Verfahren nach Anspruch 1, bei dem der Zeitsteuer-Schätzwert (F) eines oder mehrere von Folgendem umfasst: ein Verhältnis zwischen der Datenrate (f1) und der Bezugsfrequenz (f2); eine Differenz zwischen der Datenrate (f1) und der Bezugsfrequenz (f2); und eine Phasendifferenz zwischen einem rückgewonnenen Datentaktsignal, das der Datenrate (f1) zugeordnet ist, und einem Bezugs-Taktsignal, das der Bezugsfrequenz (f2) zugeordnet ist.
Verfahren nach Anspruch 1, bei dem die Datenrate (f1) durch ein Mehrbit-Daten-Taktsignal dargestellt ist, das sequenzielle Mehr-Bit-Worte umfasst, die mit einer Frequenz im wesentlichen gleich einer Bitrate des Datensignals erzeugt werden, wobei ein jeweiliger Wert des Mehr-Bit-Worte einen proportionalen Teil von Bits des Datensignals darstellt, das über das synchrone Kommunikationsnetzwerk zu übertragen ist.
Verfahren nach Anspruch 3, bei dem der Schritt des Berechnens des Zeitsteuer-Schätzwertes (F) die folgenden Schritte umfasst: Berechnen eines Daten-Phasenwertes auf der Grundlage des Mehr-Bit-Taktes; Berechnen eines synchronen Phasenwertes auf der Grundlage der Bezugsfrequenz (f2); Vergleichen des Daten-Phasenwertes und des synchronen Phasenwertes bei einer vorgegebenen Abtastrate, und Erzeugen eines Fehlerwertes, der das Vergleichsergebnis anzeigt; und Berechnen des Zeitsteuer-Schätzwertes (F) als einen zeitlichen Mittelwert des Fehlerwertes.
Verfahren nach Anspruch 4, bei dem der Schritt des Berechnens eines Daten-Phasenwertes den Schritt des Addierens einer vorgegebenen Anzahl von aufeinanderfolgenden Worten des Mehr-Bit-Taktes umfasst.
Verfahren nach Anspruch 4, bei dem der Schritt des Berechnens des synchronen Phasenwertes die folgenden Schritte umfasst: Erzeugen eines zweiten Mehr-Bit-Taktsignals, das sequenzielle Mehr-Bit-Worte umfasst, die mit einer Frequenz im wesentlichen gleich der Bezugsfrequenz (f2) erzeugt werden, wobei ein jeweiliger Wert eines Mehr-Bit-Wortes einen proportionalen Teil von Bits des synchronen Signals darstellt, die zur Übertragung von Bits des Datensignals verfügbar sind; Addieren aufeinander folgender Worte des zweiten Mehr-Bit-Taktes; und Integrieren des Additionsergebnisses.
Verfahren nach Anspruch 4, bei dem der Schritt des Vergleichens des Daten-Phasenwertes und des synchronen Phasenwertes einen Schritt der Subtraktion des synchronen Phasenwertes von dem Daten-Phasenwert umfasst.
Verfahren nach Anspruch 8, bei dem der Schritt des Vergleichens des Daten-Phasenwertes und des synchronen Phasenwertes einen weiteren Schritt des Subtrahierens eines Bezugwertes R von dem Daten-Phasenwert umfasst.
Verfahren nach Anspruch 4, bei dem die vorgegebene Abtastrate einer Rate entspricht, mit der der Daten-Phasenwert neu berechnet wird.
Verfahren nach Anspruch 1, bei dem der Schritt der Kommunikation des Zeitsteuer-Schätzwertes (F) den Schritt des Einfügens des Zeitsteuer-Schätzwertes in das synchrone Signal derart umfasst, dass der Zeitsteuer-Schätzwert (F) über das synchrone Kommunikationsnetzwerk transportiert wird.
Verfahren nach Anspruch 1, bei dem der Schritt des Umsetzens von Daten des Datensignals auf das synchrone Signal die folgenden Schritte umfasst: Puffern der Daten in einem elastischen Speicher gemäß einem Datentakt, der die Datenrate (f1) hat; Lesen der Daten aus dem elastischen Speicher entsprechend einem Lese-Takt, der die Bezugsfrequenz (f2) hat; Einfügen der Lese-Daten in einen synchronen Nutzdaten-Umschlag, der nachfolgend als SPE bezeichnet wird, des synchronen Signals; Einfügen von Stopfbits in den SPE entsprechend dem Zeitsteuer-Schätzwert (F).
Verfahren nach Anspruch 11, bei dem die Stopfbits im wesentlichen gleichförmig innerhalb des virtuellen Unterkanals des SPE verteilt sind.
Verfahren zum Desynchronisieren eines Datensignals, das über ein synchrones Kommunikationsnetzwerk transportiert wird, wobei das Verfahren die folgenden Schritte umfasst: Empfangen eines synchronen Nutzdaten-Umschlages, der nachfolgend als SPE bezeichnet wird, des synchronen Kommunikationsnetzwerkes, wobei der SPE Daten des Datensignals und einen Zeitsteuer-Schätzwert (f) enthält, der eine Beziehung zwischen einer Datenrate (f1) des Datensignals und einer Bezugsfrequenz (f2) des synchronen Kommunikationsnetzwerkes anzeigt; und Rück-Umsetzen der Daten des Datensignals von dem SPE gemäß der Bezugsfrequenz (f2), während Stopfbits aus dem synchronen Signal entsprechend dem Zeitsteuer-Schätzwert (f) abgezogen werden.
Verfahren nach Anspruch 13, bei dem der Zeitsteuer-Schätzwert (F) eines oder mehrere der folgenden umfasst: ein Verhältnis zwischen der Datenrate (f1) und der Bezugsfrequenz (f2); eine Differenz zwischen der Datenrate (f1) und der Bezugsfrequenz (f2); eine Phasendifferenz zwischen dem rückgewonnenen Daten-Taktsignal, das der Datenrate (f1) zugeordnet ist, und einem Bezugs-Taktsignal, das der Bezugsfrequenz (f2) zugeordnet ist.
Verfahren nach Anspruch 13, bei dem der Schritt der Rück-Umsetzung von Daten des Datensignals von dem SPE die folgenden Schritte umfasst: Ableiten eines örtlichen Rx-Taktes mit einer Frequenz, die der Bezugsfrequenz (f2) des synchronen Kommunikationsnetzwerkes entspricht; Puffern der Daten in einem elastischen Speicher entsprechend dem örtlichen Rx-Takt und dem Zeitsteuer-Schätzwert (F); Ableiten eines rückgewonnenen Datentaktes mit einer Frequenz, die im wesentlichen der Datenraten (f1) entspricht, unter Verwendung des örtlichen Rx-Taktes und des Zeitsteuer-Schätzwertes (F); Lesen der Daten aus dem elastischen Speicher gemäß den rückgewonnenen Datentakt.
Verfahren nach Anspruch 15, bei dem der Schritt des Pufferns der Daten in dem elastischen Speicher die folgenden Schritte umfasst: Ableiten eines mit Lücken versehenen Schreib-Taktes unter Verwendung des örtlichen Rx-Taktes und es Zeitsteuer-Schätzwertes (F); Verwenden des mit Lücken versehenen örtlichen Rx-Taktes zum Schreiben von Bits des SPE in den elastischen Speicher derart, dass die Datenbits des Datensignals in den elastischen Speicher geschrieben werden und die Stopfbits verworfen werden.
Verfahren nach Anspruch 15, bei dem der Schritt des Ableitens eines rückgewonnenen Datentaktes die folgenden Schritte umfasst: Liefern des örtlichen Rx-Taktes an eine Desynchronisations- Phasenregelschleife, nachfolgend als PLL bezeichnet, und Steuern der Desynchronisations-PLL unter Verwendung eines Mehr-Bit-Wertes, der den Zeitsteuer-Schätzwert (F) anzeigt.