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Technisches
Gebiet
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Die
vorliegende Erfindung betrifft Speichersysteme im allgemeinen und
insbesondere Vorrichtungen und Verfahren für die Verifikation der Soft-Programmierung
in Halbleiterspeichervorrichtungen.
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Stand der
Technik
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Flash-
und andere Arten elektronischer Speichervorrichtungen sind aus Tausenden
oder Millionen von Speicherzellen aufgebaut, die zum individuellen
Speichern und Ermöglichen
des Zugriffs auf Daten ausgebildet sind. Eine typische Speicherzelle speichert
eine als Bit bezeichnete einzige binäre Information, wobei es einen
von zwei möglichen
Zuständen
innehat. In jüngerer
Zeit sind Doppelbitspeicherzellenarchitekturen eingeführt worden,
bei denen jede Zelle zwei Datenbits speichern kann. Gewöhnlich sind
die Zellen in Einheiten von mehreren Zellen gruppiert, wie beispielsweise
Bytes, die acht Zellen aufweisen, und Wörter, die sechzehn derartige Zellen
oder mehr aufweisen können,
die üblicherweise
in Vielfachen von acht konfiguriert sind. Das Speichern von Daten
in derartigen Speichervorrichtungsarchitekturen wird durch Schreiben
in einen bestimmten Satz von Speicherzellen durchgeführt und
zuweilen als Programmieren der Zellen bezeichnet. Das Wiedergewinnen
von Daten aus den Zellen wird in einem Lesevorgang durchgeführt. Zusätzlich zu
den Programmier- und Lesevorgängen
können
Gruppen von Zellen in einer Speichervorrichtung gelöscht werden,
wobei jede Zelle in der Gruppe auf einen bekannten Zustand programmiert
ist.
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Die
einzelnen Zellen sind in einzeln adressierbare Einheiten oder Gruppen,
wie beispielsweise Bytes oder Wörter,
gruppiert, auf die bei Lese-, Programmier- oder Löschvorgängen über eine
Adreßdecodierschaltungsanordnung
zugegriffen wird, wodurch derartige Vorgänge an den Zellen innerhalb
eines spezifischen Bytes oder Wortes durchgeführt werden können. Die
einzelnen Speicherzellen weisen üblicherweise
eine Halbleiterstruktur auf, die zum Speichern eines Datenbits ausgebildet
ist. Viele herkömmliche
Speicherzellen weisen beispielsweise eine Metalloxidhalbleiter-(MOS-)Vorrichtung
wie einen Transistor auf, in dem eine binäre Information in Form elektrischer
Ladung gehalten werden kann. Die Speichervorrichtung weist geeignete
Decodier- und Gruppenwahlschaltungsanordnungen zum Adressieren derartiger
Bytes oder Wörter
sowie eine Schaltungsanordnung zum Liefern von Spannungen für die Zellen,
an denen Vorgänge
durchgeführt
werden, auf, um den gewünschten
Vorgang zu bewerkstelligen.
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Üblicherweise
werden die Lösch-,
Programmier- und Lesevorgänge
durch Anlegen geeigneter Spannungen an bestimmte Anschlüsse der
Zelle durchgeführt.
Bei einem Lösch-
oder Programmiervorgang werden die Spannungen so angelegt, daß sie eine
Veränderung
bei der in der Speicherzelle zu speichernden Ladung bewirken. Bei
einem Lesevorgang werden geeignete Spannungen angelegt, um das Fließen eines
Stroms in der Zelle zu bewirken, wobei die Menge dieses Stroms den
Wert der in der Zelle gespeicherten Daten anzeigt. Die Speichervorrichtung
weist eine geeignete Schaltungsanordnung zum Erfassen des sich ergebenden
Zellenstroms auf, um die darin gespeicherten Daten zu bestimmen,
die dann an Datenbusanschlüsse
der Vorrichtung zwecks Zugang zu anderen Vorichtungen in einem System,
in dem die Speichervorrichtung verwendet wird, geliefert werden.
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Ein
Flash-Speicher ist ein elektronischer Speichermedientyp, der neugeschrieben
werden und seinen Inhalt ohne Strom halten kann. Flash-Speichervorrichtungen
haben im allgemeinen eine Lebensdauer von 100 K- bis 10 MEG-Schreibzyklen. Anders
als bei dynamischen Direktzugriffsspeicher-(DRAM-) und statischen
Direktzugriffsspeicher-(SRAM-)Speicherchips, bei denen ein einzelnes Byte
gelöscht
werden kann, wird der Flash-Speicher üblicherweise in festgesetzten
Mehr-Bit-Blöcken oder
-Sektoren gelöscht
und geschrieben. Herkömmliche
Flash-Speicher sind in einer Zellenstruktur aufgebaut, in der in
jeder Flash-Speicherzelle ein einzelnes Informationsbit gespeichert
wird. Bei derartigen Einzelbitspeicherarchitekturen weist üblicherweise jede
Zelle eine MOS-Transistor-Struktur mit einer Source, einer Drain
und einem Kanal in einem Substrat oder einer p-Wanne sowie eine
den Kanal überdeckende
Stapelgatestruktur auf. Das Stapelgate kann ferner eine auf der
Oberfläche
der p-Wanne ausgebildete dünne
Gatedielektrikumsschicht (die manchmal als Tunneloxid bezeichnet
wird) aufweisen. Das Stapelgate weist ferner ein das Tunneloxid überdeckendes
Polysilizium-Floating-Gate und eine das Floating-Gate überlagernde
Interpolydielektrikumsschicht auf. Die Interpolydielektrikumsschicht
ist häufig
ein Mehrschichtisolator, wie beispielsweise eine Oxid-Nitrid-Oxid-(ONO-)Schicht
mit zwei Oxidschichten, zwischen die eine Nitridschicht geschichtet
ist. Schließlich überdeckt
ein Polysiliziumsteuergatter die Interpolydielektrikumsschicht.
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Das
Steuergatter ist mit einer Wortleitung verbunden, die einer Reihe
von Zellen zur Bildung von Sektoren derartiger Zellen in einer typischen NOR-Konfiguration
zugeordnet ist. Außerdem
sind die Drainbereiche der Zellen durch eine leitende Bitleitung
miteinander verbunden. Der Kanal der Zelle leitet Strom zwischen
der Source und der Drain entsprechend einem in dem Kanal von der
Stapelgatestruktur entwickelten elektrischen Feld. In der NOR-Konfiguration
ist jeder Drainanschluß der
Transistoren innerhalb einer einzelnen Spalte mit derselben Bitleitung
verbunden. Außerdem
ist der Stapelgateanschluß jeder
einer gegebenen Bitleitung zugeordneten Flash-Zelle mit einer anderen
Wortleitung gekoppelt, während
die Sourceanschlüsse
aller Flash-Zellen in dem Array mit einem gemeinsamen Sourceanschluß gekoppelt
sind. Im Betrieb werden die einzelnen Flash-Zellen über die
jeweilige Bitleitung und Wortleitung adressiert, wobei ein Peripheriedecodierer
und eine Steuerschaltungsanordnung für Programmier-(Schreib-), Lese- oder Löschfunktionen
verwendet werden.
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Das
Programmieren einer Flash-Speicherzelle erfolgt üblicherweise durch ein Kanalheißelektron
(CHE), indem der Sourcebereich mit Masse verbunden, an das Steuergatter
eine relativ hohe positive Spannung angelegt und an die Drain eine
mäßige Spannung
angelegt wird, um hochenergetische oder heiße Elektronen zu erzeugen,
die sich in dem Floating-Gate ansammeln, bis die effektive Schwellenspannung
der Zelle auf eine programmierte Schwellenspannung ansteigt, die
ausreicht, um den Stromfluß durch
den Kanalbereich während
eines folgenden Lesemodusvorgangs zu blockieren. Üblicherweise
wird im Lesemodus eine relativ geringe positive Spannung an die
Drain angelegt, eine mäßige Spannung
an das Steuergatter angelegt und die Source wird mit Masse verbunden.
Die Größe des sich
ergebenden Stroms kann festgestellt werden, um zu ermitteln, ob
die Zelle programmiert oder gelöscht
ist.
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Das
Löschen
von Flash-Zellen erfolgt unter Anwendung des Fowler-Nordheim-Tunnelns zwischen
dem Floating-Gate und der Source (z.B. Löschen der Source oder Löschen des
negativen Gates) oder zwischen dem Floating-Gate und dem Substrat
(z.B. Löschen
des Kanals). Bei einem Source-Löschvorgang
wird der Source eine hohe positive Spannung (z.B. ungefähr 12 V)
zugeführt,
das Gate und das Substrat werden mit Masse verbunden und die Drain
wird gefloatet. Ein Löschvorgang
bei einem negativen Gate umfaßt
das Zuführen
einer mäßigen positiven
Spannung (z.B. 5 V oder VCC) zu der Source, das Floaten der Drain,
das Verbinden des Substrats mit Masse und das Anlegen einer negativen Spannung
(z.B. –10
V) an das Gate. Der Löschvorgang
bei einem Kanal umfaßt
das Anlegen einer hohen positiven Spannung an das Substrat und das Verbinden
des Gates mit Masse, während
die Source und die Drain gefloatet werden.
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Wenn
ein Sektor der Speicherzellen gelöscht wird, wird anschließend ein
Löschverifikationsvorgang
durchgeführt,
um ein korrektes Löschen
jeder Zelle in dem Sektor zu gewährleisten.
Danach wird Soft-Programmieren angewandt, wobei eine geringe Ladungsmenge
in die Zelle injiziert wird, um sich aus dem wiederholten Löschen der
Zelle ergebende Überlöschzustände zu berichtigen
oder zu mildern. Die Menge der während
des Soft-Programmierens eingespritzten Ladung wird geregelt, um
die Zelle nicht zu überprogrammieren,
so daß sie
die Löschverifikation
selbst nach einem Soft-Programmverifikationsvorgang durchläuft, der
direkt nach dem Soft-Programmiervorgang durchgeführt wird.
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Während der
Soft-Programmverifikationsvorgänge
wird dem Gateanschluß der
Zelle von einer intern erzeugten Spannungsquelle in der Speichervorrichtung
eine positive Spannung zugeführt.
Falls eine derartige Spannungsquelle jedoch eine instabile Gatespannung
liefert oder wenn der Spannungspegel zu hoch ist (z.B. aufgrund
von Überschwingung), erhält man möglicherweise
anomale Soft-Programmverifikationsergebnisse.
Nicht korrekt gelöschte
oder überlöschte Zellen
können
beispielsweise als gut und/oder richtig gelöschte Zellen können als
schlecht identifiziert werden. Da die Speichervorrichtungsdichten
immer mehr zunehmen, ist das Bereitstellen von zweckbestimmten Spannungsquellen
für die verschiedenen
Zellenanschlüsse
(z.B. Gate, Drain, Source usw.) für jeden Vorgang (z.B. Lesen,
Schreiben, Löschen,
Soft-Programmverifikation usw.) schwierig und möglicherweise nicht kosteneffizient. Die
Impedanzeigenschaften der verschiedenen Anschlüsse während solcher Vorgänge erschwert
jedoch das Anwenden einer einzelnen Spannungsquelle bei derartigen
unterschiedlichen Aufgaben. Somit besteht Bedarf an Verfahren und
einer Vorrichtung, mit denen Spannungsquellen während unterschiedlichen Vorgängen für unterschiedliche
Zellenanschlüsse
verwendet werden können,
während anomale
Ergebnisse, die mit hohen oder instabilen Soft-Programmverifikationsgatespannungspegeln zusammenhängen, gemildert
oder vermieden werden.
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WO-A-0075931
offenbart ein Verfahren zum Vermeiden des Anwendens von Soft-Programmieren bei
fehlerhaften Bitleitungen, um den Stromverbrauch zu verringern.
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Offenbarung
der Erfindung
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Es
folgt eine vereinfachte Zusammenfassung, um für ein grundlegendes Verständnis einiger Aspekte
der Erfindung zu sorgen. Diese Zusammenfassung ist kein umfangreicher Überblick
der Erfindung. Sie soll weder Schlüssel- oder bedeutende Elemente
der Erfindung identifizieren noch den Umfang der Erfindung beschreiben.
Ihre Hauptaufgabe besteht darin, einige Konzepte der Erfindung in
vereinfachter Form als Auftakt zu der später vorgelegten detaillierteren
Beschreibung vorzustellen.
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Die
Erfindung betrifft Verfahren und Vorrichtungen für die Verifikation des Soft-Programmierens von
einer oder mehreren Zellen in einer Speichervorrichtung, die die
Verwendung einer Drainpumpe oder einer anderen Spannungsquelle beim
Anlegen einer Gatespannung während
der Softprogrammverifikation ermöglichen.
Die Erfindung findet Anwendung in Verbindung mit Einzelbit-(z.B.
Stapelgate) sowie Doppelbitspeicherzellenarchitekturen. Unter einem Aspekt
der Erfindung umfassen die Verfahren das Bereitstellen einer Spannungsquelle
für ein
Kernzellengate und die Verifikation des Soft-Programmierens, nachdem
eine Überschwingung
in der geregelten Spannungsquelle sich stabilisiert hat, wodurch mit
einer hohen oder instabilen Gatespannung zusammenhängende negative
Auswirkungen abgeschwächt
oder vermieden werden können.
Diese Technik kann angewandt werden, um die Verwendung vieler verschiedener,
in Flash- und anderen Speichervorrichtungen (z.B. einstufige Pumpenschaltungen,
mehrstufige Pumpen usw.) anzutreffenden Spannungsquellentypen zu
ermöglichen,
um während
einer Softprogrammverifikation oder anderen Vorgängen einem Zellengate Spannung
zuzuführen,
selbst wenn diese Spannung an einer anfänglichen Überschwingung oder Instabilität leidet.
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Ein
anderer Aspekt der Erfindung sieht Speichervorrichtungen mit einer
Logikschaltung, die während
eines Soft-Programmverifikationsvorgangs eine geregelte Spannungsquelle
für das
Kernzellengate bereitstellt, und einem Sensor zum Verifizieren des Soft-Programmierens
der Zelle vor, wenn eine erste Spannung (z.B. ungefähr 2,7 Volt)
von der geregelten Spannungsquelle an das Gate angelegt wird. Um
die richtige Verifikation des Soft-Programmierens zu gewährleisten,
liefert die Logikschaltung ein Soft-Programmverifikationssignal
an den Sensor, um das Soft-Programmieren zu verifizieren, nachdem
eine Überschwingung
in der Spannungsquelle sich stabilisiert hat, z.B. indem ein fester
Zeitraum nach dem anfänglichen
Ansteigen der Spannung der Spannungsquelle auf einen Regelwert (z.B.
etwa 4 Volt in einer Ausführungsform)
abgewartet wird. Nach dem anfänglichen
Anstieg der Spannungsquelle auf einen Regelpegel kann von der Logikschaltung
z.B. eine Verzögerungs-
oder Wartezeit festgelegt werden, um es der Regelung zu ermöglichen,
eine intervenierende Überschwingung
zu reduzieren (z.B. einzuschwingen), wodurch zu dem Zeitpunkt der
Durchführung der
Verifikation eine stabile Gatespannung mit dem richtigen Pegel angelegt
wird.
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Somit
ermöglicht
die Erfindung die Verwendung vieler verschiedener Spannungsquellen,
wie beispielsweise einer Drainpumpe, beim Liefern der Gatespannung
während
der Soft-Programmverifikationsvorgänge. Wird die Drainpumpe alternativ
als Verbindung zu der Drain während
des Programmierens verwendet, kann diese Pumpe beispielsweise in der
Lage sein, eine relativ große
Strommenge (z.B. 2 mA) zu liefern. Obwohl der Soft-Programmverifikationsvorgang
die durch einen Widerstand geteilten Spannungen von der Drainpumpe
zu dem Gate der Kernzelle und dem Gate der Referenzzelle verwendet,
was zu einer Gatespannungsüberschwingung führen kann,
wartet die Erfindung vorteilhafterweise mit der Durchführung der
Soft-Programmverifikation, bis diese Überschwingung sich gegeben
hat. Dies kann unter Verwendung einer Logikschaltung oder eines
Logiksystems erreicht werden, das verifiziert, daß die Zelle
sich gegenwärtig
in einem Soft-Programmverifikationsmodus befindet und der Pegel
der Spannungsquelle (z.B. der Drainpumpe) über den Regelpegel (z.B. etwa
4 Volt) angestiegen ist. Danach verzögert die Logikschaltung die
Lieferung eines Soft-Programmverifikationssignals an den zugeordneten
Sensor um z.B. einen festen Zeitraum (z.B. etwa 200 ns oder mehr
und etwa 500 ns oder weniger, wie beispielsweise etwa 400 ns). Dieser
Wartezeitraum kann unter Verwendung von Zeitgebern oder einer anderen
Schaltungsanordnung implementiert werden, wodurch eine korrekte
Soft-Programmverifikation erleichtert wird.
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Ein
anderer Aspekt der Erfindung sieht Verfahren zum Verifizieren des
Soft-Programmierens
in einer Speichervorrichtung vor, bei denen während eines Soft-Programmverifikationsvorgangs
für das Zellgate
durch einen Spannungsteiler eine geregelte Spannungsquelle bereitgestellt
wird, und das Soft-Programmieren der Kernzelle wird unter Verwendung
eines Sensors verifiziert, nachdem eine Überschwingung in der geregelten
Spannungsquelle sich stabilisiert hat. Die Verifikation kann das
Abwarten eines festen Zeitraums (z.B. etwa 400 ns), nachdem die
Spannungsquelle größer als
eine bestimmte Spannung, wie beispielsweise ein Regelwert (z.B. etwa
4 Volt bei einer Ausführung),
ist, und das Erfassen eines der Zelle zugeordneten Stroms nach dem festen
Zeitraum unter Verwendung eines Sensors umfassen.
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Der
Wartezeitraum kann implementiert werden durch Erzeugen eines ersten
Signals, wenn die geregelte Spannungsquelle einen größeren Wert
hat als eine zweite Spannung, wobei eine erste Schaltung verwendet
wird, durch Erzeugen eines ersten Wartesignals, welches einen festen
Zeitraum entsprechend dem ersten Signal angibt, wobei eine zweite
Schaltung verwendet wird, das Liefern eines zweiten Wartesignals
nach dem festen Zeitraum nach dem ersten Signal, wobei eine Zeitgeberschaltung
verwendet wird, und das Liefern eines Soft-Programmverifikationssignals
an den Sensor entsprechend dem zweiten Wartesignal, wobei eine Zustandsmaschine
verwendet wird. Somit bietet die Erfindung Flexibilität bei der
Ausgestaltung der Speicherschaltungen, wodurch unter Überschwingungsproblemen
leidende Spannungsquellen erfolgreich bei der Lieferung von Soft-Programmverifikationsgatespannungen
verwendet werden können.
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Um
das Obenstehende und die zugehörigen Ziele
zu erreichen, sind in der folgenden Beschreibung und den angefügten Zeichnungen
bestimmte anschauliche Aspekte und Ausführungen der Erfindung im Detail
beschrieben. Diese geben allerdings nur einige der verschiedenen
Arten an, auf die die Prinzipien der Erfindung angewandt werden
können. Andere
Aufgaben, Vorteile und neuartige Merkmale der Erfindung gehen aus
der folgenden ausführlichen Beschreibung
der Erfindung in Verbindung mit den Zeichnungen hervor.
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Kurzbeschreibung
der Zeichnungen
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1 ist
eine Draufsicht, die schematisch ein Layout einer Speichervorrichtung
als Beispiel darstellt;
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2 ist
ein schematisches Diagramm, das einen Kernbereich einer Speicherschaltung
vom NOR-Typ als Beispiel darstellt;
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3 ist
eine geschnittene Teilansicht, die eine herkömmliche Stapelgatespeicherzelle
darstellt, mit der Aspekte der vorliegenden Erfindung implementiert
werden können;
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4 ist
ein Flußdiagramm,
das als Beispiel einen Vierphasensektorlöschvorgang darstellt, bei dem
verschiedene Aspekte der Erfindung ausgeführt werden können;
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5 ist
eine schematische geschnittene Seitenansicht eines Beispiels einer
Speicherzelle und eines Systems für die Verifikation ihrer Soft-Programmierung;
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6 ist
eine graphische Darstellung, die die Spannungsüberschwingung beim Anlegen
einer Gatespannung an die Zelle von 5 unter
Verwendung einer Drainpumpe darstellt;
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7 ist
ein schematisches Diagramm, das eine Ausführung eines Systems für die Verifikation des
Soft-Programmierens in einer Speicherkernzelle gemäß der Erfindung
als Beispiel darstellt;
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8 ist
ein weitere Details der Schaltung von 7 darstellendes
schematisches Diagramm;
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9 ist
ein weitere Details der Schaltung der 7 und 8 darstellendes
schematisches Diagramm;
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10 ist
ein Impulsdiagramm, das der Schaltung der 7–9 zugeordnete
Signale darstellt; und
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11 ist
ein Flußdiagramm,
das ein Beispiel für
ein Verfahren für
die Verifikation des Soft-Programmierens in einer Speichervorrichtung gemäß einem
anderen Aspekt der Erfindung darstellt.
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Art(en) zur Ausführung der
Erfindung
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Die
vorliegende Erfindung wird nunmehr mit Bezug auf die Zeichnungen
beschrieben, in denen durchgehend gleiche Bezugszeichen zur Bezeichnung
gleicher Elemente verwendet werden. Die vorliegende Erfindung betrifft
Verfahren und Vorrichtungen für
die Verifikation des Soft-Programmierens von Speicherzellen in einer
Flash-Speichervorrichtung. Die Erfindung findet besonderen Nutzen
bei der Verifikation des Zustands von Speicherzellen nach dem Soft-Programmieren,
wobei beispielsweise eine Spannungsquelle mit relativ hoher Stromkapazität (wie z.B.
eine Drainpumpe oder eine andere derartige Spannungsquelle) in vorteilhafter
Weise zur Lieferung der Gatespannung für die Zelle verwendet werden
kann, wobei die Drainpumpe im allgemeinen zur Lieferung von ausreichend
Strom während
des Kanalheißelektronen-(CHE-)Programmierens
verwendet wird.
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Wie
zunächst
aus den 1 und 2 hervorgeht,
weisen Halbleiterspeichervorrichtungen üblicherweise mehrere einzelne
Bauelemente auf, die auf oder innerhalb eines Substrats gebildet
sind. Solche Vorrichtungen weisen häufig einen Abschnitt mit hoher
Dichte und einen Abschnitt mit geringer Dichte auf. Wie in 1 dargestellt,
weist z.B. eine Speichervorrichtung wie ein Flash-Speicher 10 einen oder
mehrere Kernbereiche 12 mit hoher Dichte und einen Peripheriebereich 14 mit
geringer Dichte auf einem einzigen Substrat 16 auf. Die
Kernbereiche 12 mit hoher Dichte weisen üblicherweise
mindestens ein M × N-Array
einzeln adressierbarer, im wesentlichen identischer Speicherzellen
auf, und der Peripheriebereich 14 mit geringer Dichte weist üblicherweise
eine Eingangs/Ausgangs-(I/O)-Schaltungsanordnung
und eine Schaltungsanordnung zum selektiven Adressieren der einzelnen
Zellen (wie Decodierer zum Anschließen der Source, des Gates und
der Drain ausgewählter
Zellen mit vorbestimmten Spannungen oder Impedanzen zum Ermöglichen
bestimmter Vorgänge
wie Programmieren, Lesen oder Löschen)
auf.
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Die
Speicherzellen innerhalb des Kernbereichs 12 sind in einer
Schaltungskonfiguration, wie beispielsweise einer in 2 dargestellten NOR-Konfiguration,
miteinander verbunden. Jede Speicherzelle 20 weist eine
Drain 22, eine Source 24 und ein Stapelgate 26 auf.
Jedes Stapelgate 26 ist mit einer Wortleitung (WL0, WL1, ..., WLN) verbunden, während jede Drain 22 mit
einer Bitleitung (BL0, BL1, ...,
BLN) verbunden ist. Außerdem ist jede Source 24 mit
Masse verbunden. Unter Verwendung eines Peripheriedecodierers und
einer (nicht gezeigten) Steuerschaltungsanordnung kann jede Speicherzelle 20 für Programmier-,
Lese-, Lösch-,
Soft-Programmier- und/oder Verifizierfunktionen adressiert werden.
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3 stellt
eine Schnittansicht einer Einzelbit-(z.B. Stapelgate-)Speicherzelle 20 dar,
wie sie in den Kernbereichen 12 der 1 und 2 zu
finden ist. Zwar wird der Veranschaulichung halber nachfolgend eine
Zelle vom Einzelbittyp kurz beschrieben, aber es sei darauf hingewiesen,
daß die
vorliegende Erfindung gleichermaßen auf Doppelbitzellen und andere
Flash-Speicherzellarchitekturen anwendbar ist, und derartige Alternativen
sind als im Rahmen der vorliegenden Erfindung liegend anzusehen.
Eine derartige Speicherzelle 20 weist üblicherweise die Source 24,
die Drain 22 und einen Kanal 28 in einem Substrat 30 sowie
die den Kanal 28 überdeckende
Stapelgatestruktur 26 auf.
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Das
Stapelgate 26 weist eine dünne Gatedielektrikumsschicht 32 (im
allgemeinen als Tunneloxid bezeichnet) auf, die auf der Oberfläche des
Substrats 30 ausgebildet ist. Die Tunneloxidschicht 32 beschichtet
einen Teil der Oberseite des Siliziumsubstrats 30 und dient
zum Lagern eines Arrays unterschiedlicher Schichten direkt über dem
Kanal 28. Das Stapelgate 26 weist eine unterste
oder erste Filmschicht 38, wie eine dotierte polykristalline
Silizium- (Polysilizium- oder Poly I-)Schicht auf, die als Floating-Gate 38 dient,
die das Tunneloxid 32 überlagert. Es
sei darauf hingewiesen, daß die
oben hervorgehobenen verschiedenen Teile des Transistors 20 in 3 nicht
maßstabsgerecht
dargestellt sind, sondern vielmehr zur leichteren Veranschaulichung
und Erleichterung des Verständnisses
der Funktionsweise der Vorrichtung so dargestellt sind.
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Über der
Poly I-Schicht 38 befindet sich eine Interpoly-Dielektrikumsschicht 40.
Die Interpoly-Dielektrikumsschicht 40 ist häufig ein
Mehrschichtisolator wie eine Oxid-Nitrid-Oxid-(ONO-)Schicht mit
zwei Oxidschichten, zwischen die eine Nitridschicht geschichtet
ist, oder sie kann alternativ eine andere Dielektrikumsschicht wie
Tantalpentoxid sein. Schließlich
weist das Stapelgate 26 eine obere oder zweite Polysiliziumschicht
(Poly II) 44 auf, die als die ONO-Schicht 40 überlagerndes
Polysiliziumsteuergatter dient. Die Steuergatter 26 der
jeweiligen Zellen 20, die in einer bestehenden Reihe gebildet
sind, teilen sich eine der Reihe der Zellen zugeordnete gemeinsame
Wortleitung (WL) (siehe z.B. 2). Außerdem sind,
wie oben hervorgehoben, die Drainbereiche 22 der jeweiligen
Zellen in einer vertikalen Spalte durch eine leitende Bitleitung
(BL) miteinander verbunden. Der Kanal 28 der Zelle 20 leitet
Strom zwischen der Source 24 und der Drain 22 entsprechend
einem in dem Kanal 28 durch die Stapelgatestruktur 26 entwickelten
elektrischen Feld.
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Die
Speicherzelle 20 wird durch Anlegen einer relativ hohen
Spannung an das Steuergatter 38 und einer mäßig hohen
Spannung an die Drain 22 programmiert, um in dem Kanal 28 in
der Nähe
der Drain 22 Aheiße@
(hochenergetische) Elektronen zu erzeugen. Die heißen Elektronen
beschleunigen über
das Tunneloxid 32 und in das Floating-Gate 34, die
in dem Floating-Gate 38 eingeschlossen werden, weil das
Floating-Gate 38 von Isolatoren umgeben ist (dem Interpoly-Dielektrikum 40 und
dem Tunneloxid 32). Infolge der eingeschlossenen Elektronen
nimmt eine Schwellenspannung der Speicherzelle 20 zu. Diese
Veränderung
bei der Schwellenspannung (und dadurch die Kanalleitfähigkeit)
der Speicherzelle 20, die durch die eingeschlossenen Elektronen
hervorgerufen wird, bewirkt das Programmieren der Speicherzelle 20.
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Zum
Lesen der Speicherzelle 20 wird eine vorbestimmte Gatespannung,
die größer als
die Schwellenspannung einer unprogrammierten Speicherzelle, aber
geringer als die Schwellenspannung einer programmierten Speicherzelle
ist, an das Steuergatter 26 angelegt. Falls die Speicherzelle 20 leitet (ein
erfaßter
Strom in der Zelle überschreitet
z.B. einen Mindestwert), ist die Speicherzelle 20 nicht
programmiert worden (daher ist die Speicherzelle 20 in einem
ersten Logikzustand, z.B. einer Eins "1").
Leitet die Speicherzelle 20 dagegen nicht (der Strom durch
die Zelle überschreitet
z.B. keinen Schwellenwert), ist die Speicherzelle 20 programmiert
worden (daher ist die Speicherzelle 20 in einem zweiten
Logikzustand, z.B. einer Null "0"). Somit kann jede
Speicherzelle 20 gelesen werden, um festzu stellen, ob sie programmiert
worden ist (und daher den Logikzustand der Daten in der Speicherzelle 20 zu
identifizieren).
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Zum
Löschen
der Speicherzelle 20 wird eine relativ hohe Spannung an
die Source 24 angelegt, und das Gate 26 wird auf
einer negativen Spannung gehalten, während die Drain 22 floaten
darf. Unter diesen Umständen
entsteht ein starkes elektrisches Feld über dem Tunneloxid 32 zwischen
dem Floating-Gate 38 und dem Source-Bereich 24.
Die Elektronen, die in dem Floating-Gate 38 eingeschlossen sind,
strömen
zu dem Bereich des Floating-Gates 38, der den Source-Bereich 24 überdeckt,
und bilden dort einen Cluster, und werden mittels Fowler-Nordheim-Tunneln durch das
Tunneloxid 32 aus dem Floating-Gate 38 und in
den Source-Bereich 22 extrahiert.
Folglich ist die Speicherzelle 20 gelöscht, wenn die Elektronen aus
dem Floating-Gate 38 entfernt sind.
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Wie
auch aus 4 hervorgeht, wird nach der
Löschung
eines Sektors der Speicherzellen anschließend ein Löschverifikationsvorgang durchgeführt, um
das richtige Löschen
jeder der Zellen in einem Sektor zu gewährleisten. Danach wird Soft-Programmieren angewandt,
wobei eine geringe Ladungsmenge in die Zelle injiziert wird, um Überlöschzustände, die
sich aus einem wiederholten Löschen der
Zelle ergeben, zu beheben oder abzumildern. Die Menge der während des
Soft-Programmierens
injizierten Ladung ist so geregelt, daß die Löschverifikation nach dem Soft-Programmieren
und der Soft-Programmverifikation der Zellen nicht fehlschlägt. Während eines
Soft-Programmverifikationsvorgangs werden mäßige positive Spannungen an
das Gate und die Drain angelegt, während die Source mit Masse verbunden
wird (z.B. auf VSS gezogen), und der sich ergebende Strom wird erfaßt, um den
Erfolg der Löschung
und des Soft-Programmierens zu verifizieren. Bei der Durchführung der
Soft-Programmierungsverifikation der Stapelgatezelle 20 von 3 kann
das Gate 26 z.B. mit etwa 2,7 Volt und die Drain 22 mit
1,2 Volt versorgt werden, während
die Source 24 mit Masse verbunden ist.
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Ein
Beispiel für
einen Sektor- oder Blocklöschvorgang 70 ist
mit Schritt 72 beginnend dargestellt und kann in Verbindung
mit Einzelbit- und/oder Doppelbittypspeicherzellenarchitekturen
verwendet werden. In der ersten Vorprogrammierphase in Schritt 74 wird
jedes Bit eines Arrays oder Speichersektors auf einen bekannten
Zustand vorprogrammiert, um eine Löschung jeder Zelle in dem Sektor zu bewirken.
In Schritt 76 in der zweiten Phase wird ein erster Löschverifikationsvorgang
durchgeführt,
um das richtige Löschen
jeder Zelle in dem Speichersektor zu verifizieren, woran sich ein
Löschvorgang
und ein zweiter Löschverifikationsvorgang
anschließt. Danach
wird in der dritten Phase in Schritt 78 ein Soft-Programmverifikationsvorgang
durchgeführt,
an den sich ein Soft-Programmiervorgang und ein anderer Soft-Programmverifikationsvorgang
anschließt, um
gegen ein Überlöschen der
Zellen innerhalb des Sektors sicher zu sein, bevor der Vorgang 70 bei 80 endet.
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Daher
müssen
an die verschiedenen Anschlüsse
(z.B. Source, Drain und Gate) der Zellen 20 in der Speichervorrichtung 10 geeignete
Spannungen angelegt werden, um verschiedene Vorgänge (z.B. Verifizieren, Programmieren,
Löschen,
Lesen), die mit der Vorrichtung 10 zusammenhängen, durchzuführen. In 5 ist
als Beispiel die Speicherzelle 20 (3) im Schnitt
zusammen mit einem System 102 zum Löschen, Soft-Programmieren und/oder
Verifizieren der Zelle 20 gemäß einem Aspekt der Erfindung
dargestellt. Das System 102 weist eine geregelte Spannungsquelle 130 mit
einem ersten Anschluß 132 und
einem zweiten Anschluß 134 auf,
der derart ausgebildet ist, daß er
selektiv eine Spannung über zwei
von Source 24, Drain 22 und Gate 26 über die Schaltvorrichtungen 136 und 138 (z.B.
die Decodierschaltungsanordnung) anlegen kann, die mit dem ersten
bzw. zweiten Anschluß 132 bzw. 134 verbunden
sind. Darüber
hinaus kann die Spannungsquelle 130 z.B. selektiv positive
oder negative Spannungen an einen oder beide der Anschlüsse 132 und 134 anlegen,
wobei die geregelte Spannungsquelle 130 eine Vielzahl von
Bauelementspannungsquellen, wie positive und/oder negative Ladungspumpen
oder dergleichen aufweist, die selektiv mit den Anschlüssen 132 und/oder 134 verbindbar
sind.
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Die
Spannungsquelle 130 weist z.B. eine geregelte Drainpumpe 131 zum
Verbinden mit dem Drainanschluß 22 während des
Programmierens der Zelle 20 auf. In der dargestellten Ausführung ist
die Drainpumpe 131 eine Vierstufenpumpenschaltung, die
derart betreibbar ist, daß sie
eine geregelte Spannung von etwa 4 Volt liefert. Um beim Platz,
der Komplexität
und den Kosten der Speichervorrichtung zu sparen, kann es erwünscht sein,
bei der Lieferung von Spannung für
das Gate 26 während
der Soft-Programmverifikation eine geteilte Spannung von der Drainpumpe 131 zu
verwenden. Wie in Bezug auf 7 dargestellt
und weiter unten beschrieben, kann dem Kernzellengate über ein
ohmsches Spannungsteilernetzwerk eine geregelte Spannung VPROG (z.B.
etwa 4 Volt) zugeführt
werden, wodurch die Gatespannung während eines Soft-Programmverifikationsvorgangs
etwa 2,7 Volt beträgt.
Die Drainpumpe 131 ist jedoch so ausgebildet, daß sie nicht nur
Spannung liefert, sondern bis zu etwa 3 mA Strom für diese
Verwendung in Verbindung mit der Drain 22 während der
Kanalheißelektronen-(CHE-)Programmiervorgänge. Aufgrund
dieser Stromkapazität
kann das Anschließen
der Drainpumpe 131 an den Gateanschluß 26 mit höherer Impedanz
während
des Soft-Programmverifikationsvorgangs zu einer Überschwingung der Spannung
an dem Gate 26 und folglich zu der Möglichkeit anomaler Soft-Programmverifikationsergebnisse
führen.
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Die
Schaltvorrichtungen 136 und 138 werden über Steuerleitungen 142 bzw. 144 von
einer Logikvorrichtung 140 gesteuert, wobei die Schaltvorrichtungen 136 und 138 Halbleitertransistoren,
Gates oder andere Arten von Schaltvorrichtungen sein können. Das
System 102 weist ferner einen Gleichstromsensor/Kaskodenstrom-Spannung-Verstärker 150 mit
einem ersten Anschluß 152 auf,
der während
der Soft-Programmverifikationsvorgänge mit der Drain 22 verbunden
ist. Der Stromsensor 150 weist ferner einen zweiten Anschluß 158 auf,
der mit einem allgemeinen Bezugspunkt oder Masse verbunden ist.
Der Stromsensor 150 kann auch eine (nicht gezeigte) Leseverstärkerschaltung
aufweisen, die in Bezug auf die getesteten Zellen Achipintegriert@
ist.
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Die
Logikvorrichtung oder -schaltung 140 ist derart ausgebildet,
daß sie
selektiv für
das Anlegen von Spannungen (z.B. positive, negative und Masse) an
die verschiedenen Anschlüsse
(z.B. Gate 26, Drain 22, Source 24) der
Speicherzelle 20 über
die Source 130 und die Schaltvorrichtungen 136 und 138 sorgt
und selektiv einen der Zelle 20 zugeordneten Strom mißt oder
erfaßt,
wobei der Sensor 150 und die Schaltvorrichtung 154 verwendet
werden, um in Bezug auf die Zelle 20 selektiv ein Programmieren, Soft-Programmieren,
Löschen,
Lesen und/oder eine Verifikation der Soft-Programmierung oder Löschung durchzuführen. In
Bezug auf die getesteten Speicherzellen ist die Logikschaltung 140 Achipintegriert@.
Darüber
hinaus kann die Zelle 20 mit anderen derartigen (nicht
gezeigten) Zellen in einer Konfiguration vom NOR-Typ verbunden sein
(wobei z.B. die jeweiligen Gates 26 derselben durch eine
gemeinsame Wortleitung, die einer Reihe derartiger Zellen zugeordnet
ist, miteinander verbunden sind). Entsprechend kann das System 102 ferner
eine Schaltungsanordnung zum individuellen Anlegen von Spannungen
und/oder Messen von Strömen,
die anderen derartigen (nicht gezeigten) Zellen zugeordnet sind,
aufweisen.
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Wie
nunmehr aus den 6 und 7 hervorgeht,
liefert die Drainpumpe 131 während der Soft-Programmverifikation
(z.B. bei 78 von 4) eine
geregelte Spannung VPROG (z.B. etwa 4 Volt Gleichstrom) an beispielsweise
ein Spannungsteilernetzwerk, das Widerstände R1 und R2 aufweist. Dann
wird unter Verwendung der Schaltvorrichtung 136 dem Gate 26 der
Kernzelle 20 eine geteilte Spannung von etwa 2,7 Volt zugeführt. Wie
jedoch in 6 dargestellt, hat die Verbindung
der Drainpumpe 131 mit dem Gateanschluß 26 (z.B. durch Schließen des
Schalters 136) eine Überschwingung 162 der
Spannung VPROG 160 zur Folge, nachdem die Drainpumpe 131 mit
dem Aufladen begonnen hat, beispielsweise dann, wenn die Überschwingung 162 bis
zu etwa 0,5 bis 0,7 Volt über
dem Regelwert von 4,0 Volt liegen kann. Darüber hinaus kann die Überschwingung 162 für eine Zeit 164 andauern,
bevor die Regelung der Drainpumpe 131 VPROG 160 zurück auf den
Regelpegel von 4 Volt oder in einen akzeptablen Toleranzbereich
um 4 Volt bringt. Wenn die Überschwingung 162 während des
Soft-Programmverifikationsvorgangs
nachteilige Ergebnisse bewirken kann, sorgt die vorliegende Erfindung
dafür,
daß ein
fester Zeitraum 166 abgewartet wird, nachdem die Spannung 160 am
Anfang den Regelpegel überschritten
hat, bevor die Soft-Programmverifikation eingeleitet wird.
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Somit
kann die Erfindung verwendet werden, um die Drainpumpe 131 durch
den Spannungsteiler (z.B. R1 und R2) und den Schalter 136 an
das Kernzellengate 26 anzuschließen, um zu bestimmen, wann
die Spannung VPROG 160 4 Volt erreicht, und um dann ein
Soft-Programmverifikationssignal 170 an den Sensor 150 zu
liefern, wenn der Zeitraum 166 abläuft oder nachdem er abgelaufen
ist. Auf diese Weise gewährleistet
die Erfindung, daß die
hohen und/oder instabilen Spannungen während der Anfangsperiode 164 sich
stabilisiert haben oder auf ein akzeptables Niveau gesunken sind,
damit danach eine richtige Soft-Programmverifikation erzielt werden
kann. Dies ermöglicht
die Verwendung der Drainpumpe 131 zur Liefe rung der Gatespannung
während
der Soft-Programmverifikation zusätzlich zur Versorgung der Drain
während
des Programmiervorgangs.
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In 7 sind
nunmehr ein oder mehrere Aspekte der Erfindung in der Logikschaltung 140 implementiert.
Die Logikschaltung 140 stellt z.B. während eines Soft-Programmverifikationsvorgangs
eine geregelte Spannungsquelle (z.B. Drainpumpe 131) für das Gate 26 bereit,
wobei der Schalter 136 und die Widerstände R1 und R2 verwendet werden.
Zum Verifizieren des Soft-Programmierens ist der Sensor 150 mit
der Zelle 20 verbunden, wenn eine erste Spannung (z.B.
etwa 2,7 Volt) von der geregelten Spannungsquelle 131 an
das Gate 26 angelegt wird. Zum Verifizieren des Soft-Programmierens
liefert die Schaltung 140 ein Soft-Programmverifikationssignal 170 von
einer Zustandsmaschine 178 an den Sensor 150,
nachdem die Überschwingung 162 sich
stabilisiert hat. Bei der dargestellten Ausführung wird das Soft-Programmverifikationssignal 170 nach
einem festen Zeitraum 166, nachdem die Drainpumpe 131 einen
höheren
Wert hat als der Regelpunkt (z.B. etwa 4 Volt), an den Sensor 150 geliefert.
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Die
Logikschaltung 140 weist eine erste Schaltung 172 auf,
die Signale PGMV, SFPGM und DPOK eingibt, um festzustellen, daß der aktuelle
Vorgang eine Soft-Programmverifikation
ist und daß die Drainpumpe
den 4-Volt-Regelwert erfolgreich erreicht oder überschritten hat. Das SFPGM-Signal kann
beispielsweise während
der Soft-Programm- und Soft-Programmverifikationsmodi aktiv sein,
und PGMV kann während
der Verifikationsmodi aktiv sein. Außerdem ist das DPOK-Signal aktiv, wenn
die geregelte Spannung VPROG 160 den Regelpunkt von etwa
4 Volt erreicht hat. Wenn dies geschehen ist, liefert die Schaltung 140 ein
erstes Signal WAPDEV an eine zweite Schaltung 174, die
ihrerseits ein erstes Wartesignal RWAIT erzeugt, das einen festen Zeitraum 166 angibt.
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Das
RWAIT-Signal wird einer Zeitgeberschaltung 176 zugeführt, die
z.B. ein universeller Zeitgeber sein kann, der für verschiedene Zeitgeberaufgaben
in der Speichervorrichtung verwendet wird. Die Zeitgeberschaltung 176 empfängt das
RWAIT-Signal und liefert nach dem festen Zeitraum 166 nach dem
ersten Signal WAPDEV ein zweites Wartesignal WAIT an die Zustandsmaschine 178.
Der feste Zeitraum 166 kann beispielsweise etwa 200 ns
oder mehr und etwa 500 ns oder weniger betragen. In einer Ausführung beträgt der Zeitraum 166 etwa
350 ns o der mehr und etwa 450 ns oder weniger, wenn sich herausgestellt
hat, daß ein
Zeitraum von etwa 400 ns gewährleistet,
daß der
Zeitraum 164 instabiler oder hoher Spannung verstrichen
ist. In dieser Hinsicht kann ein beliebiger geeigneter Zeitraum
festgelegt werden, mit dem die instabile oder Überschwingungsperiode 164 während des
Soft-Programmverifikationsvorgangs vermieden werden kann. Der feste Zeitraum
für eine
bestehende geregelte Spannungsquelle kann beispielsweise entsprechend
den Reaktionszeitcharakteristiken des zugeordneten Reglers festgelegt
werden.
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Die
Zustandsmaschine 178, die in der Logikschaltung 140 für verschiedene,
mit den Lese-, Programmier-, Lösch-,
Soft-Programmier- und Verifikationsvorgängen zusammenhängende Aufgaben
verwendet werden kann, liefert dementsprechend das Soft-Programmverifikationssignal 170 entsprechend dem
WAIT-Signal an den Sensor 150. Bei der dargestellten Ausführung wartet
die Zustandsmaschine 178 bis zum Empfang des WAIT-Signals
von der Zeitgeberschaltung 176, bevor sie von einem VERIFY1-Zustand
in einen (nicht gezeigten) VERIFY2-Zustand übergeht, wobei der VERIFY2-Zustand
bewirkt, daß die
Soft-Programmverifikation über
das Signal 170 und den Sensor 150 auftritt. Somit
findet die Soft-Programmverifikation
nicht statt, bis ein fester Zeitraum 166 beendet ist (z.B.
im Anschluß an
das DPOK-Signal, das angibt, daß VPROG 4 Volt
erreicht hat), wodurch eine Garantie gegen eine hohe oder instabile
Gatespannung an dem Zellgate 26 besteht.
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In
den 8–10 sind
Ausführungen
der ersten bzw. zweiten Schaltung 172 und 174 als
Beispiel zusammen mit einem Beispiel für ein Impulsdiagramm dargestellt,
das die Beziehung mehrerer zugehöriger
Signale zeigt. Es sei darauf hingewiesen, daß die Erfindung nicht auf die
dargestellten Ausführungen
für die
Schaltungen 172 und 174 beschränkt ist und daß jede geeignete
Vorrichtung verwendet werden kann, die feststellt, daß der aktuelle
Modus eine Soft-Programmverifikation ist und die Drainpumpe 131 sich
auf oder über
dem Regelpunkt befindet. Das Signal Q2 in der Schaltung 172 ist
low, wenn sowohl PGMV und SFPGM über
das NAND-Gatter 200 high
sind, wobei der Soft-Programmverifikationsmodus angezeigt wird.
Ein Signal Q1 geht nach zwei Zyklen des Taktsignals SCK2, nachdem
Q2 über
die Gates 202, 204, 206, 208, 210, 212, 214, 216 und 218 auf
Low gegangen ist, auf High, wobei die Taktzyklen 222 von
SCK2 (z.B., und SCK1) etwa 200 ns dauern (siehe beispielsweise 10).
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Das
WAPDEV-Signal ist low, wenn beide Signale Q1 und Q2 über das
ODER-Gatter 220 low sind, wodurch der Zeitraum 224,
in dem das WAPDEV-Signal low ist, etwa 400 ns beträgt. Gemäß der Erfindung
kann jeder geeignete Zeitraum 224 verwendet werden, mit
dem die feste Periode lang genug ist, um zu gewährleisten, daß die Überschwingung 162 in
der VPROG-Spannung 160 sich gesetzt hat (6).
Die zweite Schaltung 174 empfängt das WAPDEV-Signal von der
ersten Schaltung 172 zusammen mit den SFPGM-, PGMV- und
DPOK-Signalen und erzeugt das RWAIT-Signal über die Gates 230, 232, 234, 236, 238, 240, 242, 244, 246, 248, 250, 252 und 254,
wobei RWAIT auf Low ist, wenn entweder das Signal RW1 oder das Signal
RW2 oder beide auf High sind. Dann wird das RWAIT-Signal der Zeitgeberschaltung 176 zugeführt (7),
die dementsprechend das WAIT-Signal erzeugt. Anstatt der Zustandsmaschine 178 die
Zufuhr des Soft-Programmverifikationssignals 170 direkt
nach dem DPOK-Signal (das angibt, daß die Drainpumpe 131 den
Regelpegel erreicht hat) zu ermöglichen,
sorgt die Erfindung auf diese Weise für einen festen Zeitraum 166,
während
dessen die Überschwingung 162 in
VPROG 160 (z.B., und somit jede Überschwingung oder andere Instabilität an dem
Gate 26 der Zelle 20) sich durch die (nicht gezeigte)
Regelung der Drainpumpe 131 setzt. Sobald der feste Zeitraum
vorüber ist,
wird von der Zustandsmaschine 178 das Soft-Programmverifikationssignal 170 zur
Durchführung
der Soft-Programmverifikation erzeugt (z.B. 80 von 4).
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Ein
anderer Aspekt der Erfindung sieht Verfahren für die Verifikation des Soft-Programmierens in
Speichervorrichtungen vor, die in den dargestellten und oben beschriebenen
Vorrichtungen und Systemen sowie in jeder Speichervorrichtung ausgeführt werden
können.
Die Erfindung sieht das Bereitstellen einer geregelten Spannungsquelle
für ein
Speicherzellengate durch einen Spannungsteiler während eines Soft-Programmverifikationsvorgangs
und das Verifizieren des Soft-Programmierens
der Zelle unter Verwendung eines Sensors nach dem Stabilisieren der Überschwingung
in der geregelten Spannungsquelle vor. Die Verifikation kann das
Abwarten eines festen Zeitraums, wie beispielsweise etwa 400 ns, nachdem
die geregelte Spannungsquelle über
einem Regelpegel liegt, und das Erfassen eines mit der Zelle einhergehenden
Stroms nach dem festen Zeitraum unter Ver wendung eines Sensors umfassen.
Das Abwarten des festen Zeitraums kann das Erzeugen eines ersten
Signals dann, wenn die geregelte Spannungsquelle einen Wert hat,
der größer als
der Regelwert ist, das Erzeugen eines ersten Wartesignals, das den
festen Zeitraum entsprechend dem ersten Signal angibt, das Liefern
eines zweiten Wartesignals nach dem festen Zeitraum nach dem ersten
Signal und das anschließende
Liefern eines Soft-Programmverifikationssignals an den Sensor entsprechend
dem zweiten Wartesignal umfassen.
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Ein
derartiges Verfahren 300 ist in 11 gemäß der Erfindung
dargestellt. Zwar ist das Verfahren 300 als Beispiel als
Folge von Handlungen oder Ereignissen hier dargestellt und beschrieben,
aber es sei darauf hingewiesen, daß die vorliegende Erfindung
nicht auf die dargestellte Ordnung dieser Handlungen oder Ereignisse
beschränkt
ist, da erfindungsgemäß manche
Handlungen in unterschiedlicher Reihenfolge und/oder gleichzeitig
mit anderen Handlungen oder Ereignissen außer den hier dargestellten und/oder
beschriebenen erfolgen können.
Außerdem sind
möglicherweise
nicht alle dargestellten Schritte zur Implementierung eines Verfahrens
gemäß der vorliegenden
Erfindung erforderlich. Darüber
hinaus sei darauf hingewiesen, daß das Verfahren 300 in Verbindung
mit den hier dargestellten und beschriebenen Vorrichtungen und Systemen
sowie in Verbindung mit anderen, nicht dargestellten Systemen implementiert
werden kann. Das Verfahren 300 und andere Verfahren innerhalb
des Umfangs der Erfindung können
z.B. in der Logikschaltung 140 der 5 und 7 implementiert
sein.
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Bei 302 beginnend
wird ein Soft-Programmverifikationsvorgang initiiert, bei dem eine
geregelte Quellenspannung VPROG durch einen Spannungsteiler bei 304 mit
einem Kernspeicherzellengate verbunden wird. Die Spannung VPROG 160 der
Drainpumpe 131 kann beispielsweise, wie in 7 dargestellt,
unter Verwendung der Widerstände
R1 und R2 sowie der Schaltvorrichtung 136 an das Gate 26 der Zelle 20 angeschlossen
werden. Bei 306 wird festgestellt, ob VPROG auf einen vorbestimmten
Pegel, wie beispielsweise ungefähr
4 Volt, angestiegen ist (z.B., wie oben durch das Signal DPOK angezeigt).
Falls nicht, wartet das Verfahren 300 bei 308,
bis sich herausgestellt hat, daß VPROG
bei 306 über
4 Volt liegt. Danach wartet das Verfahren 300 bei 310 ab,
bis jegliche Überschwingung
oder Instabilität
in der VPROG-Spannung sich gelegt hat. Das Verfahren 300 kann
beispielsweise bei 310 einen festen Zeitraum (z.B. etwa
400 ns) lang warten, um zu gewähr leisten,
daß die Überschwingung 162 in
VPROG (6) sich stabilisiert hat. Dann wird die Soft-Programmierung
der Zelle bei 312 verifiziert, wonach das Verfahren 300 bei 314 endet.
Es sei darauf hingewiesen, daß ohne
die Wartezeit bei 310 die Soft-Programmverifikation bei 312 aufgrund
unpassender (z.B. hoher oder instabiler) Spannungspegel an dem Gate
der verifizierten Kernzelle fehlerhaft sein kann. Auf diese Weise
schwächt
das Verfahren 300 anomale Soft-Programmverifikationsergebnisse, die
mit Überschwingung
und/oder Instabilität
bei Gatespannungspegeln einhergehen, ab oder vermeidet sie.
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Zwar
wurde die Erfindung in bezug auf eine oder mehrere Ausführungen
gezeigt und beschrieben, aber für
den Fachmann auf dem Gebiet ergeben sich beim Lesen und Erfassen
dieser Beschreibung und den angefügten Zeichnungen äquivalente
Veränderungen
und Modifizierungen. Speziell im Hinblick auf die verschiedenen
Funktionen, die von den oben beschriebenen Bauteilen (Anordnungen,
Vorrichtungen, Schaltungen usw.) durchgeführt werden, sollen die Ausdrücke (einschließlich eines
Hinweises auf eine AEinrichtung@), die zur Beschreibung dieser Bauteile
verwendet werden, sofern nicht anders angegeben, sich auf jedes
Bauteil beziehen, das die angegebene Funktion des beschriebenen
Bauteils ausübt
(d.h. funktionsmäßig gleichwertig
ist), selbst wenn es vom Aufbau her zu der offenbarten Konstruktion,
die in den hier dargestellten Ausführungsbeispielen der Erfindung
die Funktion ausübt,
nicht äquivalent
ist. Außerdem
kann ein bestimmtes Merkmal der Erfindung zwar in bezug auf nur
eine von mehreren Ausführungen
offenbart worden sein, aber ein derartiges Merkmal kann auch, falls
dies bei einer vorgegebenen oder bestimmten Anwendung erwünscht oder
vorteilhaft ist, mit einem oder mehreren anderen Merkmalen der anderen
Ausführungen
kombiniert werden. In dem Maße,
in dem die Ausdrücke Aenthält@, Ahat@,
Amit@ oder Varianten davon sowohl in der ausführlichen Beschreibung als auch
in den Ansprüchen
verwendet werden, sollen diese Ausdrücke ferner, auf mit dem Ausdruck
Aaufweisend@ vergleichbare Weise, als einschließend angesehen werden.
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Industrielle Anwendbarkeit
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Die
Vorrichtungen und Verfahren können
auf dem Gebiet der Speichervorrichtungen zum Verifizieren der Programmierung
von Speicherzellen verwendet werden.