DE60104465T2

DE60104465T2 - Verfahren und Vorrichtung zur Verteilung eines Synchronisationssignales in einem Nachrichtenübertragungsnetzwerk

Info

Publication number: DE60104465T2
Application number: DE60104465T
Authority: DE
Inventors: Ioan V. Plano Teodorescu
Original assignee: Alcatel USA Sourcing Inc
Current assignee: Alcatel USA Sourcing Inc
Priority date: 2000-03-31
Filing date: 2001-03-12
Publication date: 2005-09-15
Anticipated expiration: 2021-03-13
Also published as: EP1139594B1; US6763016B1; DE60104465D1; EP1139594A2; EP1139594A3

Description

Die vorliegende Erfindung betrifft ein System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungs- bzw. Telekommunikationsnetzwerk, das einen Synchrontaktgeber aufweist, der dazu dient, Taktungssignale und Steuersignale bereitzustellen, ein Unterstufen-Verteilungsmodul, das mit dem Synchrontaktgeber gekoppelt ist, wobei das Unterstufen-Verteilungsmodul dazu dient, das Synchronisationssignal zu empfangen und zu verteilen, ein Bussteuerungsmodul, das mit dem Unterstufen-Verteilungsmodul gekoppelt ist, wobei das Bussteuerungsmodul dazu dient, das Synchronisationssignal zu empfangen und zu verteilen, und eine Vielzahl von Karten, die mit dem Bussteuerungsmodul gekoppelt sind, wobei jede Karte dazu dient, das Synchronisationssignal zu empfangen und auf Basis der Taktungssignale zu synchronisieren.
Ein solches System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk ist aus der US-Patentanmeldung 5 901 136 bekannt.
Diese Patentdokumentation offenbart ein digitales Distributions-Cross-Connect-System, das ein Synchronisations-Subsystem aufweist, bei dem es sich um ein Taktungs-Subsystem zum Koordinieren der Komponenten des digitalen Cross-Connect-Systems handelt. Taktungssignale, die von dem Synchronisations-Subsystem erzeugt werden, werden über Taktungssignal-Medien an verteilte Dienstleistungsknoten übermittelt, die als Verteilungsmodule betrachtet werden können. Die verteilten Dienstleistungsknoten und das Synchronisations-Subsystem sind über Steuersystem-Kommunikationsmedien mit einem Verwaltungs-Subsystem verbunden. Die Taktungssignal-Medien und die Steuersystem-Kommunikationsmedien werden in der Patentdokumentation als digitale Datenübermittlungsmedien offenbart, wie beispielsweise als Kupferleiter, Koaxialleiter, optische Leiter, oder als viele andere dafür geeignete Leiter. Die Taktungssignal-Medien und die Steuersystem-Kommunikationsmedien sind darin als Pfade offenbart, die voneinander getrennt sind.
Diese Erfindung bezieht sich generell auf das Gebiet der Telekommunikationssysteme, und insbesondere auf ein Verfahren und ein System zur Verteilung eines Synchronisationssignals in einem Telekommunikationsnetzwerk.
Herkömmliche Verfahren zur Verteilung eines Synchronisationssignals nutzen mehrere Prozessorebenen, um das Synchronisationssignal durch das Netzwerk zu leiten. Diese Verfahren verteilen außerdem das Taktungssignal separat zu den Steuersignalen. Mehrere Prozessorebenen und die Verteilung des Taktungssignals getrennt zu den anderen Steuersignalen erfordern jedoch eine komplizierte Hardware und Software, die in den Systemmodulen implementiert werden müssen, zusätzlich zu einer relativ großen Anzahl von Leitungen, um die getrennten Signale bereitstellen zu können, was zu einem niedrigeren Wirkungsgrad und zu höheren Kosten führt.
In Anbetracht des vorstehend beschriebenen Stands der Technik ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren und ein System zur Verteilung eines Synchronisationssignals in einem Telekommunikationsnetzwerk bereitzustellen, welche die Nachteile und Probleme im Zusammenhang mit den bisher entwickelten Systemen und Verfahren beseitigen oder reduzieren.
Diese Aufgabe wird durch ein System gelöst, wie es in der Einleitung beschrieben worden ist, in dem der Synchrontaktgeber ein zusammengesetztes Synchronisationssignal bereitstellt, welches die Taktungs- und Steuersignale enthält. Ferner wird diese Aufgabe durch ein Verfahren gelöst, wie es in der Einleitung genannt wurde, in dem der Schritt des Generierens des Synchronisationssignals die Generierung eines zusammengesetzten Synchronisationssignals umfasst, welches Taktungs- und Steuersignale enthält.
Gemäß der vorliegenden Erfindung werden ein Verfahren und ein System für das Verteilen eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk bereitgestellt, welche die Nachteile und Probleme, die mit den bisher entwickelten Systemen und Verfahren verbunden sind, beseitigen oder reduzieren. Im Besonderen wird ein zusammengesetztes Synchronisationssignal bereitgestellt, das Taktungs- und Steuerungsnachrichten enthält, wobei eine geringere Komplexität in den Systemmodulen ermöglicht und die Anzahl der für die Implementierung benötigten Leitungen reduziert wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk bereitgestellt, das einen Synchrontaktgeber, ein Unterstufen-Verteilungsmodul, ein Bussteuerungsmodul und eine Vielzahl von Karten enthält. Der Synchrontaktgeber dient dazu, ein Synchronisationssignal bereitzustellen, das Taktungs- und Steuersignale aufweist. Das Unterstufen-Verteilungsmodul ist mit dem Synchrontaktgeber gekoppelt. Das Unterstufen-Verteilungsmodul dient dazu, das Synchronisationssignal zu empfangen und zu verteilen. Das Bussteuerungsmodul ist mit dem Unterstufen-Verteilungsmodul gekoppelt. Das Bussteuerungsmodul dient dazu, das Synchronisationssignal zu empfangen und zu verteilen. Eine Vielzahl von Karten ist mit dem Bussteuerungsmodul gekoppelt. Jede Karte dient dazu, das Synchronisationssignal zu empfangen und auf Basis der Taktungssignale zu synchronisieren.
Die technischen Vorteile der vorliegenden Erfindung schließen die Bereitstellung eines verbesserten Systems zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk ein. Im Besonderen stellt ein Synchrontaktgeber ein zusammengesetztes Synchronisationssignal zur Verfügung, das Taktungs- und Steuerungsnachrichten beinhaltet. Infolgedessen können Systemmodule entworfen werden, die keine komplizierte Hardware und/oder Software erfordern, um die im Synchronisationssignal enthaltenen Signale zu erzeugen. Dementsprechend reduzieren sich die Implementierungskosten, wogegen aber der Wirkungsgrad erhöht wird. Außerdem ermöglicht die Aufnahme einer Vielzahl von Nachrichten in der Signalzusammensetzung eine Reduzierung bei der Anzahl der Leitungen, die für die Implementierung des Systems erforderlich sind.
Weitere technische Vorteile der vorliegenden Erfindung umfassen die Bereitstellung von zusätzlichen Stufen für eine Fehlererkennung. Im Besonderen wird dabei jedes Bit – außer den Bits, aus denen ein Synchronisationswort besteht - zweimal wiederholt, und jede Nachricht wird dreimal wiederholt. Infolgedessen wird die Zuverlässigkeit des Synchronisationsworts verbessert, und Datenübertragungsblöcke, die Fehler enthalten, sind leicht identifizierbar.
Ein weiterer technischer Vorteil der vorliegenden Erfindung schließt die Erzeugung von Shelf-Identifizierern [Baugruppenrahmen-Adressiersatz] ein. Ein Modul auf jeder Stufe des Systems liefert einen Teil eines Shelf-Identifizierers für jedes Shelf, das diesem Modul nachgeschaltet ist. Infolgedessen kann eine Nachricht in dem Synchronisationssignal für ein bestimmtes Shelf bereitgestellt werden, ohne eine Adresse für das Shelf zu benötigen. Anstelle dessen empfängt das Shelf einen Identifizierer von einem vorgeschalteten Modul, der verwendet werden kann, um für dieses Shelf die entsprechende Nachricht aus dem Synchronisationssignal zu extrahieren. Demzufolge können spezifische Shelf-Nachrichten für viele Shelfs in einem einzigen Synchronisationssignal mit den anderen Taktungs- und Steuersignalen eingeschlossen sein.
Weitere technische Vorteile werden den Fachleuten auf diesem Gebiet aus den nun folgenden Figuren, Beschreibungen und Ansprüchen sogleich ersichtlich sein.
Bezüglich eines noch besseren Verständnisses der vorliegenden Erfindung und weiterer Merkmale und Vorteile wird nun auf die nachstehende Beschreibung in Zusammenhang mit den anhängenden Zeichnungen verwiesen, worin:
1 ein Blockdiagramm ist, das ein Beispiel für ein Nachrichtenübertragungsnetzwerk, wie zum Beispiel ein hoch entwickeltes, intelligentes Netz, für den Einsatz in Verbindung mit der vorliegenden Erfindung veranschaulicht;
2A ein Blockdiagramm ist, das ein einstufiges System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie beispielsweise das Netzwerk der 1, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
2B ein Blockdiagramm ist, das ein zweistufiges System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie beispielsweise das Netzwerk der 1, gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
3 ein Blockdiagramm ist, das ein redundantes, zweistufiges System zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk der 1, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
4A ein Blockdiagramm ist, das eine Datenübertragungsblockstruktur für ein Synchronisationssignal, das von dem System der 3 verteilt wird, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
4B ein Blockdiagramm ist, das eine Datenübertragungsblockstruktur für ein Rückkopplungssignal veranschaulicht, das von dem System der 3 gemäß einer Ausführungsform der vorliegenden Erfindung bereitgestellt wird;
5 ein Ablaufdiagramm ist, das ein Verfahren zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk der 1, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt; und
6 ein Ablaufdiagramm ist, das ein Verfahren zum Bereitstellen eines Rückkopplungssignals in einem Nachrichtenübertragungsnetzwerk, wie beispielsweise das Netzwerk der 1, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
1 ist ein Blockdiagramm, das ein hoch entwickeltes, intelligentes Netzwerk 10 zur Verwendung im Zusammenhang mit der vorliegenden Erfindung darstellt. Das hoch entwickelte, intelligente Netzwerk 10 enthält ein Dienstmanagementsystem 12, das über ein Industriestandardprotokoll, wie beispielsweise das X.25, an eine Vielzahl von Dienststeuerungspunkten 14 und eine Vielzahl von Signalübertragungspunkten 16 mit Schnittstellen angeschlossen ist. Das Dienstmanagementsystem 12 stellt Netzwerkinformationen, eine Datenbankverwaltung und einen Administrator-Support für das fortgeschrittene, intelligente Netzwerk 10 bereit. Das Dienstmanagementsystem 12 ist im Allgemeinen an die Dienststeuerungspunkte 14 für eine Bereitstellung, für die Datenbankverwaltung, für die Anwendungsprogrammverwaltung der Dienststeuerungspunkte und für das Sammeln von Verkehrsmessungs-Messdaten mit Schnittstellen angeschlossen.
Die Dienststeuerungspunkte 14 können über einen Signalisierungssystem-Nummer-7-Verbindungssatz 18 mit den Signalübertragungspunkten 16 direkt verbunden werden. Die Signalübertragungspunkte 16 sind ferner durch einen Signalisierungssystem-Nummer-7-Verbindungssatz 18 mit einem oder mehreren Dienstvermittlungspunkten 20 verbunden, die Vermittlungs- und Rufabwicklungsfunktionen im Netzwerk 10 ausführen. Die Dienststeuerungspunkte 14 sind auf Transaktionen basierende Verarbeitungssysteme, deren Hauptaufgabe es ist, Anfragen von Dienstvermittlungspunkten 20 nach Daten zu beantworten, die erforderlich sind, um die Vermittlung eines Rufs abzuschließen. Die Dienstvermittlungspunkte 20 sind Bestandteil eines öffentlichen Fernsprechwählnetzes und werden mit den Fernsprechteilnehmern verbunden, wobei Festnetztelefone und drahtlose Telefone 22, intelligente Peripheriegeräte 24 und Heimatdateien 26 eingeschlossen sind.
Ein Diensterstellungssystem 28 ermöglicht die Erstellung und das Testen von Dienstlogikprogrammen außerhalb des Netzwerks 10. Fertiggestellte Dienstlogikprogramme werden durch das Dienstmanagementsystem 12 auf die Dienststeuerungspunkte 14 und die Signalübertragungspunkte 16 herunter geladen, um sie auf dem Netzwerk 10 auszuführen.
2A ist ein Blockdiagramm, das ein einstufiges System 100 zur Verteilung eines Taktungssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk 10, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Das System 100 umfasst einen Synchrontaktgeber 102 und ein oder mehrere Racks 103. Der Synchrontaktgeber 102 erzeugt Taktungs- und Steuersignale für die Verteilung auf den Racks 103 des Systems 100 in einem gerahmten Signal, das Felder für die Übermittlung bestimmter Datentypen enthält. Da somit der Synchrontaktgeber 102 die Taktungs- und Steuersignale zur Verfügung stellt, können Module nachgeschaltet in den Racks 103 des Systems 100 ohne die komplizierte Hardware und/oder Software entworfen werden, die erforderlich ist, um diese Signale zu erzeugen. Dies senkt die Kosten und erhöht den Wirkungsgrad des Systems 100.
Der Rack 103 umfasst ein Verteilungsmodul 104 und eine Vielzahl von Shelfs 106 [Baugruppenrahmen]. Jedes Shelf 106 umfasst ein oder mehrere Bussteuerungsmodule 108. Im Betrieb empfängt das Verteilungsmodul 104 das gerahmte Signal vom Synchrontaktgeber 102 und verteilt das Signal an die Bussteuerungsmodule 108. Die Bussteuerungsmodule 108 verteilen das Signal an Karten (in 2A nicht dargestellt), die in den Shelfs 106 stecken. Obwohl die erläuterte Ausführungsform ein Bussteuerungsmodul 108 pro Shelf 106 enthält, kann selbstverständlich jedes Shelf 106 jede geeignete Anzahl von Bussteuerungsmodulen 108 enthalten, wie in den anhängenden Ansprüchen definiert ist.
Gemäß einer Ausführungsform empfangen die Bussteuerungsmodule 108 ein Rückkopplungssignal, das Signalzustandsinformationen enthält, sowie ein abgeleitetes Taktsignal von jeder der in den Shelfs steckenden Karten. Die Bussteuerungsmodule 108 übertragen Signale an das Verteilungsmodul 104 auf Basis der Kartensignale, und das Verteilungsmodul 104 überträgt Signale an den Synchrontaktgeber 102 auf Basis der Signale von den Bussteuerungsmodulen 108. Der Synchrontaktgeber 102 wählt eines der vom Verteilungsmodul 104 empfangenen, abgeleiteten Taktsignale zur Verteilung an das System 100 als Taktungssignal aus.
2B ist ein Blockdiagramm, das ein zweistufiges System 120 zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk 10, gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt. Das System 120 umfasst einen Synchrontaktgeber 122, ein Verteilungsmodul 124 und eine Vielzahl von Racks 125a–b, die auf ähnliche Weise arbeiten, wie die Komponenten des Systems 100.
In einer Ausführungsform erzeugt der Synchrontaktgeber 122 Taktungs- und Steuersignale für die Verteilung auf die Racks 125a–b des Systems 120 in einem gerahmten Signal über das Verteilungsmodul 124. So können nachgeschaltete Module des Systems 120 ohne die komplizierte Hardware und/oder Software entwickelt werden, die erforderlich ist, um diese Signale zu erzeugen. Die Racks 125a–b umfassen jeweils ein Verteilungsmodul 126a–b und eine Vielzahl von Shelfs 108a–b. Jedes Shelf 128a–b umfasst ein oder mehrere Bussteuerungsmodule 130a–b.
Im Betrieb empfängt das Verteilungsmodul 124 das gerahmte Signal vom Synchrontaktgeber 122 und verteilt das Signal an die Bussteuerungsmodule 126a–b der Racks 125a–b. Die Verteilungsmodule 126a–b verteilen das Signal an die Bussteuerungsmodule 130a–b, die das Signal an Karten (in 2B nicht dargestellt) verteilen, die in den Shelfs 128a–b stecken.
Gemäß einer Ausführungsform empfangen die Bussteuerungsmodule 130a–b ein abgeleitetes Taktsignal und ein Rückkopplungssignal von jeder der in den Shelfs steckenden Karten 128a–b. Die Bussteuerungsmodule 130a–b übertragen aufgrund der Signale von den Karten Signale an die Verteilungsmodule 126a–b, und die Verteilungsmodule 126a–b übertragen aufgrund der Signale von den Bussteuerungsmodulen 130a–b Signale auf das Verteilungsmodul 124. Das Verteilungsmodul 124 überträgt dann auf Basis der Signale von den Verteilungsmodulen 126a–b Signale auf den Synchrontaktgeber 122. Der Synchrontaktgeber 122 wählt eines der vom Verteilungsmodul 124 empfangenen, abgeleiteten Taktsignale zur Verteilung an das System 120 als Taktungssignal aus.
Die 3A–B sind ein Blockdiagramm, das ein redundantes, zweistufiges System 200 zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk 10, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Das System 200 umfasst redundante Ebenen 201a–b von Komponenten für die Bereitstellung einer Kommunikation innerhalb des Systems 200. Jede Ebene 201a–b dient dazu, ein Synchronisationssignal zu verteilen, wobei sie außerdem als Sicherung im Fall eines Fehlers in der anderen Ebene 201a–b dient. Obwohl das erläuterte System 200 zwei Ebenen 201a–b umfasst, kann das System 200 selbstverständlich jede geeignete Anzahl von Ebenen aufweisen, wie in den anhängenden Ansprüchen definiert ist.
Für die veranschaulichte, zweistufige Ausführung umfasst jede Ebene 201a–b einen Synchrontaktgeber 202a–b, ein Oberstufen-Verteilungsmodul 206a–b und ein Rack 207, das eine Vielzahl von Unterstufen-Verteilungsmodulen 208a–b und eine Vielzahl von Shelfs 209 aufweist. Wie nachstehend in weiteren Einzelheiten beschrieben ist, kommuniziert jeder Synchrontaktgeber 202a–b mit einem Oberstufen-Verteilungsmodul 206a–b, das wiederum mit einer Vielzahl von Unterstufen-Verteilungsmodulen 208a–b kommuniziert. Jedes Unterstufen-Verteilungsmodul 208a–b kommuniziert mit einer Vielzahl von Shelfs 209, von denen jedes auch mit dem Unterstufen-Verteilungsmodul 208a–b und der redundanten Ebene 201a–b kommuniziert.
Jedes Shelf 209 umfasst ein Bussteuerungsmodul 210a zum Kommunizieren mit einer Karte 212a über eine (nicht dargestellte) Backplane und ein Bussteuerungsmodul 210b zum Kommunizieren mit einer Karte 212b über eine (nicht dargestellte) Backplane. Obwohl die dargestellte Ausführungsform eine Karte 212a und eine Karte 212b enthält, kann selbstverständlich jede geeignete Anzahl von Karten 212a–b enthalten sein, ohne dass dabei vom Schutzumfang der vorliegenden Erfindung abgewichen wird. Für ein Ausführungsbeispiel weist jedes Shelf 209 acht Karten 212a und acht Karten 212b auf.
Außerdem empfangen die Synchrontaktgeber 202a–b Signale vom System 200, die Signalzustandsinformationen und abgeleitete Taktsignale enthalten. Die Synchrontaktgeber 202a–b können ein abgeleitetes Taktsignal als Taktungssignal wählen, um es über das System 200 zu verteilen.
Obwohl die dargestellte Ausführungsform zwei Stufen von Verteilungsmodulen 206a–b und 208a–b umfasst, kann selbstverständlich jede geeignete Zahl von Stufen enthalten sein, wie in den anhängenden Ansprüchen definiert ist. Für eine Ausführungsform weist jeder Rack ein Unterstufen-Verteilungsmodul auf. Somit kann ein einstufiges System ein Unterstufen-Verteilungsmodul umfassen. Jede zusätzliche Stufe, die dem System hinzugefügt wird, kann ein Verteilungsmodul aufweisen, das dazu dient, mit einer bestimmten Anzahl von nachgeschaltet angeordneten Verteilungsmodulen zu kommunizieren.
So kann ein zweistufiges System ein Oberstufen-Verteilungsmodul mit acht Ports aufweisen, um mit acht nachgeschaltet angeordneten Verteilungsmodulen und acht Racks zu kommunizieren, von denen jedes ein Unterstufen-Verteilungsmodul umfasst. Ebenso kann ein dreistufiges System ein Oberstufen-Verteilungsmodul mit zwölf Ports aufweisen, um mit zwölf nachgeschaltet angeordneten Verteilungsmodulen zu kommunizieren, zwölf Zwischenstufen-Verteilungsmodule, jedes mit acht Ports, um mit acht nachgeschalteten Verteilungsmodulen zu kommunizieren, und acht Racks umfassen, von denen jeder ein Unterstufen-Verteilungsmodul aufweist.
Was wiederum die zweistufige Ausführungsform betrifft, die in 3 dargestellt ist, so kann der Synchrontaktgeber 202a eine mit einer kompakten Peripherkomponenten-Schnittstelle (cPCI) kompatible Taktungskarte, die sich in einem Verwaltungs-Shelf des Systems 200 befindet, umfassen. Der Synchrontaktgeber 202a kann eine Bordsystem-Synchronisierschaltung aufweisen, die Stratum-3-Anforderungen an Jitter, Wander, Freilaufgenauigkeit und Holdover erfüllen. Die Schaltung des Synchrontaktgebers 202a kann eine Frequenzmitnahme der Zeitbasis zu einem externen Synchronisationssignal implementieren. In einer Ausführungsform kann der Synchrontaktgeber 202a so konfiguriert sein, dass er in einem Master-Slave-Modus mit dem Synchrontaktgeber 202b arbeitet, um den Bitversatz zwischen den entsprechenden Taktungssignalen zu minimieren, die von den Synchrontaktgebern 202a–b erzeugt werden.
Gemäß einer Ausführungsform umfassen die Verteilungsmodule 206a–b und 208a–b Leiterplatinen, die Signale an andere Verteilungsmodule oder Shelfs 209 verteilen bzw. von diesen empfangen. Die Verteilungsmodule 206a–b und 208a–b können sich in einem Verwaltungs-Shelf des Systems 200 in der Nähe zu einer Energieversorgungseinheit befinden. Der Rack 207 kann ein European-Telecommunications-Standards-Institute-Rack oder ein anderes geeignetes Rack aufweisen.
In einer Ausführungsform empfängt der Synchrontaktgeber 202a 202 externe Signale von einem externen Bezug 218a. Der externe Bezug 218a kann ein DS1/E1-Signal, ein Building-Integrated-Timing-Source-Signal, ein Sinuswellen-Eingangssignal, ein abgeleitetes Taktungssignal, eine Taktsignalzusammensetzung, oder jedes andere, geeignete Signal sein. Der externe Bezug 218a kann über ein verdrilltes Adernpaar, ein Koaxialkabel oder eine andere geeignete Eingangsleitung empfangen werden.
Auf der Grundlage des externen Bezugs 218a erzeugt der Synchrontaktgeber 202a Steuer- und Taktungssignale für die Verteilung über die Ebene 201a. Da der Synchrontaktgeber 202a die Taktungs- und Steuersignale zur Verfügung stellt, müssen nachgeschaltet angeordnete Module, wie die Verteilungsmodule 206a und 208a und das Bussteuerungsmodul 210a, nicht die komplizierte Hardware und/oder Software enthalten, die notwendig sind, um diese Signale zu erzeugen. Somit ist das Hardware- und Software-Design des Systems 200 vereinfacht, was einen höheren Wirkungsgrad und niedrigere Kosten zur Folge hat.
Gemäß einer Ausführungsform übermittelt der Synchrontaktgeber 202a ein Taktsignal 222 und ein gerahmtes Signal, wie ein Superframe-Indikator-(SFI-) Signal 224, zum Synchrontaktgeber 202b der Ebene 201b und zum Oberstufen-Verteilungsmodul 206a. Das Taktsignal 222 kann ein 19,44 MHz-System-Taktsignal oder jedes andere geeignete Taktsignal aufweisen. Wie nachstehend in weiteren Einzelheiten in Verbindung mit 4 beschrieben ist, enthält das SFI-Signal 224 Taktungs- und Steuersignale und verteilt Taktungs- und Steuerungsinformationen an einzelne Module des Systems 200. Auf diese Weise synchronisiert das SFI-Signal 224 die Karten 212a–b mit dem System 200 und ermöglicht es, dass Nachrichten von einer zentralen Stelle an jede Karte 212a–b verteilt werden. Der Synchrontaktgeber 202b funktioniert auf ähnliche Weise wie der Synchrontaktgeber 202a.
Zum Beispiel kann das SFI-Signal 224 Informationen enthalten, die jedem Modul mitteilen, welches Signal als Taktungssignal zu verwenden ist. Die Steuersignale können Informationen aufweisen, welche die Arbeitsweise des Systems 200 lenken, wie beispielsweise Anweisungen darüber, welche Ebene 201a–b aktiv und welche Ebene 201a–b inaktiv ist. Die Steuersignale können auch die Tageszeit, Reset-Befehle, Alarme, Datenübertragungsblock-Identifizierer, Töne, Meldungen und beliebig andere, geeignete Signale enthalten. Dadurch, dass diese Signale in dem SFI-Signal 224 enthalten sind, reduziert das System 200 die Komplexität der Hardware und Software, die für das System 200 benötigt werden.
Das Oberstufen-Verteilungsmodul 206a empfängt das Taktsignal 222 und das SFI-Signal 224 vom Synchrontaktgeber 202a und sendet die Signale 222 und 224 an das Unterstufen-Verteilungsmodul 208a. Das Unterstufen-Verteilungsmodul 208a sendet die Signale 222 und 224 zum Shelf 209. Das Unterstufen-Verteilungsmodul 208a empfängt ein abgeleitetes Taktsignal 226 und ein Rückkopplungssignal 228 vom Shelf 209 und übermittelt die Signale 226 und 228 an das Oberstufen-Verteilungsmodul 206a, welches die Signale 226 und 228 an den Synchrontaktgeber 202a weiterleitet. Die Verteilungsmodule 206a und 208a können ein Field Programmable Gate Array (FPGA), eine anwendungsspezifische, integrierte Schaltung, eine Software oder eine andere geeignete Einrichtung verwenden, um Signale zu überwachen, Signale zu synchronisieren, Daten aus Signalen zu extrahieren, fehlerhafte Informationen zu verwerfen, Probleme mittels des Rückkopplungssignals 228 zu melden, oder weitere geeignete Funktionen durchzuführen. Entsprechend einer Ausführungsform wird ein Xilinx 4028 XLA SRAM-basiertes FPGA in einem 240-Pin PQSP-Paket verwendet, um diese Funktionen auszuführen. Die Oberstufen-Verteilungsmodule 206b und 208b arbeiten auf ähnliche Weise wie die Verteilungsmodule 206a und 208a.
Gemäß einer Ausführungsform übertragen die Unterstufen-Verteilungsmodule 208a und 208b das Taktsignal 222 und das SFI-Signal 224 an die Bussteuerungsmodule 210a und 210b des Shelfs 209. Obwohl das dargestellte Shelf 209 zwei Bussteuerungsmodule 210a–b umfasst, kann das Shelf 209 selbstverständlich jede geeignete Anzahl von Bussteuerungsmodulen aufweisen, wie in den anhängenden Ansprüchen definiert ist.
Gemäß einer Ausführungsform umfasst das Bussteuerungsmodul 210a eine Bussteuerungskarte, die zusammen mit dem Bussteuerungsmodul 210b Taktungssignale und andere Signale an die Karte 212a verteilt, die in dem Shelf 209 steckt. Das Bussteuerungsmodul 210a empfängt von den Unterstufen-Verteilungsmodulen 208a und 208b verschiedene Paare aus Taktsignalen 222 und SFI-Signalen 224. Das Bussteuerungsmodul 210a synchronisiert die Signale, wählt mittels eines Selektors aus jedem Signalpaar das Signal mit der höchsten Qualität aus und verteilt die ausgewählten Signale an die Karte 212a. Die Karte 212a kann eine einfache Platine, einen intelligenten Slave, einen PCI-Bus-Master oder dergleichen aufweisen, um die Funktionen des Systems 200 ausführen zu können.
Das Bussteuerungsmodul 210a empfängt außerdem das abgeleitete Taktsignal 226 und das Rückkopplungssignal 228 von der Karte 212a. Ein Zustandsgenerator des Bussteuerungsmoduls 210a überwacht den Zustand mittels Rückkopplungssignalen 228 und meldet den Signalzustand der Ausgabe-Rückkopplungssignale. Ein Selektor des Bussteuerungsmoduls 210a wählt die abgeleiteten Taktsignale 226 mit der höchsten Qualität aus und schickt die Signale an die Unterstufen-Verteilungsmodule 208a–b. Das Bussteuerungsmodul 210b funktioniert auf ähnliche Weise wie das Bussteuerungsmodul 210a.
Das Unterstufen-Verteilungsmodul 208a empfängt das abgeleitete Taktsignal 226 und das Rückkopplungssignal 228 vom Shelf 209, multiplexiert die Signale und übermittelt die Signale 226 und 228 an das Oberstufen-Verteilungsmodul 206a, welches wiederum die Signale 226 und 228 an den Synchrontaktgeber 202a übermittelt. Steuerpins können verwendet werden, um die Transceiver [Sender/Empfänger] zu definieren, welche die Signale 226 und 228 empfangen sollen.
Der Synchrontaktgeber 202a empfängt ein abgeleitetes Taktsignal 226 und ein Rückkopplungssignal 228 vom Oberstufen-Verteilungsmodul 206a und vom Synchrontaktgeber 202b. Das abgeleitete Taktsignal 226 und das Rückkopplungssignal 228 werden vom Shelf 209 über die Verteilungsmodule 206a–208a zum Bussteuerungsmodul 210a und zum Synchrontaktgeber 202a übertragen. Das abgeleitete Taktsignal 226 kann beispielsweise ein abgeleitetes 8-kHz-Taktsignal von einer Netzschnittstelle enthalten. Der Synchrontaktgeber 202a kann das abgeleitete Taktsignal 226 als Taktungssignal auswählen, um es mittels des SFI-Signals 224 über die Ebene 201a zu verteilen. Das Rückkopplungssignal 228 enthält Alarme und andere Signale, die von dem Shelf 209, dem Bussteuerungsmodul 210a und den Oberstufen-Verteilungsmodulen 206a–208a aufgefangen werden. Der Synchrontaktgeber 202a kann als Antwort auf das Rückkopplungssignal 228 Korrekturmaßnahmen implementieren.
Somit werden Nachrichten sowohl nachgeschaltet als auch vorgeschaltet zwischen dem Synchrontaktgeber 202a und der Karte 212a übermittelt. Für das Ausführungsbeispiel umfasst eine im SFI-Signal 224 enthaltene Nachricht für die Karte 212a einen Shelf-Identifizierer. Für die zuvor beschriebene dreistufige Ausführungsform übermittelt der Synchrontaktgeber 202a das SFI-Signal 224 ohne einen Shelf-Identifizierer an das Oberstufen-Verteilungsmodul. Das Oberstufen-Verteilungsmodul fügt in das SFI-Signal 224 das höherwertigste Halb-Byte (Most Significant Nibble) (MSN) des Shelf-Identifizierers ein. Da jedes Mittelstufen-Verteilungsmodul mit unterschiedlichen Shelfs 209 kommuniziert, unterscheidet sich das MSN, das vom Oberstufen-Verteilungsmodul eingefügt wird, für jeden Port, so dass jedes Mittelstufen-Verteilungsmodul ein anderes MSN für den Shelf-Identifizierer empfängt.
Ebenso fügt das Mittelstufen-Verteilungsmodul das zweite Halb-Byte des Shelf-Identifizierers in das SFI-Signal 224 ein. Da jedes Unterstufen-Verteilungsmodul mit einer Vielzahl von Shelfs 209 kommuniziert, unterscheidet sich das Halb-Byte, das vom Mittelstufen-Verteilungsmodul eingefügt wird, für jeden Port, so dass jedes Unterstufen-Verteilungsmodul ein anderes zweites Half-Byte für den Shelf-Identifizierer empfängt.
Schließlich fügt das Unterstufen-Verteilungsmodul das am wenigsten signifikante Halb-Byte (Least Significant Nibble) (LSN) des Shelf-Identifizierers in das SFI-Signal 224 ein, bevor das SFI-Signal 224 an jeden Shelf 209 bereitgestellt wird. Da jedes Unterstufen-Verteilungsmodul mit einer Vielzahl von Shelfs 209 kommuniziert, unterscheidet sich für jeden Port das LSN, das vom Unterstufen-Verteilungsmodul eingefügt wird, so dass jedes Shelf 209 einen anderen Shelf-Identifizierer empfängt.
4A ist ein Blockdiagramm, das eine Datenübertragungsblockstruktur 300 für ein Synchronisationssignal veranschaulicht, wie das Superframe-Indikator- (SFI-) Signal 224, das vom System 200 gemäß einer Ausführungsform der vorliegenden Erfindung verteilt wird. Gemäß einem Ausführungsbeispiel umfasst das SFI-Signal 224 sechsundneunzig Datenverteilungsblöcke 304.
Dadurch können sowohl T1- als auch E1-Standards erfüllt werden, da ein T1-Signal vierundzwanzig Datenverteilungsblöcke enthält und ein E1-Signal sechzehn Datenverteilungsblöcke umfasst. Da sechsundneunzig sowohl durch vierundzwanzig als auch durch sechzehn glatt teilbar ist, können demzufolge die T1- und E1-Signale in dem SFI-Signal 224 mit sechsundneunzig Datenverteilungsblöcken 304 bereitgestellt werden. Selbstverständlich kann das SFI-Signal 224 jedoch auch jede andere geeignete Anzahl von Datenverteilungsblöcken 304 enthalten, wie in den anhängenden Ansprüchen definiert ist.
Für das Ausführungsbeispiel umfasst jeder Datenverteilungsblock 304 etwa 125 Mikrosekunden, wodurch das SFI-Signal 224 etwa 12 Millisekunden lang wird. Außerdem kann die Taktung des SFI-Signals 224 auf Basis eines zusammengesetzten Taktsignals vom Synchrontaktgeber 202a–b erfolgen, wobei ein Datenverteilungsblock 304 des SFI-Signals 224 in jedem Taktzyklus bereitgestellt ist. Das SFI-Signal 224 kann auch die Byte-Phase des zusammengesetzten Taktsignals umfassen.
Jeder Datenverteilungsblock 304 umfasst eine Kopfzeile 306, einen Rahmenzähler 308 und einen Hauptteil 310. Gemäß dem Ausführungsbeispiel umfasst der Datenverteilungsblock 304 dreißig Felder 312, vier für die Kopfzeile 306, eines für den Rahmenzähler 308 und fünfundzwanzig für den Hauptteil 310. Selbstverständlich kann der Datenverteilungsblock 304 jedoch auch jede andere geeignete Anzahl von Feldern 312 enthalten, ohne dass dabei vom Schutzumfang der vorliegenden Erfindung abgewichen wird, wie er in den anhängenden Ansprüchen definiert ist.
Mindestens drei Formen einer Fehlererkennung werden zur Verfügung gestellt, damit die Module eines Nachrichtenübertragungssystems Fehler innerhalb eines Datenverteilungsblocks 304 erkennen können. Die erste Form der Fehlererkennung umfasst Bitwiederholungen. Jedes Bit im Datenverteilungsblock 304 wird zweimal wiederholt, mit Ausnahme eines Synchronisationswortes, wie nachstehend noch ausführlicher beschrieben wird. Folglich tritt eine Zwei-Bit-Verletzung auf, wenn nach dem Synchronisationswort eine 010 oder eine 101 auftaucht. Die zweite Form der Fehlererkennung schließt ein Bitverschachtelungsparitäts(BIP-) Byte ein, das es den Modulen ermöglicht, die Parität für den Datenverteilungsblock 304 zu überprüfen. Die dritte Form der Fehlererkennung umfasst die Wiederholung von Nachrichten. Jede Steuerungsnachricht im Datenverteilungsblock 304 wird in mindestens drei aufeinander folgenden Datenverteilungsblöcken 304 übermittelt. In der Folge kommt es zu einer Verletzung, wenn eine Steuerungsnachricht nicht in mindestens drei aufeinander folgenden Datenverteilungsblöcken 304 wiederholt werden kann. Selbstverständlich können die Bits und Steuerungsnachrichten so oft, wie es angemessen erscheint, durchgeführt werden, wie in den anhängenden Ansprüchen definiert ist. Ebenso selbstverständlich kann jede andere Form der Fehlererkennung bereitgestellt werden, wie in den anhängenden Ansprüchen definiert ist. Falls irgendein Fehler erfasst wird, wird der Datenverteilungsblock 304 verworfen.
Für das Ausführungsbeispiel umfasst die Kopfzeile 306 des Datenverteilungsblocks 304 vier Felder 312. Feld 1 weist ein Sechs-Bit-Synchronisationswort auf. Wie vorstehend beschrieben worden ist, wird jedes Bit im Datenverteilungsblock 304, außer denen in Feld 1, für die Fehlererkennung wiederholt. So zeigt eine 010 oder eine 101, die in den Feldern 2–30 auftaucht, einen Fehler an. Aufgrund dieser Bitwiederholungen für die Fehlererkennung kann das Sechs-Bit-Synchronisationswort in Feld 1 von der Kopfzeile 306 die Zeichenfolge 010101 oder alternativ die Zeichenfolge 101010 aufweisen. Somit wird ein relativ kurzes, aber äußerst zuverlässiges Synchronisationswort zur Verfügung gestellt, wobei falsche Synchronisationswörter nur möglich sind, wenn eine Reihe von Zwei-Bit-Verletzungen in den übrigen Feldern 312 vorliegt.
Feld 2 umfasst zwei Bits für eine Zeitzuschreibung. Gemäß einer Ausführungsform kann die Zeitzuschreibung beispielsweise 00 für eine Zeichenfolge aus siebenundsechzig aufeinander folgenden SFI-Signalen 224 umfassen und kann eine 11 für das achtundsechzigste SFI-Signal 224 aufweisen. Selbstverständlich kann jede andere geeignete Form der Zeitzuschreibung durchgeführt werden, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Feld 3 umfasst vier Bits zum Identifizieren eines Verteilungsmoduls 206a–b oder 208a–b. Feld 4 umfasst zwei Bits zum Feststellen, welche Ebene 201a oder 201b verwendet werden soll. So kann Feld 4 beispielsweise 00 umfassen, um anzuzeigen, dass die Ebene 201a verwendet werden soll, und kann die 11 aufweisen, um anzuzeigen, dass die Ebene 201b verwendet werden soll. Selbstverständlich können die Ebenen 201a–b mittels jeder beliebig geeigneten Bitkombination identifiziert werden.
Gemäß dem Ausführungsbeispiel umfasst der Rahmenzähler 308 ein Feld 312. Für diese Ausführungsform umfasst Feld 5 acht Bits, welche den Datenverteilungsblock 304 aufgrund der Zahlen 0 bis 95 identifizieren, welche die Position des Datenverteilungsblocks 304 innerhalb des SFI-Signals 224 anzeigen.
Bezüglich des Ausführungsbeispiels umfasst der Hauptteil 310 fünfundzwanzig Felder 312. Feld 6 weist acht Bits auf, von denen drei einen SFI-Zähler von 0 bis 7 anzeigen, einer den Zustand des SFI-Signals 224 angibt, einer den Zustand des Taktsignals 222 anzeigt und drei verwendet werden können, um jegliche geeigneten Daten zu übermitteln. Feld 7 umfasst sechs Bytes zum Bereitstellen der Tageszeit. Feld 8 weist vierundsechzig Bytes auf, die den S12-Tonbus zur Verfügung stellen.
Feld 9 umfasst vier Bits zum Bereitstellen des signifikantesten Halb-Bytes des Shelf-Identifizierers. Wie vorstehend in Verbindung mit 3 in näheren Einzelheiten beschrieben worden ist, werden diese vier Bits von einem Oberstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Oberstufen-Verteilungsmodule Signale an zwölf Mittelstufen-Verteilungsmodule bereitstellen, liegt in Feld 9 der Wert im Bereich von 0000 bis 1011.
Feld 10 umfasst vier Bits für das Bereitstellen des zweiten Halb-Bytes des Shelf-Identifizierers. Diese vier Bits werden von einem Mittelstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Mittelstufen-Verteilungsmodule Signale an acht Unterstufen-Verteilungsmodule zur Verfügung stellen, liegt dieser Wert im Bereich von 0000 bis 1111.
Feld 11 umfasst acht Bits, von denen vier das am wenigsten signifikante Halb-Byte des Shelf-Identifizierers bereitstellen. Diese vier Bits werden von einem Unterstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Unterstufen-Verteilungsmodule Signale an zwölf Bussteuerungsmodule zur Verfügung stellen, liegt dieser Wert im Bereich von 0000 bis 1011. Die übrigen vier Bits des Felds 11 können verwendet werden, um jegliche geeigneten Daten zu übermitteln.
Die Felder 12 – 14 enthalten die gleichen Informationen wie die Felder 9 – 11, um eine gültige Bitverschachtelungsparität für den Datenverteilungsblock 304 zur Verfügung zu stellen. Feld 12 umfasst somit vier Bits zum Bereitstellen des signifikantesten Halb-Bytes des Shelf-Identifizierers. Diese vier Bits werden von einem Oberstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Oberstufen-Verteilungsmodule Signale an zwölf Mittelstufen-Verteilungsmodule bereitstellen, liegt dieser Wert im Bereich von 0000 bis 1011.
Feld 13 umfasst vier Bits für das Bereitstellen des zweiten Halb-Bytes des Shelf-Identifizierers. Diese vier Bits werden von einem Mittelstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Mittelstufen-Verteilungsmodule Signale an acht Unterstufen-Verteilungsmodule bereitstellen, liegt dieser Wert im Bereich von 0000 bis 0111.
Feld 14 umfasst acht Bits, von denen vier das am wenigsten signifikante Halb-Byte des Shelf-Identifizierers bereitstellen. Diese vier Bits werden von einem Unterstufen-Verteilungsmodul eingefügt. Bezüglich der Ausführungsform, in der die Unterstufen-Verteilungsmodule Signale an zwölf Bussteuerungsmodule bereitstellen, liegt dieser Wert im Bereich von 0000 bis 1011. Die übrigen vier Bits des Felds 14 können verwendet werden, um jegliche geeignete Daten zu übermitteln.
Feld 15 umfasst acht Bits, von denen eines anzeigt, ob von einem Oberstufen-Verteilungsmodul 206a–b ein Takt ausgewählt worden ist, von denen vier einen ausgewählten Port bezeichnen, von denen eines gesetzt werden kann, um einen Alarm zu erzwingen, und zwei verwendet werden können, um jegliche geeignete Daten zu übermitteln. Feld 16 weist acht Bits auf, von denen eines anzeigt, ob von einem Mittelstufen-Verteilungsmodul ein Takt ausgewählt worden ist, von denen vier einen ausgewählten Port bezeichnen, von denen eines gesetzt werden kann, um einen Alarm zu erzwingen, und zwei verwendet werden können, um jegliche geeignete Daten zu übermitteln. Feld 17 umfasst acht Bits, von denen eines anzeigt, ob von einem Unterstufen-Verteilungsmodul 208a–b ein Takt ausgewählt worden ist, von denen vier einen ausgewählten Port bezeichnen, von denen eines gesetzt werden kann, um einen Alarm zu erzwingen, und zwei verwendet werden können, um jegliche geeignete Daten zu übermitteln.
Die Felder 18 – 27 weisen jeweils sechs Bytes auf, die einem speziellen Shelf 209 zugeordnet sind. Für das Ausführungsbeispiel stellt das erste Byte in jedem der Felder 18 – 27 verschiedene Reset-Informationen bereit. So kann jedes Bit für die Aufnahme von Karten 212 einen von acht Steckplätzen in einem Shelf 209 repräsentieren, und es kann von 0 auf 1 oder von 1 auf 0 geändert werden, um anzuzeigen, dass der entsprechende Steckplatz in Grundstellung zurückgesetzt werden sollte. Das zweite Byte umfasst ein Bit zum Zurücksetzen des Bussteuerungsmoduls 210, ein Bit zum Zurücksetzen eines ersten Ethernet-Switch, ein Bit zum Zurücksetzen eines zweiten Ethernet-Switch, ein reserviertes Reset-Bit, ein Bit, das gesetzt werden kann, um eine 8 kHz-Rückschleife zu bewirken, und drei Bits für I1, I2 und I3. Das dritte Byte weist Ausschaltinformationen auf. Jedes Bit zeigt an, ob der entsprechende Steckplatz abgeschaltet werden soll oder nicht.
Das vierte Byte umfasst ein Bit, das anzeigt, ob ein Takt von dem Bussteuerungsmodul 210 ausgewählt wurde oder nicht, drei Bits zum Identifizieren des ausgewählten Takts, zwei Bits zum Identifizieren der ausgewählten Ebene 201a–b, ein Bit zum An- oder Abstellen eines Rack-Alarms, und ein Bit zum Erzwingen von Alarmen des Shelfs. Das fünfte Byte umfasst vier Bits für einen Synchronisationszustands-Mitteilungscode, ein Bit für das Anzeigen von Fehlern auf Ebene 201a, ein Bit zum Anzeigen von Fehlern auf Ebene 201b und zwei Bits zum Übermitteln jeglicher geeigneter Daten. Das sechste Byte umfasst acht Bits, die vergeben worden sind, um den Backplane-Signalen drei Zustände für jede Leiterplatteneinrichtung, wie zum Beispiel einer Karte 212, zuzuordnen.
Feld 28 umfasst fünf Bytes zur Übermittlung jeglicher geeigneter Daten. Feld 29 weist sechs Bytes auf, die für die Systemalarmkarte vergeben sind. Feld 30 umfasst ein Byte für das Bereitstellen einer BIP-Überprüfung.
4B ist ein Blockdiagramm, das eine Datenübertragungsblockstruktur 350 für ein Rückkopplungssignal 228 veranschaulicht, das von dem System 200 gemäß einer Ausführungsform der vorliegenden Erfindung bereitgestellt wird. Gemäß dem Ausführungsbeispiel umfasst das Rückkopplungssignal 228 768 Datenverteilungsblöcke, wobei acht Datenverteilungsblöcke für jedes der sechsundneunzig Racks zur Verfügung gestellt werden. Jeder Datenverteilungsblock umfasst etwa 125 Mikrosekunden, wodurch das Rückkopplungssignal 228 etwa 96 Millisekunden lang wird.
Gemäß dem Ausführungsbeispiel umfasst die Datenverteilungsblock-Struktur 350 drei unterschiedliche Arten von Datenverteilungsblöcken: einen oberen Datenverteilungsblock 354, einen mittleren/unteren Datenverteilungsblock 356 und einen Bussteuerungs-Datenverteilungsblock 358. Folglich werden die Datenverteilungsblöcke 354, 356 und 358 den spezifischen Modulen zugeteilt, um Informationen vorgeschaltet übertragen zu können. Für das Ausführungsbeispiel umfasst der obere Datenverteilungsblock 354 einen Frame 0, der an das Oberstufen-Verteilungsmodul vergeben ist. Die mittleren/unteren Datenverteilungsblöcke 356 umfassen Frames 1 + 64n (n = 0 bis 11), die an die Mittelstufen-Verteilungsmodule zugeteilt sind, und außerdem Frames 1 + 8n (n = 0 bis 95), die den Unterstufen-Verteilungsmodulen zugeordnet sind. Wie noch nachstehend in weiteren Einzelheiten beschrieben ist, sorgen die mittleren/unteren Datenverteilungsblöcke 356 für die Übermittlung von Informationen von beiden Modultypen im gleichen Datenverteilungsblock 356. Die Bussteuerungs-Datenverteilungsblöcke 358 umfassen Frames X + 8n (X = 2 bis 7, n = 0 bis 95), die jeweils an ein Paar Bussteuerungsmodule 210a–b zugeteilt sind. So wird jedes Modul 206a–b mit einem bestimmten Datenverteilungsblock innerhalb des Rückkopplungssignals 228 ausgestattet, um Zustandsinformationen einzufügen, die dem System 200 mitgeteilt werden sollen. Da die Zustandsinformationen von all diesen Komponenten innerhalb eines einzigen Rückkopplungssignals 228 bereitgestellt werden, wird dadurch die Anzahl der Leitungen, die benötigt werden, um die Zustandsinformationen zur Verfügung zu stellen, reduziert. Gemäß einer Ausführungsform sind die Frames 8n (n = 1 bis 95) leer.
Bezüglich der exemplarischen Ausführungsform weist der obere Datenverteilungsblock 354, oder Frame 0, acht Felder 364 auf. Selbstverständlich kann Frame 0 jedoch auch jede andere geeignete Anzahl von Feldern 364 aufweisen, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.
Gemäß dem Ausführungsbeispiel umfasst Feld 1 von Frame 0 ein Byte zum Bereitstellen eines Synchronisiermusters. Feld 2 umfasst ein Byte für das Bereitstellen von verschiedenen Signalen. Feld 3 umfasst zwei Bytes, die für den Verlust eines Synchronisations-Rückkopplungssignals zuständig sind. Feld 4 umfasst zwei Bytes für das Anzeigen von hereinkommenden Fehlern, wobei ein Bit für jeden Port bereitgestellt ist. Feld 5 umfasst ein Byte für die Taktauswahl. Feld 6 umfasst vier Bits zur Bereitstellung einer Bitverschachtelungsparität. Feld 7 umfasst 7,5 Bytes zur Übermittlung jeglicher geeigneter Daten. Feld 8 umfasst 1,5 Bits und ist als leeres Feld 364 vorgesehen. So ist Feld 8 zwangsweise Null, um die Synchronisation eines folgenden Datenverteilungsblock zu ermöglichen.
Für das Ausführungsbeispiel weisen die mittleren/unteren Datenverteilungsblöcke 354 dreizehn Felder 366 auf. Selbstverständlich kann der Datenverteilungsblock 356 jedoch auch jede andere geeignete Anzahl von Feldern 366 enthalten, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Da jeweils einer von acht mittleren/unteren Datenverteilungsblöcken 356 sowohl für ein Mittelstufen-Verteilungsmodul als auch für ein Unterstufen-Verteilungsmodul vorgesehen ist, enthalten die ersten sechs Felder 366 jedes mittleren/unteren Datenverteilungsblocks 356 Informationen von den Mittelstufen-Verteilungsmodulen in nur einem von acht mittleren/unteren Datenverteilungsblöcken 356. Was die übrigen sieben von acht mittleren/unteren Datenverteilungsblöcken 356 betrifft, so sind die ersten sechs Felder 366 leer. In allen mittleren/unteren Datenverteilungsblöcken 356 enthalten die Felder 7 – 12 Informationen über die Unterstufen-Verteilungsmodule.
Feld 1 umfasst zwei Bits zum Übermitteln jeglicher geeigneter Daten, ein Bit zum Anzeigen der Erfassung eines ausgehenden SFI-Fehlers, ein Bit zum Anzeigen des Verlusts des Rückkopplungssignals 228, ein Bit zum Anzeigen eines Verlusts des gewählten 8 kHz-Takts, zwei Bits zum Anzeigen der Stufe des Verteilungsmoduls und ein Bit zum Anzeigen der gewählten Ebene 201a–b. Gemäß einer Ausführungsform können die Bits zum Anzeigen der Stufe des Verteilungsmoduls eine 11 für die Oberstufen-Verteilungsmodule sein, 10 für die Mittelstufen-Verteilungsmodule und 01 für die Unterstufen-Verteilungsmodule. Feld 2 umfasst acht Bits, von denen vier einen Identifizierer für das Verteilungsmodul liefern, und von denen vier jegliche geeigneten Daten übermitteln.
Feld 3 umfasst zwei Bytes zum Anzeigen eines Verlusts des Synchronisationszustands für jeden der zwölf entsprechenden Ports. Feld 4 umfasst zwei Bytes zum Anzeigen eines Verlusts des Synchronisationszustands für jeden der zwölf entsprechenden Ports. Feld 5 umfasst acht Bits, eines zum Anzeigen, dass ein 8 kHz-Takt gewählt worden ist, vier zum Anzeigen, welcher 8 kHz-Takt gewählt worden ist, eines zum Anzeigen, dass ein Zwangsalarmbit empfangen wurde, eines zum Anzeigen, dass im vorausgehenden Rückkopplungssignal 228 ein Systemalarm aufgetreten ist, und eines zum Anzeigen, dass durch einen Synchrontaktgeber 202a–b ein BIP-Fehler erfasst wurde. Feld 6 umfasst vier Bits für die BIP-Überprüfung.
Feld 7 umfasst zwei Bits zum Übermitteln jeglicher geeigneter Daten, ein Bit zum Anzeigen der Erfassung eines ausgehenden SFI-Fehlers, ein Bit zum Anzeigen eines Verlusts des Rückkopplungssignals 228, ein Bit zum Anzeigen eines Verlusts des gewählten 8 kHz-Takts, zwei Bits zum Anzeigen der Stufe des Verteilungsmoduls und ein Bit zum Anzeigen der gewählten Ebene 201a–b. Gemäß einer Ausführungsform können die Bits zum Anzeigen der Stufe des Verteilungsmoduls eine 11 für die Oberstufen-Verteilungsmodule sein, 10 für die Mittelstufen-Verteilungsmodule und 01 für die Unterstufen-Verteilungsmodule. Feld 8 umfasst acht Bits, von denen vier einen Identifizierer für das Verteilungsmodul liefern, und von denen vier jegliche geeigneten Daten übermitteln.
Feld 9 umfasst zwei Bytes zum Anzeigen eines Verlusts des Synchronisationszustands für jeden von sechzehn entsprechenden Ports. Feld 10 umfasst zwei Bytes zum Anzeigen eines Verlusts des Signalzustands für jeden von sechzehn entsprechenden Ports. Feld 11 umfasst acht Bits, eines zum Anzeigen, dass ein 8 kHz-Takt gewählt worden ist, vier zum Anzeigen, welcher 8 kHz-Takt gewählt worden ist, eines zum Anzeigen, dass ein Zwangsalarmbit empfangen wurde, eines zum Anzeigen, dass im vorausgehenden Rückkopplungssignal 228 ein Systemalarm aufgetreten ist, und eines zum Anzeigen, dass durch einen Synchrontaktgeber 202a–b ein BIP-Fehler erfasst wurde. Feld 12 umfasst vier Bits für die BIP-Überprüfung. Feld 13, das 1,5 Bits umfasst, ist zwangsweise Null, um die Synchronisation eines folgenden Datenverteilungsblocks zu ermöglichen.
Für das Ausführungsbeispiel umfassen die Bussteuerungs-Datenverteilungsblöcke 358 dreizehn Felder 368. Selbstverständlich kann der Datenverteilungsblock 358 jedoch auch jede andere geeignete Anzahl von Feldern 358 enthalten, wie in den anhängenden Ansprüchen definiert ist. Die ersten sechs Felder enthalten Informationen von den Bussteuerungsmodulen für die Ebenen 201a, und die anschließenden sechs Felder enthalten Informationen von den Bussteuerungsmodulen für die Ebenen 201b.
Feld 1 umfasst zwei Bytes. Diese Bytes enthalten zwei Bits zum Anzeigen eines Alarms für eine erste Energieversorgungsquelle, zwei Bits zum Anzeigen eines Alarms für eine zweite Energieversorgungsquelle, zwei Bits zum Anzeigen von zwei Lüftungsalarmen, zwei Bits zum Anzeigen eines Ethernet-Switch-Leistungsalarms, ein Bit zum Anzeigen eines Unterbrecher-Schaltungsalarms, ein Bit für die Temperatursteuerung, ein Bit zum Anzeigen eines Verlusts der Ebene 201a, ein Bit zum Anzeigen eines Verlusts der Ebene 201b, ein Bit zum Anzeigen einer Zwei- Bit-Verletzung für die Ebene 201a, ein Bit zum Anzeigen einer Zwei-Bit-Verletzung für die Ebene 201b, ein Bit zum Anzeigen, dass ein Zwangsalarmbit empfangen wurde, und ein Bit zum Übermitteln jeglicher geeigneter Daten.
Feld 2 umfasst zwei Bytes. Diese Bytes enthalten zwölf Bits zum Bereitstellen eines Bussteuerungsmodul-Identifizierers, ein Bit zum Anzeigen, dass ein 8 kHz-Takt gewählt wurde, und drei Bits, um den ausgewählten Takt zu identifizieren. Feld 3 umfasst acht Bits zum Anzeigen des Status von einer Leiterplatteneinrichtung, wie zum Beispiel von einer Karte 212, für jeden von den acht entsprechenden Steckplätzen. Feld 4 umfasst acht Bits zum Anzeigen des Vorhandenseins einer Leiterplatteneinrichtung, wie beispielsweise einer Karte 212, in jedem von den acht entsprechenden Steckplätzen.
Feld 5 umfasst acht Bits, eines zum Anzeigen, dass eine falsche Ebenenzuordnung erfasst wurde, eines zum Anzeigen, welche Ebene 201a–b ausgewählt wurde, eines zum Anzeigen, dass ein Systemsteckplatz-Installierungs-Bit empfangen wurde, eines zum Anzeigen, dass ein SFI-Ebenen-Synchronisationssfehler erzeugt wurde, eines zum Anzeigen des Verlusts des ausgewählten 8 kHz-Takts, eines zum Anzeigen eines Alarms von einem Bussteuerungsmodul 210a–b und eines zum Anzeigen, dass ein BIP-Fehler erfasst wurde. Feld 6 umfasst vier Bits für die Bereitstellung einer BIP-Überprüfung.
Feld 7 umfasst zwei Bytes. Diese Bytes enthalten zwei Bits zum Anzeigen eines Alarms für eine erste Energieversorgungsquelle, zwei Bits zum Anzeigen eines Alarms für eine zweite Energieversorgungsquelle, zwei Bits zum Anzeigen von zwei Lüftungsalarmen, zwei Bits zum Anzeigen eines Ethernet-Switch-Leistungsalarms, ein Bit zum Anzeigen eines Unterbrecher-Schaltungsalarms, ein Bit für die Temperatursteuerung, ein Bit zum Anzeigen eines Verlusts der Ebene 201a, ein Bit zum Anzeigen eines Verlusts der Ebene 201b, ein Bit zum Anzeigen einer Zwei-Bit-Verletzung für die Ebene 201a, ein Bit zum Anzeigen einer Zwei-Bit-Verletzung für die Ebene 201b, ein Bit zum Anzeigen, dass ein Zwangsalarmbit empfangen wurde, und ein Bit zum Übermitteln jeglicher geeigneter Daten.
Feld 8 umfasst zwei Bytes. Diese Bytes enthalten zwölf Bits zum Bereitstellen eines Bussteuerungsmodul-Identifizierers, ein Bit zum Anzeigen, dass ein 8 kHz-Takt gewählt wurde, und drei Bits um den ausgewählten Takt zu identifizieren. Feld 9 umfasst acht Bits zum Anzeigen des Zustands von einer Leiterplatteneinrichtung, wie beispielsweise einer Karte 212, für jeden von den acht entsprechenden Steckplätzen. Feld 10 umfasst acht Bits zum Anzeigen des Vorhandenseins einer Leiterplatteneinrichtung, wie beispielsweise einer Karte 212, in jedem von den acht entsprechenden Steckplätzen.
Feld 11 umfasst acht Bits, eines zum Anzeigen, dass eine falsche Ebenenzuordnung erfasst wurde, eines zum Anzeigen, welche Ebene 201a–b ausgewählt wurde, eines zum Anzeigen, dass ein Systemsteckplatz-Installierungs-Bit empfangen wurde, eines zum Anzeigen, dass ein SFI-Ebenen-Synchronisationsfehler erzeugt wurde, eines zum Anzeigen des Verlusts des ausgewählten 8 kHz-Takts, eines zum Anzeigen eines Alarms von einem Bussteuerungsmodul 210a–b und eines zum Anzeigen, dass ein BIP-Fehler erfasst wurde. Feld 12 umfasst vier Bits für die Bereitstellung einer BIP- Überprüfung. Feld 13, das 1,5 Bits umfasst, ist zwangsweise Null, um die Synchronisation für einen nachfolgenden Datenverteilungsblock zu ermöglichen.
5 ist ein Ablaufdiagramm, das ein Verfahren zur Verteilung eines Synchronisationssignals in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk der 1, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Das Verfahren beginnt mit Schritt 400, wo ein Synchrontaktgeber ein Synchronisationssignal 224 generiert. In dem Schritt 402 verteilt der Synchrontaktgeber das Synchronisationssignal 224 an ein Oberstufen-Verteilungsmodul.
Mit Schritt 404 modifiziert das Oberstufen-Verteilungsmodul das Synchronisationssignal 224. Beispielsweise fügt das Oberstufen-Verteilungsmodul das höherwertigste Halb-Byte eines Shelf-Identifizierers in das SFI-Signal 224 ein. Das Oberstufen-Verteilungsmodul fügt für jedes nachgeschaltet angeordnete Mittelstufen-Verteilungsmodul einen anderen Wert für den Shelf-Identifizierer ein. So verteilt in dem Schritt 406 das Oberstufen-Verteilungsmodul für jedes aus einer Vielzahl von Mittelstufen-Verteilungsmodulen ein anderes Synchronisationssignal 224.
Mit dem Schritt 408 modifiziert jedes Mittelstufen-Verteilungsmodul das Synchronisationssignal 224 vom Oberstufen-Verteilungsmodul. Beispielsweise fügt das Mittelstufen-Verteilungsmodul ein zweites Halb-Byte für den Shelf-Identifizierer in das Signal 224 ein. Für jedes nachgeschaltet angeordnete Unterstufen-Verteilungsmodul wird für den Shelf-Identifizierer ein anderer Wert eingefügt. So verteilt im Schritt 410 jedes Mittelstufen-Verteilungsmodul ein anderes Synchronisationssignal 224 für jedes aus einer Vielzahl von Unterstufen-Verteilungsmodulen.
Mit dem Schritt 412 modifiziert jedes Unterstufen-Verteilungsmodul das Synchronisationssignal 224 vom Mittelstufen-Verteilungsmodul. Beispielsweise fügt jedes Unterstufen-Verteilungsmodul das am geringsten signifikante Halb-Byte eines Shelf-Identifizierers in das Signal 224 ein. Für jedes nachgeschaltet angeordnete Bussteuerungsmodul wird für den Shelf-Identifizierer ein anderer Wert eingefügt. So verteilt jedes Unterstufen-Verteilungsmodul in Schritt 414 für jedes aus einer Vielzahl von Bussteuerungsmodulen ein anderes Synchronisationssignal 224. In dem Schritt 416 verteilt jedes Bussteuerungsmodul ein einzigartiges Synchronisationssignal 224, das einen einzigartigen Shelf-Identifizierer enthält, an jede Karte, die in das Shelf eingesteckt ist, welches das Bussteuerungsmodul aufweist. So wird jede Karte auf Basis eines Signals 224 von einer zentralen Stelle aus synchronisiert. Außerdem erhält jede Karte von der zentralen Stelle verschiedene Steuerungsinformationen, welche die Leistung von bestimmten Funktionen der Karte in dem System betreffen.
6 ist ein Ablaufdiagramm, das ein Verfahren zum Bereitstellen eines Rückkopplungssignals 228 in einem Nachrichtenübertragungsnetzwerk, wie dem Netzwerk 10, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Das Verfahren beginnt mit Schritt 500, bei dem eine Vielzahl von Bussteuerungsmodulen aufgrund von Zustandsinformationen, wie beispielsweise von Alarmsignalen, aus einer Vielzahl von Karten ein Rückkopplungssignal 228 für jedes Bussteuerungsmodul generieren. Mit Schritt 502 stellen die Bussteuerungsmodule das Rückkopplungssignal 228 einer Vielzahl von Unterstufen-Verteilungsmodulen zur Verfügung.
Mit Schritt 504 modifizieren die Unterstufen-Verteilungsmodule das Rückkopplungssignal 228 durch Einfügen der Zustandsinformationen in das Signal 228 für die Unterstufen-Verteilungsmodule. Mit Schritt 506 stellen die Unterstufen-Verteilungsmodule das Rückkopplungssignal 228 für eine Vielzahl von Mittelstufen-Verteilungsmodulen zur Verfügung.
Mit Schritt 508 modifizieren die Mittelstufen-Verteilungsmodule das Rückkopplungssignal 228 durch Einfügen der Zustandsinformationen in das Signal 228 für die Mittelstufen-Verteilungsmodule. Mit dem Schritt 510 stellen die Mittelstufen-Verteilungsmodule das Rückkopplungssignal 228 für ein Oberstufen-Verteilungsmodul bereit.
Mit Schritt 512 modifiziert das Oberstufen-Verteilungsmodul das Rückkopplungssignal 228 durch Einfügen der Zustandsinformationen in das Signal 228 für das Oberstufen-Verteilungsmodul. Mit dem Schritt 514 stellt das Oberstufen-Verteilungsmodul das Rückkopplungssignal für einen Synchrontaktgeber zur Verfügung.
Der Synchrontaktgeber kann dann das Rückkopplungssignal 228 einer Steuereinrichtung bereitstellen, die auf die Zustandsinformationen in dem Rückkopplungssignal 228 antworten kann. Infolgedessen kann jede Karte und jedes Modul durch eine Hinzufügung zu dem Signal 228 Rückkopplungsinformationen an eine zentrale Stelle zur Verfügung stellen.

Claims

Vorrichtung zur Verteilung eines Synchronisationssignals (224) in einem Nachrichtenübertragungsnetzwerk (10, 200), mit: einem Synchrontaktgeber (102, 202a – b), der dazu dient, Taktungs- und Steuersignale bereitzustellen; einem unteren Niveauverteilungsmodul (104, 126, 208a – b), das an den Synchrontaktgeber (102, 122, 202a – b) gekoppelt ist, wobei das untere Niveauverteilungsmodul (104, 126, 208a – b) dazu dient, das Synchronisationssignal (224) zu empfangen und zu verteilen; ein Bussteuerungsmodul (108, 130a, 210a – b), das an das untere Niveauverteilungsmodul (104, 126, 208a – b) gekoppelt ist, wobei das Bussteuerungsmodul (108, 130a, 210a – b) dazu dient, das Synchronisationssignal (224) zu empfangen und zu verteilen; sowie eine Vielzahl von Karten (212a – b), die an das Bussteuerungsmodul (108, 130a, 210a – b) gekoppelt sind, wobei jede Karte (212a – b) dazu dient, das Synchronisationssignal (224) zu empfangen und auf Basis des Taktungssignals zu synchronisieren; dadurch gekennzeichnet, dass der Synchrontaktgeber (102, 122, 202a – b) ein zusammengesetztes Synchronisationssignal bereitstellt, welches Taktungs- und Steuersignale enthält.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner ein mittleres Niveauverteilungsmodul umfasst, das an den Synchrontaktgeber (102, 122, 202a – b) und an das untere Niveauverteilungsmodul (104; 126; 208a – b) gekoppelt ist, wobei das mittlere Niveauverteilungsmodul dazu dient, das Synchronisationssignal (224) zu empfangen und zu verteilen.
Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass sie ferner ein oberes Niveauverteilungsmodul (124, 206a – b) umfasst, das an den Synchrontaktgeber (102, 202a – b) und an das mittlere Niveauverteilungsmodul gekoppelt ist, wobei das obere Niveauverteilungsmodul (124, 206a – b) dazu dient, das Synchronisationssignal (224) zu empfangen und zu verteilen.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass das Synchronisationssignal (224) einen Shelf-Identifizierer [Baugruppenrahmen-Rdressiersatz] umfasst, wobei das obere Niveauverteilungsmodul (124, 206a – b) dazu dient, einen ersten Abschnitt des Shelf-Identifizierers einzufügen, und wobei das mittlere Niveauverteilungsmodul dazu dient, einen zweiten Abschnitt des Shelf-Identifizierers einzufügen.
Verfahren zur Verteilung eines Synchronisationssignals (224) in einem Nachrichtenübertragungsnetzwerk (10, 200), das die folgenden Schritte umfasst: Generieren eines Synchronisationssignals (224); Verteilen des Synchronisationssignals (224) auf ein Erstniveauverteilungsmodul; und Verteilen des Synchronisationssignals (224) von dem Erstniveauverteilungsmodul auf eine Vielzahl von Bussteuerungsmodulen (108, 130a, 210a – b); dadurch gekennzeichnet, dass der Schritt des Generierens des Synchronisationssignals das Generieren des zusammengesetzten Synchronisationssignals aufweist, das die Taktungs- und Steuersignale enthält.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Verteilen des Synchronisationssignals (224) von dem Erstniveauverteilungsmodul (104, 126a, 208a – b) auf eine Vielzahl von Bussteuerungsmodulen (108, 130a, 210a – b) das Verteilen des Synchronisationssignals (224) von dem Erstniveauverteilungsmodul (104, 126a, 208a – b) auf ein Zweitniveauverteilungsmodul umfasst.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Verteilen des Synchronisationssignals (224) von dem Erstniveauverteilungsmodul auf eine Vielzahl von Bussteuerungsmodulen (108, 130a, 210a – b) ferner das Verteilen des Synchronisationssignals von dem Zweitniveauverteilungsmodul auf ein Drittniveauverteilungsmodul umfasst.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass es ferner umfasst: Einfügen eines ersten Abschnitts des Shelf-Identifizierers [Baugruppenrahmen-Adressiersatz] auf dem Erstniveauverteilungsmodul in das Synchronisationssignal (224); Einfügen eines zweiten Abschnitts des Shelf-Identifizierers auf dem Zweitniveauverteilungsmodul in das Synchronisationssignal (224); und Einfügen eines dritten Abschnitts des Shelf-Identifizierers auf dem Drittniveauverteilungsmodul in das Synchronisationssignal (224).
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Schritt des Einfügens eines ersten Abschnitts eines Shelf-Identifizierers das Einfügen eines eindeutigen, ersten Abschnitts in jedes der vielen Synchronisationssignale (224) aufweist, und der Schritt des Verteilens des Synchronisationssignals (224) auf eine Vielzahl von Bussteuersteuermodulen (108, 130a, 210a – b) das Verteilen eines jeden der vielen Synchronisationssignale (224) auf ein eigenes Bussteuersteuermodul (108, 130a, 210a – b) umfasst.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Synchronisationssignal (224) eine bestimmte Anzahl von Datenübertragungsblöcken (304) aufweist, wobei die bestimmte Anzahl durch vierundzwanzig und sechzehn glatt teilbar ist.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Synchronisationssignal (224) sechsundneunzig Datenübertragungsblöcke (304) aufweist.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Synchronisationssignal (224) eine Vielzahl von Datenübertragungsblöcken (304) aufweist, wobei jeder Datenblock (304) ein erstes Feld und ein zweites Feld umfasst, wobei das erste Feld 30 alternierende Bits und das zweite Feld Wiederholungsbitpaare enthält.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass es ferner das Generieren eines gleichen Steuersignals in mindestens drei aufeinander folgenden Synchronisationssignalen (224) umfasst.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass es ferner folgende Schritte umfasst: Verteilen des Synchronisationssignals (224) aus jedem Bussteuerungsmodul (108, 130a, 210a – b) an eine Vielzahl von Karten (212a – b); und Synchronisieren einer jeden Karte (212a – b) auf Basis der Taktungssignale.