DE60102212T2

DE60102212T2 - Rampensignalerzeuger mit verbesserter Dynamik

Info

Publication number: DE60102212T2
Application number: DE60102212T
Authority: DE
Inventors: Tommaso Zerilli; Maurizio Gaibotti
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2000-12-29
Filing date: 2001-12-27
Publication date: 2005-01-27
Anticipated expiration: 2021-12-28
Also published as: US6650153B2; DE60102212D1; US20020153928A1

Description

Die vorliegende Erfindung betrifft eine Generatorschaltung für Spannungsrampen mit einem verbesserten dynamischen Betriebsverhalten und ein entsprechendes Spannungserzeugungsverfahren.
Insbesondere betrifft die Erfindung eine Generatorschaltung für Spannungsrampen mit einem verbesserten dynamischen Betriebsverhalten des Typs, der eine Differenzstufe mit einer positiven Rückkopplung aufweist, bei der ein Ausgang an den Steueranschluss eines ersten Ausgangstransistors angeschlossen ist, der an eine mit Spannungsrampen vorzuspannende kapazitive Last angeschlossen ist.
Die Erfindung betrifft auch ein Verfahren zum Erzeugen von Spannungsrampen in Vorspannungsschaltungen von kapazitiven Lasten für Speichervorrichtungen des Typs, bei dem die Last ein Doppelrampenspannungssignal mit einer ersten vorbestimmten Steigung und einer zweiten Steigung, die niedriger ist als die vorhergehende, erhält.
Die Erfindung betrifft insbesondere, aber nicht ausschließlich, eine Generatorschaltung für Spannungsrampen, die verwendet wird, um Zellen in einem nicht-flüchtigen Speicher des EEPROM-Typs zu programmieren, und die folgende Beschreibung wird bezüglich dieses Anwendungsgebiets mit dem alleinigen Ziel der Vereinfachung ihrer Erläuterung durchgeführt.
Die Verwendung einer derartigen Generatorschaltung auch in dem Gebiet von EPROM- und FLASH-EEPROM-Speichern ist den Experten in diesem Gebiet sofort verständlich.
Stand der Technik
Wie wohl bekannt ist, werden in der jüngsten Generation von EEPROM-Speichern, die entweder von dem Typ für einen generellen Zweck ("general purpose") oder von dem eingebetteten Typ ("embedded") sind, zwei grundlegende Vorgaben verlangt, die eine Reduzierung der Schreibzeit und eine größere Zuverlässigkeit der gesamten Speichervorrichtung sind.
Insbesondere bei den Speichern, die das Verfahren von Fowler-Nordheim zum Schreiben in die Zellen verwenden, stehen diese zwei Erfordernisse tatsächlich im Gegensatz zueinander. Um ein gewisses Maß an Zuverlässigkeit hinsichtlich der Zeit, über die die Information gehalten wird, und der Maximalanzahl von zulässigen Schreibzyklen zu garantieren, wird die Zelle tatsächlich mit einem Rampenspannungsimpuls programmiert, der eine derartige Steigung hat, dass eine Kontrolle der höchsten Spitze des Fowler-Nordheim-Stroms garantiert wird, der durch die Tunneloxidschicht der Zelle fließt.
Es ist in der Tat bekannt, dass eine derartige Stromspitze, die für die Verschlechterung einer Speicherzelle hauptsächlich verantwortlich ist, direkt mit der Rampensteigung der Programmiererspannung zusammenhängt.
Aus diesem Grund sind auf diesem Gebiet Rampengeneratoren sehr wichtig, und sie müssen derart ausgelegt werden, dass sie eine gute Kontrolle über die Steigung der Spannung unabhängig von der Ausgangslast garantieren.
Um das Problem der Reduzierung der Programmierzeit zu lösen, wird in der Tat ein Spannungsimpuls verwendet, der als Doppelrampenspannungsimpuls bezeichnet wird, wie er schematisch in 1 gezeigt ist.
Insbesondere zeigt der in 1 dargestellte Programmierimpuls eine erste Linie, die bei einer Anfangszeit T*–AT* mit einer Dauer von AT* startet, die einen Rampenverlauf mit einer ersten hohen Steigung zeigt, und eine zweite Linie, die bei einer Zeit T* für eine Dauer gleich Tr* startet, die einen Rampenverlauf mit einer zweiten Steigung aufweist, die niedriger ist als die erste Steigung. Es wird auch eine dritte Linie mit einer Steigung von null für eine Gesamtdauer gleich Tr bereitgestellt.
Der Spannungswert Vp eines derartigen Programmierimpulses geht während des ersten Bereichs der Rampe von einem Anfangswert, der üblicherweise gleich null ist, zu einem ersten Wert gleich Vs, um während des zweiten Bereichs der Rampe einen Spitzenwert gleich Vtop zu erreichen und diesen zu halten, während der dritte Bereich bei dem Spitzenwert Vtop konstant ist.
Die Verwendung dieses Doppelrampenimpulses reduziert deutlich die Dauer eines ersten Programmierschrittes. Tatsächlich ist während einer derartigen ersten Phase der Fowler-Nordheim-Tunneleffekt noch nicht aufgetreten oder ist von einer vernachlässigbaren Größe, und die Impulsspannung Vp wird unter einer Auslösespannung Vfnt eines derartigen Tunneleffekts gehalten. Der gleiche Programmierimpuls erscheint dann mit einer zweiten Steigung, die für eine zweite Programmierphase wirksam ist, die immer noch den Fowler-Nordheim-Tunneleffekt verwendet; in diesem Fall erreicht die Impulsspannung Vp größere Werte als die Auslösespannung Vfnt.
Soweit es den EEPROM-Speicher betrifft, werden typische Werte betrachtet, die gleich Folgendem sind:

• Vs = 6–8 V;
• Vtop = 11–15 V;
• Die in dem zweiten Teil der Rampe erlaubten Steigungen betragen <20 V/ms.

Um signifikante Zeitreduzierungen zu erhalten, muss der erste Teil der Programmierspannungsrampe Vp in der Tat höhere Steigungen als 50 V/ms haben.
Ein Rampengenerator, der ausgelegt ist, um einen derartigen Doppelrampenimpuls bereitzustellen, muss darum geeignete Ströme steuern, wobei in Betracht gezogen wird, dass die bei der gesamten Programmierung aller ausgewählten Speicheranordnungen zu treibenden Lasten dazu führen, dass sie in der Größenordnung von Nanofarad sind.
Ein weiteres Problem beim Auslegen derartiger Rampengeneratoren kommt von dem Erfordernis, die Spitzenwerte zu reduzieren, die in den Generatoren mittels der Speichervorrichtungen bewirkt werden, um die Skalierungseffekte zu berücksichtigen, die von der Verwendung einer zunehmend reduzierten Integrationsgeometrie kommen.
Dieses Erfordernis bedingt die Verwendung von zunehmend niedriger verstärkten Spannungspegeln und auch den Entwurf von Rampengeneratoren, die die in der Speichervorrichtung vorhandene Spitzenspannung so weit wie möglich verwenden.
Ein typischer Rampengenerator des bekannten Typs, der verwendet wird, um einen Programmierimpuls mit einer doppelten Rampe für Speicherzellen des EEPROM-Typs zu erzeugen, ist schematisch in 2 dargestellt.
Der Rampengenerator 1 weist einen Operationsverstärker 2 auf, der durch eine erste Versorgungsspannungsreferenz HVP, insbesondere eine Spannung HVP, versorgt wird, die mittels eines Verstärkers erzeugt wird, der in der Speichervorrichtung enthalten ist, die nicht dargestellt ist, da sie nicht herkömmlich ist. Die erste Referenzspannung HVP ist gleich der Spitzenspannung, die in der Speichervorrichtung zur Verfügung steht.
Der Operationsverstärker 2 zeigt auch einen ersten invertierenden Eingangsanschluss IN1, an den eine erste Referenzspannung Vref angelegt wird, und einen zweiten nicht-invertierenden Eingangsanschluss IN2, der eine zweite interne Spannung BOT erhält.
Eine derartige Referenzspannung wird beispielsweise unter Verwendung einer Bandabstandsschaltung (die auch nicht dargestellt ist, da sie herkömmlich ist) erzeugt.
Ein Ausgangsanschluss des Operationsverstärkers 2 ist an einen Steueranschluss eines MOS-Transistors M1 vom P-Typ angeschlossen, der seinerseits zwischen der ersten Referenzspannung HVP und einem Ausgangsanschluss OUT des Rampengenerators 1 angeordnet ist.
Der Ausgangsanschluss OUT des Rampengenerators 1 ist ferner an eine zweite Referenzspannung, insbesondere an eine Masse GND, über die Serienschaltung aus einem ersten Kondensator C1 und einen Generator G1 für einen Strom I1 angeschlossen. Zwischen dem Ausgangsanschluss OUT und der Masse GND ist auch ein zweiter Lastkondensator C2 vorhanden.
Der Verbindungsknoten X1 zwischen dem ersten Kondensator C1 und dem Generator G1 ist rückkopplungsartig an den zweiten nicht-invertierenden Eingangsanschluss IN2 des Operationsverstärkers 2 angeschlossen.
Der zweite Kondensator C2 entspricht im wesentlichen der Last, die durch den Rampengenerator 1 erfahren wird, deren Wert insbesondere von der Anzahl von Bytes abhängt, die in der Speicheranordnung zum Programmieren ausgewählt sind.
Der Stromgenerator G1 wird in der Tat durch einen Referenzwert realisiert, der bereits in der Speichervorrichtung vorhanden ist, und kann unter Verwendung von geeigneten Spiegelstromverhältnissen variiert werden, um die erste benötigte Steigung und die zweite benötigte Steigung zu erhalten. Tatsächlich zeigt die Ausgangsspannung Vout des Rampengenerators 1 einen Rampenverlauf, der eine Steigung hat, die gleich Folgendem ist: Steigung = I1/C1.
Man sollte feststellen, dass der Rampengenerator 1 eine erste Verstärkungsstufe S1, die im wesentlichen den Operationsverstärker 2 aufweist, und eine zweite Ausgangsstufe S2 hat, die den Transistor M1, die Kondensatoren C1 und C2 und den Generator G1 aufweist.
Insbesondere spannt die erste Verstärkungsstufe S1 mit Hilfe eines virtuellen Kurzschlusses den Stromgenerator G1 derart vor, dass gilt: dVout/dt = I1/C1 – dV1/dt = I1/C1 = K,wobei gilt:
Vout ist die Ausgangsspannung des Rampengenerators 1;
V1 ist das Potenzial, das an dem Anschluss X1 anliegt;
K ist die benötigte Steigung.
In der Tat führt die Ausgangsstufe S2 eine Spannungs/Strom-Umwandlung durch. Insbesondere erlaubt die Verwendung des MOS-Transistors M1 des P-Typs in der Ausgangsstufe S2, dass ein geeigneter Steilheitswert (transconductance value) gm erhalten wird, sowie Dank der Verstärkung der ersten Stufe S1 ein Regeln der Schleifenverstärkung der den Operationsverstärker 2, den Transistor M1 und den Kondensator C1 aufweisenden Gruppe, so dass der Maximalwert der Spannungsrampe, die durch den Generator G1 und den ersten Kondensator C1 erzeugt wird, genau gleich dem Spitzenspannungswert der Speichervorrichtung ist.
Obwohl das unter vielen Gesichtspunkten vorteilhaft ist, zeigt diese erste Lösung viele Nachteile, insbesondere den der Frequenzstabilisierung.
In der Tat muss das Dimensionieren der einzelnen Komponenten des Rampengenerators 1 derart durchgeführt werden, dass ein Strom Iout im Auge behalten wird, der durch den Ausgangsanschluss OUT bewirkt wird, der durch Folgendes gegeben ist: Iout = C2 (dVout/dt).
Ein derartiges Dimensionieren muss auch eine geeignete Phasenreserve bereitstellen, um die Stabilität des Rampengenerators 1 im Falle von Schwankungen während seines Herstellungsprozesses sowie in Abhängigkeit von dessen Betriebstemperaturbereich, von dem Versorgungsspannungsbereich und von den Schwankungen der angelegten Last zu garantieren.
Alles das verursacht große Schwierigkeiten beim Herstellen und beim Dimensionieren des Rampengenerators 1 gemäß dem Stand der Technik.
Wegen der großen Schwankungen der Parameter kann in der Tat sogar eine simulierte Phasenreserve von 35° nicht die nötige Sicherheit im Hinblick auf die Generatorstabilität als Ganzes garantieren. Es ist angemessen, festzustellen, dass eine derartige Phasenreserve nur durch einen großen Platzverbrauch (eine sog. Kompensation mit dem dominanten Pol) oder mit PSRR-Faktoren, die für diesen Typ von Anwendung ungeeignet sind (die sog. Nullstellen-Pol-Kompensation), erreicht werden kann.
Die zweite bekannte Lösung sieht die Verwendung einer Ausgangsstufe S2 des Spannungsfolger-Typs vor, d.h. einer Stufe, die einen Ausgangs-MOS-Transistor des N-Typs verwendet.
Auf diese Weise wird ein intrinsisch stabiler Rampengenerator 1 und auch eine Ausgangsspannung Vout mit einem Maximalwert erreicht, der um einen Schwellenspannungswert eines Transistors des N-Typs reduziert ist, d.h. ein Wert, der niedriger ist als der für eine ordnungsgemäße Speicherzellenprogrammierung Vorbestimmte oder Gewünschte.
Das der vorliegenden Erfindung zu Grunde liegende technische Problem ist das des Schaffens eines Doppelspannungsrampengenerators, insbesondere für das Programmieren von Speicherzellen, mit derartigen strukturellen und funktionalen Merkmalen, die es erlauben, die Grenzen zu überwinden, mit denen die Generatoren gemäß dem Stand der Technik bis jetzt behaftet waren.
Zusammenfassung der Erfindung
Der vorliegenden Erfindung liegt die Lösungsidee zu Grunde, eine erste Ausgangsstufe zu verwenden, die eine gemischte Struktur mit einem Paar von Transistoren, PMOS und NMOS, zeigt, die je bei einem entsprechenden Bereich der Spannungsrampe aktiviert werden.
Auf der Basis einer derartigen Lösungsidee wird das technische Problem durch einen Rampengenerator des zuvor angegebenen Typs gelöst, der durch den kennzeichnenden Teil des Anspruchs 1 definiert ist.
Das Problem wird auch durch ein Verfahren des zuvor angegebenen Typs gelöst, das durch den kennzeichnenden Teil des Anspruchs 12 definiert ist.
Die Eigenschaften und die Vorteile des erfindungsgemäßen Generators und des erfindungsgemäßen Verfahrens werden von der folgenden Beschreibung und von einer Ausführungsform davon ersichtlich, die als nicht-beschränkendes Beispiel unter Bezugnahme auf die begleitenden Zeichnungen gegeben wird.
Kurzbeschreibung der Zeichnungen
In derartigen Zeichnungen gilt:
1 zeigt schematisch einen Doppelrampenimpuls zum Programmieren von Speicherzellen;
2 zeigt schematisch einen Rampengenerator, der gemäß dem Stand der Technik gebildet ist;
3 zeigt schematisch einen Rampengenerator, der gemäß der Erfindung gebildet ist;
4A und 4B zeigen schematisch eine modifizierte Ausführungsform eines bestimmten Rampengenerators von 3; und
5 bis 9 zeigen schematisch den Verlauf von geeigneten Signalen in dem Rampengenerator von 3.
Detaillierte Beschreibung
Unter Bezugnahme auf diese Figuren und insbesondere auf 3 ist ein erfindungsgemäßer Generator mit dem Bezugszeichen 3 global und schematisch gezeigt.
Der erfindungsgemäße Rampengenerator 3 wurde gemäß dem Prinzip realisiert, bei dem der Hauptanteil, was die Ausgangsspannung betrifft, bei niedrigen Spannungspegeln benötigt wird, d.h. während einer ersten Programmierphase, die eine Spannungsrampe mit einer hohen Steigung (schnelle Steigung) verwendet.
Während dieser ersten Programmierphase genügt eine Spannungsfolgerstufe, um einen Rampenspannungsverlauf mit einer hohen Steigung bereitzustellen, wie es die Vorgaben erfordern. Ferner ermöglicht es eine derartige Spannungsfolgerstufe, den notwendigen Strombeitrag zu erreichen, falls sie geeignet bemessen ist.
Während einer zweiten Programmierphase, die eine Rampe mit einer niedrigeren Steigung verwendet, ist das Spannungsausgangssignal von dem Rampengenerator 3 mindestens dreimal niedriger und kann durch eine Schaltung, die eine Ausgangsstufe des PMOS-Typs zeigt, und mit einem verringerten Wert für die Stromkapazität erzeugt werden. Es wird folglich eine größere Erhöhung der Phasenreserve erreicht, als die, die in dem Fall einer Ausgangsstufe erreicht würde, die ausgebildet ist, um einen geeigneten während der schnellen Steigung auszugebenden Spannungswert zu garantieren. Insbesondere eine Ausgangsstufe des PMOS-Typs mit einem reduzierten Wert für das Produkt aus dem Steilheitswert (gm) und der Schleifenverstärkung (A) wird nachstehend betrachtet.
Erfindungsgemäß vorteilhaft zeigt der Rampengenerator 3 eine gemischte Struktur, die eine Spannungsfolger-PMOS-Ausgangsstufe aufweist, in der eine niedrige Ausgangsverstärkung eine sogenannte "single ended" Differenzstruktur verwendet wird, um die PMOS-Ausgangsstufe anzusteuern.
Der Rampengenerator 3 weist folglich eine Differenzstruktur 4 auf, die zwischen einer ersten hohen Referenzspannung und einer zweiten Referenzspannung, insbesondere Masse GND, angeordnet ist.
Die Differenzstruktur 4 weist einen ersten Eingangs-MOS-Transistor N1 des N-Typs und einen zweiten Eingangs-MOS-Transistor N2 des N-Typs auf, die zwischen der ersten hohen Referenzspannung HVP und der zweiten Referenzspannung, insbesondere Masse GND, angeordnet sind. Insbesondere haben diese Transistoren N1 und N2 einen Durchleitanschluss an einem Knoten gemeinsam, der mit der Masse GND mittels eines ersten Generators Gb für einen Steuerstrom Ib gekoppelt ist.
Der zweite NMOS-Transistor N2 hat einen Steueranschluss, der den Eingang des Operationsverstärkers 4 darstellt und eine Referenzspannung Vref erhält, während der erste NMOS-Transistor N1 einen Steueranschluss hat, der an den internen Schaltungsknoten X3 angeschlossen ist.
Die Differenzstruktur 4 weist ferner eine Vorspannungsstufe auf, die einen ersten MOS-Transistor P1 des P-Typs und einen zweiten MOS-Transistor P2 des P-Typs aufweist. Ein derartiger erster PMOS-Transistor P1 und ein derartiger zweiter PMOS-Transistor P2 bilden einen Stromspiegel mit einem Verhältnis gleich K und sind zwischen der ersten hohen Referenzspannung HVP und dem Eingangstransistorpaar N1 und N2 angeordnet.
Ein Verbindungsknoten X1 zwischen dem Transistor P1 und dem Transistor N1 ist ein erster Ausgang der Differenzstruktur 4. Ein Verbindungsknoten X2 zwi schen den Transistoren P2 und N2 stellt einen zweiten Ausgang der Referenzstruktur 4 dar.
Erfindungsgemäß vorteilhaft weist der Rampengenerator 3 ferner einen ersten Ausgangs-NMOS-Transistor N3 auf, der zwischen der ersten hohen Referenzspannung HVP und einem Ausgangsanschluss OUT des Rampengenerators 3 angeordnet ist. Ein derartiger Transistor N3 hat einen Steueranschluss, der an den ersten Ausgang X1 der Differenzstruktur 4 angeschlossen ist. Ein zweiter Ausgangstransistor P3, dieses Mal vom P-Typ, ist wiederum zwischen der ersten hohen Referenzspannung HVP und dem Ausgangsanschluss OUT angeschlossen und hat einen Steueranschluss, der an den zweiten Ausgang X2 angeschlossen ist.
Der erste Ausgangstransistor N3 ist dem zweiten Ausgangstransistor P3 im wesentlichen parallel geschaltet, aber er wird von einem anderen Ausgang der Differenzstruktur 4 angesteuert. Bei einer bevorzugten Ausführungsform ist der Transistor N3 vom natürlichen Typ (natural type).
Schließlich ist der Ausgangsanschluss OUT in Richtung Masse GND mittels eines Kondensators C1 verbunden, der wiederum mit der Masse GND mittels eines zweiten Generators G1 für einen Strom I1 gekoppelt ist.
Ein Verbindungsknoten X3 zwischen dem Kondensator C1 und dem zweiten Generator G1 ist an einen Steueranschluss des Transistors N1 angeschlossen.
An den Schaltungsknoten X1, X2 und X3 gibt es die entsprechenden Spannungssignale Vpn, Vp und BOT.
Die den Kondensator C1, den ersten NMOS-Transistor N1 und den ersten NMOS-Ausgangstransistor N3 aufweisende Gruppe bildet eine Rückkoppelschleife 5 für den Ausgangsanschluss OUT des Rampengenerators 3.
Auf diese Weise wird an dem Ausgangsanschluss OUT ein Signal mit einer Ausgangsspannung Vout erzielt, das einen Doppelrampenverlauf hat, der ana log zu dem ist, der in 1 unter Bezugnahme auf den Stand der Technik gezeigt wurde und einen ersten Bereich mit einer schnellen Steigung und einen zweiten Bereich mit einer langsamen Steigung aufweist.
Hierin nachstehend wird die Arbeitsweise des erfindungsgemäßen Rampengenerators 3 beschrieben.
Der Stromwert, der durch den zweiten Ausgangs-PMOS-Transistor P3 fließt, hängt mit dem Steuerstrom Iv des zweiten Stromgenerators G1 zusammen.
Wenn der durch den Ausgangsanschluss OUT und folglich durch die anzusteuernde Last benötigte Stromwert die Hälfte (Ib/2) des Steuerstroms Ib übersteigt, zwingt die Differenzstruktur 4 das erste interne Spannungssignal Vpn an dem Knoten X1, auf eine geeignete Größe anzusteigen, die gleich dem Wert ist, der von dem ersten Ausgangs-NMOS-Transistor N3 benötigt wird, um den zusätzlichen Strom bereitzustellen.
Der Hauptvorteil des erfindungsgemäßen Rampengenerators 3 ist, dass die Dimensionierung des ersten Ausgangstransistors N3 basierend auf der vorhergesehenen Maximallast gemacht wird, ohne dass man sich um mögliche Instabilitätseffekte kümmern muss, die in der Koppelschleife 5 des Rampengenerators 3 auftreten.
Das Dimensionieren des zweiten Ausgangs-PMOS-Transistors P3 wird in Abhängigkeit des Maximalstroms durchgeführt, der während des zweiten Teils mit der niedrigen Steigung benötigt wird. Sobald das erste interne Spannungssignal Vpn den erlaubten Maximalwert erreicht, das ist der Wert der ersten hohen Referenzspannung HVP, schaltet der erste Ausgangs-NMOS-Transistor N3 in der Tat ab, und der letzte Bereich der an dem Ausgangsanschluss OUT des Rampengenerators 3 erzeugten Spannungsrampe wird nur mittels des zweiten Ausgangs-PMOS-Transistors P3 erzeugt.
Insbesondere schiebt ein derartiger letzter Bereich den Wert der Ausgangsspannung Vout von HVP–Vth(N3) nach HVP, wobei Vth(N3) der Schwellenspannungswert des ersten Ausgangs-NMOS-Transistors ist.
Auch in diesem Fall zeigt die Ausgangssignalrampenregelung keine besonderen Probleme, da es möglich ist, einfach mit dem Spiegelverhältnis K zu arbeiten, solange die zu bedienenden Lasten in der Größe von Hunderten von pF sind. In einem derartigen Fall kommt es durch Einführen eines Spiegelverhältnisses K gleich 1, um eine erforderliche Steigung von 10 V/ms zu erreichen, in der Tat vor, dass der zu bewältigende Strom gleich 1 μA (100 pF×10 V/ms) ist.
Wenn die Last einen derartigen Wert überschreitet, beispielsweise Nanofarad erreicht, sollte ein Spiegelverhältniswert K höher als 10 eingeführt werden, oder es sollte ein höherer Wert für den Steuerstrom Ib verwendet werden. In einem derartigen Fall ist es bevorzugt, eine erste Variante und eine zweite Variante des erfindungsgemäßen Rampengenerators 3 zu verwenden, der ein Übersteuerungserhöhungsnetzwerk aufweist, wie es schematisch in den 4A und 4B gezeigt ist.
Insbesondere zeigt die 4A einen Rampengenerator 3A, der ein Übersteuerungserhöhungsnetzwerk 6A aufweist, das mit einer Gesamtschwellenwertspannungswert eines PMOS-Transistors korrespondiert, während 4B einen Rampengenerator 3B zeigt, der ein Übersteuerungserhöhungsnetzwerk 6B aufweist, das mit einem Teil einer derartigen Schwellenwertspannung korrespondiert.
Man hat aus der Beschreibung der Lösung von 3 gesehen, dass der Rampengenerator 3A einen ersten Vorspannungs-PMOS-Transistor P1 und einen zweiten Vorspannungs-PMOS-Transistor P2 aufweist, die als Stromspiegel konfiguriert sind und an den ersten Eingangs-NMOS-Transistor N1 bzw. den zweiten Eingangs-NMOS-Transistor N2 sowie an den ersten Generator Gb für den Steuerstroms Ib angeschlossen sind. Der Rampengenerator 3A weist ferner den zweiten Generator G1 und den Kondensator C1 auf, die in der Rückkop pelschleife 5 zwischen den Ausgangsanschluss OUT und den Steueranschluss des ersten NMOS-Transistors N1 angeschlossen sind.
Vorteilhaft gemäß der ersten modifizierten Ausführungsform weist die Differenzstruktur 4 ferner ein Übersteuerungserhöhungsnetzwerk 6A auf, das zwischen dem Ausgangsanschluss X2 der Differenzstruktur 4 und einem Anschluss X4 angeordnet ist, der mit dem Drain-Anschluss des NMOS-Transistors N2 korrespondiert, der wiederum an den Steueranschluss des Ausgangs-PMOS-Transistors P3 angeschlossen ist.
Insbesondere weist das Übersteuerungserhöhungsnetzwerk 6A im wesentlichen einen als Diode geschalteten PMOS-Transistor P4 auf, der zwischen dem Knoten X2 und dem Knoten X4 angeordnet ist.
Der Rampengenerator 3A weist auch einen weiteren PMOS-Transistor P5 auf, der zwischen einem Knoten X5, der den Steueranschlüssen entspricht, die von den Vorspannungstransistoren P1 und P2 geteilt werden, und dem Knoten X4 angeordnet ist und einen Steueranschluss aufweist, der an den Knoten X1 angeschlossen ist, an dem das erste interne Spannungssignal Vpn liegt. Der Knoten X5 ist seinerseits an den Knoten X2 angeschlossen.
Diese Struktur verwendet ebenfalls zwei Ausgänge der Differenzstruktur 4, deren Ausgänge den Knoten X1 und X4 entsprechen.
Es ist angebracht anzumerken, dass das Übersteuerungserhöhungsnetzwerk 6A einen einfachen Mechanismus zum automatischen Erhöhen der Übersteuerung des ersten Ausgangs-PMOS-Transistors P3 verwendet, indem im wesentlichen die dynamische Entwicklung des ersten Ausgangs X1 der Differenzstruktur 4 verwendet wird, an dem das erste interne Spannungssignal Vpn liegt.
Die Übersteuerungserhöhung, die mit Hilfe des Übersteuerungserhöhungsnetzwerks 6A erreicht wird, ist folglich gleich einem Gesamtschwellenwert eines MOS-Transistors des P-Typs.
In 4B ist eine zweite modifizierte Ausführungsform des Rampengenerators 3 gezeigt und generell und schematisch mit dem Bezugszeichen 3B bezeichnet.
Auch in dem Fall dieser zweiten modifizierten Ausführungsform weist der Rampengenerator 3B ein Übersteuerungserhöhungsnetzwerk 6B auf, das zwischen dem Knoten X2 und dem Knoten X4 der Differenzstruktur 4 des Rampengenerators 3B angeordnet ist und an den PMOS-Transistor P3 angeschlossen ist.
Insbesondere weist dieses Übersteuerungserhöhungsnetzwerk 6B einen ersten Übersteuerungs-PMOS-Transistor P6 auf, der zwischen dem Knoten X2 und einem weiteren Knoten X6 angeordnet ist und dessen Steueranschluss an den Steueranschluss eines zweiten Übersteuerungserhöhungs-PMOS-Transistors P7 angeschlossen ist, der als Diode geschaltet ist und wiederum zwischen dem Knoten X6 und dem Knoten X4 angeordnet ist, der dem Drain-Anschluss des zweiten NMOS-Transistors N2 entspricht.
Der Knoten X6 seinerseits ist an den Steueranschluss des zweiten Ausgangs-PMOS-Transistors P3 angeschlossen.
Bei dieser modifizierten Ausführungsform ist der PMOS-Transistor P5 zwischen dem Knoten X5, der seinerseits an den Knoten X2 angeschlossen ist, und dem Knoten X6 angeordnet, der wiederum an den Steueranschluss des zweiten Ausgangstransistors P3 angeschlossen ist.
Man beachte, dass das Übersteuerungserhöhungsnetzwerk jedenfalls einen Mechanismus zum Erhöhen der Übersteuerung des Ausgangs-PMOS-Transistors P3 verwendet, und zwar durch Benutzung der dynamischen Entwicklung des ersten Ausgangs X1 der Differenzstruktur 4, an dem das erste interne Spannungssignal Vpn liegt, und durch Aufteilen einer derartigen Erhöhung auf den ersten Übersteuerungstransistor P6 und den zweiten Übersteuerungstransistor P7.
Die 5 bis 9 zeigen schematisch die Ergebnisse einer Simulation, die mit dem erfindungsgemäßen Rampengenerator 3 und seinen modifizierten Ausführungsformen durchgeführt wurde.
Insbesondere wurden die zwei extremen Lastzustände im Auge behalten, die ein erster Programmierfall (A) eines einzelnen Bytes mit einer ungefähren Last von 20 pF, bezogen auf die Programmierausgangsspannung Vout, und ein zweiter Fall (B) für eine Gesamtprogrammierung der gesamten ausgewählten Speicherzellenmatrix sind, wobei im Fall einer Matrix von 512 Kbit diese Last ungefähr 800 pF, bezogen auf die Programmierausgangsspannung Vout, beträgt.
Ferner ist die Differenzstruktur 4 mittels eines Stroms von 1 μA vorgespannt, während der Rampengenerator einen Strom von 500 nA zum Durchführen des ersten Teils mit der schnellen Steigung und ungefähr 170 nA zum Durchführen des zweiten Teils mit der langsamen Steigung verwendet.
Der Wert der Referenzspannung Vref (die beispielsweise mittels einer Bandabstandschaltung erzeugt wird) ist konstant und gleich 1,33 V.
5 zeigt schematisch den Verlauf des Ausgangsspannungssignals Vout, das in dem ersten Fall (A) durch Programmieren eines einzelnen Bytes erhalten wird, und den Verlauf der internen Spannungssignale Vpn und Vp.
Es wird zuerst in Betracht gezogen, dass die erste hohe Referenzspannung HVP bei ihrem Standardwert ist (in diesem Beispiel wurde ein Wert von 15 V verwendet) und dass das erste interne Spannungssignal Vpn und das zweite interne Spannungssignal Vp am Anfang in einem definierten Zustand sind, d.h. 0 und HVP.
Insbesondere ist es möglich, eine geeignete Anlaufschaltung zu betrachten, die für ein Rücksetzen der Anfangszustände sorgt.
Das erste interne Spannungssignal Vpn an dem ersten Ausgang X1 der Differenzstruktur 4 leitet während der gesamten Dauer der schnellen Steigung das Ausgangsspannungssignal Vout durch die Spannungsfolgerstufe, die den ersten Ausgangs-NMOS-Transistor N3 aufweist.
Auf diese Weise erreicht der Knoten X2, bei dem das zweite interne Spannungssignal Vp ist, den notwendigen Wert zum korrekten Vorspannen des zweiten Ausgangs-PMOS-Transistors P3.
Wie in 6 gezeigt ist, speist während der schnellen Steigung die den zweiten PMOS-Transistor P3 aufweisende Spannungsfolgerausgangsstufe einen konstanten Strom, der sicher von einem ungenügenden Wert ist, in den Ausgangsanschluss OUT ein, da der von der Last benötigte Strom etwa 1,7 μA (500 nA + 20 pF×60 V/ms) > 1 μA ist, was der Maximalstrom ist, den der zweite Ausgangs-PMOS-Transistor P3 liefern kann.
Während der langsamen Steigung ist der durch den Ausgangsanschluss OUT benötigte Strom in der Tat gleich etwa 400 nA (= 20 pF×20 V/ms): Der Beitrag der Spannungsfolgerausgangsstufe ist darum nicht mehr notwendig, und der erste Knoten X1, an dem das erste interne Spannungssignal Vpn liegt, geht unter den Pegel des Ausgangsspannungssignals Vout, wodurch die Spannungsfolgerausgangsstufe komplett abgeschaltet wird.
Tatsächlich wird der erfindungsgemäße Rampengenerator 3 auf derartige Weise betrieben, dass das erste interne Spannungssignal Vpn nicht vollständig entladen wird, aber mit einer gewissen, beabstandeten Rate (einem zusätzlichen Strombeitrag von 200 nA = 10 pF×20 V/ms, da das erste interne Spannungssignal Vpn aus Stabilitätsgründen mit einem konzentrierten Kondensator von 10 pF belastet wird) dem Ausgangsspannungssignal Vout folgt.
Sobald das Ausgangsspannungssignal Vout an dem Ausgangsanschluss OUT die hohe Referenzspannung HVP erreicht, erhöht die Differenzstruktur 4 über das zweite interne Spannungssignal Vp die Übersteuerung des zweiten Ausgangs-PMOS-Transistors P3, da die Drain-Source-Spannung Vds eines derartigen Transistors sich 0 nähert, aber der Stromgenerator G1 weiterhin den Strom benötigt (etwa 170 nA).
Der Stromgenerator G1 schaltet vollständig ab, wenn feststeht, dass der interne Schaltungsknoten X3, an dem das dritte interne Spannungssignal BOT liegt, zu entladen ist (wie es schematisch in 7 dargestellt ist).
In dem zweiten Fall (B) einer Gesamtprogrammierung ist es unter der Voraussetzung der gleichen Bedingungen wie in dem vorigen Fall möglich, in den 8 und 9 festzustellen, wie die den zweiten Ausgangs-PMOS-Transistor P3 aufweisende Spannungsfolgerausgangsstufe auch während der niedrigen Steigung aktiv bleibt.

Claims

Generatorschaltung (3) für Spannungsrampen mit einer verbesserten dynamischen Arbeitsweise des Typs, der eine Differenzstufe (4) mit einer positiven Rückkopplung aufweist, die zwischen einer ersten (HVP) und einer zweiten Referenzspannung (GND) angeordnet ist und einen ersten Ausgang (X2) aufweist, der an einen Steueranschluss eines ersten Ausgangstransistors (P3) angeschlossen ist, der seinerseits an einem Ausgangsanschluss (OUT) der Rampengeneratorschaltung (3) an eine mit Spannungsrampen vorzuspannende kapazitive Last (C1) angeschlossen ist, aufweisend: – eine Regelschleife (5), die zwischen dem Ausgangsanschluss (OUT) und der Differenzstufe (4) angeordnet ist, wobei die Regelschleife (5) ihrerseits die kapazitive Last (C1) umfasst, die an einen Stromgenerator (G1) angeschlossen ist; und – einen zweiten Ausgangstransistor (N3), der dem ersten Transistor (P3) parallel geschaltet ist und der einen Steueranschluss aufweist, der an einen zweiten Ausgang (X1) der Differenzstufe (4) angeschlossen ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Ausgangstransistor (N3) Durchleitanschlüsse aufweist, die an die erste Referenzspannung (HVP) bzw. an den Ausgangsanschluss (OUT) angeschlossen sind.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 1, dadurch gekennzeichnet, dass der erste Ausgangstransistor (P3) vom p-Kanal-MOS-Typ ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Ausgangstransistor (N3) vom natürlichen n-Kanal-MOS-Typ ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner ein Übersteuerungserhöhungsnetzwerk (6A) aufweist, das zwischen dem ersten Ausgang (X2) und dem Steueranschluss des ersten Ausgangstransistors (P3) angeordnet ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 5, dadurch gekennzeichnet, dass das Übersteuerungserhöhungsnetzwerk (6A) mindestens einen Transistor (P4) aufweist, der als Diode geschaltet ist und der zwischen dem ersten Ausgang (X2) und dem Steueranschluss des ersten Ausgangstransistors (P3) angeordnet ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 5, dadurch gekennzeichnet, dass sie ferner einen Transistor (P5) aufweist, der zwischen dem ersten Ausgang (X2) und dem Steueranschluss des ersten Ausgangstransistors (P3) angeordnet ist und der einen Steueranschluss aufweist, der an den zweiten Ausgang (X1) der Differenzstufe (4) angeschlossen ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner ein Übersteuerungserhöhungsnetzwerk (6B) aufweist, das zwischen dem ersten Ausgang (X2) und einem internen Knoten (X4) der Differenzstufe (4) angeordnet ist und an den Steueranschluss des ersten Ausgangstransistors (P3) angeschlossen ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 8, dadurch gekennzeichnet, dass das Übersteuerungserhöhungsnetzwerk (6B) mindestens einen ersten und einen zweiten PMOS-Transistor (P6, P7) aufweist, die in Serienschaltung zwischen dem ersten Ausgang (X2) und dem internen Knoten (X4) der Differenzstufe (4) angeordnet sind und die miteinander an einen internen Schaltungsknoten (X6) angeschlossen sind, der seinerseits an den Steueranschluss des ersten Ausgangstransistors (P3) angeschlossen ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 9, dadurch gekennzeichnet, dass der erste PMOS-Transistor (P6) zwischen dem ersten Ausgang (X2) und dem internen Schaltungsknoten (X6) angeordnet ist und mit einem Steueranschluss versehen ist, der an einen Steueranschluss des zweiten PMOS-Transistors (P7) angeschlossen ist, der als Diode geschaltet ist und der wiederum zwischen dem internen Schaltungsknoten (X6) und dem internen Knoten (X4) der Differenzstufe (4) angeordnet ist.
Generatorschaltung (3) für Spannungsrampen nach Anspruch 8, dadurch gekennzeichnet, dass sie ferner einen Transistor (T5) aufweist, der zwischen dem ersten Ausgang (X2) und dem Steueranschluss des ersten Ausgangstransistors (P3) angeordnet ist und der einen Steueranschluss aufweist, der an den zweiten Ausgang (X1) der Differenzstufe (4) angeschlossen ist.
Verfahren zum Erzeugen eines Doppelrampenspannungssignals für eine kapazitive Last, wobei das Doppelrampenspannungssignal einen ersten Bereich aufweist, dessen Steigung höher ist als die eines zweiten Bereichs, dadurch gekennzeichnet, dass die Erzeugung der Doppelrampenspannung eine erste Phase, die mittels einer NMOS-Spannungsfolgerstufe durchgeführt wird, die an die kapazitive Last angeschlossen ist, und eine zweite Phase umfasst, die mittels einer PMOS-Ausgangsstufe durchgeführt wird, wobei die Phasen in Abhängigkeit des von der Last benötigten Spannungsniveaus alternativ aktiviert werden, wobei eine Generatorschaltung gemäß einem der vorstehenden Ansprüche verwendet wird.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die zweite Phase mittels einer PMOS-Ausgangsstufe mit einem reduzierten Wert für das Produkt aus Steilheit (gm) und Schleifenverstärkung (A) durchgeführt wird.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die erste und die zweite Phase durchgeführt werden durch: – den ersten Ausgangstransistor (P), der durch einen zweiten Ausgang (X1) der Differenzstufe (4) angesteuert wird; und – die Regelschleife (5) zum Aktivieren des ersten oder des zweiten Ausgangstransistors (P3, N3) in Abhängigkeit von dem von der Last benötigten Spannungsniveau.