DE60025873T2

DE60025873T2 - Frequenzsynthesierer und Oszillatorfrequenzsteuerung

Info

Publication number: DE60025873T2
Application number: DE60025873T
Authority: DE
Inventors: Shunsuke Sagamihara-shi Hirano
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1999-10-29
Filing date: 2000-10-27
Publication date: 2006-07-20
Anticipated expiration: 2020-10-28
Also published as: CN1297286A; US6566964B1; JP2001127632A; EP1098433A3; EP1098433A2; CN1172446C; EP1098433B1; DE60025873D1

Description

Die vorliegende Erfindung bezieht sich auf einen Frequenzsynthesizer, der an einem Basisstationsgerät oder einem Kommunikationsendgerät in einem Funkkommunikationssystem angebracht ist, und auf ein Oszillationsfrequenz-Steuerverfahren.
Ein Frequenzsynthesizer ist an einem Basisstationsgerät oder einem Kommunikationsendgerät in einem Funkkommunikationssystem angebracht, um eine Trägerwelle einer willkürlichen Frequenz aus einem Bezugssignal zu erzeugen.
Der Frequenzsynthesizer muss eine kurze Verriegelungszeit haben, um den Stromverbrauch währen eines intermittierenden Empfangs zu verringern. Als Frequenzsynthesizer mit einer kurzen Verriegelungszeit ist ein Frequenzsynthesizer gemäß einem Fractional-N-System bekannt, das mit einem zeitvariablen Frequenzteilungsverhältnis das Frequenzteilungsverhältnis derart steuert, dass ein Durchschnitt des Frequenzteilungsverhältnisses Dezimale enthält.
Die "Verriegelungszeit" bezeichnet eine Zeit, nachdem ein Frequenzteilungsverhältnis geändert wurde, bis die Frequenz eines Ausgangssignals eines Spannungssteueroszillators auf eine Sollfrequenz übergeht.
Im folgenden wird ein herkömmlicher Frequenzsynthesizer gemäß einem Fractional-N-System (im folgenden einfach als "Frequenzsynthesizer" bezeichnet) mit Hilfe der beiliegenden Zeichnungen erläutert. 1 ist ein Blockschaltbild, das einen Aufbau des herkömmlichen Frequenzsynthesizers zeigt.
In 1 oszilliert ein VCO (Spannungssteueroszillator) 1 ein Signal einer Frequenz fvco gemäß der Spannung eines Eingangssignals. Ein erster Frequenzteiler 2 teilt die Frequenz fvco des Ausgangssignals des VCO 1 auf der Basis des Frequenzteilungsverhältnisses, das von einer Frequenzteilungsverhältnis-Steuerschaltung 7, die später beschrieben wird, eingegeben wird, und gibt ein Signal der Frequenz fdiv aus.
Der Oszillator 3 oszilliert ein Bezugssignal der Frequenz fosc. Ein zweiter Frequenzteiler 4 teilt die Frequenz fosc des Bezugssignals mit einem unveränderlichen Frequenzteilungsverhältnis und gibt ein Signal der Frequenz fref aus. Bei Verriegelung ist die Frequenz fdiv des Ausgangssignals des ersten Frequenzteilers 2 gleich der Frequenz fref des Ausgangssignals des zweiten Frequenzteilers 4.
Ein Phasenvergleicher 5 vergleicht die Phase des Ausgangssignals des ersten Frequenzteilers 2 mit der Phase des Ausgangssignals des zweiten Frequenzteilers 4 und berechnet die Phasendifferenz. Ein LPF (Tiefpassfilter) 6 mittelt den Ausgangswert des Phasenvergleichers 5 und gibt das Durchschnittsergebnis an den VCO 1 aus. Dadurch wird die Wechselstromkomponente vom Ausgangswert des Phasenvergleichers 105 entfernt und lediglich ein Signal mit der Gleichstromkomponente in den VCO 1 eingegeben.
Die Frequenzteilungsverhältnis-Steuerschaltung 7 berechnet ein Frequenzteilungsverhältnis, das an den ersten Frequenzteiler 2 ausgegeben werden soll, unter Verwendung des Ausgangssignals des ersten Frequenzteilers 2 als Takt. Gleichzeitig steuert die Frequenzteilungsverhältnis-Steuerschaltung 7 das Frequenzteilungsverhältnis 7 derart, dass das Frequenzteilungsverhältnis zeitvariabel ist und der Durchschnittswert des Frequenzteilungsverhältnisses Dezimale enthält.
Als nächstes wird ein interner Aufbau der Frequenzteilungsverhältnis-Steuerschaltung 7 im herkömmlichen Frequenzsynthesizer, der in der internationalen Veröffentlichung No. WO92/04766 beschrieben ist, anhand des Blockschaltbildes in 2 beschrieben.
Wie es in 2 gezeigt ist, besteht die Frequenzteilungsverhältnis-Steuerschaltung 7 im herkömmlichen Frequenzsynthesizer hauptsächlich aus einer Vielzahl kaskadierter Akkumulatoren 11, Verzögerungsschaltungen 12, die Ausführungssignale verzögern, die aus den Akkumulatoren 11 ausgegeben werden, und einem Addierer 13, der die Ausgangssignale der Verzögerungsschaltungen 12 addiert.
In 2 ist die Zahl der verwendeten Akkumulatoren 11 "4" und die Zahl der Verzögerungsschaltungen 12 "12" für die Frequenzteilungsverhältnis-Steuerschaltung 7, wobei der oben beschriebene Frequenzsynthesizer keine Einschränkung hinsichtlich der Zahl von Akkumulatoren 11 und der Zahl von Verzögerungsschaltungen 12 hat.
Daten K (K: ganze Zahl) werden in den Akkumulator 11-1 und Daten M (M: ganze Zahl) in den Addierer 13 eingegeben.
Die Akkumulatoren 11-1 bis 11-4 benutzen jeweils das Ausgangssignal des ersten Frequenzteilers 2 als Takt, akkumulieren die Eingangsdaten für jeden Takt und geben ein Ausführungssignal aus, wenn das Akkumulationsergebnis die Größe L (L: ganze Zahl) der Akkumulatoren überschreitet.
Der Addierer 13 addiert "1" zu den Daten M, wenn ein Ausführungssignal eingegeben wird; und addiert nichts zu den Daten M, wenn kein Ausführungssignal eingegeben wird. Anschließend gibt der Addierer 13 das Additionsergebnis an den ersten Frequenzteiler 2 als Frequenzteilungsverhältnis aus.
Das heißt, das Frequenzteilungsverhältnis wird (M + 1) bei einer Rate von K/L und M bei einer Rate von (1 – K/L). Somit erhält man einen Durchschnittswert Rave des Frequenzteilungsverhältnisses aus der folgenden Gleichung (1): Rave = (M + 1) × K/L + M × (1 – K/L) = M + K/L (1)wobei M, L und K allesamt ganze Zahlen sind und K < L ist, so dass der Durchschnitt des Frequenzteilungsverhältnisses Rave Dezimale enthält.
Weiterhin erhält man die Frequenz fvco des Ausgangssignals des VCO 1 aus der folgenden Gleichung (2): fvco = (M + K/L) × fdiv = (M + K/L) × fref (2)
Darüber hinaus ist die Beziehung zwischen dem gewünschten Frequenzintervall fstp, das für die Ausgabe im VCO 1 erforderlich ist, und L in der Gleichung (3) ausgedrückt; fstp = fref/L (3)
Wie es aus der obigen Gleichung (3) deutlich wird, kann die Frequenz fref durch Erhöhen von L erhöht werden.
Wie es oben dargestellt ist, kann der Frequenzsynthesizer gemäß dem Fractional-N-System sein Frequenzteilungsverhältnis dadurch mitteln, dass er das Frequenzteilungsverhältnis, das im ersten Frequenzteiler 2 eingestellt werden soll, in Zeitsynchronisation mit der Frequenz fdiv des Ausgangssignals des ersten Frequenzteilers 2 ändert, und daher muss die Frequenz fvco nicht auf ein ganzzahliges Vielfaches der Frequenz fref eingestellt werden. Infolgedessen ist es möglich, die Hochfrequenz fref unabhängig vom gewünschten Frequenzintervall fstp im Ausgangssignal des VCO 1 einzustellen.
Weiterhin besteht die Möglichkeit, die Kreisverstärkung einer PLL, die den Frequenzsynthesizer enthält, durch Einstellen der Hochfrequenz fref zu erhöhen, wodurch die Verriegelungszeit verkürzt werden kann.
Da das Ausführungssignal eine Periodizität hat und unerwünschte Störungen am Ausgangssignal der VCO 1 erzeugt werden, sofern lediglich der Akkumulator 11-1 verwendet wird, sind die Akkumulatoren 11-2 bis 11-4 und die Verzögerungsschaltungen 12-1 bis 12-2 zusätzlich vorgesehen, um die periodische Komponente zu löschen und unnötige Störungen zu verhindern.
Es besteht jedoch beim oben beschriebenen herkömmlichen Frequenzsynthesizer das Problem, dass L zu einem ganzzahligen Vielfachen von K werden kann, abhängig von der Frequenz fvco des Ausgangssignals des VCO 1, wobei in diesem Fall Störungen erzeugt werden, die sich von den oben genannten Störungen unterscheiden. Als einfaches Beispiel dafür wird ein Fall erläutert, bei dem K = 2 und L = 8 sind. Tabelle 1 zeigt Akkumulationsergebnisse von Akkumulatoren 11-1 bis 11-4 für unterschiedliche Takte.
(Tabelle 1)
Wie es in Tabelle 1 gezeigt ist, sind die Akkumulationsergebnisse sämtlicher Akkumulatoren bei Takt 1 und Takt 17 gleich, wobei eine Frequenzkomponente fref/16 erzeugt wird. Diese Frequenzkomponente erscheint als Störung im Ausgangssignal des VCO 1. Um eine Störung infolge dieser Frequenzkomponente zu unterdrücken, muss die Zeitkonstante des LPF erhöht werden, was zu einer längeren Verriegelungszeit führt.
Wie es darüber hinaus in der Internationalen Veröffentlichung No. WO92/04766 beschrieben ist, ist es erwünscht, dass die Größe L (= fref/fstp) eine Potenz von 2 ist, um die Schaltung zu vereinfachen. Im Gegensatz dazu gibt es beim oben genannten herkömmlichen Frequenzsynthesizer das Problem, dass es Fälle gibt, in denen die Frequenz eines Bezugssignals nicht so gewählt werden kann, dass fref/fstp eine Potenz von 2 wird.
Als Gegenmaßnahme ist ein Verfahren bekannt, bei dem ein extrem hohes L (z.B. die 24-ste Potenz von 2) eingestellt und die Frequenz fvco geringfügig von einer gewünschten Frequenz verschoben wird, wobei dieses Verfahren jedoch die Größe der Schaltung erhöht, was zu einem erhöhten Stromverbrauch führt.
US-A-5 777 521 beschreibt einen Parallelakkumulator-Fractional-N-Frequenzsynthesizer mit einer hohen Frequenzauflösung und geringen Störfrequenz-Ausgangssignalen, wobei eine schnelle Verriegelungszeit beibehalten wird.
US-A-5 825 253 beschreibt einen Phasenregelkreis mit einer Rauschformer, der mit einer hohen Bitauflösung ausgeführt sein kann.
Ein Ziel der vorliegenden Erfindung besteht darin, einen Frequenzsynthesizer, ein Frequenzteilungsverhältnis-Steuerverfahren und ein Oszillationsfrequenz-Steuerverfahren mit einer guten Störeigenschaft, einer kurzen Verriegelungszeit und geringem Stromverbrauch anzugeben.
Dieses Ziel wird durch die Gegenstände der unabhängigen Ansprüche erreicht.
Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
Die oben genannten und weiteren Ziele und Merkmale der Erfindung werden aus der folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verständlich, wobei ein Beispiel exemplarisch dargestellt ist.
1 ist ein Blockschaltbild, das einen Aufbau eines herkömmlichen Frequenzsynthesizers zeigt;
2 ist ein Blockschaltbild, das einen inneren Aufbau einer Frequenzteilungsverhältnis-Steuerschaltung im herkömmlichen Frequenzsynthesizer zeigt;
3 ist ein Blockschaltbild, das einen Aufbau eines Frequenzsynthesizers gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt;
4 ist ein Blockschaltbild, das einen inneren Aufbau einer Frequenzteilungsverhältnis-Steuerschaltung des Frequenzsynthesizers gemäß der obigen Ausführungsform zeigt;
5 ist ein Blockschaltbild, das einen inneren Aufbau eines Akkumulators des Frequenzsynthesizers gemäß der oben erwähnten Ausführungsform zeigt,
6 ist ein Blockschaltbild, das einen Aufbau eines Frequenzsynthesizers gemäß Ausführungsform 2 der vorliegenden Erfindung zeigt;
7 ist ein Blockschaltbild, das einen inneren Aufbau eines ersten Frequenzteilers des Frequenzsynthesizers gemäß der oben beschriebenen Ausführungsform darstellt; und
8 ist ein Blockschaltbild, das einen inneren Aufbau einer Frequenzteilungsverhältnis-Steuerschaltung eines Frequenzsynthesizers gemäß Ausführungsform 3 der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf die beiliegenden Zeichnungen werden im folgenden Ausführungsformen der vorliegenden Erfindung beschrieben.
3 ist ein Blockschaltbild, das einen Aufbau eines Frequenzsynthesizers gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
In 3 oszilliert ein VCO (Spannungssteueroszillator) 101 ein Signal der Frequenz fvco gemäß der Spannung eines Eingangssignals. Ein erster Frequenztei ler 102 teilt die Frequenz fvco des Ausgangssignals VCO 101 auf der Basis des Frequenzteilungsverhältnisses, das von der Frequenzteilungsverhältnis-Steuerschaltung 107 eingegeben wird, die später beschrieben wird, und gibt ein Signal der Frequenz fdiv aus.
Der Oszillator 103 oszilliert ein Bezugssignal der Frequenz fosc. Ein zweiter Frequenzteiler 104 teilt die Frequenz fosc des Bezugssignals mit einem unveränderlichen Frequenzteilungsverhältnis und gibt ein Signal der Frequenz fref aus. Bei Verriegelung ist die Frequenz fdiv des Ausgangssignals des ersten Frequenzteilers 102 gleich der Frequenz fref des Ausgangssignals des zweiten Frequenzteilers 104.
Der Phasenvergleicher 105 vergleicht die Phase des Ausgangssignals des ersten Frequenzteilers 102 mit der Phase des Ausgangssignals des zweiten Frequenzteilers 104 und berechnet die Phasendifferenz. Ein LPF (Tiefpassfilter) 106 mittelt den Ausgangswert des Phasenvergleichers 105 und gibt das Durchschnittsergebnis an den VCO 101 aus. Dadurch wird die Wechselstromkomponente aus dem Ausgangswert des Phasenvergleichers 105 entfernt und lediglich ein Signal mit der Gleichstromkomponente in den VCO 101 eingegeben.
Die Frequenzteilungsverhältnis-Steuerschaltung 107 berechnet ein Frequenzteilungsverhältnis, das an den ersten Frequenzteiler 102 ausgegeben werden soll, unter Verwendung des Ausgangssignals des ersten Frequenzteilers 102 als Takt. Gleichzeitig steuert die Frequenzteilungsverhältnis-Steuerschaltung 107 das Frequenzteilungsverhältnis derart, dass das Frequenzteilungsverhältnis zeitvariabel ist und der Durchschnittswert des Frequenzteilungsverhältnisses Dezimale enthält. Der innere Aufbau der Frequenzteilungsverhältnis-Steuerschaltung 107 wird später beschrieben.
Als nächstes wird ein Signalfluss im Frequenzsynthesizer erläutert, der in 3 gezeigt ist.
Das Bezugssignal der Frequenz fosc, die vom Oszillator 103 erzeugt wird, wird durch den zweiten Frequenzteiler 104 mit einem unveränderlichen Frequenztei lungsverhältnis geteilt und ein Signal der Frequenz fref ausgegeben. Andererseits wird ein Signal der Frequenz fvco, die vom VCO 101 ausgegeben wird, durch den ersten Frequenzteiler 102 mit einem Frequenzteilungsverhältnis geteilt, das von der Frequenzteilungsverhältnis-Steuerschaltung 107 gesteuert wird, und ein Signal der Frequenz fdiv ausgegeben.
Anschließend berechnet der Vergleicher 105 die Phasendifferenz zwischen der Phase des Ausgangssignals des ersten Frequenzteilers 102 und der Phase des Ausgangssignals des zweiten Frequenzteilers 104, wobei die berechnete Phasendifferenz durch das LPF 106 gemittelt und ein Gleichstromsignal, das Durchschnittsergebnis, an den VCO 101 ausgegeben wird. Der VCO 101 oszilliert ein Signal der Frequenz fvco, die erneut gemäß der Spannung des eingegebenen Gleichstromsignals gesteuert wird.
Als nächstes wird der innere Aufbau der Frequenzteilungsverhältnis-Steuerschaltung 107, die in 3 gezeigt ist, anhand des Blockschaltbildes in 4 beschrieben.
Wie in 4 gezeigt, besteht die Frequenzteilungsverhältnis-Steuerschaltung 107 hauptsächlich aus einem Akkumulator 201 der Daten K (K: ganze Zahl) für jeden Takt akkumuliert und ein Ausführungssignal zum Zeitpunkt eines Überlaufs ausgibt, einem Zufallssignalgenerator 202, der ein Zufallssignal für jeden Takt ausgibt, und einem Addierer 203, der das Ausführungssignal und das Zufallssignal zu Daten M (M: ganze Zahl) addiert und ein Frequenzteilungsverhältnis an den ersten Frequenzteiler 102 ausgibt.
Das Zufallsignal, das vom Zufallsignalgenerator 202 ausgegeben wird, ist "1" oder "–1", und der Durchschnittswert des Zufallssignals ist "0". Der Aufbau des Zufallssignalgenerators 202 an sich ist bereits öffentlich bekannt, wie etwa der eines PN-Signalgenerators.
5 ist ein Blockschaltbild, das einen inneren Aufbau des Akkumulators 201 aus 4 zeigt.
Wie es in 5 gezeigt ist, besteht der Akkumulator 201 hauptsächlich aus einem Addierer 301 und einer Verriegelungseinrichtung 302 und akkumuliert Daten K (K: ganze Zahl), die für jeden Takt eingegeben werden, gibt das Akkumulationsergebnis aus und gibt ein Ausführungssignal an den Addierer aus, wenn das Akkumulationsergebnis die Größe L (L: Ganze Zahl) des Akkumulators überschreitet, d.h. wenn der Addierer 301 in einem Zyklus von L/(K × fref) überläuft.
Wenn der Addierer 203 ein Zufallssignal zur Summe der Eingangsdaten und des Ausführungssignals hinzufügt, ändert sich das Frequenzteilungsverhältnis des ersten Frequenzteilers, das Additionsergebnis, zufallsartig, wodurch Störungen, die im herkömmlichen Synthesizer erzeugt werden, in weißes Rauschen umgewandelt werden.
Da hier der Durchschnittswert des Zufallssignals "0" ist, selbst wenn das Zufallssignal zum Ausführungssignal addiert wird, wird das Frequenzteilungsverhältnis, das durch den Zyklus des Ausführungssignals ermittelt wird, nicht beeinflusst. Selbst wenn weiterhin der Durchschnittswert des Zufallssignals nicht "0" ist, verhindert eine Korrektur des Wertes K, dass sich die Frequenz des Ausgangssignals des VCO 101 ändert.
Somit gestattet die Zufallserzeugung der Periodizität eines Ausführungssignals durch Hinzufügen eines Zufallssignals eine Verringerung des Störungspegels, wodurch es nicht notwendig ist, eine Zeitkonstante des LPF 106 zu erhöhen, um Störungen zu unterdrücken, wodurch die Verriegelungszeit verkürzt werden kann.
Darüber hinaus kann die Verwendung des Zufallssignalgenerators die Zahl der Akkumulatoren im Vergleich zum Stand der Technik verringern und das Erfordernis von Verzögerungseinrichtung beseitigen, wodurch der Aufbau des Frequenzsynthesizers vereinfacht und der Stromverbrauch verringert werden kann.
6 ist ein Blockschaltbild, das einen Aufbau eines Frequenzsynthesizers gemäß Ausführungsform 2 der vorliegenden Erfindung zeigt. Der Frequenzsynthesizer in 6 verfügt über dieselben Bestandteile, wie jene in 3, mit einem Un terschied in einer Positionsbeziehung zwischen erstem Frequenzteiler 102, zweitem Frequenzteiler 104 und Frequenzteilungsverhältnis-Steuerschaltung 107.
Die Frequenzteilungsverhältnis-Steuerschaltung 107 berechnet ein Frequenzteilungsverhältnis gemäß demselben Vorgang wie bei Ausführungsform 1 unter Verwendung des Ausgangssignals des zweiten Frequenzteilers 104 als Takt und gibt das berechnete Frequenzteilungsverhältnis an einen zweiten Frequenzteiler 104 aus. Der innere Aufbau der Frequenzteilungsverhältnis-Steuerschaltung 107 ist derselbe, wie jener aus 4 in Ausführungsform 1.
Der zweite Frequenzteiler 104 teilt die Frequenz fosc des Bezugssignals mit dem Frequenzteilungsverhältnis, das von der Frequenzteilungsverhältnis-Steuerschaltung 107 eingegeben wird, und gibt ein Signal der Frequenz fref aus. Hier wird davon ausgegangen, dass das Frequenzteilungsverhältnis des ersten Frequenzteilers 102 N ist. Die Frequenz fvco des Ausgangssignals von VCO 101 erhält man aus der Gleichung (4), die unten gezeigt ist: fvco = N × fosc/(M + K/L) (4)
Bei der obigen Gleichung (4) ist es möglich, eine willkürliche Frequenz fvco dadurch zu erzeugen, dass die Werte von M, K und L je nach Erfordernis geändert werden. Somit kann das Frequenzteilungsverhältnis N des ersten Frequenzteilers 102 auf einen unveränderlichen Wert eingestellt werden.
Der erste Frequenzteiler 102 teilt die Frequenz fvco des Ausgangssignals aus dem VCO 101 auf der Basis eines unveränderlichen Frequenzteilungsverhältnisses und gibt ein Signal der Frequenz fdiv aus.
7 ist ein Blockschaltbild, das ein inneres Aufbaubeispiel des ersten Frequenzteilers 102 des Frequenzsynthesizers gemäß dieser Ausführungsform darstellt. 7 zeigt einen Aufbau des ersten Frequenzteilers 102, der aus kaskadierten 2-Teilungs-Frequenzteilern 501 bis 507 besteht, die ein Frequenzteilungsverhältnis N = 128 erzeugen. Somit haben beim ersten Frequenzteiler 102 nach folgende 2-Teilungs-Frequenzteiler niedrigere Frequenzen und somit einen geringeren Stromverbrauch.
Darüber hinaus kann die Einstellung der Hochfrequenz die Kreisverstärkung der PLL, die den Frequenzsynthesizer enthält, erhöhen, wodurch die Verriegelungszeit verkürzt werden kann.
Es wird hier angenommen, dass die Frequenzteilungsverhältnis-Steuerschaltung 107 aufgebaut ist, wie es in 2 gezeigt ist. Das Frequenzteilungsverhältnis ändert sich von M + 8 zu M – 7, wobei M – 7 > 0 sein muss, weshalb das Frequenzteilungsverhältnis M wenigstens 8 ist.
Normalerweise wird ein TCXO für den Oszillator 103 verwendet, der eine Bezugs-signalquelle ist und dessen Frequenzband auf das 10-MHz-Band festgelegt ist, weshalb es, wenn das Frequenzteilungsverhältnis des zweiten Frequenzteilers 104 groß ist, nicht möglich ist, die Hochfrequenz fref einzustellen und somit die Verriegelungszeit nicht verkürzt werden kann.
Es wird andererseits davon ausgegangen, dass die Frequenzteilungsverhältnis-Steuerungsschaltung 107 den Aufbau hat, der in 4 gezeigt ist. Da sich das Frequenzteilungsverhältnis von M + 2 auf M – 1 ändert und M – 1 > 1 ist, ist das durchschnittliche Frequenzteilungsverhältnis M ein Minimum von 2.
Das heißt, dass Frequenzteilungsverhältnis des zweiten Frequenzteilers 104 kann durch Konfigurieren der Frequenzteilungsverhältnis-Steuerschaltung 107, wie in 4 gezeigt, verringert werden, wodurch es möglich ist, die Hochfrequenz fref einzustellen und die Verriegelungszeit zu verkürzen.
8 ist ein Blockschaltbild, das einen inneren Aufbau der Frequenzteilungsverhältnis-Steuerschaltung 107 eines Frequenzsynthesizers gemäß Ausführungsform 3 der vorliegenden Erfindung zeigt. Der Gesamtaufbau des Frequenzsynthesizers ist derselbe wie jener aus 3 in Ausführungsform 1. In der Frequenzteilungsverhältnis-Steuerschaltung 107 aus 8 sind denselben Bauteilen, wie jenen aus 4, dieselben Bezugszeichen zugewiesen, weshalb auf eine Erläuterung derselben verzichtet wird.
Im Vergleich zu 4 hat die Frequenzteilungsverhältnis-Steuerschaltung 107 in 8 einen Aufbau mit einem ersten Zufallssignalgenerator 601 und einem zweiten Zufallssignalgenerator 602 anstelle des Zufallssignalgenerators 201, wobei ein Verteiler 603 und ein Wähler 604 hinzugefügt sind.
Der erste Zufallsignalgenerator 601 und der zweite Zufallssignalgenerator 602 erzeugen Zufallsignale mit wechselseitig unterschiedlichen Bitlängen.
Der Verteiler 603 gibt ein Taktsignal entweder an den ersten Zufallssignalgenerator 601 oder den zweiten Zufallssignalgenerator 602 auf der Basis eines Steuersignal von außerhalb aus.
Der Wähler 604 gibt ein Zufallssignal, das vom ersten Zufallssignalgenerator 601 oder zweiten Zufallsignalgenerator 602 eingegeben wird, an den Addierer 203 auf der Basis eines Steuersignals von Außerhalb aus.
Je länger die Bitlänge eines Zufallsignals ist, desto weiter breitet sich das weiße Bandrauschen aus, wodurch der Störpegel verringert wird. Andererseits verlangt die Erhöhung der Bitlänge des Zufallsignals eine größere Schaltung des Zufallssignalgenerators, was zu einem höheren Stromverbrauch führt.
Der Umfang der Unterdrückung der Störungen und die erforderliche Rauschcharakteristik variieren in Abhängigkeit des Systems, bei dem der Frequenzsynthesizer verwendet wird, und die optimale Bitlänge eines Zufallssignals hängt vom Kompromiss des relevanten Systems ab.
Der Frequenzsynthesizer gemäß dieser Ausführungsform, die in 8 gezeigt ist, gestattet es einem Steuersignal von außerhalb, die Bitlänge eines Zufallssignals zu ändern, wodurch ein höherer Grad einer allgemeinen Verwendung gegeben ist als bei Ausführungsform 1.
Um die Beschreibung abzukürzen, hat diese Ausführungsform einen Aufbau, der zwei Arten von Zufallssignalen wählt, wobei die vorliegende Erfindung nicht darauf beschränkt ist und jeder beliebige Aufbau möglich ist, solange er es einem Steuersignal ermöglicht, die Bitlänge zu ändern.
Andererseits kann sich eine Störfrequenz in Abhängigkeit des Wertes der Daten K ändern, da die Störfrequenz durch die Periodizität eines Ausführungssignals bestimmt wird, das vom Akkumulator 201 ausgegeben wird. Das heißt, es gibt eine optimale Bitlänge, die aus einem Kompromiss für jede Frequenz des Ausgangssignals aus dem VCO 101 ermittelt wird. Die Änderung der Bitlänge eines Zufallsignals gemäß der Frequenz des Ausgangssignals aus dem VCO 101 ermöglicht es, den Stromverbrauch auf ein notweniges Minimum für jede Frequenz zu reduzieren.
Die Frequenzsynthesizer der oben beschriebenen Ausführungsformen können an einem Basisstationsgerät oder einem Kommunikationsendgerät in einem Funkkommunikationssystem angebracht sein. In diesem Fall ist es erforderlich, dass der Frequenzsynthesizer die Störcharakteristik während der Sendung sichert und den Stromverbrauch während des Empfangs verringert. Das heißt, die erforderliche Leistung ist für die Sendung und den Empfang unterschiedlich, und daher ermöglicht es die Änderung der Bitlänge eines Zufallssignals für die Sendezeitschlitze und für die Empfangszeitschlitze bei einer Zeitmultiplex-Kommunikation, dass der Stromverbrauch auf ein notwendiges Minimum für das Basisstationsgerät in einem Funkkommunikationssystem als ganzes verringert wird.
Weiterhin können die Frequenzsynthesizer der oben erwähnten Ausführungsformen in einem Basisstationsgerät oder einem Kommunikationsendgerät in einem Funkkommunikationssystem angebracht sein. Der Einbau des Frequenzsynthesizers der vorliegenden Erfindung in einem mobilen Funkgerät, wie etwa einem Mobiltelefon, beseitigt insbesondere das Erfordernis, eine lange Verriegelungszeit zu sichern, wodurch der Betriebszeitanteil während eines intermittierenden Empfangs verringert und eine Bereitschaftszeit ausgedehnt werden kann. Die vorliegende Erfindung kann zudem den Stromverbrauch verringern und dadurch die Gesprächszeit verlängern.
Wie es oben erläutert wurde, ändern der Frequenzsynthesizer und das Oszillationsfrequenz-Steuerungsverfahren der vorliegenden Erfindung das Frequenzteilungsverhältnis zufallsartig durch Hinzufügen eines Zufallssignals zu einem Ausführungssignal, konvertieren Störungen in weißes Rauschen und können dadurch die Rauschcharakteristik optimal beibehalten, verkürzen die Verriegelungszeit und verringern den Stromverbrauch.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, wobei unterschiedliche Änderungen und Modifikationen möglich sind, ohne vom Geltungsbereich der vorliegenden Erfindung abzuweichen.

Claims

Frequenzsynthesizer, der umfasst: eine Spannungssteuer-Oszilliereinrichtung (101), die ein zweites Signal einer Frequenz schwingen lässt, die einer Spannung eines zuvor erzeugten ersten Signals entspricht; eine erste Frequenzteilereinrichtung (102), die die Frequenz des zweiten Signals teilt und ein drittes Signal ausgibt; eine zweite Frequenzteilereinrichtung (104), die die Frequenz eines Bezugssignals teilt und ein viertes Signal ausgibt; eine Phasenvergleichseinrichtung (105), die das erste Signal aus der Phasendifferenz zwischen dem dritten Signal und dem vierten Signal erzeugt und das erste Signal an die Spannungssteuer-Oszilliereinrichtung (101) ausgibt, und eine Frequenzteilungsverhältnis-Steuereinrichtung (107), die ein Frequenzteilungsverhältnis so steuert, dass sich das Frequenzteilungsverhältnis zeitlich zufällig ändert und ein Durchschnittswert des Frequenzteilungsverhältnisses Dezimale enthält, wobei die Frequenzteilungsverhältnis-Steuereinrichtung (107) eine Zufallssignal-Erzeugungseinrichtung (202) umfasst, die ein Zufallssignal erzeugt, dessen Wert sich zufällig ändert, dadurch gekennzeichnet, dass die Frequenzteilungsverhältnis-Steuereinrichtung (107) des Weiteren eine Bitlängen-Steuereinrichtung (601, 602, 603, 604) umfasst, die die Bitlänge des Zufallssignals variabel steuert.
Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, dass die Frequenzteilungsverhältnis-Steuereinrichtung (107) des Weiteren umfasst: einen Akkumulator (201), der ein Austragsignal erzeugt, wenn ein akkumulierter Wert erster Eingangsdaten einen vorgegebenen Wert übersteigt; und eine Addiereinrichtung (203), die das Austragsignal und das Zufallssignal zu zweiten Eingangsdaten addiert und das Additionsergebnis der Addiereinrichtung als Frequenzteilungsverhältnis ausgibt.
Frequenzsynthesizer nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Frequenzteilungsverhältnis-Steuereinrichtung (107) des Weiteren eine Vielzahl von Zufallssignal-Erzeugungseinrichtungen (601, 602) mit voneinander verschiedenen Bit-Längen umfasst, wobei die Bit-Längen-Steuereinrichtung (601, 602, 603, 604) so eingerichtet ist, dass sie eine der Vielzahl von Zufallssignal-Erzeugungseinrichtungen (601, 602) auswählt und ein Taktsignal an die ausgewählte Zufallssignal-Erzeugungseinrichtung (601, 602) verteilt.
Frequenzsynthesizer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Bit-Längen-Steuereinrichtung des Weiteren so eingerichtet ist, dass sie die Bit-Länge eines Zufallssignals auf Basis der Frequenz des Ausgangssignals der Spannungssteuer-Oszilliereinrichtung (101) variabel steuert.
Frequenzsynthesizer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Bit-Längen-Steuereinrichtung (601, 602, 603, 604) des Weiteren so eingerichtet ist, dass sie die Bit-Länge eines Zufallssignals unter Verwendung von Sende-Zeitschlitzen und Empfangs-Zeitschlitzen variabel steuert.
Frequenzsynthesizer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Frequenzteilungsverhältnis-Steuereinrichtung (107) des Weiteren so eingerichtet ist, dass sie das Frequenzteilungsverhältnis an die erste Frequenzteilereinrichtung (102) ausgibt, und die erste Frequenzteilereinrichtung (102) des Weiteren so eingerichtet ist, dass sie die Frequenz des zweiten Signals mit dem von der Frequenzteilungsverhältnis-Steuereinrichtung (107) ausgegebenen Frequenzteilungsverhältnis teilt.
Frequenzsynthesizer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Frequenzteilungsverhältnis-Steuereinrichtung (107) des Weiteren so eingerichtet ist, dass sie das Frequenzteilungsverhältnis an die zweite Frequenzteilereinrichtung (104) ausgibt, und die zweite Frequenzteilereinrichtung (104) des Weiteren so eingerichtet ist, dass sie die Frequenz eines Bezugssignals mit dem von der Frequenzteilungsverhältnis-Steuereinrichtung (107) ausgegebenen Frequenzteilungsverhältnis teilt.
Frequenzsynthesizer nach Anspruch 7, dadurch gekennzeichnet, dass die erste Frequenzteilungseinrichtung (102) eine Vielzahl kaskadenartig angeordneter Frequenzteiler (501, 502, 503, 504, 505, 506 507) umfasst.
Basisstationsvorrichtung, die mit einem Frequenzsynthesizer nach einem der Ansprüche 1 bis 8 ausgestattet ist.
Kommunikations-Endgerätvorrichtung, die mit einem Frequenzsynthesizer nach einem der Ansprüche 1 bis 8 ausgestattet ist.
Frequenzteilungsverhältnis-Steuerverfahren, das die folgenden Schritte umfasst: Erzeugen eines Austragsignals, wenn ein akkumulierter Wert erster Eingangsdaten einen vorgegebenen Wert übersteigt; Erzeugen eines Zufallssignals, dessen Wert sich zufällig ändert; und Erzeugen eines Frequenzteilungsverhältnisses durch Addieren des Austragsignals und des Zufallssignals zu zweiten Eingangsdaten, gekennzeichnet durch variables Steuern der Bit-Länge des Zufallssignals.
Oszillationsfrequenz-Steuerverfahren, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: Schwingen eines zweiten Signals einer Frequenz, die einer Spannung eines ersten Signals entspricht; Ausgeben eines dritten Signals durch Teilen der Frequenz des zweiten Signals auf Basis des unter Verwendung des Frequenzteilungsverhältnis-Steuerverfahrens nach Anspruch 11 erzeugten Frequenzteilungsverhältnisses; Ausgeben eines vierten Signals durch Teilen der Frequenz eines Bezugssignals auf Basis eines festen Frequenzteilungsverhältnisses; und Erzeugen des ersten Signals aus der Phasendifferenz zwischen dem dritten Signal und dem vierten Signal.
Oszillationsfrequenz-Steuerverfahren, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: Schwingen eines zweiten Signals einer Frequenz, die einer Spannung eines ersten Signals entspricht; Ausgeben eines dritten Signals durch Teilen der Frequenz des zweiten Signals auf Basis eines festen Frequenzteilungsverhältnisses; Ausgeben eines vierten Signals durch Teilen der Frequenz eines Bezugssignals auf Basis des unter Verwendung des Frequenzteilungsverhältnis-Steuerverfahrens nach Anspruch 11 erzeugten Frequenzteilungsverhältnisses; und Erzeugen des ersten Signals aus der Phasendifferenz zwischen dem dritten Signal und dem vierten Signal.