DE4406257A1 - Semiconductor device with isolation region - Google Patents
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Abstract
Description
Die Erfindung betrifft eine Halbleitereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zur Herstellung dieser Halblei tereinrichtung gemäß dem Oberbegriff des Patentanspruchs 7. Insbeson dere bezieht sich die Erfindung auf eine Halbleitereinrichtung mit einer Isolationsschicht, die eine flache bzw. ebene Oberfläche aufweist.The invention relates to a semiconductor device according to the preamble of claim 1 and a method for producing this semi-lead tereinrichtung according to the preamble of claim 7. In particular The invention relates to a semiconductor device with a Insulation layer that has a flat or flat surface.
Strukturen von Halbleitereinrichtungen werden auf einem aktiven Be reich gebildet, der durch einen Isolationsbereich definiert wird. Einer der wichtigsten Schritte zur Herstellung einer Halbleitereinrichtung bezieht sich daher auf die Bildung des Isolationsbereichs. Die durch den Isola tionsbereich eingenommene Fläche auf einem Halbleitersubstrat redu ziert die Fläche des aktiven Bereichs und führt daher automatisch zu einer geringeren Dichte von integrierten Schaltungen (IC′s), also von in einem IC-Chip liegenden Halbleiterschaltungen, die beispielsweise EEPROM′s sein können, die einen Hochspannungsbereich aufweisen.Structures of semiconductor devices are on an active loading richly formed, which is defined by an isolation area. One of most important steps for the production of a semiconductor device therefore focus on the formation of the isolation area. That through the Isola area occupied on a semiconductor substrate redu adorns the area of the active area and therefore automatically leads to a lower density of integrated circuits (IC’s), ie of in one IC chip lying semiconductor circuits, for example EEPROM's can be that have a high voltage range.
Allgemein ist als Isolationsverfahren das sogenannte LOCOS-Verfahren bekannt (lokale Oxidation von Silicium), das nachfolgend näher erläutert wird.The so-called LOCOS process is the general isolation process known (local oxidation of silicon), which is explained in more detail below becomes.
Die in einem Halbleitersubstrat zu bildenden aktiven Bereiche werden zu nächst mit einer Siliciumnitridschicht bedeckt. Sodann werden in den zwischen den aktiven Bereichen liegenden Isolationsbereich Kanalstop ionen implantiert, wonach der auf dem Substrat vorhandene Isolationsbe reich selektiv oxidiert wird, und zwar unter Verwendung der Siliciumnitridschichten als Maske. Dadurch wird eine relativ dicke Isolations schicht erhalten, deren Dicke oberhalb von 500 Nanometer (5000 Å) liegt. Die aktiven Bereiche im Halbleitersubstrat lassen sich somit durch die Isolationsschicht isolieren, die eine Feldoxidschicht ist.The active areas to be formed in a semiconductor substrate become next covered with a silicon nitride layer. Then in the Isolation area between the active areas Ions implanted, after which the Isolationsbe existing on the substrate is richly selectively oxidized using the silicon nitride layers as a mask. This creates a relatively thick insulation obtained layer whose thickness is above 500 nanometers (5000 Å). The active areas in the semiconductor substrate can thus be identified by the Isolate insulation layer, which is a field oxide layer.
Das oben beschriebene Isolationsschicht-Herstellungsverfahren läßt sich Jedoch dann nicht anwenden, wenn es um die Bildung einer Isolations schicht für hochintegrierte Halbleiter-IC′s geht, deren Abmessungen im Sub-Mikronbereich, oder darunter, liegen. Der Grund ist darin zu sehen, daß unterhalb der als Maske dienenden Siliciumnitridschicht eine laterale Oxidation während des Oxidationsschrittes zur Bildung der Feldoxid schicht auftritt, wobei die lateral aufgewachsene Oxidschicht in den akti ven Bereich eindringt und damit die Fläche des aktiven Bereichs reduziert. Dies wird als sogenanntes "Vogelschnabelphänomen" bezeichnet (birds beak phenomenon).The insulation layer manufacturing method described above can be However, don't use it when it comes to forming an isolation layer for highly integrated semiconductor IC's goes, whose dimensions in Sub-micron range, or below. The reason is that that a lateral layer underneath the silicon nitride layer serving as a mask Oxidation during the oxidation step to form the field oxide layer occurs, the laterally grown oxide layer in the acti penetrates the area and thus reduces the area of the active area. This is known as the so-called "bird beak phenomenon" (birds beak phenomenon).
Darüber hinaus kann Dotierstoff innerhalb des Substrats, der während des Ionenimplantationsprozesses zur Bildung der Kanalstopbereiche ein gebracht wurde, während eines bei hoher Temperatur ausgeführten Tem perungsschrittes lateral in Richtung des aktiven Bereichs diffundieren, wodurch es schwierig wird, Einrichtungen im Sub-Mikronbereich zu er halten.In addition, dopant can be present within the substrate during of the ion implantation process to form the channel stop areas was brought during a high temperature run diffuse laterally in the direction of the active area, making it difficult to access sub-micron devices hold.
Ein anderes beim LOCOS-Verfahren auftretendes Problem besteht darin, daß die relativ dicke Feldoxidschicht zu einer stufenförmigen Oberfläche führt, die die nachfolgenden Prozeßschritte komplizierter gestaltet. Durch die dicke Feldoxidschicht kann es zu einer Stufendifferenz von etwa 500 Nanometern (5000 Å) zwischen dem aktiven Bereich und dem benachbar ten Isolationsbereich kommen.Another problem with the LOCOS process is that the relatively thick field oxide layer leads to a step-like surface, which complicates the subsequent process steps. The thick field oxide layer can result in a step difference of about 500 nanometers ( 5000 Å) between the active area and the adjacent isolation area.
Auch eine weitere Tatsache macht die Anwendung des LOCOS-Verfahrens zur Bildung eines Isolationsbereichs bei miniaturisierten Einrichtungen schwierig. Je größer nämlich die Dichte der Einrichtung wird, desto stär ker reduzieren sich die Flächen für den aktiven Bereich sowie für den Iso lationsbereich. Die Dicke der Feldoxidschicht muß daher so eingestellt werden, daß sie in den zwischen den aktiven Bereichen definierten Isolationsbereichen nicht zu groß wird. Wird jedoch kein hinreichend großer Isolationsbereich erhalten, so kann das elektrische Feld in einem aktiven Bereich einen anderen benachbarten aktiven Bereich beeinflussen, und zwar durch den unterhalb der Feldoxidschicht des Isolationsbereichs lie genden Bereich zwischen den zuvor genannten aktiven Bereichen hin durch, wodurch sich Störungen in den Halbleitereinrichtungen ergeben. Um dieses Problem zu verhindern, kann der Dosisbetrag der Kanalstopio nen erhöht werden, die in den Isolationsbereich implantiert werden, bevor der thermische Oxidationsprozeß zur Bildung der Feldoxidschicht durch geführt wird. Hierdurch läßt sich verhindern, daß sich das in einem akti ven Bereich vorhandene elektrische Feld seitlich ausbreitet.Another fact makes the use of the LOCOS process to form an isolation area in miniaturized facilities difficult. The greater the density of the facility, the stronger The areas for the active area and for the insulation are reduced range. The thickness of the field oxide layer must therefore be set in this way that they are in the isolation areas defined between the active areas doesn't get too big. However, does not become sufficiently large Insulation area, so the electric field can be active Affect another neighboring active area, and through the lie below the field oxide layer of the isolation area area between the aforementioned active areas through, resulting in interference in the semiconductor devices. In order to prevent this problem, the dose amount of the channel stopper that are implanted in the isolation area before the thermal oxidation process to form the field oxide layer to be led. This can prevent that in an acti The existing electric field spreads out laterally.
Ein erhöhter Dosisbetrag der implantierten Ionen führt jedoch zu einer Be schleunigung des lateralen Diffusionseffektes dieser implantierten Ionen während des thermischen Oxidationsprozesses bei hoher Temperatur und somit wiederum zu einer nachteiligen Beeinflussung benachbarter aktiver Bereiche, beispielsweise zur Verringerung der Durchbruchspannung des Halbleiterübergangs bzw. der Sperrschicht.However, an increased dose amount of the implanted ions leads to Be acceleration of the lateral diffusion effect of these implanted ions during the thermal oxidation process at high temperature and thus in turn to adversely affect neighboring active Areas, for example to reduce the breakdown voltage of the Semiconductor junction or the barrier layer.
Es wurden bereits verschiedene Einrichtungs-Isolationsverfahren vorge schlagen, um die im Zusammenhang mit dem LOCOS-Verfahren auftre tenden Probleme zu lösen. Ein Vorschlag ist in der US-PS-5,229,315 offen bart, dessen Hauptmerkmale nachfolgend näher beschrieben werden.Various device isolation processes have been proposed propose to occur in connection with the LOCOS process problems. One proposal is open in U.S. Patent No. 5,229,315 beard, the main features of which are described below.
Gemäß Fig. 1A wird zunächst auf einem Siliciumsubstrat 1 ein Oxidfilm 2 gebildet, der als Unterlage bzw. Kissen (pad) dient. Auf den Oxidfilm 2 wird dann ein Nitridfilm 3 aufgebracht, wonach beide Filme in einem vorbe stimmten Bereich weggeätzt werden, und zwar durch ein Fotoätzverfah ren, um ein Maskenfenster zu erhalten. Die dadurch gebildete Maske dient zu Oxidations- und Grabenbildungszwecken. Sodann wird auf die gesamte Oberfläche der so erhaltenen Struktur eine Polysiliciumschicht 4 mit vor bestimmter Dicke aufgebracht, wonach in das Substrat 1 Feldstopionen implantiert werden, und zwar durch das Maskenfenster hindurch.According to FIG. 1A, an oxide film 2 is first formed on a silicon substrate 1 , which serves as a pad. A nitride film 3 is formed on the oxide film 2 is then applied, after which both films are etched away in a vorbe agreed range, namely ren by a Fotoätzverfah, to obtain a mask window. The mask thus formed is used for oxidation and trenching purposes. Then a polysilicon layer 4 with a certain thickness is applied to the entire surface of the structure thus obtained, after which field stops are implanted into the substrate 1 , specifically through the mask window.
Sodann wird entsprechend Fig. 1B auf die gesamte Oberfläche der Polysili ciumschicht 4 eine Isolationsschicht 5 aufgebracht und zurückgeätzt, um die Oberfläche der Polysiliciumschicht 4 zu nivellieren bzw. einzuebnen. Then, as shown in Fig. 1B to the entire surface of the Polysili ciumschicht 4, an insulating layer 5 is applied and etched back to level the surface of the polysilicon layer 4 and flatten.
Die Polysiliciumschicht 4 und das Siliciumsubstrat 1 werden sodann ver tikal geätzt, allerdings nicht in demjenigen Bereich der durch die flache Isolationsschicht 5 abgedeckt ist, so daß sich ein tiefer und schmaler Gra ben 7 innerhalb des Siliciumsubstrats 1 ausbildet, wie die Fig. 1C erken nen läßt. Eine Ätzung des Siliciumsubstrats unterhalb der Schichten 2 und 3 erfolgt ebenfalls nicht.The polysilicon layer 4 and the silicon substrate 1 are then vertically etched, but not in the area covered by the flat insulation layer 5 , so that a deeper and narrower grave 7 forms within the silicon substrate 1 , as can be seen in FIG. 1C leaves. The silicon substrate below the layers 2 and 3 is also not etched.
Danach wird entsprechend Fig. 1D die Isolationsschicht 5 entfernt. An schließend wird auf die gesamte Oberfläche der so erhaltenen Struktur ein Oxidfilm 8 aufgebracht, wie ebenfalls in Fig. 1D zu erkennen ist. Dabei füllt der Oxidfilm 8 auch den zuvor gebildeten Graben aus. Gemäß Fig. 1E wird schließlich der Oxidfilm 8 zurückgeätzt, und zwar durch ein Trockenätz verfahren, um die Polysiliciumschicht 4 freizulegen.The insulation layer 5 is then removed in accordance with FIG. 1D. An oxide film 8 is then applied to the entire surface of the structure thus obtained, as can also be seen in FIG. 1D. The oxide film 8 also fills the previously formed trench. According to FIG. 1E, the oxide film 8 is finally etched back, specifically by a dry etching process, in order to expose the polysilicon layer 4 .
Wie in Fig. 1F gezeigt, wird anschließend die Polysiliciumschicht 4 oxi diert, um einen Feldisolationsoxidfilm 9 in Form eines Zylinders zu erhal ten. Der Nitridfilm 3 wird entfernt.Then, as shown in FIG. 1F, the polysilicon layer 4 is oxidized to obtain a field insulation oxide film 9 in the form of a cylinder. The nitride film 3 is removed.
Mit der oben beschriebenen Technik lassen sich verbesserte Einrich tungsisolationseigenschaften erzielen, und zwar infolge einer vergrößer ten, wirksamen Kanallänge des parasitären Feldtransistors, wobei die Herstellung der Zylinderstruktur keine Schwierigkeit bereitet, unabhän gig von der Größe des Isolationsbereichs.With the technique described above, improved setup can be made insulation properties, due to an enlargement th effective channel length of the parasitic field transistor, the Manufacture of the cylinder structure presents no difficulty, independent gig of the size of the isolation area.
Änderungen in den Prozeßparametern beim Niederschlagen und Zurück ätzen der nivellierenden Isolationsschicht 5 führen jedoch zu breiten Vari ationen des zylindrischen Isolationsfilms, während andererseits bei der Oxidation der Polysiliciumschicht die Oberfläche des Isolationsfilms oxi diert, so daß sich kein einheitlicher Pegel des Isolationsfilms ergibt.However, changes in the process parameters during the deposition and etching back of the leveling insulation layer 5 lead to wide variations of the cylindrical insulation film, while on the other hand the surface of the insulation film is oxidized during the oxidation of the polysilicon layer, so that there is no uniform level of the insulation film.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitereinrichtung mit einer Isolationsschicht zu schaffen, die eine Verbesserung der Prozeß grenzen sowie eine bessere Nivellierung der Oberfläche eines Isolations bereichs auf einem Halbleitersubstrat ermöglicht, sowie ferner ein Verfah ren zur Herstellung einer derartigen Halbleitereinrichtung anzugeben.The invention has for its object to provide a semiconductor device to create an insulation layer that will improve the process limit as well as better leveling the surface of an insulation area on a semiconductor substrate, and also a process ren to specify the manufacture of such a semiconductor device.
Die vorrichtungsseitige Lösung der gestellten Aufgabe ist im kennzeich nenden Teil des Patentanspruchs 1 beschrieben. Dagegen findet sich die verfahrensseitige Lösung der gestellten Aufgabe im kennzeichnenden Teil des Patentanspruchs 7. Vorteilhafte Ausgestaltungen der Erfindung sind den jeweils nachgeordneten Unteransprüchen zu entnehmen.The device-side solution of the task is in the characteristic ning part of claim 1 described. In contrast, there is the procedural solution of the task in the characterizing part of claim 7. Advantageous embodiments of the invention are can be found in the subordinate claims.
Eine Halbleitereinrichtung nach der Erfindung mit einem einen aktiven Bereich und einen Isolationsbereich aufweisenden Halbleitersubstrat zeichnet sich aus durch:A semiconductor device according to the invention with an active Area and a semiconductor substrate having an isolation area is characterized by:
- - einen innerhalb des Isolationsbereichs vorhandenen ersten Bereich mit einem Oberflächenpegel, der unterhalb desjenigen des Halblei tersubtrats liegt;a first area present within the isolation area with a surface level below that of the semi-lead tersubtrats lies;
- - einen zweiten Bereich, der schmaler und tiefer ist als der erste Be reich, und der an den Seitenflächen des ersten Bereichs liegt; und- a second area that is narrower and deeper than the first Be rich, and which lies on the side faces of the first region; and
- - eine innerhalb des ersten und des zweiten Bereichs liegende bzw. begrabene Isolationsschicht.- A lying within the first and the second area or buried insulation layer.
Die Isolationsschicht besteht vorzugsweise aus einer ersten Oxidschicht, die am Boden des ersten Bereichs gebildet worden ist, sowie aus einer zweiten Oxidschicht, die auf der ersten Oxidschicht liegt und auch im bzw. oberhalb des zweiten Bereichs vorhanden ist. Diese zweite Oxidschicht wird mit einer solchen Dicke hergestellt, daß ihre Oberfläche mit der Ober fläche des Halbleitersubstrats fluchtet. Dabei kann die zweite Oxidschicht wie die erste durch einen thermischen Oxidationsprozeß gebildet werden oder durch ein CVD-Verfahren (Chemical Vapor Deposition-Verfahren) bzw. durch einen LPCVD-Verfahren (Low Pressure Chemlcal Vapor Depo sition-Verfahren). The insulation layer preferably consists of a first oxide layer, which was formed at the bottom of the first area, as well as from a second oxide layer, which lies on the first oxide layer and also in or exists above the second area. This second oxide layer is produced with a thickness such that its surface is in line with the upper area of the semiconductor substrate is aligned. The second oxide layer how the first are formed by a thermal oxidation process or by a CVD (Chemical Vapor Deposition) process or by an LPCVD process (Low Pressure Chemical Vapor Depo sition procedure).
Ein Verfahren nach der Erfindung zur Herstellung einer Halbleitereinrich tung mit flacher Oberfläche eines Isolationsbereichs zeichnet sich durch folgende Schritte aus:A method according to the invention for producing a semiconductor device device with a flat surface of an insulation area is characterized by do the following:
- - Bildung einer Isolations-Mehrschichtstruktur auf der Oberfläche des Halbleitersubstrats;- Formation of an insulation multilayer structure on the surface of the semiconductor substrate;
- - Bildung einer ersten Ausnehmung durch Wegätzen eines Oberflä chenbereichs des Halbleitersubstrats über eine vorbestimmte Tiefe nach Freilegung dieses Oberflächenbereichs durch eine durch Ätzen der Isolations-Mehrschichtstruktur erhaltene Mehrschicht-Muster struktur (Maske);- Formation of a first recess by etching away a surface area of the semiconductor substrate over a predetermined depth after exposure of this surface area by an etching of the insulation multilayer structure structure (mask);
- - Bildung von isolierenden Seitenwandstücken an den Seitenflächen der Mehrschicht-Musterstruktur;- Formation of insulating side wall pieces on the side surfaces the multi-layer pattern structure;
- - Bildung einer ersten Oxidschicht am Boden der ersten Ausnehmung;- Formation of a first oxide layer at the bottom of the first recess;
- - Entfernen der Seitenwandstücke;- removing the side wall pieces;
- - Bildung einer zweiten Ausnehmung durch Wegätzen der Substrat oberfläche über eine weitere vorbestimmte Tiefe, wobei die Substrat oberfläche durch die Entfernung der Seitenwandstücke freigelegt worden ist;- Formation of a second recess by etching away the substrate surface over a further predetermined depth, the substrate surface exposed by removing the side wall pieces has been;
- - Bildung einer zweiten Oxidschicht auf der ersten Oxidschicht sowie in der bzw. oberhalb der zweiten Ausnehmung;- Formation of a second oxide layer on the first oxide layer as well in or above the second recess;
- - Entfernen der Mehrschicht-Musterstruktur.- Remove the multi-layer pattern structure.
Die innerhalb der ersten Ausnehmung liegende erste Oxidschicht wird mit einer solchen Dicke hergestellt, daß deren Oberfläche tiefer liegt, als die Oberfläche des Halbleitersubstrats. Ferner ist die Tiefe der zweiten Aus nehmung größer als die Tiefe der ersten Ausnehmung, wobei die zweite Ausnehmung auch als geschlossener Graben am Boden der ersten Aus nehmung vorhanden sein kann. In diesem Fall handelt es sich bei der zwei ten Ausnehmung um eine zylindrische Ausnehmung.The first oxide layer lying within the first recess is also of such a thickness that its surface is lower than that Surface of the semiconductor substrate. Furthermore, the depth of the second off take greater than the depth of the first recess, the second Recess also as a closed trench at the bottom of the first out acceptance may be present. In this case it is the two th recess around a cylindrical recess.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:The invention is described below with reference to the drawing described in more detail. Show it:
Fig. 1A bis 1F konventionelle Herstellungsschritte zur Bildung eines Isolationsbereichs auf einem Halbleitersub strat; und FIGS. 1A to 1F conventional manufacturing steps strat on a Halbleitersub to form an isolation region; and
Fig. 2A bis 2H Herstellungsschritte zur Bildung eines Isolationsbe reichs auf einem Halbleitersubstrat in Übereinstim mung mit dieser Erfindung. FIGS. 2A through 2H show manufacturing steps for forming a Isolationsbe Reich on a semiconductor substrate, in conformity with this invention.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nachfolgend un ter Bezugnahme auf die Zeichnung beschrieben. Dabei stellen die Fig. 2A bis 2H Querschnittstrukturen einer erfindungsgemäßen Halbleiterein richtung in unterschiedlichen Herstellungsschritten dar.A preferred embodiment of the invention is described below with reference to the drawing. Here, Figs. 2A to 2H cross-sectional structures of a semiconductor single inventive device is in different manufacturing steps.
Gemäß Fig. 2A wird auf der Oberfläche eines Halbleitersubstrats 1 1 zu nächst eine Oxidschicht 12 gebildet, die als Kissen bzw. Unterlage (pad) dient. Die Oxidschicht 12 weist dabei eine Dicke von etwa 20 Nanometern (200 Å) auf. Diese Oxidschicht 12 wird dadurch hergestellt, daß das Sub strat 11 in einer oxidierenden Umgebung bei einer Temperatur von etwa 950°C für etwa 15 Minuten gehalten wird. Sodann wird auf der Oxid schicht 12 eine erste Siliciumnitridschicht 13 gebildet, die eine Dicke von etwa 150 Nanometern (1500 Å) aufweist. Diese Schicht 13 wird mit einem LPCVD-Verfahren (Low Pressure Chemical Vapor Deposition-Verfahren) bei Temperaturen von 750 bis 800°C hergestellt. Auf der ersten Silicium nitridschicht 13 kommt dann eine gegenüber dieser Schicht 13 als Ätz stopper dienende Oxidschicht 14 zu liegen, die etwa eine Dicke von 50 Na nometern (500 Å) aufweist und durch ein CVD-Verfahren (also durch che mische Dampfabschaltung im Vakuum) oder durch ein PECVD-Verfahren (also durch plasmaverstärkte chemische Dampfabschaltung im Vakuum) hergestellt wird. Schließlich wird eine zweite Siliciumnitridschicht 15 mit einer Dicke von 100 bis 200 Nanometern (1000 bis 2000 Å) durch ein CVD- oder durch ein PECVD-Verfahren auf der Ätzstoppschicht 14 gebildet. According to Fig. 2A of a semiconductor substrate 1 1 is on the surface nearest to an oxide layer 12 is formed which serves as a cushion or pad (pad). The oxide layer 12 has a thickness of approximately 20 nanometers (200 Å). This oxide layer 12 is produced in that the substrate 11 is kept in an oxidizing environment at a temperature of about 950 ° C. for about 15 minutes. Then, a first silicon nitride layer 13 is formed on the oxide layer 12 , which has a thickness of about 150 nanometers (1500 Å). This layer 13 is produced using an LPCVD process (Low Pressure Chemical Vapor Deposition process) at temperatures of 750 to 800 ° C. On top of the first silicon nitride layer 13 there is an oxide layer 14 which serves as an etching stopper with respect to this layer 13 and which has a thickness of approximately 50 nanometers (500 Å) and by a CVD process (i.e. by chemical vapor shutdown in a vacuum) or by a PECVD process (i.e. by plasma-enhanced chemical vapor shutdown in a vacuum). Finally, a second silicon nitride layer 15 with a thickness of 100 to 200 nanometers (1000 to 2000 Å) is formed on the etch stop layer 14 by a CVD or by a PECVD method.
Weiterhin wird entsprechend der Fig. 2B ein Fotoresistmuster 16 auf dem aktiven Bereich des Substrats 11 gebildet, und zwar durch Belichtung und Entwicklung einer die zweite Siliciumnitridschicht 15 abdeckenden Foto resistschicht. Das Fotoresistmuster 16 dient als Maske zum Wegätzen der freigelegten zweiten Siliciumnitridschicht 15, sowie anschließend zum weiteren Wegätzen der Oxidschicht 14, der ersten Siliciumnitridschicht 13 und der Oxidschicht 12 unter Verwendung eines anisotropen Ätzver fahrens (zum Beispiel unter Anwendung eines RIE-Verfahrens (reaktives Ionenätzverfahren)), wobei schließlich die Oberfläche des Siliciumsub strats 11 freigelegt wird. Das Siliciumsubstrat 11 wird dabei im freigeleg ten Oberflächenbereich bis zu einer Tiefe von 50 bis 250 Nanometern (500 bis 2500 Å) weggeätzt, so daß insgesamt eine erste Ausnehmung 17 ent steht. Bei den oben beschriebenen Ätzschritten kommt als Ätzgas vorzugs weise ein CH₃ enthaltendes Gas zum Ätzen der Siliciumschichten und der Oxidschichten zum Einsatz, während zum Ätzen des Siliciumsubstrats 11 ein HBr/Cl₂ enthaltendes Gas verwendet wird.Furthermore, the Figure a photoresist pattern accordingly. 2B formed on the active region 16 of the substrate 11, through exposure and development of a silicon nitride layer, the second resist layer 15 covering the photo. The photoresist pattern 16 serves as a mask for etching away the exposed second silicon nitride layer 15 , and then for further etching away the oxide layer 14 , the first silicon nitride layer 13 and the oxide layer 12 using an anisotropic etching method (for example using an RIE method (reactive ion etching method) ), finally the surface of the silicon substrate 11 is exposed. The silicon substrate 11 is etched away in the exposed surface area to a depth of 50 to 250 nanometers (500 to 2500 Å), so that a total of a first recess 17 is created. In the etching steps described above, a CH₃-containing gas is preferably used as the etching gas for etching the silicon layers and the oxide layers, while an HBr / Cl₂-containing gas is used for etching the silicon substrate 11 .
Entsprechend der Fig. 2C wird danach das Fotoresistmuster 16 entfernt, und es wird dann eine dritte Siliciumnitridschicht auf die gesamte Ober fläche der so erhaltenen Struktur aufgebracht, und zwar mit einer Dicke von 100 bis 150 Nanometern (1000 bis 1500 Å). Die dritte Siliciumnitridschicht kommt also im Bereich der ersten Ausnehmung 17 und auf der zweiten Siliciumnitridschicht 15 zu liegen. Dabei wird die dritte Silicium nitridschicht ebenfalls durch ein CVD-Verfahren oder durch ein PECVD-Verfahren hergestellt. Danach wird die dritte Siliciumnitridschicht über Ihre entsprechende Dicke zurückgeätzt, so daß Seitenwandstücke 18 an der Seitenwand der ersten Ausnehmung 17 übrig bleiben. Die Seitenwand stücke 18 erstrecken sich dabei vom Boden der Ausnehmung 17 in Rich tung zur zweiten Siliciumnitridschicht 15.According to the Fig. 2C is thereafter the photoresist pattern 16 is removed, and there is then a third silicon nitride layer on the entire upper surface of the structure thus obtained is applied, with a thickness of 100 to 150 nanometers (1,000 to 1,500 Å). The third silicon nitride layer therefore comes to lie in the region of the first recess 17 and on the second silicon nitride layer 15 . The third silicon nitride layer is also produced by a CVD process or by a PECVD process. The third silicon nitride layer is then etched back over its corresponding thickness, so that side wall pieces 18 remain on the side wall of the first recess 17 . The side wall pieces 18 extend from the bottom of the recess 17 in Rich direction to the second silicon nitride layer 15th
Wie in Fig. 2D zu erkennen ist, dient im nächsten Schritt das Mehrfach-Isolationsschichtmuster, zu dem die Oxidschicht 12, die erste Siliciumnitridschicht 13, die Oxidschicht 14 und die zweite Siliciumnitridschicht 15 sowie die Seltenwandstücke 18 gehören, als Maske bei der Siliciumoxida tion, durch die eine erste Feldoxidschicht 19 am Boden der ersten Ausneh mung 17 erhalten wird, also im freigelegten Oberflächenbereich des Silici umsubstrats 11, wobei die Oxidation bei Temperaturen von 850°C in einer oxidierenden Umgebung durchgeführt wird, die O₂ oder H₂ + O₂ enthält. Es sei darauf hingewiesen, daß die Dicke der ersten Feldoxidschicht 19 nur so groß sein sollte, daß die Oberfläche der Schicht 19 unterhalb des Substratoberflächenpegels des aktiven Bereichs zu liegen kommt, in wel chem die Einrichtung gebildet wird. Die Dicke der Schicht 19 kann z. B. Im Bereich von 50 bis 100 Nanometern (500 bis 1000 Å) liegen.As can be seen in FIG. 2D, in the next step the multiple insulation layer pattern, which includes the oxide layer 12 , the first silicon nitride layer 13 , the oxide layer 14 and the second silicon nitride layer 15 and the rare wall pieces 18 , serves as a mask in the silicon oxide formation, through which a first field oxide layer 19 is obtained at the bottom of the first recess 17, that is to say in the exposed surface area of the silicon substrate 11 , the oxidation being carried out at temperatures of 850 ° C. in an oxidizing environment which contains O₂ or H₂ + O₂. It should be noted that the thickness of the first field oxide layer 19 should be of such size that the surface of the layer 19 comes to lie below the surface level of the substrate active region, in wel chem the device is formed. The thickness of layer 19 may e.g. B. In the range of 50 to 100 nanometers (500 to 1000 Å).
Entsprechend der Fig. 2E werden sodann die Seitenwandstücke 18, gebil det durch die dritte Siliciumnitridschicht, sowie die zweite Siliciumnitridschicht 15 selektiv entfernt, und zwar durch anisotropes Trockenätzen, wobei durch Entfernen der Seitenwandstücke 18 entsprechende Oberflä chenbereiche des Siliciumsubstrats 1 1 freigelegt werden.According to the Fig. 2E are then the side wall pieces 18, gebil and the second silicon nitride layer 15 det through the third silicon nitride layer is selectively removed, by anisotropic dry etching, respective by removing the side wall pieces 18 Oberflä chenbereiche of the silicon substrate 1 1 exposed.
Die Schichten 12, 13 und 14 sowie die erste Feldoxidschicht 19 dienen dann als Ätzmaske, um die freigelegte Oberfläche des Siliciumsubstrats 11 wegzuätzen, und zwar bis zu einer Tiefe von etwa 100 Nanometern (1000 Å), um eine zweite Ausnehmung 20 zu erhalten, wie in Fig. 2F ge zeigt ist.The layers 12 , 13 and 14 and the first field oxide layer 19 then serve as an etching mask in order to etch away the exposed surface of the silicon substrate 11 , to a depth of approximately 100 nanometers (1000 Å), in order to obtain a second recess 20 , such as is shown in Fig. 2F.
Sodann werden in die freigelegte Oberfläche des Halbleitersubstrats 11 B+ oder BF₂-Ionen implantiert, um eine Verunreinigungsdiffusions schicht 21 zu erhalten. Die Ionenimplantation erfolgt mit einer Dosis von 2 bis 3 · 10/cm und bei einer Energie von 40 bis 80 KeV. Die erhaltenen Dif fusionsbereiche 21 sind ebenfalls in Fig. 2f gezeigt.Then 11 B + or BF₂ ions are implanted in the exposed surface of the semiconductor substrate to obtain a impurity diffusion layer 21 . The ion implantation is carried out with a dose of 2 to 3 · 10 / cm and with an energy of 40 to 80 KeV. The diffusion regions 21 obtained are also shown in FIG. 2f.
Sodann wird gemäß Fig. 2G ein thermischer Oxidationsprozeß ausgeführt, um eine zweite Feldoxidschicht 22 mit einer Dicke von etwa 50 bis 400 Na nometern (500 bis 4000 Å) sowohl oberhalb der ersten Ausnehmung 17 als auch oberhalb der zweiten Ausnehmung 20 zu erhalten. Die Bildung der zweiten Feldoxidschicht 22 erfolgt bei einer Temperatur von etwa 1000°C in einer ein O₂- und H₂-Gas enthaltenden oxidierenden Umge bung sowie über einen Zeitraum von 50 bis 150 Minuten.Then, a thermal oxidation process is shown in Fig. 2G executed nometern about a second field oxide layer 22 having a thickness of about 50 to 400 Na (500 to 4000 Å) and to obtain both above the first recess 17 above the second recess 20. The formation of the second field oxide layer 22 takes place at a temperature of about 1000 ° C in an oxidizing environment containing an O₂ and H₂ gas and over a period of 50 to 150 minutes.
Die Dicke der zweiten Feldoxidschicht 22 wird so eingestellt, daß die maxi male Dicke der resultierenden Feldoxidschicht, bestehend aus der ersten Feldoxidschicht 19 und der zweiten Feldoxidschicht 22, im Bereich von et wa 100 bis 500 Nanometern (1000 bis 5000 Å) liegt. Im vorliegenden Fall sollte die Dicke der letztendlich gebildeten Feldoxidschicht unterhalb von 100 Nanometern (1000 Å) liegen, so daß ihre Oberfläche mit der Oberfläche des aktiven Bereichs, auf dem die Halbleitereinrichtung gebildet werden soll, fluchtet. Die resultierende Feldoxidschicht kann zu diesem Zweck auch zurückgeätzt werden, falls erforderlich.The thickness of the second field oxide layer 22 is adjusted so that the maximum thickness of the resulting field oxide layer consisting of the first field oxide layer 19 and the second field oxide layer 22 is in the range of approximately 100 to 500 nanometers (1000 to 5000 Å). In the present case, the thickness of the field oxide layer ultimately formed should be less than 100 nanometers (1000 Å) so that its surface is flush with the surface of the active region on which the semiconductor device is to be formed. The resulting field oxide layer can also be etched back for this purpose, if necessary.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird beim vor liegenden Verfahrensschritt eine zweite Feldoxidschicht dadurch gebil det, daß die Ausnehmung mit einer Oxidschicht ausgefüllt wird, die dann zurückgeätzt wird, nachdem die Oxidschicht mittels eines CVD-Verfah rens oder eines LPCVD-Verfahrens In die Ausnehmung eingebracht wurde, also nicht durch thermische Oxidation erzeugt wurde.According to another embodiment of the invention, the lying process step thereby a second field oxide layer det that the recess is filled with an oxide layer, which then is etched back after the oxide layer by means of a CVD process rens or an LPCVD procedure was inserted into the recess, was not generated by thermal oxidation.
Die Fig. 2H läßt erkennen, daß die Isolationsschicht 22 mit ihrer oberen Fläche denselben Pegel einnimmt wie die Oberfläche des aktiven Bereichs, und daß die Oxidschicht 14, die Siliciumnitridschicht 13 und die als Un terlage dienende Oxidschicht 12 nacheinander entfernt wurden, und zwar durch jeweils geeignete Ätzmittel. Die aus Oxid und Siliciumnitrid beste henden Schichten werden dabei durch Naßätzen entfernt, wobei jeweils eine HF bzw. H₃PO₃ enthaltende Ätzlösung verwendet wird. Ggf. läßt sich beim Ätzen der Oxidschicht 12 auch die resultierende Feldoxidschicht zu rückätzen. Fig. 2H shows that the insulation layer 22 occupies as the surface of the active region with its upper surface the same level, and that the oxide layer 14, the silicon nitride layer 13 and the terlage as Un serving oxide layer 12 were successively removed, by each suitable etching agents. The existing layers of oxide and silicon nitride are removed by wet etching, each using an HF or H₃PO₃ containing etching solution. Possibly. the resulting field oxide layer can also be etched back when the oxide layer 12 is etched.
Werden die Isolationsschichten gemäß der Erfindung gebildet, so lassen sich die Prozeßgrenzen bzw. Strukturränder erheblich verbessern bzw. genauer einstellen, weil sich ein selektiver Bereich des Siliciumsubstrats In einer konstanten Breite ätzen läßt, und zwar unabhängig von einer Mu stergröße. Ferner treten keine Stufen zwischen dem Isolationsbereich und dem aktiven Bereich auf, so daß auch die Fokusgrenzen in anschließenden Ätzprozessen garantiert bzw. eingehalten werden können. Dadurch läßt sich erreichen, daß keine wegzuätzenden Reste verbleiben, wie dies sonst infolge der Stufen zwischen dem Isolationsbereich und dem aktiven Be reich der Fall ist.If the insulation layers are formed according to the invention, leave so the process limits or structure edges improve significantly or adjust more precisely because a selective area of the silicon substrate Can be etched in a constant width, regardless of a Mu star size. Furthermore, there are no steps between the isolation area and the active area, so that the focus limits in subsequent Etching processes can be guaranteed or adhered to. This leaves ensure that there are no residues to be etched away, as is otherwise the case due to the steps between the isolation area and the active Be rich is the case.
Claims (15)
- - einen innerhalb des Isolationsbereichs vorhandenen ersten Bereich mit einem Oberflächenpegel, der unterhalb desjenigen des Halblei tersubstrats (11) liegt;
- - einen zweiten Bereich (20), der schmaler und tiefer als der erste Bereich ist und an den Seitenflächen des ersten Bereichs liegt und
- - eine innerhalb des ersten und des zweiten Bereichs eingebrachte bzw. begrabene Isolationsschicht (19, 22).
- - An existing within the isolation region first region with a surface level which is below that of the semiconductor substrate ( 11 );
- - A second area ( 20 ) which is narrower and deeper than the first area and lies on the side faces of the first area and
- - An insulation layer ( 19 , 22 ) introduced or buried within the first and the second region.
- - Bildung einer Isolations-Mehrschichtstruktur (12-15) auf der Oberfläche eines Halbleitersubstrats (11);
- - Bildung einer ersten Ausnehmung (17) durch Wegätzen eines Oberflächenbereichs des Halbleitersubstrats (11) über eine vorbestimm te Tiefe nach Freilegung dieses Oberflächenbereichs durch eine durch Ätzen der Isolations-Mehrschichtstruktur erhaltene Mehr schicht-Musterstruktur;
- - Bildung von isolierenden Seitenwandstücken (18) an den Seiten flächen der Mehrschicht-Musterstruktur;
- - Bildung einer ersten Isolationsschicht (19) aus einem Oxid am Boden der ersten Ausnehmung (17);
- - Entfernen der Seitenwandstücke (18);
- - Bildung einer zweiten Ausnehmung (20) durch Wegätzen der Sub stratoberfläche über eine weitere vorbestimmte Tiefe, die durch die Entfernung der Seitenwandstücke (18) freigelegt worden ist;
- - Bildung einer zweiten Oxidschicht (22) auf der ersten Oxidschicht (19) sowie in der zweiten Ausnehmung (20); und
- - Entfernen der Mehrschicht-Musterstruktur.
- - Forming an insulation multilayer structure ( 12-15 ) on the surface of a semiconductor substrate ( 11 );
- - Forming a first recess ( 17 ) by etching away a surface region of the semiconductor substrate ( 11 ) over a predetermined depth after exposing this surface region by a multilayer pattern structure obtained by etching the insulation multilayer structure;
- - Formation of insulating side wall pieces ( 18 ) on the side surfaces of the multilayer pattern structure;
- - Forming a first insulation layer ( 19 ) from an oxide at the bottom of the first recess ( 17 );
- - removing the side wall pieces ( 18 );
- - Formation of a second recess ( 20 ) by etching away the substrate surface over a further predetermined depth, which has been exposed by the removal of the side wall pieces ( 18 );
- - Formation of a second oxide layer ( 22 ) on the first oxide layer ( 19 ) and in the second recess ( 20 ); and
- - Remove the multi-layer pattern structure.
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|---|---|---|---|
| KR1019940000424A KR960014455B1 (en) | 1994-01-12 | 1994-01-12 | Semiconductor device and manufacturing method thereof |
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943546A (en) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | Semiconductor ic device and its manufacture |
| JPH01112747A (en) * | 1987-10-27 | 1989-05-01 | Seiko Epson Corp | Semiconductor integrated circuit device |
| US4868136A (en) * | 1985-08-28 | 1989-09-19 | Sgs-Thomson Microelectronics S.R.L. | Process of forming an isolation structure |
| US5096848A (en) * | 1990-02-23 | 1992-03-17 | Sharp Kabushiki Kaisha | Method for forming semiconductor device isolating regions |
| US5213994A (en) * | 1989-05-30 | 1993-05-25 | Motorola, Inc. | Method of making high voltage semiconductor device |
| JPH0621243A (en) * | 1992-07-02 | 1994-01-28 | Nec Corp | Manufacture of semiconductor device |
| JPH06118150A (en) * | 1992-10-06 | 1994-04-28 | Sharp Corp | Measuring device for superconducting magnetic field |
| JPH06319837A (en) * | 1993-05-12 | 1994-11-22 | Tomoharu Taniguchi | Golf tee |
-
1994
- 1994-01-12 KR KR1019940000424A patent/KR960014455B1/en not_active IP Right Cessation
- 1994-02-25 DE DE4406257A patent/DE4406257A1/en not_active Ceased
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943546A (en) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | Semiconductor ic device and its manufacture |
| US4868136A (en) * | 1985-08-28 | 1989-09-19 | Sgs-Thomson Microelectronics S.R.L. | Process of forming an isolation structure |
| JPH01112747A (en) * | 1987-10-27 | 1989-05-01 | Seiko Epson Corp | Semiconductor integrated circuit device |
| US5213994A (en) * | 1989-05-30 | 1993-05-25 | Motorola, Inc. | Method of making high voltage semiconductor device |
| US5096848A (en) * | 1990-02-23 | 1992-03-17 | Sharp Kabushiki Kaisha | Method for forming semiconductor device isolating regions |
| JPH0621243A (en) * | 1992-07-02 | 1994-01-28 | Nec Corp | Manufacture of semiconductor device |
| JPH06118150A (en) * | 1992-10-06 | 1994-04-28 | Sharp Corp | Measuring device for superconducting magnetic field |
| JPH06319837A (en) * | 1993-05-12 | 1994-11-22 | Tomoharu Taniguchi | Golf tee |
Non-Patent Citations (1)
| Title |
|---|
| Process for Trench Planarization in US-Z.: IBM Technical Disclosure Bulletin, Vol. 29, No. 3, August 1986, S. 1240-1242 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211772A (en) | 1995-08-11 |
| KR960014455B1 (en) | 1996-10-15 |
| KR950024299A (en) | 1995-08-21 |
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Legal Events
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