DE4212027A1

DE4212027A1 - Digitaler dreiphasen-pdm-signalgenerator

Info

Publication number: DE4212027A1
Application number: DE4212027A
Authority: DE
Inventors: Kazuyuki Takada
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1991-04-10
Filing date: 1992-04-09
Publication date: 1992-10-15
Anticipated expiration: 2012-04-10
Also published as: JP3156269B2; US5309079A; DE4212027C2; JPH04312360A

Description

Bereich der Erfindung und Stand der Technik 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft im allgemeinen einen Dreiphasen-PDM-(Impulsdauermodulation)-Signalgenerator zur Steuerung eines Drehstrommotors, und zwar insbesondere einen digitalen Dreiphasen-PDM-Signalgenerator, der von einem Mikro computer gesteuert wird.

2. Stand der Technik

Seit kurzem wird für einen Wechselrichter mit Wechsel strom-Servocontroller zur Steuerung eines Motors Digitalsteu erung eingesetzt. In einem PDM-Signalgenerator in Kombination mit einem solchen Motorsteuergerät wird ein digitalisierter Schaltkreis einschließlich eines Mikrocomputers benutzt.

Fig. 4 zeigt ein Blockdiagramm eines herkömmlichen digi talen Dreiphasen-PDM-Steuergeräts zur Steuerung der Umdre hungszahlen eines Drehstrommotors 105. Unter Bezugnahme auf Fig. 4 werden von einem Mikrocomputer 100 eine Vielzahl von Zeitdaten in Übereinstimmung mit einem vorgegebenen Programm ausgegeben, und werden über eine Busleitung 108 einem Dreipha sen-PDM-Signalgeneratorschaltkreis 101 zugeführt. Im Dreipha sen-PDM-Signalgeneratorkreis 101 werden Dreiphasen-PDM-Signale 41, 42, 43, 44, 45 und 46 zur Steuerung eines Leistungsschalt kreises 103 auf der Grundlage dieser Zeitdaten generiert; und die Umdrehungszahl des Drehstrommotors 105 wird von den Drei phasen-PDM-Signalen 41-46 gesteuert. Der Leistungsschalt kreis 103 eines bekannten Typs umfaßt sechs Halbleiterschalt vorrichtungen 91, 92, 93, 94, 95 und 96, die das Anlegen der Spannungen aus einer zur Energieversorgung dienenden Gleich stromquelle 104 an den Drehstrommotor 105 steuern.

Fig. 5 ist ein detailliertes Blockdiagramm des herkömmli chen Dreiphasen-PDM-Signalgeneratorkreises 101 gemäß Fig. 4. Sieben Register 50, 51, 52, 53, 54, 55 und 58 liegen an der Busleitung 108 des Mikrocomputers 10 und dienen zur zeitweili gen Abspeicherung der betreffenden Zeitdaten, die vom Mikro computer 100 übertragen werden. Mit den Registern 50, 51, 52, 53, 54, 55 und 56 sind Zeitimpulsgeber 57, 58, 59, 60, 61, 62 und 63 in dieser Reihenfolge verbunden, und die an die Impuls geber 57-63 vorzugebenden Zeitdaten werden von den ent sprechenden Registern 50-56 geliefert. Unter diesen Zeit impulsgebern 57-63 dient der Zeitimpulsgeber 57 zum Gene rieren eines Triggersignals zur Steuerung des gesamten Drei phasen-PDM-Signalgeneratorschaltkreises 101, und ein Zeitin tervall T₀₀ der Zeitdaten wird vom Mikrocomputer 100 über das Register 50 geliefert. Der Impulsgeber 57 gibt bei jedem Durchgang des Zeitintervalls T₀₀ ein Triggersignal 71 an sechs Zeitimpulsgeber 58-63. Das Triggersignal 71 wird an die Triggerklemmen G der Zeitimpulsgeber 58-63 gelegt, und da mit laufen die Zeitmeßvorgänge der Zeitimpulsgeber 58-63 an. Nach dem Durchgang der Zeitintervalle der Zeitsignale aus den entsprechenden Registern 51-58 geben die Zeitimpulsge ber 58-63 Ausgangssignale 58A, 59A, 60A, 61A, 62A und 63A an der entsprechenden jeweiligen Ausgangsklemme Q aus.

Fig. 6 ist ein Wellenformdiagramm (Impulsfahrplan) des Dreiphasen-PDM-Signalgeneratorkreises 101 gemäß Fig. 5 im Be trieb. Unter Bezugnahme auf Fig. 8 zeigt die Wellenform "a" das Triggersignal 71, das vom Zeitimpulsgeber 57 ausgegeben wird. Das Triggersignal 71 ist ein Impulssignal mit der Zeitintervallperiode T₀₀. Das Kipp- oder Triggersignal 71 wird ferner an ein T-Flipflop (Kipp- oder Trigger-Flipflop) gege ben. Das Ausgangssignal 70A am Ausgang Q des T-Flipflops 70 wird durch die Wellenform "b" in Fig. 6 gezeigt. Das Trigger signal 71 wird an die entsprechenden Triggerklemmen G der Zeitimpulsgeber 58-63 gelegt und läßt die Operationen der Zeitimpulsgeber 58-63 anlaufen. Vor dem Anlaufen der Ope rationen werden die an die Zeitimpulsgeber 58-63 zu geben den Zeitdaten vom Mikrocomputer 100 über die entsprechenden Register 51-56 übertragen. Die Zeitdaten, dargestellt durch die Wellenformen "c", "e", "g", "i", "k" und "m" der Aus gangssignale 58A, 59A, 60A, 61A, 62A und 63A sind ein Zeitin tervall T₁₀ für den Impulsgeber 58, ein Zeitintervall T₂₀ für den Impulsgeber 59, ein Zeitintervall T₃₀ für den Impulsgeber 60, ein Zeitintervall T₄₀ für den Impulsgeber 61, ein Zeitin tervall T₅₀ für den Impulsgeber 62 und ein Zeitintervall T₆₀ für den Impulsgeber 63. Die Zeitdaten für diese Zeitintervalle T₁₀-T₆₀ werden vom Mikrocomputer 100 in Übereinstimmung mit einem vorgegebenen Programm zum Betrieb des Motors 105 mit einer geforderten Drehzahl ausgegeben.

Die entsprechenden Zeitdaten werden durch Eingang des Triggersignals 71 an die Impulsgeber 58-63 gegeben, dann laufen die Zeitmeßvorgänge durch die Zeitimpulsgeber 58-63 gleichzeitig an. Nach Abschluß der Zeitmeßvorgänge in den Zeitimpulsgebern 58-63 werden die Ausgangssignale 58A, 59A, 60A, 61A, 62A und 63A von den entsprechenden Zeitimpuls gebern 58, 59, 60, 61, 62 und 63 ausgegeben. Diese Ausgangssi gnale werden durch die Wellenformen "c", "e", "g", "i", "k" und "m" in Fig. 6 dargestellt. Während der Zeitmeßvorgänge der Impulsgeber 58-63 werden vom Mikrocomputer 100 bereits neue Zeitdaten an die Register 51-56 gegeben. Diese neuen Zeitdaten unterscheiden sich von den letzten Zeitdaten. Die neuen Zeitdaten sind ein Zeitintervall T₁₁ für das Register 51, ein Zeitintervall T₂₁ für das Register 52, ein Zeitinter vall T₃₁ für das Register 53, ein Zeitintervall T₄₁ für das Register 54, ein Zeitintervall T₅₁ für das Register 55 und ein Zeitintervall T₆₁ für das Register 56.

Nach dem Durchgang des Zeitintervalls T₀₀ vom Start wer den, da der Impulsgeber 57 das Triggersignal 71 noch einmal ausgibt, die obigen Zeitintervalle T₁₁-T₆₁ an die Impuls geber 58-63 gegeben, und die Zeitmeßvorgänge werden auf der Grundlage der neu gesetzten Zeitdaten ausgeführt. Die Meß vorgänge in den Impulsgebern 58-63 werden in Übereinstim mung mit zwei Zeitdatensätzen durchgeführt, die vom Mikrocom puter 100 abwechselnd übertragen werden; und die Ausgangssi gnale 58A-63A werden ausgegeben wie in Fig. 6 gezeigt wird.

Die Ausgangssignale 58A, 59A, 60A, 61A, 62A und 63A wer den jeweils Gattern 64A, 65A, 68A, 67A, 68A und 69A zugeführt. Das Ausgangssignal 70A wird auch den Gattern 64A-69A zuge führt. Die Ausgänge der Gatter 64A, 65A, 66A, 67A, 68A und 69A werden den Stell-Rückstell-Flipflops 64, 65, 66, 67, 68 und 69 zugeführt. Dementsprechend werden die Ausgangssignale 41, 42, 43, 44, 45 und 46 von den entsprechenden RS-Flipflops 64-69 ausgegeben, wie sie in den Wellenformen "d", "f", "h", "j", "l" und "n" in Fig. 6 dargestellt sind. Diese Ausgangssignale 41-46 werden Dreiphasen-PDM-Signale genannt und werden dem Leistungsschaltkreis 103 in Fig. 4 zugeführt.

Bei dem obigen Dreiphasen-PDM-Signalgenerator herkömmli cher Bauart müssen zwei Zeitdatensätze wie z. B. die Zeitinter valle T₁₀-T₆₀ sowie die Zeitintervalle T₁₁-T₆₁ (insgesamt 12 Zeitdaten), die den Impulsgebern 58-63 zuzu führen sind, berechnet und den Registern 51-56 synchron mit dem Triggersignal 71 vom Impulsgeber 57 zugeführt werden. Das Zeitintervall T₀₀ des Triggersignals 71 wird vorzugsweise so kurz wie möglich gehalten zwecks Rauschunterdrückung des Wechselrichters oder Verbesserung der Steuercharakteristik im Wechselstrom-Servocontroller. Andererseits ist eine Hoch geschwindigkeits-Datenverarbeitung für den Mikrocomputer 100 gefordert, um das Zeitintervall T₀₀ zu verkürzen. Damit erhöht sich der Preis für den Mikrocomputer 100. Beim Dreiphasen-PDM- Signalgenerator der herkömmlichen Art tritt noch ein weiteres Problem auf. Wenn z. B. bei den an die Register 51-56 über tragenen Daten aufgrund eines äußeren Rauschens oder eines Programmfehlers ein Fehler auftritt, kommt der Takt der Aus gangssignale 41-46 in Unordnung. Dabei können z. B. die Halbleiterschaltvorrichtungen Q1 und Q2 im Leistungsschalt kreis 103 gleichzeitig eingeschaltet werden. Damit wird aber der Leistungsschaltkreis 103 kurzgeschlossen. So ein Kurz schluß ist aber im Betrieb des Leistungsschaltkreises 103 höchst gefährlich.

Aufgabe und Zusammenfassung der Erfindung

Eine Aufgabe der vorliegenden Erfindung ist die Bereit stellung eines digitalen Dreiphasen-PDM-Signalgenerators, der von einem Mikrocomputer mit verhältnismäßig geringer Verarbei tungsgeschwindigkeit bei hoher Frequenz des Dreiphasen-PDM- Signals durch Reduzierung des Rechenprozesses im Mikrocomputer steuerbar ist.

Der erfindungsgemäße Dreiphasen-PDM-Signalgenerator ent hält:
Einen Taktsignalgeneratorkreis zum Generieren eines Im pulstaktsignals mit vorgegebener Periode;
einen AUF/AB-Zähler zum Aufwärtszählen der Taktsignale bis zu einer vorgegebenen Anzahl Impulse bzw. zum Abwärtszäh len von der in der Aufwärtszählung gezählten vorgegebenen An zahl Impulse aus und zum Ausgeben des Zählwerts während der Aufwärtszählung bzw. der Abwärtszählung;
einen ersten digitalen Komparator zur Ausgabe eines Koinzi denzsignals, sobald der Zählwert im AUF/AB-Zähler mit Null zu sammenfällt;
ein erstes Register zum Abspeichern eines Spitzenwerts, der den höchsten Zählwert im AUF/AB-Zähler repräsentiert;
einen zweiten digitalen Komparator zum Vergleichen der gezählten Werte im AUF/AB-Zähler mit dem Spitzenwert im ersten Register, und zur Ausgabe eines Koinzidenzsignals, sobald der gezählte Wert mit dem Spitzenwert zusammenfällt;
einen Zählfunktion-Umschaltkreis, der den AUF/AB-Zähler in den Aufwärtszählbetrieb schaltet, sobald das Koinzidenzsi gnal vom ersten digitalen Komparator eingeht, und der ihn in den Abwärtszählbetrieb schaltet, sobald das Koinzidenzsignal vom zweiten digitalen Komparator eingeht;
ein zweites Register zum Abspeichern eines Schwellenwer tes zum Generieren eines PDM-Signals für eine erste Phase eines Drehstrommotors;
ein drittes Register zum Abspeichern eines Schwellenwer tes zum Generieren eines PDM-Signals für eine zweite Phase des Drehstrommotors;
ein viertes Register zum Abspeichern eines Schwellenwer tes zum Generieren eines PDM-Signals für eine dritte Phase des Drehstrommotors;
ein fünftes Register zum Abspeichern des Werts im zweiten Register bei Eingang des Koinzidenzsignals vom ersten digita len Komparator bzw. des Koinzidenzsignals vom zweiten digita len Komparator;
ein sechstes Register zum Abspeichern des Werts im drit ten Register bei Eingang des Koinzidenzsignals vom ersten di gitalen Komparator bzw. des Koinzidenzsignals vom zweiten di gitalen Komparator;
ein siebtes Register zum Abspeichern des Werts im vierten Register bei Eingang des Koinzidenzsignals vom ersten digita len Komparator bzw. des Koinzidenzsignals vom zweiten digita len Komparator;
einen dritten digitalen Komparator zum Vergleichen des Werts des fünften Registers mit dem Wert des AUF/AB-Zählers und zum Generieren eines Ausgangssignals, wenn der Wert im fünften Register größer ist als der Wert im AUF/AB-Zähler;
einen vierten digitalen Komparator zum Vergleichen des Werts des sechsten Registers mit dem Wert des AUF/AB-Zählers und zum Generieren eines Ausgangssignals, wenn der Wert im sechsten Register größer ist als der Wert im AUF/AB-Zähler; und
einen fünften digitalen Komparator zum Vergleichen des Werts des siebten Registers mit dem Wert des AUF/AB-Zählers und zum Generieren eines Ausgangssignals, wenn der Wert im siebten Register größer ist als der Wert im AUF/AB-Zähler.

Während die neuen Merkmale der Erfindung insbesondere in den beiliegenden Patentansprüchen enthalten sind, läßt sich die Erfindung sowohl nach Funktion als auch nach Inhalt zusam men mit noch weiteren Aufgaben und Merkmalen leichter aus der nachfolgenden, ins einzelne gehenden Beschreibung anhand der Zeichnungen verstehen.

Kurze Beschreibung der Zeichnung

Fig. 1 ist ein Blockdiagramm eines Dreiphasen-PDM-Signal generators in einer erfindungsgemäßen Ausführungsform;

Fig. 2 ist eine Zeitimpulsübersicht beim Betrieb der obi gen Ausführungsform;

Fig. 3 ist ein Blockdiagramm der Schaltung einer Motor strom-Fühlervorrichtung für den Fall, daß die Ausführungsform als Servosteuerung eingesetzt wird;

Fig. 4 ist ein Blockdiagramm eines Drehstrommotor-Steuer geräts mit einer herkömmlichen digitalen Dreiphasen-PDM- Signalgeneratorschaltung;

Fig. 5 ist ein Blockdiagramm einer Schaltung der digita len Dreiphasen-PDM-Signalgeneratorschaltung nach dem Stand der Technik;

Fig. 6 ist eine Zeitimpulsübersicht beim Betrieb der di gitalen Dreiphasen-PDM-Signalgeneratorschaltung gemäß Fig. 5; Selbstverständlich sind die Darstellungen in den Figuren schematisch und dienen nur zur Verdeutlichung; sie zeigen keineswegs die wahren Größen oder die Einbauplätze der darge stellten Elemente.

Beschreibung der bevorzugten Ausführungsformen

Fig. 1 ist ein Blockdiagramm einer Schaltung eines digi talen Dreiphasen-PDM-Signalgenerators enthaltend einen Mikro computer 110 und eine Dreiphasen-PDM-Signalgeneratorschaltung 111 in einer erfindungsgemäßen Ausführungsform. In dieser Ausführungsform wird beispielhaft der Betrieb in einer 8-Bit- Systemkonfiguration zugrundegelegt. Unter Bezugnahme auf Fig. 1 sind sieben Register 22, 15, 2, 3, 4, 5 und 17 an eine Bus leitung 108 des Mikrocomputers 110 angeschlossen und speichern zeitweilig Daten, die vom Mikrocomputer 110 übertragen werden.

Zunächst wird ein Spitzenwert 73, der zwischen 0 und 255 in Binärdarstellung des 8-Bit-Code vom Mikrocomputer 110 vor gegeben wird, im Register 2 gespeichert.

Dann werden Daten, die ein vorgegebenes Teilungsverhält nis darstellen, vom Mikrocomputer 110 in ein Register 15 eines Dividierers 112 übertragen, der aus diesem Register 15, einem Referenztaktsignalgenerator 123 und einer Teilerschaltung 16 besteht. In dieser Teilerschaltung 16 wird ein vom Referenz taktsignalgenerator 123 abgegebenes Referenztaktsignal in dem im Register 15 abgespeicherten Teilungsverhältnis geteilt, und ein Taktsignal 26 wird von ihm ausgegeben. Dieses Taktsignal 26 wird einem AUF/AB-Zähler 1 zugeführt. Der AUF/AB-Zähler 1 zählt das Taktsignal 26 aufwärts bzw. abwärts, und die Auf wärts- bzw. Abwärtszählweise wird von einem (tief- oder hoch liegenden) Schaltsignal 27 eingeschaltet, das von einem Zähl funktionschaltkreis (1A) ausgegeben und der AUF/AB-Steuer eingangsklemme zugeführt wird.

Der AUF/AB-Zähler 1 zählt das Taktsignal 26 und gibt den gezählten Wert 74 in digitaler Form über eine Ausgangsklemme Q aus. Der gezählte Wert 74 stellt einen gezählten Wert dar, der in diesem Augenblick im AUF/AB-Zähler gezählt wird. Der ge zählte Wert 74 wird an die Eingangsklemmen Q′ der digitalen Komparatoren 6, 7, 11, 12 und 13 gelegt. In den betreffenden Kasten, die in Fig. 1 die digitalen Komparatoren 6, 7, 11, 12 und 13 darstellen, bedeuten die Buchstaben "p" die von einer Eingangsklemme P eingehenden Daten, und die Buchstaben "q" die von der Eingangsklemme Q′ eingehenden Daten. Die in den jewei ligen Kasten angegebenen Vergleiche (p=q bzw. p<q) stellen Vergleichsbedingungen dar.

Die Wellenform "a" in Fig. 2 stellt eine Veränderung der gezählten Werte 74 dar. Unter Bezugnahme auf Fig. 1 wird der gezählte Wert 74 im digitalen Komparator 6 mit einem vorge gebenen Wert "0" verglichen, und wenn der gezählte Wert 74 gleich Null ist, wird ein hochstehendes Koinzidenzsignal 6A ausgegeben. Dieses Koinzidenzsignal 6A wird auf eine Eingangs klemme R des RS-Flipflops 14 gelegt und damit wird das RS- Flipflop 14 rückgestellt. Damit kehrt das Schaltsignal 27 zum L-Pegel (Pegel niedrigen Niveaus bzw. "tiefliegend") zurück und der AUF/AB-Zähler 1 beginnt den Aufwärtszählvorgang durch Eingabe des Schaltsignals 27 und zählt das Taktgebersignal 26 aufwärts. Damit steigt der gezählte Wert 74 linear vom Zähl wert "0" zum Zeitpunkt t₁ an, wie in der Wellenform "a" in Fig. 2 gezeigt wird.

Die Zählwerte 74 werden auch auf die digitalen Komparato ren 7, 11, 12 und 13 gelegt.

Zunächst wird im Register 2 und im digitalen Komparator 7 der Spitzenwert 73 entsprechend einer Spitze 73A der Wellen form "a" in Fig. 2 im Register 2 abgespeichert. Der Spitzen wert 73 wird auf die Eingangsklemme P des digitalen Kompara tors 7 gelegt. Dieser Spitzenwert 73 wird im Mikrocomputer 110, bestehend aus einem 8-Bit-System, zum Beispiel auf höchstens 255 in Binärdarstellung gesetzt. Der gezählte Wert 74 wird im digitalen Komparator 7 mit dem Spitzenwert 73 ver glichen; wenn der gezählte Wert 74 mit dem Spitzenwert 73 übereinstimmt, wird ein hochliegendes Koinzidenzsignal 7A ausgegeben und auf die Eingangsklemme S des RS-Flipflops 14 gelegt. Dann geht das Schaltsignal 27, das vom RS-Flipflop 14 ausgegeben wird, wieder nach hoch und der AUF/AB-Zähler wechselt die Zählrichtung nach unten. Damit nimmt der gezählte Wert 74 des AUF/AB-Zählers 1 linear ab, wie aus der Wellenform "a" in Fig. 2 ersichtlich ist. Auf diese Weise wird eine dreieckige Wellenform des Signals "a" generiert. Die Frequenz dieses Dreiecksignals beträgt zum Beispiel 2 kHz-20 kHz.

Die obigen Koinzidenzsignale 6A und 7A der digitalen Komparatoren 6 und 7 werden auf die Eingänge eines ODER-Gat ters 113 gelegt und so wird vom ODER-Gatter ein Koinzidenzsi gnal 48 der Wellenform "b" in Fig. 2 ausgegeben.

Schwellenwerte 75, 76 und 77, die vom Mikrocomputer 110 übertragen werden, werden jeweils in den Registern 3, 4 und 5 gespeichert. Die Schwellenwertdaten 75, 76 und 77 werden vom Mikrocomputer 110 in Erfüllung einer vorgegebenen Bedingung zwischen Null und einer Summe aus "1" und dem Spitzenwert 73 abgeleitet. Im Beispiel nach Fig. 2 wird der Schwellenwert 75 als größter gewählt, der Schwellenwert 76 wird als kleinster gewählt, und der Schwellenwert 77 wird als zwischen den Schwellenwerten 75 und 76 liegender Wert gewählt. Die Register 3, 4 und 5 werden an die Register 8, 9 bzw. 10 angeschlossen und das Koinzidenzsignal 48 wird an diese Register 8, 9 und 10 gelegt. Die Daten in jedem der Register 3, 4 und 5 werden an die betreffenden Register 8, 9 und 10 synchron mit dem Koinzi denzsignal 48 übertragen. Die die in den Registern 8, 9 und 10 gespeicherten Schwellenwerte 75, 76 und 77 werden auf die Ein gangsklemmen P der digitalen Komparatoren 11, 12 und 13 ge legt.

Andererseits werden die gezählten Werte 74 des AUF/AB- Zählers 1 auf die entsprechenden Eingangsklemmen Q′ der digi talen Komparatoren 11, 12 und 13 gelegt. In den Komparatoren wird jedes Ausgangssignal des digitalen Komparators 11, 12 und 13 hoch gelegt, sobald ein Eingangswert "q" auf jeder der Eingangsklemmen Q′ des Komparators 11, 12 und 13 kleiner ist als die Eingangswerte "p" an der Eingangsklemme P. Im Gegen satz dazu, wenn jeder Eingangswert "q" größer ist als der Ein gangswert "p", wird jedes Signal tief gelegt. Die Ausgangssi gnale der Komparatoren 11, 12 und 13 stellen Dreiphasen-PDM- Signale 28, 29, 30 dar. Diese Dreiphasen-PDM-Signale 28, 29 und 30 werden auf den Ansprechverzögerungskreis 114 gelegt.

Der Ansprechverzögerungskreis 114 umfaßt ein Register 17, das mit dem Bus 108 verbunden ist, die Verzögerungsschaltungen 18, 80, 19, 81, 20 und 82, die mit dem Register 17 verbunden sind, die entsprechenden NICHT-Glieder 116, 117 und 118 für die NICHT-Operation des Dreiphasen-PDM-Signals 28, 29 und 30, und die UND-Gatter 18A, 80A, 19A, 81A, 20A, 82A.

Das Register 17 speichert das TDS-Zeitverzögerungssignal, das vom Mikrocomputer 110 übertragen wird. Das TDS-Zeitverzö gerungssignal ist digital und muß auf die Ansprechverzöge rungsschaltung 114 gelegt werden. In der Ansprechverzögerungs schaltung 114 wird die Periode des Taktgebersignals 26, das auf die Ansprechverzögerungsschaltung gegeben wird, mit dem TDS-Zeitverzögerungssignal multipliziert, und die Verzöge rungsoperation um die Verzögerungszeit TD wird ausgeführt. Daher werden die Dreiphasen-PDM-Signale 28, 29 und 30 um die Verzögerungszeit TD verzögert, wie dem Fachmann geläufig ist, und Dreiphasen-PDM-Verzögerungssignale 32, 33 und 34 werden generiert. Die Dreiphasen-PDM-Verzögerungssignale 32, 33 und 34 werden durch Anstiegsverzögern der aufsteigenden Flanke und der absteigenden Flanke der Dreiphasen-PDM-Signale 28, 29 und 30 generiert, wie in den Wellenformen "f", "g" und "h" in Fig. 2 gezeigt wird. Und damit wird zum Beispiel in den paarweise in Reihe geschalteten Halbleiterschaltvorrichtungen im Lei stungsschaltkreis 103 in Fig. 3 eine Zeitdifferenz zwischen einem Takt, bei welchem die Halbleiterschaltvorrichtung Q1 auf AUS schaltet, und einem Takt, bei welchem die Halbleiter schaltvorrichtung Q2 auf EIN schaltet, erzeugt; und damit wird verhindert, daß die Halbleiterschaltvorrichtungen Q1 und Q2 gleichzeitig auf EIN schalten. Die Verzögerungszeit TD wird gemäß dem Typ der t-Halbleiterschaltvorrichtungen gewählt, und die TDS Verzögerungszeit wird im Mikrocomputer vorgegeben und ändert sich nicht, solange die Halbleiterschaltvorrichtungen nicht verändert werden.

Im Ansprechverzögerungskreis 114 werden die Dreiphasen- PDM-Signale 28, 29 und 30 auf die entsprechenden NICHT-Glieder 116, 117 und 118 (gegebenenfalls als Umkehrstufen ausgebildet) gegeben und bekommen die umgekehrte Polarität. Die Ausgänge der NICHT-Glieder 116, 117 und 118 liegen an der Ver zögerungsschaltung 80, 81 und 82.

Die Dreiphasen-PDM-Signale 28, 29 und 30 werden auch auf die Eingänge der Verzögerungsschaltungen 18, 19 und 20 gege ben. Die Eingänge der Verzögerungsschaltungen 18, 80, 19, 81, 20 und 82 werden auch auf eine der zwei Eingangsklemmen der UND-Gatter 18A, 80A, 19A, 81A, 20A bzw. 82A gelegt, und die Ausgangssignale der Verzögerungsschaltung 18-82 werden je weils auf die anderen Eingänge der UND-Gatter 18A-82A ge legt. Die Ausgangssignale der Verzögerungsschaltungen 18, 19 und 20 werden durch die Wellenformen "f", "g" und "h" in Fig. 2 dargestellt. Die Wellenformen der umgekehrten Verzögerungs signale 86, 87 und 88 sind in Fig. 2 nicht dargestellt, weil sie nur die umgekehrte Polarität der verzögerten Signale 32, 33 bzw. 34 haben.

Da die TDS Verzögerungszeitwerte des Registers 17 auf die Verzögerungsschaltkreise 18, 80, 19, 81, 20 und 82 gelegt wer den, wird die Anzahl der Taktgebersignale 26 gezählt, die dem Wert der TDS Verzögerungszeitsignale entsprechen, und so wird die Verzögerungszeit TD abgeleitet.

Die Ausgangssignale 35, 36, 37, 38, 39 und 40 der UND- Gatter 18A, 80A, 19A, 81A, 20A und 82A werden durch die Wel lenformen "i", "j", "k", "l", "m" bzw. "n" in Fig. 2 darge stellt.

Die Ausgangssignale 35-40 werden auf einen Signalabfangschaltkreis 115 gegeben. Dieser Signalabfang schaltkreis 115 weist sechs UND-Gatter 126, 127, 128, 129, 130 und 131 auf, und die Ausgangssignale 35-40 werden jeweils auf eine der zwei Eingangsklemmen der UND-Gatter 126-131 gegeben. Ein Ausgangssignal 24A des Ausgangssteuerkreises 24 liegt auf den jeweils anderen Eingangsklemmen der betreffenden UND-Gatter 126-131. Der Ausgangssteuerkreis 24 hat ein RS- Flipflop 25, und ein hochliegendes Signal 25S zum Anlaufenlas sen des Motors wird auf dessen Klemme S gelegt. Daher gehen die Ausgangssignale 24A hoch und Ausgangssignale 41, 42, 43, 44, 45 und 46 werden jeweils an den Ausgangsklemmen der UND- Gatter 126-131 ausgegeben. Die Ausgangssignale 41-46 werden an den Leistungsschaltkreis 103 in Fig. 3 gelegt.

Zum Anhalten des Motors wird ein hochliegendes Stoppsi gnal R25 an die Klemme R des RS-Flipflops 25 gelegt, und das Ausgangssignal 24A geht tief. Dementsprechend werden die Ausgangssignale 35-40 von den UND-Gattern 126-131 ab gefangen und die Ausgangssignale 41f-46 werden nicht an den Leistungsschaltkreis 103 gegeben. Das Ausgangssignal 24A des RS-Flipflops 25 wird auch an eine Rückstellklemme des AUF/AB- Zählers 1 gegeben, und damit wird der AUF/AB-Zähler 1 auf "0" rückgestellt, wenn der Motor angehalten wird.

Ein Schaltkreis 125 zum Generieren eines Triggersignals enthält ein Register 22, das an den Bus 108 angeschlossen ist, und einen Dividierer 23, und erzeugt ein Triggersignal 49 zur Steuerung des Mikrocomputers 110. Im Register 22 ist ein vom Mikrocomputer 110 vorgegebenes Teilungsverhältnis 23A im vor aus abgespeichert, und das Teilungsverhältnis 23A wird auf den Dividierer 23 gelegt. Andererseits wird dem Dividierer 23 das Koinzidenzsignal 48 eingegeben und durch das Teilungsverhält nis, das vom Register 22 her eingegeben wird, frequenzgeteilt. Dementsprechend wird das Triggersignal 49 von Triggersignal generierenden Kreis 125 ausgegeben und dem Mikrocomputer 110 eingegeben. Der Mikrocomputer 110 überträgt die Schwellenwerte 75, 76 und 77 an die Register 3, 4 bzw. 5, wenn das Trigger signal 49 angelegt wird. Das Teilungsverhältnis, das an das Register 22 gegeben wird, wird in Anbetracht der Ver arbeitungsgeschwindigkeit des Mikrocomputers 110 und einer Schaltgeschwindigkeit der Leistungsschaltvorrichtungen festge legt. Im allgemeinen kann das Teilungsverhältnis auf ein ver hältnismäßig niedriges Verhältnis heruntergebracht werden, wenn ein Mikrocomputer mit hoher Verarbeitungsgeschwindigkeit und Leistungsschaltvorrichtungen mit hoher Schaltgeschwindig keit verwendet werden.

In der praktischen Anwendung sollte vorzugsweise das Verhältnis der Verzögerungszeit TD der Dreiphasen-PDM-Signale 32, 33 und 34 zur Periode der Dreiphasen-PDM-Signale 28, 29 und 30 konstant sein. In der Ausführungsform wird, da das all gemeine Taktgebersignal 26 auf den AUF/AB-Zähler 1 und die Verzögerungsschaltungen 18, 80, 19, 81, 20, 82 angewandt wer den, dieses obige Verhältnis zuverlässig beibehalten. Wenn die Leistungsschaltungsvorrichtungen Q1-Q6 des Leistungs schaltkreises 103 durch Leistungsschaltungsvorrichtungen mit anderen Schaltgeschwindigkeiten ausgetauscht werden, können die Ausgangssignale 41-46 durch Änderung des Taktgebersi gnals 26 veränderbar gemacht werden, ohne das Verhältnis der Verzögerungszeit TD zur Periode der Dreiphasen-PDM-Signale 28, 29 und 30 zu verändern. Zum Beispiel wird in einem Leistungs schaltkreis mit bipolaren Transistoren die Periode des Koinzi denzsignals 48 auf etwa 250 µsec, und die Verzögerungszeit TD auf etwa 15 µsec eingestellt. Andererseits ist bei MOS-FETs die Periode des Koinzidenzsignals 48 auf etwa 25 µsec, und die Verzögerungszeit TD auf etwa 1,5 µsec eingestellt. Wenn daher die bipolaren Transistoren im Leistungsschaltkreis 103 gegen die MOS-FETs ausgetauscht werden, kann der digitale Drei phasen-PDM-Signalgenerator durch Multiplizieren der Frequenz des Taktgebersignals 26 mit Zehn angepaßt werden. Ferner kann in der obigen Ausführungsform, da die Periode des Taktgeber signals 26 viel kürzer ist als die des Koinzidenzsignals 48, die Veränderung des Verzögerungssignals TD durch eine Verände rung der Periode des Taktgebersignals 26 feinabgestimmt wer den.

Für den Fall, daß der digitale Dreiphasen-PDM-Signalgene rator der obigen Ausführungsform auf einen Motor angewandt wird, der mit einem Wechselstrom-Servosystem oder einem Rückkopplungssteuersystem (z. B. Regelkreis) kombiniert ist, kann das Koinzidenzsignal 48 zum Abtasten und Halten der Mo torströme eingesetzt werden. In diesem Falle sind, wie in Fig. 3 gezeigt wird, Stromfühler CT an wenigstens zwei Leitungen U und W der drei Leitungen U, V und W des Motors 105 montiert, und die Ströme in den Leitungen U und W werden durch das Koin zidenzsignal 48 bestimmt. Auf diese Weise kann der Strom, der mit den Umdrehungen des Motors synchron läuft, mittels eines Stromfühlerkreises 126 ermittelt werden.

In der obigen Ausführungsform wird die Datenübertragung vom Mikrocomputer 110 zu den Registern 3, 4 und 5 durch Anle gen des Triggersignals 49 an den Mikrocomputer 110 bewerkstel ligt. Das Triggersignal 49 wird generiert durch Teilen des Ko inzidenzsignals 48 durch den Dividierer 25 im Triggersignalge nerierungskreis 125. Dementsprechend wird die Periode des Triggersignals 49 länger als die des Koinzidenzsignals 48. Die Periode des Betriebs des Mikrocomputers 110 zur Datenüber tragung ist nämlich länger als die des Koinzidenzsignals 48, und daher kann ein Mikrocomputer mit einer verhältnismäßig langsamen Verarbeitungsgeschwindigkeit eingesetzt werden. Fer ner werden nur drei Register 3, 4 und 5 mit den Zeitdaten syn chron mit dem Triggersignal 49 vom Mikrocomputer 110 be schrieben, und Daten in anderen Registern 22, 15, 2 und 17 werden nach der Initialisierung nicht verändert. Daher werden nur verhältnismäßig wenige Daten im Mikrocomputer 110 verar beitet und somit kann auch ein Mikrocomputer mit einer ver hältnismäßig langsamen Verarbeitungsgeschwindigkeit eingesetzt werden.

In den digitalen Komparatoren 11, 12 und 13 werden die Koinzidenzbedingungen zwischen den Daten "p" an der Eingangs klemme P und den Daten "q" an der Eingangsklemme Q durch das Verhältnis "p<q" festgelegt. Insbesondere ist die Koinzi denzbedingung "p=q" nämlich nicht gegeben. Durch die obige Koinzidenzbedingung für das Verhältnis "p<q" ist die nach stehend beschriebene Funktion realisierbar. Wenn die Schwel lenwerte 75, 76 und 77 auf Werte gesetzt werden, die größer sind als der Spitzenwert 73 des Registers 2, werden Dreipha sen-PDM-Signale 28, 29 und 30, die immer hoch liegen, von den digitalen Komparatoren 11, 12 und 13 ausgegeben. Wenn anderer seits die Schwellenwerte 75, 76 und 77 auf Null gesetzt wer den, werden Dreiphasen-PDM-Signale ausgegeben, die immer nied rig liegen. Daher werden Ausgangssignale 41-46 ausgegeben, die den Wert 100% bzw. 0% relative Einschaltdauer angeben, und die Schaltfunktion der Schaltvorrichtungen Q1-Q9 des Leistungsschaltkreises 103 wird gestoppt. Diese Operation ist eine Sondersteuermethode für den Motor 105, die innerhalb eines beschränkten Zeitintervalls bei der Umdrehung des Motors 105 ausgeführt wird. Damit läßt sich eine maximale Dynamik im Steuerbereich des digitalen Dreiphasen-PDM-Signalgenerators realisieren.

Claims

1. Digitaler Dreiphasen-PDM-Signalgenerator, enthaltend:
eine Taktgebersignal-generierende Schaltung (112) zum Gene rieren eines Taktgebersignals (26) mit Impulsen einer vorge gebenen Periode,
einen AUF/AB-Zähler (1) zum Aufwärtszählen dieses Taktgeber signals bis zu einer vorgegebenen Anzahl Impulse oder zum Ab wärtszählen von der vorgegebenen Anzahl Impulse aus, die in der Aufwärtszählphase erreicht wurde, und zum Ausgeben des während der Aufwärtszählung bzw. der Abwärtszählung gezählten Werts,
einen ersten digitalen Komparator (6) zur Ausgabe eines Koin zidenzsignals (6A) beim Übereinstimmen des im AUF/AB-Zähler (1) gezählten Wertes mit 0,
ein erstes Register (2) zum Abspeichern eines Spitzenwertes (73), der das im AUF/AB-Zähler gezählte Maximum darstellt, einen zweiten digitalen Komparator (7) zum Vergleichen des im AUF/AB-Zähler gezählten Spitzenwerts mit dem Spitzenwert (73) im ersten Register (2), und zur Ausgabe eines Koinzidenz signals (7A) bei Übereinstimmung dieses gezählten Werts mit dem Spitzenwert (73),
einen Zählfunktion-Umschaltkreis (1A) zum Umschalten des AUF/AB-Zählers auf die Aufwärtszählung bei Eingang dieses Ko inzidenzsignals (6A) vom ersten digitalen Komparator (6), und zum Umschalten auf die Abwärtszählung bei Eingang des Koinzi denzsignals (7A) vom zweiten digitalen Komparator (7), ein zweites Register (3) zum Abspeichern eines Schwellenwerts (75) zum Generieren eines PDM-Signals für eine erste Phase ei nes Drehstrommotors,
ein drittes Register (4) zum Abspeichern eines Schwellenwerts (76) zum Generieren eines PDM-Signals für eine zweite Phase eines Drehstrommotors,
ein viertes Register (5) zum Abspeichern eines Schwellenwerts (77) zum Generieren eines PDM-Signals für eine dritte Phase eines Drehstrommotors,
ein fünftes Register (8) zum Abspeichern des im zweiten Re gister (3) gespeicherten Wertes bei Eingang des Koinzidenz signals (6A) vom ersten Komparator (6) bzw. des Koinzidenz signals (7A) vom zweiten Komparator (7),
ein sechstes Register (12) zum Abspeichern des im dritten Re gister (4) gespeicherten Wertes bei Eingang des Koinzidenz signals (6A) vom ersten Komparator (6) bzw. des Koinzidenz signals (7A) vom zweiten Komparator (7),
ein siebtes Register (13) zum Abspeichern des im vierten Regi ster (5) gespeicherten Wertes bei Eingang des Koinzidenz signals (6A) vom ersten Komparator (6) bzw. des Koinzidenz signals (7A) vom zweiten Komparator (7),
einen dritten digitalen Komparator (11) zum Vergleichen des Wertes (p) im fünften Register (8) mit dem Wert (q) im AUF/AB- Zähler (1), und zum Generieren eines Ausgangssignals (28), so bald der Wert (p) im fünften Register (8) größer ist als der Wert (q) im AUF/AB-Zähler (1),
einen vierten digitalen Komparator (12) zum Vergleichen des Wertes (p) im sechsten Register (9) mit dem Wert (q) im AUF/AB-Zähler (1), und zum Generieren eines Ausgangssignals (29), sobald der Wert (p) im sechsten Register (9) größer ist als der Wert (q) im AUF/AB-Zähler (1), und
einen fünften digitalen Komparator (13) zum Vergleichen des Wertes (p) im siebten Register (10) mit dem Wert (q) im AUF/AB-Zähler (1), und zum Generieren eines Ausgangssignals (30), sobald der Wert (p) im siebten Register (10) größer ist als der Wert (q) im AUF/AB-Zähler (1).

2. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1, in dem die Taktgebersignal-generierende Schaltung (112) zum Gene rieren eines Taktgebersignals ein achtes Register (15) zum Ab speichern eines Teilungsverhältnisses und einen Teilerschalt kreis (16) zum Teilen eines Referenztaktgebersignals in Über einstimmung mit dem im achten Register (15) abgespeicherten Teilungsverhältnis aufweist, das vom Referenztaktgebersignal generator ausgeht.

3. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1 oder gegebenenfalls Anspruch 2, der ferner enthält:
ein neuntes Register (17) zum Abspeichern von Daten (TDS) ent sprechend einer vorgegebenen Verzögerungszeit,
einen Phasenumkehrschaltkreis (116, 117, 118) zum Umkehren der Phasen der entsprechenden Ausgangssignale (28, 29, 39) des dritten, vierten bzw. fünften digitalen Komparators (11, 12, 13),
Verzögerungsschaltungen (18, 19, 20) zum Verzögern der Aus gänge (28, 29, 30) des dritten, vierten und fünften digitalen Komparators (11, 12, 13) um ein Zeitintervall, das dem im neunten Register (17) abgespeicherten Wert (TDS) entspricht, eine erste Phasenumkehrschaltung (116) zum Umkehren der Phase eines Ausgangssignals (28) des dritten digitalen Komparators (11),
eine zweite Phasenumkehrschaltung (117) zum Umkehren der Phase eines Ausgangssignals (29) des vierten digitalen Komparators (12),
eine dritte Phasenumkehrschaltung (117) zum Umkehren der Phase eines Ausgangssignals (30) des fünften digitalen Komparators (13),
eine erste Verzögerungsschaltung (18) zum Verzögern des Aus gangssignals (28) des dritten digitalen Komparators (11) um ein Zeitintervall, das dem im neunten Register (17) abgespei cherten Wert (TDS) entspricht,
eine zweite Verzögerungsschaltung (19) zum Verzögern des Aus gangssignals (29) des vierten digitalen Komparators (12) um ein Zeitintervall, das dem im neunten Register (17) abge speicherten Wert (TDS) entspricht,
eine dritte Verzögerungsschaltung (20) zum Verzögern des Aus gangssignals (30) des fünften digitalen Komparators (13) um ein Zeitintervall, das dem im neunten Register (17) abge speicherten Wert (TDS) entspricht,
eine vierte Verzögerungsschaltung (80) zum Verzögern des von der ersten Umkehrschaltung (116) umgekehrten Ausgangssignals (83) um ein Zeitintervall, das dem im neunten Register (17) abgespeicherten Wert (TDS) entspricht,
eine fünfte Verzögerungsschaltung (81) zum Verzögern des von der zweiten Umkehrschaltung (117) umgekehrten Ausgangssignals (84) um ein Zeitintervall, das dem im neunten Register (17) abgespeicherten Wert (TDS) entspricht,
eine sechste Verzögerungsschaltung (82) zum Verzögern des von der dritten Umkehrschaltung (118) umgekehrten Ausgangssignals (85) um ein Zeitintervall, das dem im neunten Register (17) abgespeicherten Wert (TDS) entspricht,
ein erstes UND-Gatter (18A), dem das Eingangssignal der ersten Verzögerungsschaltung (18) auf die erste Eingangsklemme ("Eingangsklemme" vorzugsweise jeweils im weitesten Sinne wie "Eingang" zu verstehen), und das Ausgangssignal der ersten Verzögerungsschaltung (18) auf eine zweite Eingangsklemme ge legt wird,
ein zweites UND-Gatter (19A), dem das Eingangssignal der zwei ten Verzögerungsschaltung (19) auf eine erste Eingangsklemme, und das Ausgangssignal der zweiten Verzögerungsschaltung (19) auf die zweite Eingangsklemme gelegt wird,
ein drittes UND-Gatter (20A), dem das Eingangssignal der drit ten Verzögerungsschaltung (20) auf eine erste Eingangsklemme, und das Ausgangssignal der dritten Verzögerungsschaltung (20) auf die zweite Eingangsklemme gelegt wird,
ein viertes UND-Gatter (80A) dem das Eingangssignal der vier ten Verzögerungsschaltung (80) auf eine erste Eingangsklemme, und das Ausgangssignal der vierten Verzögerungsschaltung (80) auf eine zweite Eingangsklemme gelegt wird,
ein fünftes UND-Gatter (81A), dem das Eingangssignal der fünf ten Verzögerungsschaltung (81) auf eine erste Eingangsklemme, und das Ausgangssignal der fünften Verzögerungsschaltung (81) auf eine zweite Eingangsklemme gelegt wird, und
ein sechstes UND-Gatter (82A), dem das Eingangssignal der sechsten Verzögerungsschaltung (82) auf eine erste Eingangs klemme, und das Ausgangssignal der sechsten Verzögerungs schaltung (82) auf eine zweite Eingangsklemme gelegt wird.

4. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1, 2 oder 3, in dem ein Mikrocomputer konfiguriert ist, der Zeitdaten zur Abspei cherung im ersten Register (2), im zweiten Register (3), im dritten Register (4), im vierten Register (5) und im neunten Register (17) generiert.

5. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1 oder gegebenenfalls einem der Ansprüche 2 bis 4, der ferner enthält:
ein zehntes Register (22) zum Abspeichern der Daten eines vor gegebenen Teilungsverhältnisses, und
eine zweite Dividierschaltung (23) zum Teilen der Koinzidenz signalausgänge (48) vom ersten digitalen Komparator (6) und vom zweiten digitalen Komparator (7) in dem im zehnten Regi ster (22) abgespeicherten Teilungsverhältnis.

6. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1 oder 3 oder gegebenenfalls einem der anderen Unteran sprüche, der ferner aufweist:
Datenspeichermittel (25) für die Ausgabe eines Ausgangssignals (24A) durch Eingabe eines Stoppsignals (25R) zum Anhalten der Umdrehungen des Motors und zur Unterscheidung dieses Ausgangs signals (24A) durch die Eingabe eines Startsignals (25S), zum Anlaufenlassen des Motors, und Gatterschaltungen (35, 36, 37, 38, 39, 40), die mit ihren ersten Eingangsklemmen am Ausgang dieser Datenspeichermittel (25), und mit den zweiten Eingangs klemmen an den Ausgängen der UND-Gatter (18A, 80A, 19A, 81A, 20A, 82A) liegen und die Übertragung der Ausgänge der UND-Gat ter während des Ausgangs (24A) dieser Datenspeichermittel (25) unterbrechen.

7. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1 oder gegebenenfalls einem der Ansprüche 2 bis 6, in dem der AUF/AB-Zähler (1), der dritte digitale Komparator (11), der vierte digitale Komparator (12) und der fünfte digitale Komparator (13) 8-Bit-Datenverarbeitungsschaltungen aufweisen.

8. Ein digitaler Dreiphasen-PDM-Signalgenerator gemäß An spruch 1 oder gegebenenfalls einem der Ansprüche 2 bis 7, der ferner aufweist:
mindestens zwei Stromfühlermittel (CT) zum Feststellen der Ströme in mindestens zwei Phasen der drei Phasen des Dreh strommotors, und
Abtastmittel (126) zum Abtasten der festgestellten Ströme der Stromfühlermittel durch das Koinzidenzsignal (48) des ersten Komparators (6) bzw. des zweiten Komparators (7).