DE4030790C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Test­ schaltkreis nach dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zum Betreiben eines Testschaltkreises nach dem Oberbegriff des Patentanspruchs 9.

Wie beispielsweise in IEEE 1987 International Test Conference CH2347-2, S. 105-110 "Testing of Embedded RAM Using Exhaustive Ran­ dom Sequences" von H. Maeno et al. und in IEEE 1978 Semiconductor Test Conference 78CH 1409-2C, S. 95-102 "Designing Digital Circuits with Easily Testable Consideration" von S. Funatu et al. beschrieben ist her­ kömmlicherweise eine Mehrzahl von Testschaltungen (Abtastregistern, scann-register) derart verbunden, daß sie einen Abtastpfad (scan-path) bilden. Die integrierten Halbleiterschalt­ kreiseinrichtungen werden dann unter Verwendung dieses Abtastpfades geprüft. Fig. 1 stellt ein Blockdiagramm der Konfiguration eines Testsystemes dar, das einen Abtastpfad benutzt. In dieser Fi­ gur ist auf einem Halbleiter-Chip SC ein Abtastpfad 1 zwischen einer ersten Halbleitereinrichtung 2 (in dieser Figur einem RAM) und einer zweiten Halbleitereinrichtung 3 (in dieser Figur einem Logikschalt­ kreis). Dieser Abtastpfad 1 umfaßt, wie in Fig. 2 gezeigt, eine Mehrzahl von Abtastregistern SR1 bis SRn. Jedes der Abtastregister SR1 bis SRn empfängt vom RAM 2 parallele Ausgabedaten als Eingangs­ daten PI. Die Ausgangsdaten PO von jedem der Abtastregister SR1 bis SRn werden dem Logikschaltkreis 3 zugeführt. Die Abtastregister SR1 bis SRn sind in Reihe geschaltet und derart konfiguriert, daß das Ausgangsdatum SO von einem Abtastregister der benachbarten nächsten Stufe als Eingangsdatum SI zugeführt wird.

Als nächstes wird der Betrieb des in den Fig. 1 und 2 dargestellten Abtastpfades kurz beschrieben.

Im Normalmodus befindet sich zuerst jedes der Abtastregister SR1 bis SRn im Durchlaßzustand und legt die vom RAM 2 parallel zugeführten Ausgabedaten an den Logikschaltkreis 3 an, wenn diese empfangen wer­ den. Mit anderen Worten führt jedes der Abtastregister SR1 bis SRn die empfangenen Eingangsdaten PI als Ausgabedaten PO dem Logik­ schaltkreis 3 zu. Damit arbeitet der Logikschaltkreis 3 in Abhängig­ keit von den aus dem RAM 3 gelesenen Daten.

Als nächstes wird in einem ersten Testmodus, der den RAM 2 prüft, ein Test durchgeführt, indem Testdaten mit den Logikpegeln "0" und "1" in alle Adressen des RAM 2 geschrieben und dann wieder ausgele­ sen werden. Damit werden zu Beginn die Logikpegel "1" oder "0" in jede Adresse des RAM 2 geschrieben. Unter dieser Voraussetzung werden in das Abtastregister SR1 der ersten Stufe des Abtastpfades 1 Erwar­ tungswertdaten seriell von einem LSI-Testschaltkreis LT eingegeben. Diese Erwartungswertdaten weisen denselben Logikpegel wie die in den RAM 2 eingeschriebenen Testdaten auf. Die Abtastregister verschieben die Werte jedesmal, wenn ein Bit der Erwartungswertdaten zugeführt wird, so daß schließlich die Erwartungswertdaten in allen Abtastre­ gistern SR1 bis SRn eingestellt sind. Jedes der Abtastregister SR1 bis SRn vergleicht den eingestellten Erwartungswert mit den aus dem RAM 2 ausgelesenen parallelen Ausgangsdaten und bestimmt, ob sie miteinander übereinstimmen. Falls ein Bit der parallelen Ausgangsda­ ten vom RAM 2 fehlerhaft ist, wird als Ergebnis der Bestimmung der Logikpegel des Erwartungswertdatums im Abtastregister, das diesem Bit entspricht, invertiert. Anschließend werden die in den jeweili­ gen Abtastregistern SR1 bis SRn eingestellten Daten durch serielle Schiebeoperationen sequentiell verschoben und als Testergebnis vom Abtastregister SRn der letzten Stufe an den LSI-Testschaltkreis LT abgegeben. Durch eine Analyse der Testergebnisse durch einen (nicht dargestellten) Testergebnis-Bestimmungsschaltkreis, der im LSI-Test­ schaltkreis LT gebildet ist, kann schnell festgestellt werden, ob der RAM 2 richtig arbeitet oder nicht.

Als nächstes werden in einem zweiten Testmodus zum Testen des Logik­ schaltkreises 3 Testdaten von einem LSI-Testschaltkreis LT seriell in das Abtastregister SR1 der ersten Stufe des Abtastpfades 1 einge­ geben. Wie bei den Erwartungswertdaten verschieben auch hier die Ab­ tastregister ihren Inhalt jedesmal, wenn ein Datenbit zugeführt wird, so daß schließlich die Testdaten in allen Abtastregistern ein­ gestellt sind. Die in den jeweiligen Abtastregistern SR1 bis SRn eingestellten Testdaten werden dem Logikschaltkreis 3 als Ausgangs­ daten PO zugeführt. Damit kann durch die Prüfoperation des LSI-Test­ schaltkreises LT auf der Basis der Ausgangsdaten des Logikschalt­ kreises 3, die angeben, ob die den Testdaten entsprechenden Opera­ tionen im Logikschaltkreis 3 ausgeführt worden sind, festgestellt werden, ob der Logikschaltkreis 3 normal arbeitet oder nicht.

Die Fig. 3 zeigt ein Schaltbild einer Konfiguration des in Fig. 2 dargestellten Abtastregisters. In dieser Figur stellen ein erster Eingangsanschluß 4 einen Eingangsanschluß, der die in Fig. 2 gezeig­ ten Eingangsdaten SI empfängt, ein erster Ausgangsanschluß 5 einen Anschluß, der die in Fig. 2 gezeigten Ausgangsdaten SO ausgibt, ein zweiter Eingangsanschluß 6 einen Anschluß, der die in Fig. 2 darge­ stellten Eingangsdaten PI empfängt, und ein zweiter Ausgangsanschluß 7 einen Anschluß, der die in Fig. 2 gezeigten Ausgangsdaten PO aus­ gibt, dar. In der folgenden Beschreibung wird der erste Eingangsan­ schluß 4 als serieller Eingangsanschluß, der erste Ausgangsanschluß 5 als serieller Ausgangsanschluß, der zweite Eingangsanschluß 6 als paralleler Eingangsanschluß und der zweite Ausgangsanschluß 7 als paralleler Ausgangsanschluß bezeichnet.

Zwischen dem seriellen Eingangsanschluß 4 und dem seriellen Aus­ gangsanschluß 5 ist eine Schieberegisterstufe 8 gebildet. Ein MOS- Transistor 83 (im weiteren einfach als Transistor bezeichnet), ein Verriegelungsschaltkreis 81, ein Transistor 84 und ein Verriege­ lungsschaltkreis 82 sind in Reihe geschaltet, um dieses Schieberegi­ ster zu bilden. Den Gates der Transistoren 83 und 84 werden Schiebe­ taktsignale Φ1 bzw. Φ2 zugeführt. Der Verriegelungsschaltkreis 81 stellt einen Verriegelungsschaltkreis dar, der aus zwei antiparallel geschalteten Inverterschaltkreisen 81a und 81b be­ steht. In ähnlicher Weise stellt auch der Verriegelungsschaltkreis 82 einen Verriegelungsschaltkreis dar, der aus den zwei antiparallel geschalteten Inverterschaltkreisen 82a und 82b be­ steht. Der Inverterschaltkreis 81a weist eine größere Stromführungs­ fähigkeit als der Inverter 81b und der Inverterschaltkreis 82a eine größere als der Inverter 82b auf. Das Ausgangssignal der Schiebere­ gisterstufe 8 am Ausgang des Inverterschaltkreises 82a wird sowohl dem parallelen Eingangsanschluß 7 als auch dem seriellen Ausgangsan­ schluß 5 zugeführt. Der Vergleichsschaltkreis 9 umfaßt ein XNOR- Gatter 91 und ein NOR-Gatter 92. Das Ausgangssignal des Inverter­ schaltkreises 82a wird einem Eingangsanschluß des XNOR-Gatters 91 und die Eingangsdaten PI vom parallelen Eingangsanschluß 6 an dessen anderen Eingangsanschluß angelegt. Ein negatives Taktsignal CMP wird einem Eingangsanschluß des NOR-Gatters 92 und das Ausgangssignal des XNOR-Gatters 91 dem anderen Eingangsanschluß zugeführt. Das Aus­ gangssignal des NOR-Gatters 92 wird an das Gate des Transistors 10 angelegt. Dieser Transistor ist zwischen dem parallelen Eingangsan­ schluß 6 und dem Eingangsanschluß des Inverterschaltkreises 81 agebildet. Es ist ein Transistor 11 parallel zum Transistor 10 zwischen dem parallelen Eingangsanschluß 6 und dem Eingangsanschluß des Inverterschaltkreises 81a geschaltet.

Als nächstes wird der Betrieb des in Fig. 3 dargestellten Abtastre­ gisters beschrieben.

Zuerst sind im Normalmodus die Transistoren 11 und 84 stets leitend. Daher werden die Eingangsdaten PI vom parallelen Eingangsanschluß 6 am parallelen Ausgangsanschluß 7 über den Transistor 11, den Verrie­ gelungsschaltkreis 81, den Transistor 84 und den Verriegelungs­ schaltkreis 82 abgegeben. Zu diesem Zeitpunkt werden die Eingangsda­ ten PI vom parallelen Eingangsanschluß 6 vom Inverterschaltkreis 82a erneut invertiert, nachdem die Logikpegel bereits vom Inverter­ schaltkreis 81a invertiert worden sind, so daß die Ausgabedaten PO des parallelen Ausgangsanschlusses 7 denselben Logikpegel wie die Eingangsdaten am parallelen Eingangsanschluß 6 aufweisen.

Als nächstes werden im ersten Testmodus zum Prüfen des (in Fig. 1 dargestellten) RAM 2 Erwartungswertdaten zuerst am seriellen Ein­ gangsanschluß 4 angelegt. Zu diesem Zeitpunkt werden den Gates der Transistoren 83 und 84 zwei phasenverschobene Taktsignale Φ1 und Φ2 zugeführt, die sich nicht überlappen. Entsprechend schiebt die Schieberegisterstufe 8 die zugeführten Erwartungswertdaten weiter. Wenn die Schiebeoperationen abgeschlossen sind, stehen am Ausgangs­ anschluß des Verriegelungsschaltkreises 82 oder dem Ausgangsanschluß des Inverterschaltkreises 82a Daten mit demselben Logikpegel wie der zugeführten Erwartungswertdaten zur Verfügung. Als nächstes werden Daten aus dem RAM 2 gelesen und dem parallelen Eingangsanschluß 6 zugeführt. Das XNOR-Gatter 91 vergleicht die Ausgangsdaten des In­ verterschaltkreises 82a mit den Eingangsdaten PI vom parallelen Ein­ gangsanschluß 6 und setzt den Logikpegel seines Ausganges auf "1", falls die Logikpegel der beiden Daten übereinstimmen. Das bedeutet, daß der Ausgang des NOR-Gatters 92 selbst dann auf dem "L"-Pegel (Logikpegel "0") bleibt, wenn das dem einem Eingangsanschluß zuge­ führte negative Taktsignal CMP aktiv wird (den "L"-Pegel erreicht). Entsprechend bleibt der Transistor 10 gesperrt und die Eingangsdaten PI vom parallelen Eingangsanschluß 6 werden der Schieberegisterstufe 8 nicht zugeführt. Falls andererseits die Logikpegel der Ausgangssi­ gnale des Inverterschaltkreises 82a und die Eingangsdaten PI vom parallelen Eingangsanschluß 6 nicht miteinander übereinstimmen, wird der Ausgang des XNOR-Gatters 91 gleich "0". Wenn das dem NOR-Gatter 92 zugeführte negative Taktsignal CMP aktiv (gleich "L") wird, so erreicht sein Ausgangssignal den "H"-Pegel (logisch "1"). Damit schaltet der Transistor 10 durch und die Eingangsdaten PI vom paral­ lelen Eingangsanschluß 6 werden dem Verriegelungsschaltkreis 81 zu­ geführt und in diesem verriegelt. Entsprechend werden am Eingangsan­ schluß des Inverterschaltkreises 81a Daten mit einem Logikpegel, der dem des Erwartungswertdatums entgegengesetzt ist, eingestellt. Wenn das negative Taktsignal CMP aktiv ist, wird mit anderen Worten das im Verriegelungsschaltkreis 81, der aus den Inverterschaltkreisen 81a und 81b besteht, gehaltene Datum invertiert, falls ein vom Er­ wartungswertdatum abweichendes Datum dem parallelen Eingangsanschluß einmal zugeführt worden ist. Anschließend schiebt die Schieberegi­ sterstufe 8 das Datum weiter. Durch diese Operation werden die in den Schieberegistern 8 der jeweiligen Abtastregister gehaltenen Da­ ten sequentiell vom Schieberegister SRn der letzten Stufe abgenom­ men.

Als nächstes wird der zweite Testmodus zum Prüfen des (in Fig. 1 dargestellten) Logikschaltkreises 3 beschrieben. Zuerst werden dem seriellen Eingangsanschluß 4 Testdaten zugeführt. Zu diesem Zeit­ punkt führt das Schieberegister 8 Schiebeoperationen aus und ver­ schiebt nacheinander die eingegebenen Daten. Wenn die Schiebeopera­ tionen abgeschlossen sind, sind die Testdaten in den Verriegelungs­ schaltkreisen 81 und 82 eingestellt. Dann stimmt der Logikpegel der Ausgabedaten des Inverterschaltkreises 82a mit demjenigen des Test­ datums überein. Das Ausgangsdatum dieses Inverterschaltkreises 82a wird über den parallelen Ausgangsanschluß 7 dem Logikschaltkreis 3 zugeführt.

Wie oben beschrieben worden ist, kann der RAM 2 effektiv getestet werden, indem Abtastregister für serielle Schiebeoperationen benutzt werden, ohne daß Daten aus dem RAM 2 für jede Adresse gelesen werden müssen. Durch die seriellen Schiebeoperationen des Abtastpfades kön­ nen auch Daten an den parallelen Ausgabeanschluß 7 angelegt werden, so daß der mit der Ausgangsseite des RAM 2 verbundene Logikschalt­ kreis 3 einfach getestet werden kann.

Das in Fig. 3 dargestellte Abtastregister weist jedoch zwei Inver­ terschaltkreise 81a und 82a auf, die zwischen dem parallelen Eingangsan­ schluß 6 und dem parallelen Ausgangsanschluß 7 gebildet sind. Folg­ lich ist die Signalverzögerung vom RAM 2 zum Logikschaltkreis 3 im Normalmodus so groß, daß eine Leistungsminderung der integrierten Halbleitereinrichtung auftritt.

In IEEE International Test Conference 1987 Proceedings, Seiten 714-723, ist eine Testanordnung beschrieben, bei der eine durch ein Auswahlbit gesteuerte Multiplexereinrichtung einen Schieberegisterpfad für einen zu testenden Logikbereich umgehen kann und so die Signallaufzeit im Schieberegisterpfad verringern kann. Die erreichte Verminderung der Signalverzögerung bezieht sich damit auf die in das Schieberegister zu übernehmenden Testsignale.

Aufgabe der Erfindung ist es, einen Testschaltkreis der eingangs beschriebenen Art zu schaffen, dessen Signalverzögerung für Eingangsdaten außerhalb des Testbetriebs vermindert ist. Insbesondere sollen die Erwartungswertdaten in invertierter Form vorliegen.

Die Aufgabe wird durch den Testschaltkreis mit den kennzeichnenden Merkmalen des Anspruchs 1 sowie das Verfahren nach dem Anspruch 9 gelöst.

Weitere Ausgestaltungen sind in den Unteransprüchen beschrieben.

Die von einer ersten Halbleitereinrichtung an den zweiten Eingangsanschluß zugeführten Daten werden von der Auswahl­ einrichtung umgeleitet und über den zweiten Ausgangsanschluß der zweiten Halbleitereinrichtung zugeführt, ohne durch das Schieberegi­ ster zu laufen. Damit ist die Signalverzögerung im Normalmodus sehr klein.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm der schematischen Konfiguration einer integrierten Halbleitereinrichtung, die einen Abtastpfad als Testschaltkreis benutzt;

Fig. 2 das Blockdiagramm einer Konfiguration des in Fig. 1 dargestellten Abtastpfades;

Fig. 3 das Schaltbild einer Konfiguration des in Fig. 2 dargestellten Testschaltkreises;

Fig. 4 das Schaltbild einer Konfiguration eines Testschaltkreises in Übereinstimmung mit einer ersten Ausführungsform;

Fig. 5 das Schaltbild eines Beispieles der Konfiguration des in Fig. 4 dargestellten Auswahlschaltkreises;

Fig. 6 das Schaltbild einer Konfiguration eines Testschaltkreises in Übereinstimmung mit einer zweiten Ausführungsform;

Fig. 7 das Schaltbild einer Konfiguration eines Abtastregisters in Übereinstimmung mit einer dritten Ausführungsform;

Fig. 8 das Schaltbild einer Konfiguration eines Testschaltkreises in Übereinstimmung mit einer vierten Ausführungsform;

Fig. 9 das Schaltbild eines Beispieles für den in Fig. 8 dargestellten Schalter; und

Fig. 10 das Schaltbild eines weiteren Beispieles für den in Fig. 8 dargestellten Schalter;

Es ist noch zu beachten, daß eine Mehrzahl der in Fig. 4 dargestell­ ten Testschaltung im folgenden Abtastregister genannt zwischen einer ersten Halbleitereinrichtung 2 (z. B. einem RAM) und einer zweiten Halbleitereinrichtung 3 (z. B. ei­ nem Logikschaltkreis) geschaltet ist, um einen Abtastpfad wie in Fig. 1 dargestellt zu bilden. Dies gilt auch für die weiter unten beschriebenen Ausführungsformen. In Fig. 4 stimmt die Konfiguration dieser Ausführungsform mit Ausnahme der unten beschriebenen Punkte mit der des in Fig. 3 gezeigten Abtastregisters überein, so daß die entsprechenden Teile mit den gleichen Bezugszeichen versehen sind und eine Beschreibung derselben unterlassen wird. Bei dieser Ausfüh­ rungsform wird das von einem parallelen Eingangsanschluß 6 zuge­ führte Datum PI über einen Auswahlschaltkreis 12 direkt an einen parallelen Ausgangsanschluß übertragen. Das heißt, daß der Auswahl­ schaltkreis 12 entweder das Eingangsdatum PI vom parallelen Ein­ gangsanschluß 6 oder das Ausgangsdatum des Inverterschaltkreises 82a auswählt und an den parallelen Ausgangsanschluß 7 überträgt. Das Ausgangssignal des Auswahlschaltkreises 12 wird auch über einen In­ verterschaltkreis 13 einem Eingangsanschluß des XNOR-Gatters 91 zugeführt. Das Ausgangssignal des Inverterschaltkreises 13 wird über einen Transistor 10 an einen Eingangsanschluß des Inverter­ schaltkreises 81a angelegt.

Wie in Fig. 5 gezeigt ist, umfaßt der Auswahlschaltkreis 12 zwei Sätze von Transistorschaltern, die komplementär zueinander arbeiten. Der erste Satz von Transistorschaltern umfaßt einen N-Kanal Transi­ stor 121 und einen P-Kanal Transistor 122, die parallel geschaltet sind. Der zweite Satz von Transistorschaltern besteht aus einem N- Kanal Transistor 123 und einem P-Kanal Transistor 124, die parallel geschaltet sind. Den Gates des N-Kanal Transistors 121 und des P-Ka­ nal Transistors 124 werden Schaltsteuersignale mit den ursprüngli­ chen Zuständen angelegt, während an die Gates des P-Kanal Transi­ stors 122 und des N-Kanals Transistors 123 die von einem Inverter­ schaltkreis 125 invertierten Schaltsteuersignale angelegt werden. Somit arbeiten der erste aus den Transistoren 121 und 122 bestehende Satz von Transistorschaltern und der zweite aus den Transistoren 123 und 124 bestehende Satz von Transistorschaltern komplementär zuein­ ander. Mit anderen Worten sind die Transistoren 123 und 124 ge­ sperrt, wenn die Transistoren 121 und 122 leitend sind, so daß das Eingangsdatum PI unverändert als Ausgangsdatum PO ausgegeben wird. Falls andererseits die Transistoren 121 und 122 gesperrt sind, sind die Transistoren 123 und 124 leitend, so daß das Eingangsdatum SO als Ausgangsdatum PO ausgegeben wird.

In Fig. 4 ist der Inverterschaltkreis 13 gebildet, um die Stromfüh­ rungsfähigkeit des Eingangsdatums PI zu verbessern, so daß das Ein­ gangsdatum PI das Ausgangssignal des Inverterschaltkreises 81b über­ steigt, wenn das über den Auswahlschaltkreis 12 zugeführte Eingangs­ datum PI über den Transistor 10 an den Verriegelungsschaltkreis 81 angelegt wird. Dadurch, daß das Eingangsdatum PI eine ausreichende Stromführungseigenschaft aufweist, kann der Inverter 13 weggelassen werden. In diesem Fall ist es jedoch erforderlich, die Logik von ei­ nem der beiden an das XNOR-Gatter angelegten Eingangssignale zu in­ vertieren.

Als nächstes wird der Betrieb des in Fig. 4 dargestellten Abtastre­ gisters beschrieben.

Zuerst wird in einem Normalmodus ein Auswahlschaltkreis 12 derart geschaltet, daß ein Eingangsdatum PI vom parallelen Eingangsanschluß 6 ausgewählt wird. Daher wird das aus dem RAM 2 (Fig. 1) gelesene und dem parallelen Eingangsanschluß 6 zugeführte Eingangsdatum PI vom parallelen Ausgangsanschluß 7 nur über den Selektorschaltkreis 12 an den Logikschaltkreis 3 (siehe Fig. 1) angelegt. Da die Verzö­ gerungszeit des Auswahlschaltkreises 12 kleiner als die Verzöge­ rungszeit der in Fig. 3 dargestellten Inverterschaltkreise 81a und 82a ist, kann dies an diesem Punkt kaum zu einer Verschlechterung der Leistungsfähigkeit der integrierten Halbleitereinrichtung auf­ grund der Ausbreitungsverzögerung des Datensignales führen.

Als nächstes wird der Betrieb in einem ersten Testmodus zum Prüfen des RAM 2 beschrieben. In diesem ersten Testmodus wird der Schalter 12 derart geschaltet, daß die Eingangsdaten PI vom parallelen Ein­ gangsanschluß 6 ausgewählt werden. Da die Eingangsdaten PI einem XNOR-Gatter 91 und einem Transistor 10 zugeführt werden, nachdem sie vom Inverterschaltkreis 13 invertiert worden sind, werden Daten mit einem Logikpegel, der demjenigen der vorher in den RAM 2 geschriebe­ nen Testdaten entgegengesetzt ist, als Erwartungswertdaten verwen­ det. Das heißt, daß Daten mit Logikpegel "1" als Erwartungswertdaten benutzt werden, falls Daten mit Logikpegel "0" in alle Adressen des RAM 2 geschrieben worden sind. Falls demgegenüber Daten mit Logikpe­ gel "1" in alle Adressen des RAM 2 geschrieben worden sind, werden Daten mit Logikpegel "0" als Erwartungswertdaten benutzt. Da derar­ tige Erwartungswertdaten vom seriellen Eingangsanschluß 4 eingegeben werden, werden Erwartungswertdaten durch die Schiebeoperationen der Schieberegisterstufe 8 in den Verriegelungsschaltkreisen 81 und 82 eingestellt. Im Falle eines fehlerfreien RAM 2 stimmen die Logikpe­ gel des Ausgangssignales des Inverterschaltkreises 82a und der Ein­ gabedaten PI nicht überein. Da demgegenüber die Logikpegel der bei­ den Eingänge des XNOR-Gatters 91 übereinstimmen, wird das Ausgangs­ signal dieses XNOR-Gatters 91 gleich "1". Selbst wenn das negative Taktsignal CMP aktiv ("L"-Pegel) wird, ist der Logikpegel des Aus­ gangssignales vom NOR-Gatter 92 gleich "0" und der Transistor 10 bleibt gesperrt. Damit werden die vom Verriegelungsschaltkreis 81 gehaltenen Daten nicht invertiert. Falls andererseits im RAM 2 ein Fehler auftritt, so stimmen das Ausgangssignal des Inverterschalt­ kreises 82a und das Eingangsdatum PI überein und die beiden Ein­ gangssignale des XNOR-Gatters demzufolge nicht überein, so daß der Logikpegel des Ausgangssignales des XNOR-Gatters 91 gleich "0" wird. Wenn nun das dem NOR-Gatter 92 zugeführte Taktsignal CMP aktiv wird, so erreicht der Logikpegel des Ausgangssignales vom NOR-Gatter 92 den Pegel "1". Entsprechend schaltet der Transistor 10 durch und das Ausgangssignal des Inverterschaltkreises 13 wird im Verriegelungsschaltkreis 81 verriegelt. Da der Logikpegel der Ausgabedaten des Inverterschalt­ kreises 13 dem Logikpegel der Ausgangsdaten des Inverterschaltkrei­ ses 81b entgegengesetzt ist, wird zu diesem Zeitpunkt der Logikpegel der vom Verriegelungsschaltkreis 81 gehaltenen Daten invertiert. Durch die Schiebeoperationen der Schieberegisterstufe 8 werden an­ schließend die von jedem der Verriegelungsschaltkreise 81 und 82 ge­ haltenen Daten am seriellen Ausgangsanschluß 5 abgegeben.

Als nächstes wird die Operation in einem zweiten Testmodus zum Prü­ fen des Logikschaltkreises 3 beschrieben. Bei diesem zweiten Testmo­ dus wird der Auswahlschaltkreis 12 derart geschaltet, daß die Aus­ gangssignale der Schieberegisterstufe 8 oder des Inverterschaltkrei­ ses 82a ausgewählt werden. Die vom seriellen Eingangsanschluß 4 ab­ genommenen Testdaten werden durch Schiebeoperationen der Schiebere­ gisterstufe 8 in jedem der Verriegelungsschaltkreise 81 und 82 ein­ gestellt. Wenn diese Einstelloperation ausgeführt ist, werden die vom Verriegelungsschaltkreis 82 gehaltenen Testdaten vom parallelen Ausgangsanschluß über den Auswahlschaltkreis 12 dem Logikschaltkreis 3 zugeführt.

Fig. 6 stellt ein Schaltbild eines Testschaltkreises in Übereinstim­ mung mit einer zweiten Ausführungsform dar. Bezüglich dieser Figur wird das Ausgangssignal eines Inverterschaltkreises 81a einem Eingangsanschluß eines XNOR-Gatters 91 zugeführt. Zwischen ei­ nem Inverterschaltkreis 13 und einem Eingangsanschluß eines Inver­ terschaltkreises 82a ist ein Transistor 10 geschaltet. Die restliche Konfiguration ist der der Ausführungsform in Fig. 4 sehr ähnlich.

Bei der Ausführungsform in Fig. 6 werden die vom Verriegelungs­ schaltkreis 81 gehaltenen Daten mit dem Ausgangssignal des Inverter­ schaltkreises 13 verglichen. Tritt ein Fehler in den Eingangsdaten PI vom RAM 2 auf, so wird als Ergebnis dieses Vergleiches der Tran­ sistor 10 durchgeschaltet und der Logikpegel der vom Inverterschalt­ kreis 82 gehaltenen Daten invertiert. Die anderen Operationen sind denjenigen bei der in Fig. 4 dargestellten Ausführungsform ähnlich.

Bei der Ausführungsform der Fig. 6 werden Erwartungswertdaten mit demselben Logikpegel wie der vorher in den RAM 2 geschriebenen Test­ daten benutzt.

Fig. 7 stellt ein Schaltbild einer dritten Ausführungsform dar. Während bei der Ausführungsform der Fig. 6 das Aus­ gangssignal des Inverterschaltkreises 82a dem Auswahlschaltkreis 12 zugeführt wird, wird in dieser Ausführungsform der Fig. 7 das Aus­ gangssignal des Inverterschaltkreises 81a über einen Inverterschalt­ kreis 15 einem Auswahlschaltkreis 12 zugeführt. Der restliche Aufbau ist dem in Fig. 4 gezeigten sehr ähnlich.

Der Logikpegel der Ausgangssignale des Inverterschaltkreises 81a und der Logikpegel der Ausgangssignale des Inverterschaltkreises 82a sind stets entgegengesetzt, so daß der Logikpegel der Ausgangssi­ gnale des Inverterschaltkreises 15 stets mit dem der Ausgangssignale des Inverterschaltkreises 82a übereinstimmt. Damit ist die Operation der Ausführungsform in Fig. 7 vollkommen identisch mit derjenigen der Ausführungsform in Fig. 6.

Fig. 8 zeigt ein Schaltbild eines Testschaltkreises in Übereinstimmung mit einer vierten Ausführungsform. In dieser Figur weist eine integrierte Halbleitereinrichtung, auf die die Ausfüh­ rungsform der Fig. 4 angewandt worden ist, eine Mehrzahl von RAMs 21 bis 2n als erste Halbleitereinrichtungen auf. Ein Abtastregister empfängt von diesen RAMs 21 bis 2n jeweils Eingangsdaten PI1 bis PIn. Es sind Schalter SW1 bis SWn jeweils zwischen parallelen Ein­ gangsanschlüssen 61 bis 6n und dem parallelen Ausgangsanschluß 7 ge­ bildet. Zwischen dem Ausgangsanschluß des Inverterschaltkreises 82a und dem parallelen Ausgangsanschluß 7 ist ein Schalter SWO geschaf­ fen. Die restliche Konfiguration stimmt mit derjenigen der Ausfüh­ rungsform von Fig. 4 überein.

Bei der Ausführungsform in Fig. 8 mit dem oben beschriebenen Aufbau wird im Normalmodus einer der Schalter SW1 bis SWn durchgeschaltet und die von einem der RAMs 21 bis 2n angelegten Daten werden dem parallelen Ausgangsanschluß 7 zugeführt. In ähnlicher Weise wird in einem ersten Testmodus zum Prüfen eines RAM ein dem RAM entsprechen­ der Schalter durchgeschaltet und die von diesem RAM angelegten Daten werden dem Inverterschaltkreis 13 zugeführt. Demgegenüber werden in einem zweiten Testmodus zum Prüfen des Logikschaltkreises 3, der mit dem parallelen Ausgangsanschluß 7 verbunden ist, alle Schalter SW1 bis SWn gesperrt und der Schalter SWO durchgeschaltet. Entsprechend werden die vom Verriegelungsschaltkreis 82 gehaltenen Testdaten der Schieberegisterstufe 8 vom parallelen Ausgangsanschluß über den Schalter SWO dem Logikschaltkreis 3 zugeführt. Die anderen Operatio­ nen sind denjenigen der Ausführungsform von Fig. 4 ähnlich.

Fig. 9 zeigt ein Schaltbild eines Beispieles für die Schalter SW1 bis SWn und SWO, die in Fig. 8 dargestellt sind. In dieser Figur um­ faßt jeder der Schalter SW1 bis SWn und SWO einen N-Kanal Transistor 16 und einen P-Kanal Transistor 17, die parallel geschaltet sind. Dem Gate des N-Kanal Transistors 16 wird ein Schaltsteuersignal zu­ geführt. Über den Inverterschaltkreis 18 wird an das Gate des P-Ka­ nal Transistors 17 ein Schaltsteuersignal angelegt. Entsprechend sind die beiden Transistoren 16 und 17 leitend, wenn sich das Schaltsteuersignal auf dem "H"-Pegel befindet, und für den Fall ei­ nes "L"-Pegel-Signales in einem gesperrten Zustand. Damit weisen die Transistoren 16 und 17 eine Schaltfunktion auf.

Wie in Fig. 10 dargestellt ist, kann ein Drei-Zustands-Puffer 19 als Schalter SW1 bis SWn und SWO benutzt werden. Dieser Drei-Zustands- Puffer 19 befindet sich in einem Durchlaßzustand, wenn das Schalt­ steuersignal inaktiv ist, so daß die Eingangsdaten PI selbst zu den Ausgangsdaten PO werden. Falls andererseits das Schaltsteuersignal aktiv ist, besteht ein Zustand hoher Impedanz zwischen einem Ein­ gangs- und einem Ausgangsanschluß des Drei-Zustands-Puffers 19. Ent­ sprechend werden die Eingangsdaten PI nicht an den Ausgangsanschluß übertragen.

Während die Schieberegisterstufe 8 bei den oben beschriebenen Aus­ führungsformen aus den Verriegelungsschaltkreisen 81 und 82 vom Ver­ hältnistyp besteht, können auch andere Arten von Verriegelungs­ schaltkreisen benutzt werden.

Obwohl bei den oben beschriebenen Ausführungsformen die in der Schieberegisterstufe 8 eingestellten Erwartungswertdaten dem Bestim­ mungsschaltkreis 9 zugeführt werden, können die Erwartungswertdaten auch anders als über einen Abtastpfad (z. B. einen externen Si­ gnaleingabepin) dem Vergleichschaltkreis 9 zugeführt werden.

Claims (9)

1. Testschaltkreis mit
einem ersten Eingangsanschluß (4),
einem ersten Ausgangsanschluß (5),
mindestens einem zweiten Eingangsanschluß (6),
einem zweiten Ausgangsanschluß (7),
einer zwischen dem ersten Eingangsanschluß (4) und dem ersten Ausgangsanschluß (5) gebildeten Registereinrichtung (8) zum Halten von dem ersten Eingangsanschluß (4) zugeführten Daten,
einer Vergleichseinrichtung (9), zum Vergleichen der Logikpegel der in der Registereinrichtung (8) gehaltenen Daten mit den vom zweiten Eingangsanschluß (6) während eines ersten Betriebszustands zugeführten Daten, die ein entsprechendes Bestimmungssignal ausgibt, gekennzeichnet durch
eine Auswahleinrichtung (12), die entweder die von der Registereinrichtung (8) gehaltenen Daten für einen zweiten Betriebszustand oder die Eingangsdaten vom zweiten Eingangsanschluß (6) für den ersten Betriebszustand auswählt, um sie an den zweiten Ausgangsanschluß (7) zu übertragen, und eine in Abhängigkeit vom Bestimmungssignal der Vergleichseinrichtung (9) arbeitende Invertierungseinrichtung (10, 13) zum Invertieren der von der Registereinrichtung (8) gehaltenen Daten.

2. Testschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung (8) ein Schieberegister umfaßt, das aus einer Mehrzahl von in Reihe geschalteten Verriegelungsschaltkreisen (81, 82) besteht, und die Vergleichseinrichtung (9) Daten empfängt, die von einem der Mehrzahl von Verriegelungsschaltkreisen gehalten werden.

3. Testschaltkreis nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Invertierungseinrichtung (10, 13) in Abhängigkeit von der Feststellung einer Nicht-Übereinstimmung der Logikpegel durch die Vergleichseinrichtung (9) arbeitet.

4. Testschaltkreis nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Invertierungseinrichtung (10, 13) in Abhängigkeit von der Feststellung einer Übereinstimmung der Logikpegel durch die Vergleichseinrichtung (9) arbeitet.

5. Testschaltkreis nach einem der Ansprüche 1 bis 4, mit einer Mehrzahl von zweiten Eingangsanschlüssen (61-6n), gekennzeichnet durch eine Auswahleinrichtung (SW1-SWn, SWO) zum Auswählen von Daten aus den durch die Registereinrichtung (8) gehaltenen oder aus einer Mehrzahl von Eingangsdaten von einem der Mehrzahl der zweiten Eingangsanschlüsse (61-6n), um sie an den zweiten Ausgangsanschluß (7) zu übertragen.

6. Anordnung einer Mehrzahl von Testschaltkreisen nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Testschaltkreise jeweils zwischen den parallelen Ausgängen einer ersten Halbleitereinrichtung (2) und den entsprechenden parallelen Eingängen einer zweiten Halbleitereinrichtung (3) gebildet sind und die Registereinrichtung (8) eines Testschaltkreises mit der Registereinrichtung (8) eines benachbarten Testschaltkreises in Reihe geschaltet ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Halbleitereinrichtung (2) eine Halbleiterspeichereinrichtung ist.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Halbleitereinrichtung (3) ein Logikschaltkreis ist, der in Abhängigkeit von Daten, die aus der Halbleiterspeichereinrichtung ausgelesen werden, arbeitet.

9. Verfahren zum Betreiben eines Testschaltkreises mit
ersten und zweiten Eingangsanschlüssen (4, 6),
ersten und zweiten Ausgangsanschlüssen (5, 7) und einer Registereinrichtung (8) zwischen den ersten Ein- und den ersten Ausgangsanschlüssen (4, 5) zum Halten der an den ersten Eingangsanschluß angelegten Daten, gekennzeichnet durch die Schritte: selektives direktes Anlegen der von der Registereinrichtung (8) gehaltenen Daten oder der an den zweiten Eingangsanschluß (6) angelegten Eingangsdaten an den zweiten Ausgangsanschluß (7), Vergleichen der angelegten Daten mit den in der Registereinrichutng gespeicherten Daten, falls im vorherigen Schritt die an den zweiten Eingangsanschluß (6) angelegten Daten ausgewählt worden sind, und selektives Invertieren der in der Registereinrichtung gespeicherten Daten in Abhängigkeit vom Ergebnis des Datenvergleiches im vorherigen Schritt.