DE3888230T2 - Einrichtung und Verfahren zur Durchführung einer Schiebeoperation mit einer Multipliziererschaltung. - Google Patents

Description

• Die Erfindung betrifft allgemein Datenverarbeitungssysteme und insbesondere Geräte zur Ausführung von Gleitkommaoperationen.
• Das Gleitkommaformat, bei dem eine Zahl durch eine (Binär)-Zahl oder einen Bruch mit dem Dezimalkomma in einer vorgegebenen Position und durch eine das Argument eines Exponenten angebende Zahl dargestellt wird hat den Vorteil, daß der in einem gegebenen Speicherplatz darstellbare Zahlenbereich sehr erweitert ist. Zur Addition oder Subtraktion zweier Zahlen im Gleitkommaformat müssen jedoch die Teile der beiden Zahlen zuerst so ausgerichtet werden, daß das Dezimalkomma während der Operation in der richtigen (ausgerichteten) Position steht. Dazu wird eine Differenz zwischen den beiden Exponentenargumentziffern ermittelt und diese Differenz zur Steuerung des Schiebevorgangs (Ausrichtung) der Zahlenteile verwendet.
• In der betreffenden Technik wird typischerweise ein Walzenschieber - zur Durchführung der Schiebeoperation eingesetzt. Der Walzenschieber ermöglicht einen Koordinatenschalter zwischen den Gliedern zweier Busse, wobei Steuersignale das Glied des ersten Busses bestimmen, das an das Glied des zweiten Busses ankoppelt (Der Walzenschieber ist im 5. Kapitel in "Introductions to VLSI-Systems" von Carver Mead and Lynn Conway, Addison-Wesley Publishing Company (1980) beschrieben.) Obwohl diese Art Schiebevorrichtung eine hohe Leistung ermöglicht, benötigt die Anzahl der Schalter (d. h. Transistorschaltglieder) zwischen den zwei Bussen einen großen Substratbereich, wenn sie in integrierter Schaltungstechnik realisiert werden.
• Deshalb hatte man den Wunsch nach einer Technik, die eine Binärzahl einer Ausrichtungs- oder Schiebeoperation unterwirft, dazu keine besondere Vorrichtung benötigt und die die Leistungsfähigkeit nicht unangemessen verringert.
• Ein binäres Verschieben einer Zahl N um n Bitpositionen ergibt dasselbe Ergebnis wie das Produkt der Zahl N mit 2n. Aus diesem Grund kann, wie dies in Patent Abstracts of Japan, Band 10, Nr. 215 (P-481) [2271], 26. Juli 1986; und in JP-A-61 052741 (NEC Corp.), 15.03.1986 beschrieben wurde, ein Vektormultiplizierer sowohl zur Durchführung von Multiplikationen als auch zum binären Schieben verwendet werden. Das Schiebesteuersignal (n) wird einer Schiebemultiplikator-Erzeugungsschaltung eingegeben, die den Schiebemultiplikator (2n) durch das Setzen einer vorgegebenen Bitsstelle auf logisch "1" entsprechend des Schiebesteuersignals (n) und durch Setzen der anderen Bits auf logisch "0" erzeugt. Ein Multiplexer mit zwei Eingängen wählt entweder den Schiebemultiplikator (2n) für eine Schiebeoperation oder eine Mantisse für eine Multiplikationsoperation und legt das Gewählte einem Eingang des Vektormultiplizierers an. Obwohl die Schiebemultiplikator-Erzeugungsschaltung und der Multiplexer dem Vektormultiplizierer gestatten, entweder eine Multiplikationsoperation oder eine Schiebeoperation durchzuführen, benötigt in diesem Fall die Multiplikation eine zusätzliche Verzögerung, die gleich groß wie die Verzögerung des Multiplexers ist, und die Schiebeoperation benötigt eine weitere zusätzliche Verzögerung, die mit der Verzögerung der Schiebemultiplikator-Erzeugungsschaltung übereinstimmt.
• Es sind Parallelmultipliziermatritzen bekannt, die eine Folge von Stufen aus Addiereinheiten mit Übertragssicherung einsetzen. Wie beispielsweise die Europäische Patentanmeldung 0 206 762 beschreibt, realisiert eine Matritze aus Addiereinheiten mit Übertragssicherung das Booth-Verfahren und hat die spezifische Eigenschaft bei Operationen mit positiven und negativen, gebrochenen und ganzen Zahlen, die in Zweierkomplementform dargestellt sind, richtig zu arbeiten. Eine besondere Variante des Booth-Verfahrens führt Operationen mit zwei benachbarten Bitstellen des Multiplikators jeweils bei der Erzeugung eines Zwischenprodukts aus. Diese Variante ermöglicht eine zweifache Verbesserung der Geschwindigkeit; zuerst bei dem der Erzeugung des Zwischenprodukts vorangehenden mehrfachen Schiebevorgang und dann bei dem Zwei-Bit-Parallelübertrag. Um diese Variante zu realisieren, empfängt jede Stufe der Addiereinheiten mit Übertragssicherung Steuersignale, die Informationen von den Bitpositionen (2*i)-1, 2*i und (2*i)+1 des Multiplikatorworts kodieren. Auf diese Weise kann jede Stufe der Addiereinheiten mit Übertragssicherung eine Zwischensumme und einen Übertrag aufgrund des Nullfachen, des Einfachen oder Zweifachen des Multiplikanden oder des Zweierkomplements des Multiplikandenwortes bilden.
• Eine ähnliche Parallelmultipliziermatritze ist in der europäischen Patentanmeldung 0 098 685 beschrieben. In diesem Falle bildet jedoch jede Stufe der Addiereinheiten mit Übertragssicherung eine Zwischensumme und einen Übertrag lediglich aufgrund des Zweifachen, Einfachen oder Nullfachen des Multiplikanden oder des Einfachen des Zweierkomplements des Multiplikanden.
• Bei der vorliegenden Erfindung wird eine Folge von Stufen aus Addiereinheiten (251, 253, 255, 257) mit Übertragssicherung während einer Multiplizieroperation betrieben und führt eine Multiplikation eines Mehrbit-Multiplikandensignals mit einem Mehrbit-Multiplikatorsignal zur Erzeugung eines Mehrbit-Produktsignals aus. Die Stufenfolge der Addiereinheiten mit Übertragssicherung enthält eine erste Stufe aus Übertragssicherungs-Addiereinheiten (251), die einen ein Mehrbit-Multiplikandensignal empfangenden Mehrbit-Eingang und einen eine erste Zwischensumme erzeugenden Mehrbit-Ausgang hat, eine Vielzahl von Zwischenstufen aus Übertragssicherungs-Addiereinheiten (253, 255), die jeweils einen eine Zwischensumme von dem Ausgang einer vorangehenden Stufe der Übertragssicherungs-Addiereinheiten empfangenden Mehrbit-Eingang und einen Mehrbitausgang haben, der eine Zwischensumme einer folgenden Stufe der Übertragssicherungs-Addiereinheiten zuführt und eine Endstufe der Übertragssicherungs-Addiereinheiten (257), die einen Mehrbiteingang, der eine Zwischensumme vom Ausgang einer vorangehenden Stufe aus Übertragssicherungs-Addiereinheiten (255) empfängt und einen das Mehrbit-Produktsignal liefernden Mehrbit-Ausgang hat. Jede Zwischensumme wird um eine vorgegebene Anzahl von Bitpositionen verschoben, während sie der nachfolgenden Stufe der Addiereinheiten mit Übertragssicherung zugeführt wird, und jede Stufe der Übertragssicherungs-Addiereinheiten spricht auf Steuersignale zur Addition von Null, des Multiplikanden', des um eine Bitposition verschobenen Multiplikanden oder des Komplements des Multiplikanden an. Jeder Stufe der Addiereinheiten mit Übertragssicherung ist eine Kodierschaltung (261, 262, 263, 264) zugeordnet, die eine Multiplikationssteuerlogik (Fig. 3) hat, die während einer Multiplikationsoperation zur Erzeugung der Steuersignale abhängig von drei aufeinanderfolgenden Bits des Multiplikatorsignals arbeitet. Die vorliegende Erfindung ist dadurch gekennzeichnet, daß sie außerdem eine Schiebesteuerlogik aufweist, die während einer Schiebeoperation zur Erzeugung der Steuersignale für jede Stufe aus Addiereinheiten mit Übertragssicherung abhängig von einem Mehrbit-Schiebeweitensignal arbeitet und die Steuersignale für jede Stufe der Addiereinheiten mit Übertragssicherung direkt von der Schiebesteuerlogik an jede Stufe aus Addiereinheiten mit Übertragssicherung anlegt, wobei die Schiebesteuerlogikstufen die Addiereinheiten mit Übertragssicherung steuern, um eine Addition des Mehrbit-Multiplikanden oder des um eine Bitposition verschobenen Multiplikanden in einer ausgewählten Stufe aus Addiereinheiten mit Übertragssicherung und außerdem die Addition einer Null in den anderen Stufen aus Addiereinheiten mit Übertragssicherung auszuführen, wodurch der Mehrbit-Multiplikand um eine durch das Mehrbit-Schiebeweitensignal gekennzeichnete Anzahl von Bitpositionen verschoben an dem Mehrbit-Ausgang der Endstufe aus Addiereinheiten mit Übertragssicherung auftritt. Deshalb kann der Multiplikand um eine spezifizierte Anzahl Bitpositionen mit einer sehr geringfügigen Auswirkung auf die Leistungsfähigkeit verschoben und gleichzeitig eine besondere Schiebevorrichtung vermieden werden. Bei weiten Verschiebungen beinhaltenden Schiebeoperationen können mehrere Durchgänge durch die Folge von Stufen aus Addiereinheiten mit Übertragssicherung verwendet werden.
• Diese und andere Merkmale der vorliegenden Erfindung werden durch Lektüre der nachfolgenden Beschreibung zusammen mit den Zeichnungen verständlich.
• Fig. 1 veranschaulicht die Eingangssignale und die Ausgangssignale der Addiereinheiten mit Übertragssicherung gemäß der vorliegenden Erfindung.
• Fig. 2 ist ein Blockschaltbild einer Multipliziereinheit, mit der sich die vorliegende Erfindung realisieren läßt.
• Fig. 3 veranschaulicht die Ableitung des Steuersignals für den in der bevorzugten Ausführungsart verwendeten 2-Bit-Ausscheidungsalgorithmus.
• Fig. 4 veranschaulicht die Steuersignale, die den Stufen aus Addiereinheiten mit Übertragssicherung zur Verschiebung einer Datensignalgruppe um eine bis acht Positionen gemäß der Erfindung zugeführt werden.
• In Fig. 1 sind die Eingangs- und Ausgangssignale der Übertragssicherungs-Addiereinheit 10 für die n-te Bitposition einer Stufe aus Übertragssicherungs-Addiereinheiten der vorliegenden Erfindung dargestellt. Die Übertragssicherungs-Addiereinheit empfängt die Signale CARRYIN (0; n+1) und SUMIN (0; n+2). Der Wert Null gibt das Signal an, das der ersten Übertragssicherungs-Addiererstufe für die Anfangsoperation zugeführt wird, die ein Multiplikandenregister einbezieht, während die Werte n+1 und n+2 Bitpositionen für eine vorangehende Stufe aus Übertragssicherungs-Addiereinheiten angeben, welche diese Eingangssignale der Übertragssicherungs-Addiereinheit 10 zuführt. Die Wählschaltung 10A führt abhängig von dem "Zweifach"-Steuersignal das an der Bitposition (n-1) des Multiplikandenregisters gespeicherte Signal MULTIPLIKANDIN ( n-1) der Übertragssicherungs-Addiereinheit 10 zu. Andernfalls wird das an der Bitposition (n) im Multiplikandenregister gespeicherte Signal MULTIPLIKANDIN (n) der Addiereinheit 10 zugeführt. Als Ergebnis der der Addiereinheit 10 zugeführten drei Logiksignale und (nachstehend beschriebener) Steuersignale werden ein Signal CARRYOUT (n) und ein Signal SUMOUT(n) erzeugt.
• Die Fig. 2 zeigt ein Blockschaltbild einer Multipliziereinheit (oder -vorrichtung), die die vorliegende Erfindung ausführen kann. Die Multipliziereinheit enthält ein Multiplikandenregister 250 und ein Multiplikatorregister 260. Die an jeder Bitstelle des Multiplikandenregisters 250 gespeicherten Signale können Eingangsanschlüssen von der ersten Stufe 251 aus Übertragssicherungs-Addiereinheiten zugeordneten Wählschaltungen 251A, der zweiten Stufe 253 aus Übertragssicherungs-Addiereinheiten zugeordneten Wählschaltungen 253A, der dritten Stufe 255 aus Übertragssicherungs-Addiereinheiten zugeordneten Wählschaltungen 255A und Wählschaltungen 257A zugeführt werden, die der vierten Stufe aus Übertragssicherungs-Addiereinheiten zugeordnet sind. Die Wählschaltungen 251A, 253A, 255A und 257A führen die durch 10A in Fig. 1 veranschaulichte Funktion aus und leiten irgendeines der Signale von den Bitpositionen des Multiplikandenregisters entweder den äquivalenten Bitpositionen der Übertragungssicherungs-Addiereinheitenstufe oder den um eine Position erhöhten äquivalenten Bitpositionen der Übertragssicherungs-Addiereinheitenstufe zu (was einer Multiplikation mit 2 äquivalent ist). Der Zustand des "Zweifach"-Steuersignals (vgl. Fig. 1) gibt an, welches Bitpositionssignal des Multiplikandenregisters der Bitposition der Übertragssicherungs-Addiereinheitenstufe zugeführt wird. Die elektrische Kopplung zwischen dem Multiplikanden-Register 250 und den Wählschaltungen 251A, 253A, 255A und 257A sowie den zugehörigen Übertragssicherungs-Addiereinheitenstufen 251, 253, 255 und 257 ist durch Leiter 210 für die 7. Bitposition und für die 6. Bitposition (d. h. n-1) des Multiplikandenregisters veranschaulicht. Das Ausgangssignal jeder Übertragssicherungs-Addiereinheitenstufe ist eine Größe, die in einer Beziehung zur Partialsumme der Multiplikation steht. Die Abweichung des Ausgangssignals einer Übertragssicherungs-Addiereinheitenstufe vom wahren Partialprodukt ergibt sich durch das Getrennthalten des Übertragssignals vom Summensignal. Diese Trennung vermeidet die potentiell langsame Verknüpfungsoperation nach jeder Übertragssicherungs-Addiereinheitenstufe. Die Paralleladdiertechnik, die das dritte Bit zusätzlich zu den zwei die Multiplikandensignale (über die Übertragssicherungs-Addiereinheitenstufe) bearbeitenden Bits einschließt, erzeugt die Verknüpfung der Überträge mit den Summensignalen in allen Addiereinheitenstufen mit Ausnahme der Endstufe aus Übertragssicherungs-Addiereinheiten. Die in der vierten (und möglicherweise letzten) Übertragssicherungs-Addiereinheitenstufe 257 gespeicherte Größe ist das Endergebnis der Multiplikationsoperation. Die Signale von der vierten Matritze 257 aus Übertragssicherungs-Addiereinheiten werden Eingangsanschlüssen der Master/Slave-Zwischenspeichereinheitenstufe 249 ohne Verschiebung der Bitposition zugeführt, wie der Signalweg 225 darstellt. Jedoch müssen vor dem Speichern der Datengruppe an den Ausgangsanschlüssen der Master/Slave-Zwischenspeichereinheitenstufe 249 im Ergebnisregister 270 die Übertragsbits mit den Summenbits des Partialprodukts verknüpft werden. Diese Verknüpfungsoperation wird in einem Übertrags/Summen-Verknüpfungsnetzwerk 259 nach der Verschiebung der Ausgangssignale um eine Position nach rechts ausgeführt, wie dies durch einen Signalweg 230 in Fig. 2 veranschaulicht ist. Eine Abrundungs- und Haftbiteinheit 258 ist vorgesehen, um einen zur Kompensation eines Rundungsfehlers in der Multiplikationsoperation dienenden Algorithmus zu realisieren oder Information zurückzuhalten, die Signale betrifft, die vom Blickwinkel der Datenverarbeitung durch die Schiebeoperation entfernt wurden. Nach der Verknüpfung der Partialsumme mit den nicht angeglichenen Übertragssignalen in dem Übertrags/Summen-Verknüpfungsnetzwerk 259, wird die sich ergebende Größe im Ergebnisregister 270 ohne Schiebevorgang gespeichert, wie dies durch einen Signalweg 235 in Fig. 2 veranschaulicht wird. Die Apparatur der in Fig. 2 dargestellten Multiplikationseinheit ist so angeordnet, daß sie eine Multiplikation ausführt, die die zwei restlichen niedrigstwertigen Bitstellen des Multiplikatorregisters 260, die noch nicht den Signalen des Multiplikandenregisters 250 zugeführt wurden, einschließt. Diese Prozedur wird als 2-Bit-Rückzugalgorithmus (nämlich des Multiplikators) bezeichnet. Als Ergebnis werden die Partialsummensignale um zwei Positionen (nach rechts) zwischen aufeinanderfolgenden Stufen aus Übertragssicherungs-Addiereinheiten verschoben, während die Übertragssignale um eine Position nach rechts verschoben werden. Diese Verschiebung wird durch den Pfeil 221 von der dritten Bitposition der ersten Stufe 251 aus Übertragssicherungs-Addiereinheiten zur zweiten Bitposition (für das Übertragssignal) der zweiten Stufe 253 aus Übertragssicherungs-Addiereinheiten und durch den Pfeil 222 von der dritten Bitposition in der ersten Übertragssicherungs-Addiereinheitenstufe 251 zur ersten Bitposition (für die Partialsumme) der zweiten Übertragssicherungs-Addiereinheitenstufe 253 dargestellt. Wegen der Verschiebung der Partialsummen zwischen den Stufen der Übertragssicherungs-Addiereinheiten sind die Abrundungs- und Haftbiteinheiten 252, 254, 256 und 258 enthalten, um Strategien zu realisieren, die den Informationsverlust minimieren, der aus der Entfernung von Datensignalen aus dem Signalbitfeld herrührt, welches durch das Datenverarbeitungssystem manipuliert wurde.
• Für eine größere Bitstellenverschiebung, als sie durch einen einmaligen Durchgang durch die Multipliziereinheit möglich ist (d. h. bei der in Fig. 2 gezeigten Vorrichtung eine Verschiebung von sieben Bitstellen), ist eine Vorrichtung vorgesehen, die mehrere Durchgänge durch die Multipliziereinheit ermöglicht. Um diese mehreren Durchgänge durch die Multipliziereinheit zu erzielen, werden die CARRYOUT und SUMOUT-Signale von der Stufe, die die Master/Slave-Zwischenspeichereinheiten enthält, der ersten Übertragssicherungs-Addiereinheitenstufe 251 mittels der elektrischen Verbindung, die durch den Signalweg 240 veranschaulicht ist, zugeführt. Das Signal CARRYOUT wird bei diesem Signaltransfer um eine Bitstelle nach rechts verschoben, während das Signal SUMOUT um zwei Positionen nach rechts verschoben wird, wodurch die typische Transferprozedur innerhalb der Übertragssicherungs-Addiereinheitenstufe der Multipliziereinheit erhalten bleibt. Das Vorsehen dieses Signalwegs erlaubt eine Verschiebung um acht Bitpositionen oder mehr, worauf die vorliegende Erfindung abgestellt ist. Der Einsatz der Master/Slave-Zwischenspeichereinheitenstufe 249 verhindert dadurch, daß die Signalgruppen durch Eintakten in den Slave-Teil der Zwischenspeichereinheiten isoliert werden Überdrehsituationen, die sonst möglicherweise auftreten könnten, wenn die verschobene Datensignalgruppe zur ersten Übertragssicherungs-Addiereinheitenstufe zurückkehrt.
• Fig. 2 stellt auch die Prozedur zur Realisierung des 2-Bit-Rückzugalgorithmus dar. Die zwei niedrigstwertigen Bitstellen des Multiplikatorregisters, die zuvor nicht mit dem Multikandenregister verknüpft wurden, werden zusammen mit dem nächsthöheren Bit einer Kodiervorrichtung 261 zugeführt. Aufgrund dieser Signale erzeugt die Kodiervorrichtung 261 Steuersignale, die der ersten Übertragssicherungs-Addiereinheitenstufe 251 zugeführt werden.
• Fig. 3 stellt für die bevorzugte Ausführungseinheit die Beziehung der Signalgruppe im Multiplikatorregister zu der mit den Signalen des Multiplikandenregisters ausgeführten Operation und zu den Steuersignalen für die Übertragssicherungs-Addiereinheitenstufe dar. Die Übertragssicherungs-Addiereinheiten können unter Einsatz dreier Steuerfunktionen multiplizieren. Die erste Funktion, die in Fig. 3 NULL genannt wird, führt das Partialprodukt durch die Übertragssicherungs-Addiereinheitenstufe, ohne dieses irgendeiner anderen Operation als die mit dem Partialprodukt in der Übertragssicherungs-Addiereinheitenstufe ausgeführte Verschiebeoperation zu unterwerfen. Die zweite, in Fig. 3 mit ADD angegebene Funktion addiert oder subtrahiert einmal die Signale des Multiplikandenregisters zu bzw. von dem der Übertragssicherungs-Addiereinheitenstufe, die die Steuersignale empfängt, zugeführten Partialprodukt. Bei der bevorzugten Ausführungsart gibt ein logisches "1"-Steuersignal die Additionsoperation und das logische "0"-Steuersignal die Subtraktionsoperation an. Die dritte Funktion, die in Fig. 3 mit SCHIEBEN angegeben ist, addiert zweimal die Signale des Multiplikandenregisters zu dem der Übertragssicherungs-Addiereinheitenstufe zugeführten Partialprodukt. Diese "Zweifach"-Steuerfunktion wird durch die Wählschaltung 10A in Fig. 1 und durch Wählschaltungen 251A, 253A, 255A und 257A in Fig. 2 realisiert. Auf diese Weise wird das Partialprodukt, wenn das Multiplikatorregister eine Signalgruppe 000 enthält, keiner Operation unterworfen, und somit ist die der Übertragssicherungs-Addiereinheitenstufe angelegte Signalgruppe NULL=1, ADD=- und SCHIEBEN=-. Wenn die Signalgruppe von dem Multiplikatorregister gleich 001 ist, besteht die mit dem Partialprodukt ausgeführte Operation in einer einmaligen Addition des Multiplikanden zum Partialprodukt, und die der Übertragssicherungs-Addiereinheitenstufe angelegten Steuersignale sind NULL=0, ADD=1 und SCHIEBEN=0. In ähnlicher Weise ergibt jede Gruppe von Signalen XXX im Multiplikatorregister eine vorgegebene Gruppe aus NULL-, ADD- und SCHIEBEN-Steuersignalen.
• In Fig. 4 sind die zur erfindungsgemaßen Erzeugung einer Verschiebeoperation um 0 bis 8 Bitstellen benötigten Steuersignale dargestellt. Wenn ein SCHIEBEN um 0 Bitstellen gewünscht ist, werden die Steuersignale NULL=1, ADD=- und SCHIEBEN=- an die erste, zweite und dritte Übertragssicherungs-Addiereinheitenstufe angelegt. Auf diese Weise werden die Signale vom Multiplikandenregister in den ersten drei Übertragssicherungs-Addiereinheitenstufen nicht bearbeitet, und das der vierten Übertragssicherungs-Addiereinheitenstufe zugeführte Partialprodukt ist Null. Die vierte Übertragssicherungs-Addiereinheitenstufe addiert einmal den Multiplikanden zum (Null-)Partialprodukt und schiebt das Additionsergebnis (das sind die Inhalte des Multiplikandenregisters) um-eine Position nach links. Die Linksschiebe-Operation dient zur Kompensation der letzten Verschiebung um eine Stelle nach rechts vor der Speicherung der Signalgruppe im Ergebnisregister. Um eine Schiebeoperation um eine Bitstelle zu erreichen, wird die Steuersignalgruppe NULL=1, ADD=- und SCHIEBEN=- der ersten, zweiten und dritten Stufe aus Übertragssicherungs-Addiereinheiten zugeführt. Die Steuersignale NULL=0, ADD=1 und SCHIEBEN=0 werden der vierten Stufe aus Übertragssicherungs-Addiereinheiten zugeführt. Diese Steuersignalgruppen bewirken, daß der vierten Übertragssicherungs-Addiermatritze eine Null-Partialsumme zugeführt wird und das Einfache der Inhalte der Multiplikandenregisters zur (Null-)Partialsumme addiert wird. Aufgrund der vor der Speicherung der Signalgruppe im Ergebnis-Register durchgeführten Positionsverschiebung um eine Stelle werden die Inhalte des Multiplikandenregisters um eine Bitstelle nach rechts verschoben. Fig. 4 stellt die Steuersignale dar, die eine Positionsverschiebung um null bis sieben Bitstellen nach rechts ergeben. Die Verschiebung zwischen den Übertragssicherungs-Addiereinheitenstufen um 2-Bit-Positionen und die Verschiebung um eine Bitposition vor dem Speichern in das Register tritt in derjenigen Übertragssicherungs-Addiereinheitenstufe auf, die der Einfügung der Inhalte des Multiplikandenregisters in eine der Übertragssicherungs-Addiereinheitenstufen folgt. Wenn die Steuersignale NULL=1, ADD=- und SCHIEBEN=- an alle vier Stufen aus Übertragssicherungs-Addiereinheiten angelegt werden, liegen die Signale, die ursprünglich im Multiplikandenregister gespeichert waren um acht Positionen nach rechts verschoben an der ersten Übertragssicherungs-Addiereinheitenstufe 251.
• Der Einsatz der Übertragssicherungs-Addierer zur Ausführung der Multiplikationsoperation vermeidet die potentiell langsamen Addieroperationen mit Übertragsvorausberechnung nach dem "Ripple-Carry-Prinzip", die zur Verknüpfung der Partialsummen der Operationen benötigt würden. Lediglich nach der Endstufe aus Übertragssicherungs-Addiereinheiten müssen die Übertragssignale mit dem zugehörigen Partialprodukt zur Erzeugung des Ergebnisses in der Multipliziereinheit verknüpft werden.
• In ähnlicher Weise reduziert der Rückzugalgorithmus, durch den mehr als eines der Multiplikatorsignale mit den Multiplikanden-Signalen in der Übertragssicherungs-Addiereinheitenstufe verknüpft wird, die zur Durchführung der Operation nötige Stufenzahl um den Preis der erhöhten Komplexität der übertragungssicherungseinheiten.
• Bei der vorliegenden Erfindung wird die der Multipliziereinheit eigene Fähigkeit, eine Schiebeoperation durchzuführen zur Ausführung einer steuerbaren Schiebeoperation eingesetzt. Die Funktionen der Übertragssicherungs-Addiereinheiten können ohne zusätzlichen apparativen Aufwand diese Arbeitsweise erzielen. Deshalb können die geeigneten Signale in das Multiplikatorregister gesetzt werden, um die zur Steuerung der Übertragssicherungs-Addiereinheitenstufen nötigen Steuersignale zu erzeugen. Auf diese Weise benötigt die Schiebeoperation lediglich die Fähigkeit, die gewünschte Anzahl von zu verschiebenden Bitstellen in Signale umzusetzen, die dem Steuerregister eingegeben oder direkt den Übertragssicherungs-Addiereinheitenstufen angelegt werden können. Die in der Multipliziereinheit durchgeführte Schiebeoperation ist verhältnismäßig schnell, weil eine sehr leistungsfähige Multipliziereinheit realisiert wurde.
• Bei der bevorzugten Ausführungsart wird eine Rundlaufprozedur angewendet, wenn Multiplikations-Operationen ausgeführt werden sollen, die größere Datensignalgruppen beinhalten, als sie im Multiplikandenregister Platz finden können. Diese Rundlaufprozedur hat im Gefolge eine Verschiebung um zwei Bitstellen nach rechts. Diese Rundlauf-Verschiebung kommt dann in Betracht, wenn Schiebeoperationen um mehr als sieben Bitstellen benötigt werden (wie in dem hier verwendeten Beispiel). Wie in Fig. 2 und Fig. 4 dargestellt ist, beinhaltet ein kompletter Durchgang einer Signalgruppe durch die Multipliziereinheit, nachdem die Signalgruppe wieder der ersten Übertragssicherungs-Addierstufe eingegeben wurde, eine Verschiebung um acht Bitstellen, während ein Durchgang durch die Multipliziereinheit, der Signale beinhaltet, die in das Ergebnis-Register 270 eingegeben werden, eine Verschiebung um null bis sieben Bitpositionen umfaßt. Die. Master/Slave-Zwischenspeichereinheit 249 kann Signale sowohl dem Übertrags/Summenverknüpfungs-Netzwerk 259 als auch der ersten Übertragssicherungs-Addiereinheitenstufe 251 zuführen. Auf diese Weise läßt sich ein Mehrfachdurchgang durch die Multipliziereinheit realisieren.
• Obwohl die vorliegende Erfindung mit dem Merkmal einer 2-Bit-Rückzugprozedur erläutert wurde, ist es klar, daß die Technik der vorliegenden Erfindung auch mit Rückzugprozeduren, die eine unterschiedliche Bitzahl beinhalten, anwendbar ist. In vergleichbarer Weise wurde die Erfindung mit acht Bitpositionen umfassenden Feldern dargestellt. Es ist jedoch deutlich, daß die Länge des Datenfelds und infolgedessen der Register verschieden sein kann, ohne daß von der vorliegenden Erfindung abgewichen wird.

Claims (10)

1. Vorrichtung, die eine Folge von Stufen aus Übertragungssicherungs-Addiereinheiten (251, 253, 255, 257) hat, die während einer Multiplikationsoperation zur Ausführung einer Multiplikation eines Mehrbit-Multiplikandensignals mit einem Mehrbit-Multiplikatorsignal zur Erzeugung eines Mehrbitproduktsignals arbeitet, wobei die Folge der Stufen aus Übertragssicherungs-Addiereinheiten eine erste Stufe aus Übertragssicherungs-Addiereinheiten (251), die einen das Mehrbit-Multiplikandensignal empfangenden Mehrbit-Eingang und einen eine erste Zwischensumme erzeugenden Mehrbit-Ausgang hat, eine Vielzahl von Zwischenstufen aus

Übertragssicherungs-Addiereinheiten (253, 255), die jeweils einen eine Zwischensumme von dem Ausgang einer vorangehenden Stufe der Übertragssicherungs-Addiereinheiten empfangenden Mehrbit-Eingang und einen Mehrbit-Ausgang haben, der eine Zwischensumme einer nachfolgenden Stufe aus

Übertragssicherungs-Addiereinheiten zuführt, und eine Endstufe aus Übertragssicherungs-Addiereinheiten (257) aufweist, die einen eine Zwischensumme vom Ausgang einer vorangehenden Stufe aus Übertragssicherungs-Addiereinheiten (255) empfangenden Mehrbit-Eingang und einen das Mehrbitproduktsignal erzeugenden Mehrbit-Ausgang hat, wobei jede Zwischensumme, während sie der nachfolgenden Stufe aus Übertragssicherungs-Addiereinheiten angelegt wird, um eine vorgegebene Anzahl von Bitstellen verschoben wird,

jede Stufe der Übertragssicherungs-Addiereinheiten auf Steuersignale zur Addition von Null, des Multiplikanden, des um eine Bitposition verschobenen Multiplikanden oder des Komplements des Multiplikanden anspricht und die Vorrichtung eine Kodierschaltung (261, 262, 263, 264) aufweist, die einer jeweiligen Stufe aus Übertragssicherungs-Addiereinheiten zugeordnet ist, wobei jede Kodierschaltung eine Multiplikationssteuerlogik aufweist, die während einer Multiplikationsoperation zur Erzeugung der genannten Steuersignale abhängig von drei aufeinanderfolgenden Bits des Multiplikatorsignals arbeitet, dadurch gekennzeichnet, daß:

die Vorrichtung zusätzlich eine Schiebesteuerlogik enthält, welche während einer Schiebeoperation zur Erzeugung der Steuersignale für jede Stufe der

Übertragssicherungs-Addiereinheiten abhängig von einem Mehrbit-Schiebeweitensignal arbeitet und die für jede Stufe aus Übertragssicherungs-Addiereinheiten bestimmten Steuersignale direkt von der Schiebesteuerlogik jeder Stufe aus Übertragssicherungs-Addiereinheiten zuführt, wobei die Schiebesteuerlogik die Stufen aus

Übertragssicherungs-Addiereinheiten zur Ausführung einer Addition des Mehrbit-Multiplikanden oder des um eine Bitstelle verschobenen Mehrbit-Multiplikanden in einer ausgewählten Stufe aus Übertragssicherungs-Addiereinheiten und zur Ausführung einer Addition von Null in den anderen Stufen aus Übertragssicherungs-Addiereinheiten steuert, wodurch der Mehrbit-Multiplikand um eine durch das Mehrbit-Schiebeweitensignal spezifizierte Anzahl von Bitstellen verschoben am Mehrbit-Ausgang der Endstufe aus Übertragssicherungs-Addiereinheiten auftritt.

2. Vorrichtung nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß jede Stufe aus

Übertragssicherungs-Addiereinheiten für jede Übertragssicherungs-Addiereinheit (10) eine Wählschaltung (10A) zur Auswahl eines Eingangssignals von einer zugehörigen Bitposition des Multiplikandensignals und eines Signals von einer benachbarten Bitposition des Multiplikandensignals enthält, und jede der Übertragssicherungs-Addiereinheiten ein Summenausgangssignal und ein Übertragsausgangssignal abhängig von einem Übertragseingangssignal, einem Summeneingangssignal

und einem Ausgangssignal einer Wählschaltung erzeugt und jedes Zwischensummensignal jeder Zwischenstufe aus

Übertragssicherungs-Addiereinheiten die Summenausgangssignale und die Übertragsausgangssignale der Übertragssicherungs-Addiereinheiten jeder Zwischenstufe aus Übertragssicherungs-Addiereinheiten enthält.

3. Vorrichtung nach Anspruch 2, weiterhin dadurch gekennzeichnet, daß die Vorrichtung ein Verknüpfungsnetzwerk (259) zur Verknüpfung der Summenausgangssignale mit den Übertragsausgangssignalen von den Übertragssicherungs-Addiereinheiten in der Endstufe der Übertragssicherungs-Addiereinheiten enthält.

4. Vorrichtung nach einem der Ansprüche 1 bis 3, weiterhin dadurch gekennzeichnet, daß die Vorrichtung eine Einbitstellen-Schiebevorrichtung (230) zur Verschiebung des Mehrbit-Produktsignals der Endstufe der Übertragssicherungs-Addiereinheiten (257) WEL eine Bitposition enthält.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, weiterhin dadurch gekennzeichnet, daß die Vorrichtung Mehrfachdurchlaufmittel (240, 249) enthält, die den Mehrbitausgang der Endstufe aus Übertragssicherungs-Addiereinheiten mit der ersten Stufe aus Übertragssicherungs-Addiereinheiten verbinden, um Mehrbitsignale die Stufen aus Übertragssicherungs-Addiereinheiten mehrmals durchlaufen zu laufen.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, weiterhin dadurch gekennzeichnet, daß die Mehrfachdurchlaufmittel eine Stufe aus Zwischenspeichern (249) enthalten.

7. Vorrichtung nach einem der Ansprüche 1 bis 6, weiterhin dadurch gekennzeichnet, daß die Vorrichtung Abrundungs- und Haftbiteinheiten (251, 254, 256, 258) enthält, welche zwischen den Stufen aus Übertragssicherungs-Addiereinheiten verbunden ist.

8. Verfahren zum Betrieb einer Stufenfolge aus Übertragssicherungs-Addiereinheiten (251, 253, 255, 257), wobei diese Stufen aus Übertragssicherungs-Addiereinheiten zur Multiplikation eines Mehrbit-Multiplikandensignals mit einem Mehrbit-Multiplikatorsignal zur Erzeugung eines Mehrbitproduktsignals betrieben werden, diese Stufen aus Übertragssicherungsaddiereinheiten eine erste Stufe aus Übertragssicherungs-Addiereinheiten (251), die einen ein Mehrbit-Multiplikandensignal empfangenden. Eingang und einen Mehrbit-Ausgang haben, der eine erste Zwischensumme erzeugt, mehrere Zwischenstufen aus Übertragssicherungs-Addiereinheiten (253, 255), die jeweils einen eine Zwischensumme vom Ausgang einer vorangehenden Stufe aus Übertragssicherungs- Addiereinheiten empfangenden Mehrbit-Eingang und einen Mehrbit-Ausgang aufweisen, der eine Zwischensumme einer nachfolgenden Stufe aus Übertragssicherungs-Addiereinheiten zuführt und eine Endstufe aus Übertragssicherungs- Addiereinheiten (257) enthalten, welche einen eine Zwischensumme von dem Ausgang einer vorangehenden Stufe der Übertragssicherungs-Addiereinheiten (253) empfangenden Mehrbit-Eingang und einen Mehrbit-Ausgang hat, der das Mehrbit-Produktsignal erzeugt, wobei jede Zwischensumme um eine vorgegebene Anzahl von Bitstellen verschoben wird, während sie einer nachfolgenden Stufe der Stufen aus Übertragssicherungs-Addiereinheiten angelegt wird, jede Stufe aus Übertragssicherungs-Addiereinheiten auf ein jeweiliges Steuersignal zur Addition von Null, des Multiplikanden, des um eine Bitposition verschobenen Multiplikanden oder des Komplements des Multiplikanden anspricht und eine Kodiereinheit eine jeder Übertragssicherungs-Addiereinheit zugeordnete Kodierschaltung (261, 262, 263, 264) aufweist, wobei die Multiplikationsoperation durch die Erzeugung der Steuersignale für jede Stufe der Übertragssicherungs- Addiereinheiten abhängig von drei aufeinanderfolgenden Bits des Multiplikatorsignals ausgeführt wird, dadurch gekennzeichnet, daß das Verfahren weiterhin aufweist: Betreiben der Stufen aus Übertragssicherungs-Addiereinheiten zur Ausführung einer Schiebeoperation durch Erzeugung der Steuersignale für jede der Stufen aus Übertragssicherungs- Addiereinheiten in einer Schiebesteuerlogik abhängig von einem Mehrbit-Schiebeweitensignal, und Zuführen der Steuersignale für jede der Stufen aus Übertragssicherungs-Addiereinheiten direkt von der Schiebesteuerlogik an jede Stufe aus Übertragssicherungs-Addiereinheiten, wobei die Schiebesteuerlogik die Stufen aus Übertragssicherungs- Addiereinheiten zur Ausführung einer Addition des Mehrbit- Multiplikanden oder des um eine Bitposition verschobenen Mehrbit-Multiplikanden in einer ausgewählten Stufe der Übertragssicherungs-Addiereinheiten und zur Ausführung einer Addition von Null in den anderen Stufen aus Übertragssicherungs-Addiereinheiten steuert, wodurch der Mehrbit-Multiplikand um eine durch das Mehrbit- Schiebeweitensignal spezifizierte Anzahl von Bitpositionen verschoben am Mehrbit-Ausgang der Endstufe aus Übertragssicherungs-Addiereinheiten (257) erhalten wird.

9. Verfahren nach Anspruch 8, weiterhin dadurch gekennzeichnet, daß das Verfahren ein Verschieben des Mehrbit-Produktsignals der Endstufe aus Übertragssicherungs-Addiereinheiten (257) um eine Bitstelle enthält.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Verfahren einen Weg von Mehrbitsignalen vom Ausgang der Endstufe aus Übertragssicherungs-Addiereinheiten zur ersten Stufe aus Übertragssicherungs-Addiereinheiten enthält, um die Mehrbit-Siguale mehrmals die Stufen aus Übertragssicherungs-Addiereinheiten durchlaufen zu lassen.